JP2003535344A - Ａｔｅタイミング測定装置および方法 - Google Patents

Ａｔｅタイミング測定装置および方法

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JP2003535344A JP2002501059A JP2002501059A JP2003535344A JP 2003535344 A JP2003535344 A JP 2003535344A JP 2002501059 A JP2002501059 A JP 2002501059A JP 2002501059 A JP2002501059 A JP 2002501059A JP 2003535344 A JP2003535344 A JP 2003535344A
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Abstract

(57)【要約】 半導体デバイスを検査し、コンピュータワークステーションと、半導体デバイスとコンピュータとの間に接続されるピン電子回路とを含む自動検査装置が開示される。ピン電子回路は、複数のチャネルを含み、各チャネルは、所望のプログラミングされたタイミング情報に応答して動作するタイミング回路と、タイミング回路に接続され、周期Ｔでテスト波形を駆動し、ビート周期Ｔ＋／−Δｔでその波形からのデータをサンプリングするためのドライバ／コンパレータ回路と、タイミング測定ユニットとを有する。タイミング測定ユニットは、サンプリングされたデータの相対的なタイミングを測定するためにドライバ／コンパレータ回路に接続される。複数のチャネルは、ほぼリアルタイムでタイミング測定データを並列に生成するように協動する。

Description

【発明の詳細な説明】
【０００１】発明の分野 本発明は、一般には自動検査（試験）装置に関し、より詳細にはタイミング情
報を収集するためのタイミング測定ユニットおよび方法に関する。発明の背景 自動検査装置によって、半導体デバイス製造業者は、市場において販売される
個々のデバイスの機能性を大量に検査できるようになっている。その装置は、テ
スタ（試験機）と呼ばれることが多く、一般に被検査デバイス（ＤＵＴ：device
-under-test）に信号をドライブ（駆動）し、被検査デバイスからの信号を検出
するとともに、検出された結果を予測値に対して評価する。
【０００２】 最新の半導体デバイスは、多くの場合、種々の入力／出力信号を受信および送
信する、数百ないし数千のピンを有する。その結果、テスタに対する基本的な課
題の１つとして、複数のＤＵＴピンからの信号の印加および検出を比較的正確な
タイミングで同期させることが必要になる。高速のテスト信号を同期させること
は多くの場合に、各テスタチャネルに関連する種々の信号劣化要因を補償するた
めに、いくつかの形態の較正技術を必要とする。タイミング較正を実行する、よ
り一般的な方法に、時間領域反射率測定（ＴＤＲ）とバーニヤ線形性較正との２
つが含まれる。
【０００３】 従来のＴＤＲ技術は一般に、伝送線路長を判定することと、その線路によって
引き起こされる信号遅延を予測することが必要になる。その長さは多くの場合に
、開放端線路に対してパルスを駆動し、その反射を検出し、そしてその２つの事
象（イベント）間の相対的なタイミングを測定することによって計算される。従
来技術のさらに完全な説明が、Ｏｔｓｕｊｉに付与された米国特許第５，３２１
，６３２号に記載される。
【０００４】 バーニヤ線形性較正は、あらかじめ定義された遅延設定に応答して、タイミン
グバーニヤの実際のエッジタイミングを特徴付ける（特定する）ことに関連して
いる。これは、従来、リレー、ＥＣＬゲート等の大規模な制御マトリクスを用い
て、１つのチャネルずつ行われ、メインフレーム常駐のハードウエアによって中
央制御された。特性を判定する処理において、各チャネルのためのデータ結果が
１つずつハードウエアにフィードバックされた。そのような技術はその意図され
た応用形態の場合に良好に動作するが、デバイスのピン数（およびテスタチャネ
ル数）が劇的に増加すると、そのような逐次的な方法は、較正処理時間および信
頼性に関して望ましくないものになる。
【０００５】 必要とされてきたが、これまで実現できなかったものが、高速かつ正確にタイ
ミング測定を実行するためのタイミング測定ユニットおよび方法である。ウォー
キングストローブ較正装置および方法がこれらの必要性を満たすものである。発明の概要 本発明のタイミング測定ユニットおよび関連する方法は、高精度テスタのタイ
ミングデータの取得と、較正処理の時間を最小限に抑えるための較正の応用にお
ける特に有用な処理とを提供する。したがって、この結果として、半導体製造業
者にとっては、テスタの精度がより高くなり、テスタの性能が改善され、さらに
コストが削減される。
【０００６】 上記の利点を実現するために、本発明の一形態は半導体デバイスを試験するた
めの自動検査装置を備え、その検査装置は、コンピュータワークステーションと
、半導体デバイスとコンピュータとの間に結合されるピン電子回路とを含む。ピ
ン電子回路は複数のチャネルを含み、各チャネルは、所望のプログラミングされ
たタイミング情報に応答して動作するタイミング回路と、タイミング回路に結合
され、周期Ｔでテスト波形を駆動し、ビート周期Ｔ＋／−Δｔでその波形からデ
ータをサンプリングするためのドライバ／コンパレータ回路と、タイミング測定
ユニットとを有する。タイミング測定ユニットは、サンプリングされたデータの
相対的なタイミングを測定するためにドライバ／コンパレータ回路に接続される
。複数のチャネルは、ほぼリアルタイムでタイミング測定データを並列に生成す
るように協動する。
【０００７】 別の形態では、本発明は、半導体テスタによって生成される周期Ｔを有するテ
スト波形に関係する実際のタイミングデータを検出するために、半導体テスタの
ピン電子回路チャネル内に実装されるリアルタイム結果プロセッサを含む。リア
ルタイム結果プロセッサは、ビート周期でテスト波形からサンプリングされたデ
ータ値のストリームを受信するためのクロック入力を有する入力回路を含む。ま
た、プロセッサは、入力回路に結合され、タイミングイベントを示すデータを抽
出するためにあらかじめプログラミングされた判定基準に応答する論理回路を有
するデータフィルタを含む。カウンタが、データ値をカウントし、所定の基準カ
ウント値に対する、抽出されたタイミングイベントデータのタイミングを表すカ
ウント値を生成するように動作する。記憶回路がそのカウント値を格納する。
【０００８】 さらに別の形態では、本発明は伝送線路の長さを判定するための方法を含む。
その方法は、最初に、所定の周期（Ｔ）で伝送線路に沿って所定の大きさ（振幅
）の周期的な波形を駆動し、入射エッジおよび反射エッジの周期的なシーケンス
を生成するステップを含む。その後、コンパレータ検出閾値が特定のレベルに設
定され、入射エッジを検出する。波形は、ストローブ周期（Ｔ＋／−Δｔ）でス
トローブ、すなわちサンプリングされる。ストローブ周期および波形周期は、ビ
ート周期を規定するように協動する。その後、波形上でタイミング基準点が確立
される。一旦、タイミング基準点が確立された後、第１のサーチ時に、入射エッ
ジのうちの１つが入射エッジ検出点において検出される。タイミング基準点から
入射エッジ検出点までのストローブ回数のカウントが記録される。タイミング基
準点を保持するために、そのカウント値はビート周期速度でリセットされる。そ
の方法は、後続のサーチ時に反射エッジを検出し、タイミング基準点から反射エ
ッジ検出点までのストローブ回数のカウントを記録することにより継続される。
一旦、反射エッジに対するカウントが行われたら、その方法は、入射エッジ検出
点と反射エッジ検出点との間の相対的なカウントを算出し、伝送線路の長さを判
定することにより終了する。
【０００９】 本発明は、以下に記載されるさらに詳細な説明と添付の図面とを参照すること
により良く理解されるであろう。発明の詳細な説明 ここで図１を参照すると、本発明の一形態による自動検査装置２０は、テスタ
コンピュータワークステーション（図示せず）と複数の被検査デバイス（ＤＵＴ
）ピン（図示せず）とのインターフェースを形成するための複数の半導体テスタ
チャネルＣＨ１、ＣＨ２およびＣＨ３を含む。各テスタチャネルは、当分野にお
いてよく知られているように、タイミング回路２４にベクトルを供給するパター
ン発生回路２２と、障害結果プロセッサ２６と、データ発生器２８とを含む。各
チャネル内のドライバ回路３０およびコンパレータ回路３２は、パターン発生お
よびタイミング回路からの正確にタイミング調節されたイベントにしたがって、
伝送線路３４に沿ってＤＵＴに信号を印加し、ＤＵＴからの信号を検出する。正
確なタイミングが実際に許容範囲内に確実に入るようにするために、全体として
４０で指示されるタイミング測定ユニット（ＴＭＵ）が各チャネルに実装され、
複数のチャネルに対するデータ収集遅延を最小限に抑える。
【００１０】 図２および図３を参照すると、本発明の一形態によるタイミング測定ユニット
４０は、テスタチャネルからタイミング測定信号を選択的に受信し、関連する伝
送線路長を測定し、および／またはチャネルタイミング回路を線形化することが
できるハードウエアを含む。変数が変化するのに応答して伝送線路の長さおよび
／またはタイミング回路の特性を高い精度で知ることにより、その線路に沿った
遅延を、対応する高い精度と予測性とを用いて較正することができる。
【００１１】 図２をさらに参照すると、タイミング測定ユニット４０はコンパレータ回路３
２と協動し、ＴＤＲデータあるいはタイミングバーニヤ特定データを選択的に取
得するためのハードウエアを含む。明瞭に示すために、１つのコンパレータのみ
（ハイ）が示されるが、一方がハイ、他方がローのデュアルコンパレータ構成が
用いられることが好ましい。ＴＭＵの基本的な要素の１つは、たとえば１ピコ秒
だけ測定された波形からわずかにオフセットされる「ビートクロック」４２を利
用することを含み、結果として、ビートクロックはピコ秒の増分で一連のサイク
ルにわたって波形を「ウォーキング（walking）」する。
【００１２】 ＴＤＲの適用の場合、ＴＭＵハードウエアはさらに、コンパレータ３２のスト
ローブ入力３１にビートクロック信号あるいはノーマル（標準）ストローブ信号
のいずれかを通過させる第１のセレクタ４４を含む。第２のセレクタ４５は、サ
ンプリングされたＴＤＲデータを、同じくビートクロック４２によってクロック
（刻時）される出力フリップフロップ４６の「Ｄ」入力に通過させる。
【００１３】 タイミングバーニヤ線形化データ収集のために、バーニヤセレクタ４７を用い
て、バーニヤ信号が第１の測定フリップフロップ４８のクロック入力に通過され
る。その出力においてパルスが形成されるように、固定された立ち上がりエッジ
基準がそのフリップフロップのＳＥＴ入力に供給される。そのパルスは、さらに
タイミングを安定させるために第２のフリップフロップ４９を通してクロックさ
れ、出力フリップフロップ４６に通される。
【００１４】 ここで図３を参照すると、出力フリップフロップデータ（４６から）が、特に
較正式データ処理に適したリアルタイム結果プロセッサ５０に供給される。概括
的には、リアルタイム結果プロセッサは、データフィルタ６４に信号を供給する
入力回路５２、カウンタ回路８０および複数のレジスタ７８を含む。入力回路は
ビート信号クロック４２によってクロックされる入力レジスタ５３を含む。その
レジスタからの出力は、データパスに沿って第１のマルチプレクサ５６を通って
デシメータ段５８に供給される。デシメータ段はプログラマブルデバイダ（分割
器）６０によってクロックされ、そのプログラマブルデバイダ６０は、次に第２
のマルチプレクサ６２からの選択されたクロック信号によってクロックされる。
ローコンパレータ回路（図示せず）からのデータに対応する第２のレジスタ５７
が示される。
【００１５】 さらに図３を参照すると、デシメータ５８の出力は、全体として先入れ先出し
ユニット（ＦＩＦＯ）６６および論理演算ユニット（ＡＬＵ）６８を備えるデー
タフィルタ６４に結合される。ＡＬＵは、「現在値」、デシメート処理後のデー
タ、および出力信号を受信するための複数の入力Ａ、ＢおよびＣを含む。ＡＬＵ
６８の出力はアキュームレータ７０に供給される。ＡＬＵの制御は、コントロー
ルレジスタ７４を駆動するプログラマブルコントローラ７２によって行われる。
ＡＬＵは、等式、上限および下限命令を与えるようにコーディングされるコント
ロールレジスタ７２からの制御信号を受信する。コントローラ７２と、アキュー
ムレータ７０の出力とは、出力レジスタ７６において「結果出力」を生成する。
【００１６】 データフィルタの出力、すなわち「結果出力」は、記憶レジスタ７８において
選択的に記憶するために、レジスタ７７を通ってデータをクロックするための信
号を与える。そのメモリのデータ入力は、プリセット基準からのビートクロック
パルスの数をモニタするカウンタ回路８０の出力に結合される。カウンタは、ビ
ート信号クロックと、ＴＤＲ測定の応用形態においてカウンタをリセットするた
めのメインフレームコンピュータからのプログラミングされた「ロールオーバ（
rollover）」閾値とを受信する入力を含む。記憶レジスタは、実行中の合計値記
憶位置（ロケーション）ＳＵＭと、それぞれ最小および最大値ロケーションＭＩ
ＮおよびＭＡＸとを保持する、限定された深さ（depth）のカウントスタックの
形をとる。
【００１７】 動作の際、１つの適用形態では、各チャネルのタイミング測定ユニットを用い
て、時間領域反射率（ＴＤＲ）測定を実行し、非常に高い精度でチャネル伝送線
路の長さを判定することができる。一般に、図１に示されるように、チャネル１
ＣＨＮ１の場合、その測定技術は、第１のスイッチング経路（パス）９０に沿っ
て、ドライバ３０の出力からコンパレータ３２に直接的に入射エッジを駆動する
ことを伴う。またそのエッジは、伝送線路３４に沿ってドライバ出力から伝搬す
る。開放端線路によって、入射エッジは反射され、反射エッジとして第３のパス
９４に沿ってコンパレータ３２に対する入力の１つに伝搬させる。上記の一般的
なステップは当分野においてよく知られているが、本発明のタイミング測定ユニ
ットがそのデータ収集を実行し、最小限の処理時間で高い精度のＴＤＲ測定を行
う有利な方法をさらに詳細に以下に説明する。
【００１８】 図４は、所定の周期Ｔのドライバパルスの列と、結果として生成され、コンパ
レータを動作させる波形との関係を示す。ドライバ３０は上記の周期Ｔで「パル
スを発射する」ように設定されるが、コンパレータ３２がデータを捕捉あるいは
サンプリングできるようにするコンパレータストローブ信号の周期性（↑で示さ
れる）は、（Ｔ＋Δｔ）あるいは（Ｔ−Δｔ）にわずかにオフセットされる。こ
うして、後続の各ドライバパルスについて、ストローブ信号は、相対的な時間が
わずかに異なる点において発生する。ある予測可能な持続時間にわたって、入射
エッジおよびストローブは規則的な周期にわたって同時に発生し、その周期は一
般に「ビート周期」として知られる周期を定義する。本発明者は、ビート周期速
度でストローブカウンタ８０をリセットすることにより、高い精度のＴＤＲ測定
を行うことができることを見いだした。
【００１９】 本発明のＴＤＲ方法をさらに例示するために、図５は、たとえば１００．００
０ナノ秒の周期を有する１つのＴＤＲ波形を示す。図に示されるように、１００
．０００５ｎｓのわずかにオフセットされた周期の、数サイクル相当のストロー
ブが波形を「ウオークスルー（walk through）」する（ストローブ信号表示は正
確なスケールではない）。カウントＡは２５％フルスケールのプログラミングさ
れたコンパレータ閾値を有する、検出されたストローブカウントであり、一方、
カウントＢは７５％フルスケールのコンパレータ閾値を有するストローブカウン
トである。しかし、２５％から７５％までコンパレータ閾値を移動させるのに、
ある限られた時間を要するので、相対的なカウントは、同じ基準点に関係付けら
れる場合にのみ有用である。イベントを時間的に同じ点を基準とするのではなく
、本発明者はイベントを各波形の同じ相対的な点を基準としており、カウンタは
各波形サイクル上の同じ点においてロールオーバする。結果として、ＡとＢとの
間のカウント値の差は、伝送線路長に起因する伝搬時間を指示する。この情報を
用いる場合、テスタは、実際のデバイスの試験中に伝送線路の距離に起因する遅
延を較正することができる。
【００２０】 動作中に、リアルタイム結果プロセッサ５０の動作によって、入射および反射
エッジそれぞれのエッジ検出が行われる。一般的に、図５Ａおよび図５Ｂに示さ
れるように、プロセッサは、たとえば１ピコ秒のみのインクリメントでＴＤＲ測
定された波形からサンプリングされたデータを取得し、エッジが存在する場所を
リアルタイムに統計解析できるようになる。たとえば、コンパレータ３２の設定
時間に関連する準安定性に起因して、データ取得処理は、非常に精度の高いエッ
ジ判定方法を提供する。ユーザは、たとえば（１ピコ秒インクリメントデータス
トリームからの）１つの行内の４つの論理ハイのような、エッジの存在を統計的
に指示する判定基準を定義する。その判定基準は、ＡＬＵ６８およびアキューム
レータ出力７０をモニタするためにコントローラ７２によって用いられる。これ
は一般に、個々の「ウインドウ」においてＦＩＦＯ６６を通るデータストリーム
を観測することにより行われる。ＦＩＦＯが８位置の深度を有する場合、モニタ
するために８位置のインクリメント用ウインドウが利用可能である（図５Ｂに示
される）。一旦、判定基準が満たされたなら、エッジが「検出された」と見なす
ことができる。
【００２１】 データ取得と同時に、基準点に対してエッジが時間的に存在する場所を指示す
るために、１ピコ秒インクリメントステップがストローブカウンタ８０によって
カウントされる。その後、プロセッサ判定基準が満たされるとき（１つの行内の
ステップの所定の数＝論理ハイのとき）に、カウントが判定され、レジスタ７８
に格納される。
【００２２】 検出されるエッジの精度を最大にし、さらにメモリを最小限に抑える目的で、
カウントを平均化するために、エッジ位置の数回の「サーチ」が実行される。各
サーチからの「カウント値」の動作中の合計が、ロケーションＭＩＮおよびＭＡ
Ｘそれぞれの最小カウントおよび最大カウントとともに、合計ロケーションＳＵ
Ｍに保持される。その後、高い値および低い値が破棄されて平均値が計算される
。これは、リアルタイム結果プロセッサを用いて実装する場合の、エッジ位置を
判定するために適した低オーバーヘッドアルゴリズムの一例にすぎない。
【００２３】 上記のＴＤＲ方法を実装するとき、入射波形（立ち上がりエッジ）を送出し、
その波形が伝送線路の開放端から反射できるようにし、その反射を約１０往復ま
で整定（安定）させることにより達成される。その後、立ち下がりエッジを送出
し、そのエッジを反射させる。再びエッジ反射時間が整定できるようにする。立
ち下がりエッジを用いるＴＤＲが実行されない場合には、入射エッジのための整
定時間が一度の往復に短縮される場合がある。
【００２４】 数千チャネル以上を用いる自動検査装置の場合、上記のＴＤＲ方法によって、
多数のチャネルのためのタイミング測定データを並列にリアルタイムに処理でき
るようになる。これにより、データ取得時間が大幅に短縮され、それに応じて、
タイミング較正を実行するための処理時間が短縮される。
【００２５】 ここで図６を参照すると、タイミング測定ユニット４０は、高い精度でタイミ
ング線形性測定値を取得するためにも有用である。一般に、その方法は、複数の
タイミングバーニヤステップからエッジデータを捕捉することと、遅延値の範囲
にわたってバーニヤを特定するために各ステップ間の相対的な時間を判定するこ
ととを含む。
【００２６】 より詳細には、図２を参照すると、タイミングバーニヤ線形化方法のためのデ
ータ取得は、バーニヤセレクタ４７を用いてバーニヤ設定値を選択し、第１のフ
リップフロップ４８にバーニヤ処理されたエッジを供給することにより実行され
る。固定された立ち上がりエッジとバーニヤ処理された立ち下がりエッジとの組
み合わせが、第２のフリップフロップ４９に出力され、その後、線形化モード信
号に応答して第２のセレクタ４５を通過する。そのパルスは、出力フリップフロ
ップ４６を通して、リアルタイム結果プロセッサ５０の入力回路５２に供給され
る。
【００２７】 リアルタイム結果プロセッサは、ＴＤＲの応用形態と概ね同じようにしてバー
ニヤ処理されたエッジを検出し、固定された立ち上がりエッジ基準に対して実際
のエッジタイミングを処理する。図６に示されるように、次の立ち下がりエッジ
がインクリメントバーニヤ設定値にしたがって生成され、上記の方法にしたがっ
て測定され、格納される。その後そのデータはさらに、設定値が変化するのに応
答して実際のバーニヤ遅延を特定するために解析される。その後、非線形性があ
れば、既知の較正手順を用いるテスタによって補償することができる。
【００２８】 当然、上記のタイミング線形性測定を実行するために、各テスタチャネルは自
らのハードウエアを用いるので、テスタチャネルの全てが並列に線形化測定を実
行することができ、データ収集時間が著しく短縮される。
【００２９】 当業者は本発明によってもたらされる数多くの利益および利点を理解すること
ができるであろう。特に重要なのは、多数のチャネルに対するタイミング測定が
同時に実行されるようにするリアルタイム並列処理能力である。さらに、「ビー
ト周波数」理論を利用することにより、高い精度のデータ収集が実現され、高速
、高精度の半導体検査動作の場合に得ることができる高い精度に大きく寄与して
いる。
【図面の簡単な説明】
【図１】 本発明の一実施形態によるチャネルアーキテクチャの実装形態を概略的に示す
上位ブロック図である。
【図２】 本発明の一実施形態によるタイミング測定ユニットハードウエアを概略的に示
す部分ブロック図である。
【図３】 図１のタイミング測定ユニットに関連するリアルタイム結果プロセッサハード
ウエアを概略的に示すブロック図である。
【図４】 ＴＤＲデータ収集中のタイミング測定ユニットハードウエアの動作を示すグラ
フである。
【図５】 ＴＤＲデータ収集中のタイミング測定ユニットハードウエアの動作を示すグラ
フである。
【図６】 図６Ａおよび図６Ｂは、ＴＤＲ応用形態の場合のリアルタイム結果プロセッサ
のデータ収集および処理動作を示すさらに別のグラフである。
【図７】 バーニヤ線形化データ収集中のタイミング測定ユニットハードウエアの動作を
示すグラフである。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年６月１２日（２００２．６．１２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】 本発明は、以下に記載されるさらに詳細な説明と添付の図面とを参照すること
により良く理解されるであろう。発明の詳細な説明 ここで図１を参照すると、本発明の一形態による自動検査装置２０は、テスタ
コンピュータワークステーション（図示せず）と複数の被検査デバイス（ＤＵＴ
）ピン（図示せず）とのインターフェースを形成するための複数の半導体テスタ
チャネルＣＨ１、ＣＨ２およびＣＨ３を含む。各テスタチャネルは、当分野にお
いてよく知られているように、タイミング回路２４にベクトルを供給するパター
ン発生回路２２と、障害結果プロセッサ２６と、データ発生器２８とを含む。各
チャネル内のドライバ回路３０およびコンパレータ回路３２は、パターン発生お
よびタイミング回路からの正確にタイミング調節されたイベントにしたがって、
伝送線路３４に沿ってＤＵＴに信号を印加し、ＤＵＴからの信号を検出する。デ
ータフォーマッタ２９は、データ発生器およびタイミング回路からのデータおよ
びタイミング情報に基づいて、ドライバ回路に対するドライバ入力波形を生成す
る。正確なタイミングが実際に許容範囲内に確実に入るようにするために、全体
として４０で指示されるタイミング測定ユニット（ＴＭＵ）が各チャネルに実装
され、複数のチャネルに対するデータ収集遅延を最小限に抑える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】 動作中に、リアルタイム結果プロセッサ５０の動作によって、入射および反射
エッジそれぞれのエッジ検出が行われる。一般的に、図５Ａおよび図５Ｂに示さ
れるように、プロセッサは、たとえば１ピコ秒のみのインクリメントでＴＤＲ測
定された波形からサンプリングされたデータを取得し、エッジが存在する場所を
リアルタイムに統計解析できるようになる。たとえば、コンパレータ３２の設定
時間に関連する準安定性、またはジッタに起因して、データ取得処理は、非常に
精度の高いエッジ判定方法を提供する。ユーザは、たとえば（１ピコ秒インクリ
メントデータストリームから）１つの行内の４つの論理ハイのような、エッジの
存在を統計的に指示する判定基準を定義する。その判定基準は、ＡＬＵ６８およ
びアキュームレータ出力７０をモニタするためにコントローラ７２によって用い
られる。これは一般に、個々の「ウインドウ」においてＦＩＦＯ６６を通るデー
タストリームを観測することにより行われる。ＦＩＦＯが８位置の深度を有する
場合、モニタするために８位置のインクリメント用ウインドウが利用可能である
（図５Ｂに示される）。一旦、判定基準が満たされたなら、エッジが「検出され
た」と見なすことができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】 ここで図７を参照すると、タイミング測定ユニット４０は、高い精度でタイミ
ング線形性測定値を取得するためにも有用である。一般に、その方法は、複数の
タイミングバーニヤステップからエッジデータを捕捉することと、遅延値の範囲
にわたってバーニヤを特定するために各ステップ間の相対的な時間を判定するこ
ととを含む。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】 リアルタイム結果プロセッサは、ＴＤＲの応用形態と概ね同じようにしてバー
ニヤ処理されたエッジを検出し、固定された立ち上がりエッジ基準に対して実際
のエッジタイミングを処理する。図７に示されるように、次の立ち下がりエッジ
がインクリメントバーニヤ設定値にしたがって生成され、上記の方法にしたがっ
て測定され、格納される。その後そのデータはさらに、設定値が変化するのに応
答して実際のバーニヤ遅延を特定するために解析される。その後、非線形性があ
れば、既知の較正手順を用いるテスタによって補償することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】 本発明の一実施形態によるチャネルアーキテクチャの実装形態を概略的に示す
上位ブロック図である。
【図２】 本発明の一実施形態によるタイミング測定ユニットハードウエアを概略的に示
す部分ブロック図である。
【図３】 図１のタイミング測定ユニットに関連するリアルタイム結果プロセッサハード
ウエアを概略的に示すブロック図である。
【図４】 ＴＤＲデータ収集中のタイミング測定ユニットハードウエアの動作を示すグラ
フである。
【図５】 図５Ａおよび図５Ｂは、ＴＤＲ応用形態の場合のリアルタイム結果プロセッサ
のデータ収集および処理動作を示すさらに別のグラフである。
【図６】 ＴＤＲデータ収集中のタイミング測定ユニットハードウエアの動作を示すグラ
フである。
【図７】 バーニヤ線形化データ収集中のタイミング測定ユニットハードウエアの動作を
示すグラフである。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ (72)発明者 フルタイン，エリック・ブイ アメリカ合衆国オレゴン州97007，アロハ， サウスウエスト・ファーミントン・ロード 17675，ピーエムビー433 (72)発明者 パネ，ジョン・ロバート アメリカ合衆国オレゴン州97224，タイガ ード，サウスウエスト・サマーヴュー・ド ライブ 15003 (72)発明者 ファース，アンドリュー・ダミアン アメリカ合衆国オレゴン州97221，ポート ランド，サウスウエスト・ハミルトン・ス トリート 3958 (72)発明者 ジン，チイ アメリカ合衆国カリフォルニア州91362， サウザンド・オウクス，ライムストーン・ ドライブ 2869 (72)発明者 ヤン，ビンウェイ アメリカ合衆国カリフォルニア州91362， サウザンド・オウクス，ブレイジング・ス ター・ドライブ 2844 Ｆターム(参考） 2G132 AA00 AC03 AD07 AE06 AE08 AE14 AE23 AE24 AF18 AG01 AH05 AL00

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスを試験するための自動検査装置であって、前
    記自動検査装置はコンピュータワークステーションと、前記半導体デバイスおよ
    び前記コンピュータワークステーションの間に結合されるピン電子回路とを含み
    、前記ピン電子回路は複数のチャネルを含み、各チャネルは、所望のプログラミ
    ングされたタイミング情報に応答して動作するタイミング回路と、前記タイミン
    グ回路に結合され、周期Ｔでテスト波形を駆動して、ビート周期Ｔ＋／−Δｔで
    前記波形からのデータをサンプリングするためのドライバ／コンパレータ回路と
    を含む自動検査装置において、 前記ドライバ／コンパレータ回路に結合され、前記サンプリングされたデータ
    の相対的なタイミングを測定するためのタイミング測定ユニットを含み、 前記複数のチャネルは実質上リアルタイムでタイミング測定データを並列に生
    成するように協動することを特徴とする自動検査装置。
  2. 【請求項２】 請求項１に記載の自動検査装置において、前記タイミング測
    定ユニットはリアルタイム結果プロセッサを含む自動検査装置。
  3. 【請求項３】 請求項２に記載の自動検査装置において、前記リアルタイム
    結果プロセッサは、 前記ビート周期Ｔ＋／−Δｔを有するビートクロックを受信するように適応さ
    れるクロック入力を有し、前記ビート周期で前記テスト波形からサンプリングさ
    れたデータのストリームを受信するための入力回路と、 前記入力回路に結合され、あるタイミングイベントを指示するデータを抽出す
    るために、あらかじめプログラミングされた判定基準に応答する論理回路を含む
    データフィルタと、 前記ビートクロックに結合される入力を有し、前記データ値をカウントし、所
    定の基準カウントに対して前記抽出されたタイミングイベントのタイミングを表
    すカウントを生成するように動作するカウンタと、 前記カウントを格納するためのメモリと、 を含む自動検査装置。
  4. 【請求項４】 請求項２に記載の自動検査装置において、前記カウンタは、
    前記ビートクロック周期Ｔ＋／−Δｔと前記波形周期Ｔとが一致するレートで、
    前記カウンタをロールオーバするように設定されるロールオーバ入力を含む自動
    検査装置。
  5. 【請求項５】 半導体テスタによって生成されるテスト波形に関連する実際
    のタイミングデータを検出するために、半導体テスタピン電子回路チャネル内に
    実装するためのリアルタイム結果プロセッサにおいて、 前記テスト波形からサンプリングされるデータのストリームを受信するための
    クロック入力を有する入力回路と、 前記入力回路に結合され、タイミングイベントを指示するデータを抽出するた
    めに、あらかじめプログラミングされた判定基準に応答する論理を含むデータフ
    ィルタと、 前記データ値をカウントし、前記抽出されたタイミングイベントのタイミング
    を表すカウントを生成するように動作するカウンタと、 前記カウントを格納するための記憶回路と、 を含むことを特徴とするリアルタイム結果プロセッサ。
  6. 【請求項６】 請求項５に記載の自動検査装置において、前記記憶回路は、
    選択されたデータ値を格納するための複数のレジスタを備える自動検査装置。
  7. 【請求項７】 請求項５に記載の自動検査装置において、前記入力回路は、
    前記データのストリームから不必要なデータを除去するためにプログラマブルデ
    バイダによってクロックされるデシメータを含む自動検査装置。
  8. 【請求項８】 請求項５に記載の自動検査装置において、前記データフィル
    タはデータウインドウを画定するためにプログラミング可能な深度のＦＩＦＯを
    含み、前記論理は前記ＦＩＦＯの出力に結合される入力を有する論理演算ユニッ
    トを備える自動検査装置。
  9. 【請求項９】 伝送線路の長さを判定する方法において、 入射エッジおよび反射エッジの周期的なシーケンスを生成するために、所定の
    周期（Ｔ）で前記伝送線路に沿って所定の大きさの周期的な波形を駆動するステ
    ップと、 前記入射エッジを検出するために、コンパレータ検出閾値を所定のレベルに設
    定するステップと、 ストローブ周期（Ｔ＋／−Δｔ）で前記波形をストローブするステップであっ
    て、前記ストローブ周期と前記波形周期とはビート周期を定義するように協動す
    るステップと、 前記波形上にタイミング基準点を確立するステップと、 第１のサーチにおいて入射エッジ検出点において前記入射エッジのうちの１つ
    を検出し、前記タイミング基準点から前記入射エッジ検出点までのストローブ数
    のカウントを記録するステップと、 前記タイミング基準点を保持するために前記ビート周期レートで前記カウント
    をリセットするステップと、 後続のサーチにおいて前記反射エッジを検出し、前記タイミング基準点から前
    記反射エッジ検出点までのストローブ数のカウントを記録するステップと、 前記伝送線路の長さを判定するために、前記入射エッジ検出点と前記反射エッ
    ジ検出点との間の相対的なカウントを算出するステップと、 を含む方法。
  10. 【請求項１０】 請求項９に記載の方法において、前記検出するステップの
    各々は、 前記コンパレータストローブ周期によって生成される論理データ値のデータス
    トリームを処理するステップと、 前記入射エッジ／反射エッジが存在する場所を表す前記データストリームのた
    めの統計的な判定基準を確立するステップと、 前記判定基準が満たされるときに前記エッジを識別するステップと、 を含む方法。
  11. 【請求項１１】 請求項１０に記載の方法において、前記処理するステップ
    は前記論理データ値をフィルタリングするステップを含む方法。
  12. 【請求項１２】 請求項９に記載の方法において、前記算出するステップは
    、前記入射エッジ検出点と前記反射エッジ検出点とを識別するために、複数のサ
    ーチをリアルタイムに平均化するステップを含む方法。
  13. 【請求項１３】 複数のテスタチャネルによって生成される複数の周期的な
    テスタ波形のパルス幅を並列に判定する方法であって、各チャネルが同時に、 所定の周期Ｔで、固定された基準立ち上がりエッジを駆動するステップと、 立ち下がりエッジ波形を生成するために第１のタイミングバーニヤステップ遅
    延を選択するステップと、 第１の所望のパルス幅を生成するために、前記固定された基準立ち上がりエッ
    ジと前記立ち下がりエッジとを組み合わせるステップと、 実際のパルス幅を検出するステップと、 検出されたパルス幅データを生成するために、後続のバーニヤ設定値を用いて
    、前記駆動するステップと、前記選択するステップと、前記組み合わせるステッ
    プと、前記検出するステップとを繰り返すステップと、 前記検出されたパルス幅データを用いて前記タイミングバーニヤを特定するス
    テップと、 を実行する方法。
  14. 【請求項１４】 請求項１３に記載の方法において、前記検出するステップ
    は、 Ｔ＋／−Δｔのサンプリングレートで前記立ち下がりエッジ波形からデータを
    サンプリングするステップを含む方法。
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