KR20030022803A - Ａｔｅ 타이밍 측정 유닛 및 방법 - Google Patents

Abstract

반도체 디바이스를 테스트하고, 컴퓨터 워크스테이션 및 반도체 비다이스와 컴퓨터 사이에 연결된 핀 일렉트로닉스 회로를 포함하는 자동 테스트 장비가 개시된다. 핀 일렉트로닉스 회로는 복수의 채널을 포함하고, 각각의 채널은 소망의 프로그램된 타이밍 정보에 응답하여 동작하는 타이밍 회로, 주기(T)에서 테스트 파형을 구동하고 비트 주기(T +/- Δt)에서 파형으로부터의 데이터를 샘플링하기 위해 타이밍 회로에 연결된 드라이버/비교기 회로 및 타이밍 측정 유닛을 포함한다. 이 타이밍 측정 유닛은 샘플링된 데이터의 상대적인 타이밍을 측정하기 위해 드라이버/비교기 회로에 연결되어 있다. 복수의 채널은 거의 실시간인 타이밍 측정 데이터를 병렬로 생성하기 위해 협동한다.

Description

ＡＴＥ 타이밍 측정 유닛 및 방법{ATE TIMING MEASUREMENT UNIT AND METHOD}

자동 테스트 장비는 반도체 디바이스 제조자가 시장에서 판매되는 각각의 디바이스의 기능을 대량으로 테스트할 수 있도록 한다. 종종 테스터로 불리는 이 장비는 일반적으로 피시험 디바이스(DUT)로 신호를 구동하고 이 피시험 디바이스로부터 신호를 검출하여 이 검출된 결과를 예상치에 대하여 평가한다.

현대 반도체 디바이스는 종종 다양한 입력/출력 신호를 수신하고 전송하는 수백 내지 수천 개의 핀을 구비한다. 따라서, 테스터가 직면한 기본적인 문제중 하나는 비교적 정밀한 타이밍에서 복수의 DUT 핀으로부터의 신호의 인가 또는 검출 동작을 동기화하는 단계를 포함한다. 고속 테스트 신호를 동기화하는 단계는 종종 각각의 테스터 채널과 관련된 다양한 신호 열화 요인을 보상하기 위해 임의의 형태의 교정 기술을 필요로 한다. 타이밍 교정을 실행하는 2개이상의 일반적인 방법은 타임-도메인-리플렉토메트리(TDR) 및 버니어 선형성 교정을 포함한다.

종래 TDR 기술은 일반적으로 전송라인 길이의 결정 및 이 전송라인에 의해 야기된 신호 지연을 예측하는 단계를 포함한다. 이 길이는 종종 단부가 개방된 라인에 펄스를 구동하고, 그 반사파를 검출하고 그래서 2개의 이벤트 사이의 상대적인 타이밍을 측정함으로써 계산된다. 이 종래 기술의 보다 완전한 설명이 Otsuji에게 허용된 미국 특허 제5,321,632호에 나타나 있다.

버니어 선형성 교정은 사전에 정의된 지연 설정에 응답하여 타이밍 버니어의 실제 에지 타이밍을 특성화하는 것을 나타낸다. 종래에, 이것은 ECL 게이트, 릴레이등의 많은 컨트롤 매트릭스를 사용하여 한번에 하나의 채널에서 이루어졌으며, 메인프레임에 장착된 하드웨어에 의해 중앙 제어되었다. 특성화 처리 동안, 각각의 채널에 대한 데이터 결과는 하드웨어에 하나씩 다시 공급되었다. 이러한 기술이 그 의도된 애플리케이션에 대해 잘 작용되지만, 디바이스 핀 카운트 (및 테스터 채널 카운트)에서의 드라마틱한 상승으로 인해 교정 처리 시간 및 신뢰도에 있어서 이러한 방법은 기술을 바람직하지 않게 된다.

필요하지만 이전에 유용하지 않았던 것은 타이밍 측정을 신속하게 그리고 정밀하게 수행하는 타이밍 측정 유닛 및 방법이다. 워킹 스트로브 교정 장치 및 방법은 이러한 필요를 만족시킨다.

본 발명은 일반적으로 자동 테스트 장비(ATE)에 관한 것이고 보다 상세하게는 타이밍 정보를 수집하기 위한 타이밍 측정 유닛 및 방법에 관한 것이다.

도 1은 본 발명의 일실시예에 따른 채널 구조 구현의 고레벨 블록도,

도 2는 본 발명의 일실시예에 따른 타이밍 측정 유닛 하드웨어의 부분 개략도,

도 3은 도 1의 타이밍 특정 유닛과 관련된 실시간 결과 프로세서 하드웨어의 개략도,

도 4 및 도 5는 TDR 데이터 수집 동안 타이밍 측정 유닛 하드웨어의 동작을 도시하는 그래프,

도 6a 및 6b는 TDR 애플리케이션에 대한 실시간 결과 프로세서의 데이터 수집 및 처리 동작을 도시하는 그래프, 및

도 7은 버니어 선형화 데이터 수집 동안 타이밍 측정 유닛 하드웨어의 동작을 도시하는 그래프.

본 발명의 타이밍 측정 유닛 및 이와 관련된 방법은 교정 처리 시간을 최소화하기 위해 교정 애플리케이션에 특히 유용한 처리방법 및 고정밀도의 테스터 타이밍 데이터 획득을 제공한다. 이에 상응하여 이것은 반도체 제조자를 위한 보다 높은 테스터 정밀도, 보다 높은 테스터 성능 및 보다 낮은 테스트 비용의 결과를 초래한다.

상기 장점을 실현하기 위하여, 본 발명의 일형태는 반도체 디바이스를 테스트하고 컴퓨터 스테이션 그리고 반도체 디바이스와 컴퓨터 사이에 연결된 핀 일렉트로닉스 회로를 포함하는 자동 테스트 장비를 포함한다. 이 핀 일렉트로닉스 회로는 복수의 채널를 포함하고, 각각의 채널은 소망의 프로그램된 타이밍 정보에 응답하여 동작하는 타이밍 회로, 주기(T)에서 테스트 파형을 구동하고 비트 주기(T +/- Δt)에서 상기 파형으로부터의 데이터를 샘플링하기 위해 상기 타이밍 회로에 연결된 구동기/비교기 회로 및 타이밍 측정 유닛을 구비한다. 이 타이밍 측정 유닛은 샘플링된 데이터의 상대적인 타이밍을 측정하기 위해 구동기/비교기 회로에 연결되어 있다. 복수의 채널은 거의 실시간으로 타이밍 측정 데이터를 병렬로 생성하기 위해 협동한다.

또 다른 형태에서, 본 발명은 반도체 테스터에 의해 발생된 주기(T)를 갖는 테스트 파형에 관하여 실제 타이밍 데이터를 검출하기 위해 반도체 테스터 핀 일렉트로닉스 채널에서 구현되는 실시간 결과 프로세서를 포함한다. 실시간 결과 프로세서는 비트 주기에서 테스트 파형으로부터의 샘플링된 데이터 값의 스트림을 수신하는 클록 입력부를 구비한 입력 회로를 포함한다. 프로세서는 또한 입력 회로에 연결되어 타이밍 이벤트를 나타내는 데이터를 추출하기 위해 사전에 프로그램된 표준에 응답하는 로직을 갖는 데이터 필터를 포함한다. 카운터는 데이터 값을 카운트하고, 소정의 기준 카운트에 대하여 추출된 타이밍 이벤트 데이터의 타이밍을 나타내는 카운트를 발생하도록 동작한다. 기억 회로는 이 카운트를 기억한다.

다른 형태에서, 본 발명은 전송라인의 길이를 결정하는 방법을 포함한다.이 방법은 입사 에지 및 반사 에지의 주기적 시퀀스를 발생하기 위해 소정의 주기(T)에서 전송라인을 따라 소정의 진폭의 주기적 파형을 먼저 구동하는 단계를 포함한다. 그다음, 비교기 검출 임계치는 입사 에지를 검출하기 위해 특정 레벨에서 설정된다. 파형은 스트로브 주기(T +/- Δt)에서 스트로빙되거나 샘플링된다. 이 스트로브 주기 및 파형 주기는 비트 주기를 정의하기 위해 협동한다. 그다음, 타이밍 기준 포인트가 파형상에서 얻어진다. 일단 타이밍 기준 포인트가 얻어지면, 입사 에지중 하나가 제1 서치 동안 입사 에지 검출 포인트에서 검출된다. 타이밍 기준 포인트로부터 입사 에지 검출 포인트까지의 스트로브의 수의 카운트가 레코드된다. 타이밍 기준 포인트를 유지하기 위해, 카운트는 비트 주기 레이트에서 리셋팅된다. 이 방법은 이어지는 서치에서 반사 에지를 검출하고 타이밍 기준 포인트로부터 반사 에지 검출 포인트까지의 스트로브의 수의 카운트를 레코드함으로써 계속된다. 일단 반사 에지에 대한 카운트가 이루어지면, 방법은 전송라인의 길이를 결정하기 위해 입사 에지 검출 포인트와 반사 에지 검출 포인트 사이의 상대적인 카운트를 평가함으로써 계속된다.

도 1에서, 본 발명의 일 형태에 따른 자동 테스트 장비(20)는 복수의 피시험 디바이스(DUT)핀(도시되지 않음)에 테스터 컴퓨터 워크스테이션(도시되지 않음)을 인터페이스하는 복수의 반도체 테스터 채널(CH1, CH2, CHN)를 포함한다. 각각의 테스터 채널은 종래기술에 잘 알려진 바와 같이, 타이밍 회로(24), 고장 결과 프로세서(26) 및 데이터 발생기(28)에 벡터를 공급하는 패턴 발생 회로(22)를 포함한다. 각각의 채널내의 드라이버 회로(30) 및 비교기 회로(32)는 타이밍 회로 및 패턴 발생으로부터 정밀하게 타이밍되는 이벤트에 따라 전송라인(34)을 따라 DUT로 신호를 인가하고 DUT로부터의 신호를 검출한다. 정밀한 타이밍이 실제 소망의 편차내에 있도록 보장하기 위해, 일반적으로 40으로 표시된 타이밍 측정 유닛(TMU)은 복수의 채널에 대하여 데이터 수집 지연을 최소화하기 위해 각각의 채널내에 구현된다.

도 2 및 도 3에서, 본 발명의 일 형태에 따른 타이밍 측정 유닛(40)은 관련된 전송라인 길이를 측정하고 및/또는 채널 타이밍 회로를 선형화하기 위해 테스터채널로부터 타이밍 측정 신호를 선택적으로 수신할 수 있는 하드웨어를 포함한다. 고도의 정밀도로 변하는 변수에 응답하는 타이밍 회로의 특성 및/또는 전송라인 길이를 앎으로써 전송라인에 따른 지연은 상응하는 고도의 정밀도 및 예측도로써 교정될 수 있다.

또한, 도 2에서, 타이밍 측정 유닛(40)은 비교기 회로(32)와 협동하고 TDR 데이터 또는 타이밍 버니어 특성화 데이터를 선택적으로 얻기 위해 하드웨어를 포함한다. 분명히 하기 위해 오직 하나의 비교기(하이)가 도시되었지만 하나가 하이이고 하나는 로우인 듀얼 비교기 구조를 사용하는 것이 바람직하다. TMU의 기본적인 구성요소중 하나는 측정된 파형으로부터 예를 들어 피코초 단위로 경미하게 오프셋되는 "비트 클록"(42)의 사용을 수반하고, 그래서 비트 클록이 피코초 증분으로 일련의 사이클동안 파형을 "워킹 스루우"하는 결과를 초래한다.

TDR 애플리케이션에 대하여, TMU 하드웨어는 비교기(32)의 스트로브 입력부(31)에 비트 클록 신호 또는 노멀 스트로브 신호를 패스하는 제1 선택기(44)를 더 포함한다. 제2 선택기(45)는 비트 클록(42)에 의해 또한 클록되는 출력 플립플롭(46)의 "D" 입력부에 샘플링된 TDR 데이터를 패스한다.

타이밍 버니어 선형화 데이터 수집에 대하여, 버니어 선택기(47)는 제1 측정 플립플롭(48)의 클록 입력부에 버니어 신호를 패스하기 위해 사용된다. 고정된 상승 에지 기준 전압이 펄스가 출력부에서 생성되도록 플립플롭의 SET 입력부에 공급된다. 펄스는 추가된 타이밍 안정도에 대해 제2 플립플롭(49)을 통해 클록킹되고, 선형화 모드에서, 출력 플립플롭(46)으로 통과하게 된다.

도 3에서, (46으로부터의) 출력 플립플롭 데이터는 특히 교정 타입 데이터 처리에 적합한 실시간 결과 프로세서(50)에 공급된다. 일반적으로, 실시간 결과 프로세서는 데이터 필터(64), 카운터 회로(80), 및 복수의 레지스터(78)를 피딩하는 입력 회로(52)를 포함한다. 입력 회로는 비트 신호 클록(42)에 의해 클록킹되는 입력 레지스터(53)를 포함한다. 레지스터로부터의 출력은 데이터 경로를 따라 제1 멀티플렉서(56)를 통하여 데시메이터 스테이지(58)에 공급된다. 데시메이터 스테이지는 제2 멀티플렉서(62)로부터 선택된 클록 신호에 의해 차례로 클록킹되는 프로그램가능한 디바이더(60)에 의해 클록킹된다. 로우 비교기 회로(도시되지 않음)로부터의 데이터에 상응하는 제2 레지스터(57)가 도시되어 있다.

다시 도 3에서, 데시메이터(58)의 출력부는 일반적으로 선입선출 유닛(FIFO; 66) 및 산술 로직 유닛(ALU; 68)을 포함하는 데이터 필터(64)에 연결되어 있다. ALU는 각각 "현재값", 포스트 데시메이트된 데이터 및 FIFO 출력 신호를 수신하는 복수의 입력부(A,B,C)를 포함한다. ALU(68)의 출력부는 누산기(70)를 피딩한다. ALU의 제어는 제어 레지스터(74)를 구동하는 프로그래머블 컨트롤러(72)에 의해 달성된다. ALU는 동등, 하이 리미트 및 로우 리미트 명령을 제공하기 위해 코딩되는 제어 레지스터로부터의 제어 신호를 수신한다. 컨트롤러(72) 및 누산기(70)의 출력부는 출력 레지스터(76)에서 "결과 출력"을 발생한다.

데이터 필터의 출력, "결과 출력"은 기억 레지스터(78)내에 선택적으로 기억시키기 위해 레지스터(77)를 통해 데이터를 클록킹하는 신호를 제공한다. 메모리의 데이터 입력부는 프리셋 레퍼런스로부터 비트 클록 펄스의 수를 모니터하는 카운터 회로(80)의 출력부에 연결되어 있다. 카운터는 TDR 측정 애플리케이션에서 카운터를 리셋하기 위해 메인프레임 컴퓨터로부터 비트 신호 클록 및 프로그램된 "롤오버" 입계값을 수신하는 입력부를 포함한다. 기억 레지스터는 러닝 합 로케이션(SUM), 및 각각의 최소 및 최대값 로케이션(MIN 및 MAX)을 유지하는 제한된 깊이의 카운트 스택의 형태를 취한다.

동작에서, 각각의 채널에 대한 타이밍 측정 유닛(40)은 매우 높은 정밀도로 채널 전송라인의 길이를 측정하기 위해 타임-도메인-리플렉토메트리(TDR) 측정을 수행하도록 일 적용에서 사용될 수 있다. 일반적으로, 채널 1(CH1)에 대하여 도 1에 도시된 바와 같이, 측정 기술은 제1 스위치 경로(90)를 따라 비교기(32)에 직접 드라이버(30)의 출력부로부터 입사 에지를 구동하는 스텝을 포함한다. 에지는 또한 전송라인(34)을 따라 드라이버 출력부로부터 전파한다. 단부가 개방된 전송라인은 입사 에지가 제3 경로(94)를 따라 비교기(32)의 입력부중 하나로 반사 에지로서 반사되어 전파하도록 한다. 상술된 일반적인 스텝은 당업분야에서 잘 알려져 있지만, 본 발명의 타이밍 측정 유닛이 최소 처리 시간으로 고정밀도의 TDR 측정을 실행하도록 데이터 수집을 수행하는 바람직한 방법이 아래에 보다 상세하게 설명되어 있다.

도 4는 소정의 주기(T)에서의 일련의 드라이버 펄스 및 비교기를 피딩하는 결과 파형의 관계를 설명한다. 드라이버(30)는 이전에 상술한 주기(T)에서 "파이어"하도록 설정되었지만, 비교기(32)가 데이터를 포획하거나 샘플링할 수 있도록 하는 비교기 스트로부트 신호(↑로 표시됨)의 주기성은 (T + Δt) 또는 (T - Δt)로 경미하게 오프셋된다. 따라서, 각각의 연속 드라이버 펄스에 대해서, 스트로브 신호는 상대적인 시간에 경미하게 상이한 포인트에서 발생할 것이다. 예측가능한 지속시간동안, 입사 에지 및 스트로브는 보통 "비트 주기"로 알려진 것을 정의하는 규칙적인 주기에 대해서 일치하게 될 것이다. 발명자는 비트 주기 레이트에서 스트로브 카운터(80)를 리셋팅함으로써 고정밀도의 TDR 측정이 달성될 수 있다는 것을 발견하였다.

본 발명의 TDR 방법을 보다 잘 설명하기 위해 도 5는 예를 들어, 100.000 나노 초의 주기를 갖는 단일 TDR 파형을 도시한다. 도시된 바와 같이, 100.0005ns의 경미하게 오프셋된 주기에서 스트로브에 상응하는 다수의 사이클이 파형을 "워킹 스루우"하였다(스케일링하지 않은 스트로브 신호 표시). 카운트 A는 완전 스케일의 25%에서 프로그램된 비교기 임계치를 갖는 검출된 스트로브 카운트이고, 카운트 B는 완전 스케일의 75%에서 비교기 임계치를 갖는 스트로브 카운트이다. 그러나, 25%로부터 75%로 비교기 임계치를 이동시키기 위해 유한한 시간이 걸리기 때문에, 상대적인 카운트는 동일한 기준 포인트를 기준으로 할 경우에만 유용하다. 발명자는 시간상 동일한 포인트에 이벤트를 레퍼런싱하기 보다 카운터가 각각의 파형 사이클상의 동일한 포인트에서 롤링 오버함에 따라, 각각의 파형상의 동일한 상대적인 포인트에 이벤트를 레퍼런싱하였다. 결과적으로, A 및 B 사이의 카운트값의 차이는 전송라인 길이의 원인이 될 수 있는 전파 시간을 나타낸다. 이러한 정보를 가지고, 테스터는 실제 디바이스 테스트 동안 전송라인 거리로 인한 지연을 교정할 수 있다.

동작 동안, 각각의 입사 에지 및 반사 에지의 에지 검출이 실시간 결과 프로세서(50)의 동작에 의해 달성된다. 일반적으로, 도 5a 및 도 5b에 도시된 바와 같이, 프로세서는 에지가 어디에 있는지에 대한 실시간 통계학적 분석을 허용하기 위해 예를 들어, 단지 1 피코초증분에서 TDR된 파형으로부터 샘플링된 데이터를 필요로 한다. 예를 들어 비교기(32)의 설정 시간과 관련된 준안정도로 인해, 데이터 획득 프로세스는 에지를 결정하는 고정밀도 방법을 제공한다. 사용자는 (1 피코초 증분 데이터 스트림으로부터) 1 행에 4개의 로지컬 하이와 같이 에지의 존재를 통계학적으로 나타내는 표준을 정의한다. 이 표준은 ALU(68) 및 누산기 출력부(70)를 모니터하기 위해 컨트롤러(72)에 의해 사용된다. 이것은 일반적으로 각각의 "윈도우"에서 FIFO(66)를 통하여 데이터 스트림을 봄으로써 이루어진다. FIFO 8개의 로케이션 깊이에서, 8개의 로케이션의 증분 윈도우가 모니터하는데 유용하다(도 5b에 도시됨). 일단 표준이 만족되었다면, 에지는 "검출"된 것으로 생각될 수 있다.

데이터 획득과 동시에, 1 피코초 증분 스텝은 시간상 에지가 기준포인트에 대하여 어디에 있는지를 나타내기 위해 스트로브 카운터(80)에 의해 카운트된다. 그다음, 카운터는 프로세서 표준이 만족될 때(일 행에서의 스텝의 소정의 수가 로지컬 하이일 때) 결정되어 레지스터(78)에 기억된다.

검출된 에지의 정밀도를 최대화하고 메모리를 최소화하기 위해, 에지 로케이션의 다수의 "서치"가 카운트를 평균화하기 위해 실행된다. 각각의 서치로부터의 "카운트"의 러닝 합은 각각의 로케이션(MIN 및 MAX)내의 최소 및 최대 카운트값과같이 합 로케이션(SUM)내에 유지된다. 그다음, 평균값이 계산되어 하이 및 로우 값이 나온다. 이것은 단지 실시간 결과 프로세서로 구현하기 위한 에지 로케이션을 결정하기 위한 적합한 로우-오버헤드 알고리즘의 일예일 뿐이다.

상술된 TDR 방법을 구현할 때, 최적의 결과는 입사 파형(상승 에지)을 전송하고, 팡형이 전송라인의 개방 단부로부터 반사할 수 있도록 하고, 그리고 약 10 라운드 트립으로 반사 파형이 설정되게 함으로써 얻어진다. 그후에, 하강 에지를 전송하고 에지가 반사되도록 한다. 다시 에지 반사 시간이 설정될 수 있도록 한다. 하강 에지를 가진 TDR가 수행되지 않는다면, 입사 에지에 대한 설정 시간은 단일 라운드 트립으로 감소될 수 있다.

천개 이상의 채널을 사용하는 자동 테스트 장비에 대하여, 상술된 TDR 방법은 복수의 채널에 대한 타이밍 측정 데이터의 병렬 실시간 처리를 허용한다. 이것은 데이터 획득 시간을 크게 감소시키고, 이에 상응하여 타이밍 교정을 수행하는 처리 시간을 감소시킨다.

도 6에서, 타이밍 측정 유닛(40)은 또한 고 정밀도로 타이밍 선형성 측정을 하는데 유용하다. 일반적으로, 본 발명은 복수의 타이밍 버니어 스텝으로부터 에지 데이터를 캡쳐링하는 스텝 및 지연값의 범위에서 버니어를 특성화하기 위해 각각의 스텝 사이의 상대 시간을 결정하는 단계를 포함한다.

보다 상세하게는, 도 2에서, 타이밍 버니어 선형화 방법에 대한 데이터 획득은 버니어 선택기(47)로 버니어 설정을 선택하고 버니어된 에지를 제1 플립플롭(48)에 피딩함으로써 수행된다. 조합된 고정된 상승 레지 및 버니어된 하강 에지는 제2 플립플롭(49)에 출력된 후에, 선형화 모드 신호에 응답하여 제2 선택기(45)를 통과하게 된다. 펄스는 출력 플립플롭(46)을 통하여 실시간 결과 프로세서(50)의 입력 회로(52)로 공급된다.

실시간 타임 결과 프로세서는 TDR 애플리케이션과 동일한 방식으로 상기 버니어된 에지를 검출하여 고정된 상승 레지 기준값에 대하여 실제 에지 타이밍을 처리한다. 연속 하강 에지가 증분 버니어 세팅에 따라 도 6에 도시된 바와 같이 발생되고, 상기 방법에 따라 측정되고 기억된다. 그후에, 데이터는 변경된 세팅에 응답하여 실제 버니어 지연을 특성화하기 위해 더 분석될 수 있다. 임의의 비선형성은 그후에 알려진 교정 프로시저를 통해 테스터에 의해 보상될 수 있다.

물론, 각각의 테스터 채널이 상술된 바와 같이 타이밍 선형성 측정을 수행하기 위해 자체 하드웨어를 사용하기 때문에, 모든 테스터 채널은 선형화 측정을 병렬로 실행할 수 있고, 그래서 데이터 수집 시간을 상당히 최소화시킬 수 있다.

당업자는 본 발명에 의해 제공되는 많은 이익과 장점을 이해할 것이다. 복수의 채널에 대한 타이밍 측정이 동시에 수행될 수 있도록 하는 실시간 병렬 처리 능력은 특히 중요하다. 더욱이, "비트 주파수" 이론을 이용함으로써 고정밀도의 데이터 수집이 실현되고, 그래서 고속 및 고정밀도 반도체 테스트 동작에 대하여 얻어질 수 있는 고도의 정밀도에 상당히 기여하게 된다.

Claims (14)

1. 컴퓨터 스테이션; 각각이 소망의 프로그램된 타이밍 정보에 응답하여 동작하는 타이밍 회로를 포함하는 복수의 채널을 포함하고 상기 반도체 디바이스와 상기 컴퓨터 워크스테이션 사이에 연결된 핀 일렉트로닉스 회로; 및 주기 T에서 테스트 파형을 구동하고 비트 주기 T +/- Δt에서 상기 파형으로부터의 데이터를 샘플링하기 위해 상기 타이밍 회로에 연결된 드라이버/비교기 회로;를 포함하는 반도체 디바이스를 테스트하는 자동 테스트 장비에 있어서,

   상기 샘플링된 데이터의 상대 타이밍을 측정하기 위해 상기 드라이버/비교기 회로에 연결된 타이밍 측정 유닛; 및

   거의 실시간인 타이밍 측정 데이터를 병렬로 생성하기 위해 협동하는 상기 복수의 채널;을 포함하는 것을 특징으로 하는 자동 테스트 장비.
2. 제 1 항에 있어서, 상기 타이밍 측정 유닛은 실시간 결과 프로세서를 포함하는 것을 특징으로 하는 자동 테스트 장비.
3. 제 2 항에 있어서, 상기 실시간 결과 프로세서는

   상기 비트 주기(T +/- Δt)에서 상기 테스트 파형으로부터 샘플링된 데이터의 스트림을 수신하기 위해 상기 비트 주기를 갖는 비트 클록을 수신하도록 적용된 클록 입력부를 구비한 입력 회로;

   상기 입력 회로에 연결되고 타이밍 이벤트를 나타내는 데이터를 획득하기 위해 사전 프로그램된 표준에 응답하는 로직을 포함하는 데이터 필터;

   상기 비트 클록에 연결된 입력부를 구비하고, 상기 데이터 값을 카운트하고 소정의 기준 카운트에 대하여 상기 획득된 타이밍 이벤트 데이터의 타이밍을 나타내는 카운트를 발생하도록 동작하는 카운터; 및

   상기 카운트를 기억하는 메모리;를 포함하는 것을 특징으로 하는 자동 테스트 장비.
4. 제 2 항에 있어서, 상기 카운터는 상기 비트 클록 주기(T +/- Δt) 및 상기 파형 주기(T)가 일치하는 레이트에서 상기 카운터를 롤오버하기 위해 설정된 롤오버 입력부를 포함하는 것을 특징으로 하는 자동 테스트 장비.
5. 반도체 테스터에 의해 발생되는 테스트 파형에 관하여 실제 타이밍 데이터를 검출하는 반도체 테스터 핀 일렉트로닉스 채널에서 구현되는 실시간 결과 프로세서에 있어서,

   상기 테스트 파형으로부터 샘플링된 데이터의 스트림을 수신하기 위해 클록 입력부를 구비한 입력 회로;

   상기 입력 회로에 연결되고, 타이밍 이벤트를 나타내는 데이터를 획득하기 위해 사전프로그램된 표준에 응답하는 로직을 포함하는 데이터 필터;

   상기 데이터 값을 카운트하고 상기 획득된 타이밍 이벤트 데이터의 타이밍을나타내는 카운트를 발생하기 위해 동작하는 카운터; 및

   상기 카운트를 기억하는 기억 회로;를 포함하는 것을 특징으로 하는 실시간 결과 프로세서.
6. 제 5 항에 있어서, 상기 기억 회로는 선택된 데이터 값을 기억하는 복수의 레지스터를 포함하는 것을 특징으로 하는 실시간 결과 프로세서.
7. 제 5 항에 있어서, 상기 입력 회로는 상기 데이터의 스트림으로부터 불필요한 데이터를 제거하기 위해 프로그램된 디바이더에 의해 클록킹되는 데시메이터를 포함하는 것을 특징으로 하는 실시간 결과 프로세서.
8. 제 5 항에 있어서, 상기 데이터 필터는 데이터 윈도우를 형성하기 위해 프로그램가능한 깊이의 FIFO를 포함하고, 상기 로직은 상기 FIFO의 출력부에 연결된 입력부를 구비한 산술 로직 유닛을 포함하는 것을 특징으로 하는 실시간 결과 프로세서.
9. 전송라인의 길이를 결정하는 방법에 있어서,

   입사 에지 및 반사 에지의 주기적인 시퀀스를 발생하기 위해 소정의 주기(T)에서 상기 전송라인에 따른 소정의 진폭의 주기적인 파형을 구동하는 단계;

   상기 입사 에지를 검출하기 위해 특정화된 레벨에서 비교기 검출 임계치를설정하는 단계;

   비트 주기를 형성하기 위해 파형 주기와 협동하는 스트로브 주기(T +/- Δt)에서 상기 파형을 스트로빙하는 단계;

   상기 파형상에 타이밍 기준 포인트를 정하는 단계;

   제1 서치동안 입사 에지 검출 포인트에서 상기 입사 에지중 하나를 검출하고 상기 타이밍 기준 포인트로부터 상기 입사 에지 검출 포인트까지의 스트로브의 수의 카운트를 레코드하는 단계;

   상기 타이밍 기준 포인트를 유지하기 위해 상기 비트 주기에서 상기 카운트를 리셋팅하는 단계;

   이어지는 서치동안 상기 반사 에지를 검출하고 상기 타이밍 기준 포인트로부터 상기 반사 에지 검출 포인트까지의 스트로브의 수의 카운ㅌ를 레코드하는 단계; 및

   상기 전송라인의 길이를 결정하기 위해 상기 입사 에지 검출 포인트와 상기 반사 에지 검출 포인트 사이의 상대적인 카운트를 평가하는 단계;를 포함하는 것을 특징으로 하는 방법.
10. 제 9 항에 있어서, 상기 검출하는 단계 각각은

    상기 비교기 스트로브 주기에 의해 발생된 로지컬 데이터 값의 데이터 스트림을 처리하는 단계;

    상기 입사/반사 에지가 있는 위치를 나타내는 상기 데이터 스트림에 대한 통계학적 표준을 구하는 단계; 및

    상기 표준이 만족될 때 상기 에지를 상기 에지를 식별하는 단계;를 포함하는 것을 특징으로 하는 방법.
11. 제 10 항에 있어서, 상기 데이터 스트림을 처리하는 단계는 상기 로지컬 데이터 값을 필터링하는 단계를 포함하는 것을 특징으로 하는 방법.
12. 제 9 항에 있어서, 상기 상대적인 카운트를 평가하는 단계는 상기 입사 에지 검출 포인트 및 상기 반사 에지 검출 포인트를 식별하기 위해 복수의 서치를 실시간 평균화하는 단계를 포함하는 것을 특징으로 하는 방법.
13. 복수의 테스터 채널에 의해 발생된 복수의 주기적인 테스터 파형에 대한 펄스폭을 병렬로 결정하는 방법에 있어서, 상기 채널의 각각은

    소정의 주기(T)에서 고정된 기준 상승 에지를 구동하는 단계;

    하강 에지 파형을 발생하기 위해 제1 타이밍 버니어 스텝 지연을 선택하는 단계;

    제1 소망의 펄스폭을 발생하기 위해 상기 고정된 기준 상승 에지 및 상기 하강 에지를 조합하는 단계;

    실제 펄스폭을 검출하는 단계;

    검출된 펄스폭 데이터를 발생하기 위해 이어지는 버니어 세팅으로써 상기 구동, 선택, 조합 및 검출하는 단계를 반복하는 단계; 및

    상기 검출된 펄스폭 데이터로써 상기 타이밍 버니어를 특성화하는 단계;를 포함하는 것을 특징으로 하는 방법.
14. 제 13 항에 있어서, 상기 검출하는 단계는 T +/- Δt의 샘플링 속도에서 상기 하강 에지 파형으로부터의 데이터를 샘플링하는 단계를 포함하는 것을 특징으로 하는 방법.