KR20230148473A

KR20230148473A - 스큐 제어 기능을 갖는 팬-아웃 버퍼, 작동 방법, 및 이를 포함하는 프로브 카드

Info

Publication number: KR20230148473A
Application number: KR1020220047103A
Authority: KR
Inventors: 김병성; 최윤혁; 김규열; 김성중; 박철희; 이상훈; 최재웅
Original assignee: 삼성전자주식회사; 성균관대학교산학협력단
Priority date: 2022-04-15
Filing date: 2022-04-15
Publication date: 2023-10-25
Also published as: US11921158B2; US20230333160A1

Abstract

팬-아웃 버퍼가 개시된다. 상기 팬-아웃 버퍼는 제1지연 제어 신호에 따라 교정 테스트 신호의 제1지연 시간을 조절하는 제1지연 회로를 포함하는 제1채널과, 제2지연 제어 신호에 따라 상기 교정 테스트 신호의 제2지연 시간을 조절하는 제2지연 회로를 포함하는 제2채널과, 상기 제1채널의 출력단의 제1TDR 파형에 포함된 제1에지를 검출하여 제1펄스를 포함하는 제1시작 펄스 신호를 생성하는 제1에지-투-펄스 변환기와, 상기 제2채널의 출력단의 제2TDR 파형에 포함된 제2에지를 검출하여 제2펄스를 포함하는 제2시작 펄스 신호를 생성하는 제2에지-투-펄스 변환기와, 상기 제1펄스와 상기 제2펄스를 논리곱하여 제1정지 펄스를 포함하는 정지 펄스 신호를 생성하는 정지 펄스 신호 생성기과, 상기 제1펄스와 상기 제1정지 펄스와의 위상 차이를 계산하고 계산 결과를 이용하여 상기 제1펄스와 상기 제2펄스 사이의 스큐를 보상하기 위해 상기 제1지연 제어 신호를 생성하는 제1지연 제어 신호 생성기를 포함한다.

Description

스큐 제어 기능을 갖는 팬-아웃 버퍼, 작동 방법, 및 이를 포함하는 프로브 카드{FAN-OUT BUFFER WITH SKEW CONTROL FUNCTION, METHOD THEREOF, AND PROBE CARD INCLUDING SAME}

본 발명의 개념에 따른 실시 예는 팬-아웃 버퍼에 관한 것으로, 특히 한 번에 내부 회로에 의한 스큐(skew)와 외부 회로에 의한 스큐를 동시에 제어할 수 있는 팬-아웃 버퍼, 이의 작동 방법, 및 이를 포함하는 프로브 카드에 관한 것이다.

팬-아웃(fan out)은 논리 회로에서 하나의 논리 게이트의 출력이 얼마나 많은 다른 논리 게이트들의 입력들로 사용되는지에 대해 서술할 때에 쓰인다.

팬-아웃이 크다는 것을 하나의 논리 회로의 출력이 많은 다른 논리 게이트들의 입력들로 사용된다는 뜻이다. 논리 회로의 팬-아웃이 너무 크면 상기 논리 회로에 무리가 많이 가거나, 상기 논리 회로의 출력 신호가 다른 논리 회로들로 제대로 전달되지 않을 수 있기 때문에, 상기 논리 회로와 상기 다른 논리 회로들의 중간에 버퍼를 연결하기도 한다.

프로브 카드(probe card)는 전자 테스트 시스템과 반도체 웨이퍼 사이의 인터페이스이다. 프로브 카드는 프로버(prober)와 테스터에 기계적으로 도킹되어 (docked) 상기 프로버와 테스터에 전기적으로 연결된다. 프로브 카드의 목적은 반도체 웨이퍼 상의 회로들과 전자 테스트 시스템 사이의 전기적인 경로를 제공하여, 상기 회로들이 다이싱과 패키징(diced and packaged)되기 전에 웨이퍼 수준에서 상기 회로들에 대한 테스트와 검증을 허용하기 위해서이다.

일반적으로, 프로브 카드는 인쇄 회로 기판(printed circuit board(PCB))과 접촉 요소들(contact elements)을 포함하고, 상기 접촉 요소들은 금속이지만 다른 재료들도 가능하다.

프로브 카드는 반도체 웨이퍼의 작동을 검사하기 위해 상기 반도체 웨이퍼와 전자 테스트 시스템을 연결하는 장치로서, 상기 프로브 카드에 장착되어 있는 프로브 팁들이 상기 반도체 웨이퍼를 접촉하면 상기 프로브 카드에 장착된 팬-아웃 버퍼는 상기 반도체 웨이퍼로 전기 신호들을 보내고, 그때 돌아오는 전기 신호들에 따라 상기 반도체 웨이퍼에 포함된 불량 반도체 칩을 선별한다.

본 발명이 이루고자 하는 기술적인 과제는 팬-아웃 버퍼을 제공하는 것으서, 한번에 상기 팬-아웃 버퍼의 내부 회로에 의한 스큐와 상기 팬-아웃 버퍼의 외부 회로에 의한 스큐를 동시에 제어할 수 있는 상기 팬-아웃 버퍼와 상기 팬-아웃 버퍼를 포함하는 프로브 카드를 제공하는 것이다.

본 발명의 실시 예에 따른 팬-아웃 버퍼는 제1지연 제어 신호에 따라 교정 테스트 신호의 제1지연 시간을 조절하는 제1지연 회로를 포함하는 제1채널과, 제2지연 제어 신호에 따라 상기 교정 테스트 신호의 제2지연 시간을 조절하는 제2지연 회로를 포함하는 제2채널과, 상기 제1채널의 출력단의 제1TDR(Time Domain Reflectometry) 파형에 포함된 제1에지를 검출하여 제1펄스를 포함하는 제1시작 펄스 신호를 생성하는 제1에지-투-펄스 변환기와, 상기 제2채널의 출력단의 제2TDR 파형에 포함된 제2에지를 검출하여 제2펄스를 포함하는 제2시작 펄스 신호를 생성하는 제2에지-투-펄스 변환기와, 상기 제1펄스와 상기 제2펄스를 논리곱하여 제1정지 펄스를 포함하는 정지 펄스 신호를 생성하는 정지 펄스 신호 생성기와, 상기 제1펄스와 상기 제1정지 펄스와의 위상 차이를 계산하고, 계산 결과를 이용하여 상기 제1펄스와 상기 제2펄스 사이의 스큐를 보상하기 위해 상기 제1지연 제어 신호를 생성하는 제1지연 제어 신호 생성기를 포함한다.

본 발명의 실시 예에 따른 프로브 카드는 제1지연 제어 신호에 따라 교정 테스트 신호의 제1지연 시간을 조절하는 제1지연 회로를 포함하는 제1채널과 제2지연 제어 신호에 따라 상기 교정 테스트 신호의 제2지연 시간을 조절하는 제2지연 회로를 포함하는 제2채널을 포함하는 팬-아웃 버퍼와, 상기 제1채널과 제1프로브 팁(probe tip) 사이에 접속된 제1전송 회로와, 상기 제2채널과 제2프로브 팁 사이에 접속된 제2전송 회로를 포함하고, 상기 팬-아웃 버퍼는 상기 제1채널의 출력단의 제1TDR(Time Domain Reflectometry) 파형에 포함된 제1에지를 검출하여 제1펄스를 포함하는 제1시작 펄스 신호를 생성하는 제1에지-투-펄스 변환기와, 상기 제2채널의 출력단의 제2TDR 파형에 포함된 제2에지를 검출하여 제2펄스를 포함하는 제2시작 펄스 신호를 생성하는 제2에지-투-펄스 변환기와, 상기 제1펄스와 상기 제2펄스를 논리곱하여 제1정지 펄스를 포함하는 정지 펄스 신호를 생성하는 정지 펄스 신호 생성기와, 상기 제1펄스와 상기 제1정지 펄스와의 위상 차이를 이용하여, 상기 제1펄스와 상기 제2펄스 사이의 스큐를 보상하기 위해 상기 제1지연 제어 신호를 생성하는 제1지연 제어 신호 생성기를 더 포함한다.

본 발명의 실시 예에 따른 제1지연 제어 신호에 따라 교정 테스트 신호의 제1지연 시간을 조절하는 제1지연 회로를 포함하는 제1채널과 제2지연 제어 신호에 따라 상기 교정 테스트 신호의 제2지연 시간을 조절하는 제2지연 회로를 포함하는 제2채널을 포함하는 팬-아웃 버퍼의 작동 방법은 상기 제1채널의 출력단의 제1TDR(Time Domain Reflectometry) 파형에 포함된 에지를 검출하여 제1펄스를 포함하는 제1시작 펄스 신호를 생성하는 단계와, 상기 제2채널의 출력단의 제2TDR 파형에 포함된 에지를 검출하여 제2펄스를 포함하는 제2시작 펄스 신호를 생성하는 단계와, 상기 제1펄스와 상기 제2펄스를 논리곱하여 정지 펄스를 포함하는 정지 펄스 신호를 생성하는 단계와, 상기 제1펄스와 상기 정지 펄스와의 제1위상 차이를 계산하고, 계산 결과를 이용하여 상기 제1펄스와 상기 제2펄스 사이의 스큐를 보상하기 위해 상기 제1지연 제어 신호를 생성하는 단계를 포함한다.

상기 팬-아웃 버퍼의 작동 방법은 상기 제2펄스와 상기 정지 펄스와의 제2위상 차이를 계산하고, 계산 결과를 이용하여 상기 제1펄스와 상기 제2펄스 사이의 스큐를 보상하기 위해 상기 제2지연 제어 신호를 생성하는 단계를 더 포함하고, 상기 제1위상 차이는 제1시간-투-디지털 변환기를 이용하여 계산되고, 상기 제2위상 차이는 제2시간-투-디지털 변환기를 이용하여 계산된다.

본 발명의 실시 예에 따른 팬-아웃 버퍼는 한번에 상기 팬-아웃 버퍼의 내부 회로에 의한 스큐와 상기 팬-아웃 버퍼의 외부 회로에 의한 스큐를 동시에 제어 또는 조절할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 팬-아웃 버퍼를 포함하는 프로브 카드의 회로도이다.
도 2a는 도 1의 팬-아웃 버퍼에 포함된 제1에지-투-펄스 변환기의 회로도이다.
도 2b는 도 1의 팬-아웃 버퍼에 포함된 제1에지-투-펄스 변환기의 다른 실시 예에 따른 회로도이다.
도 3a은 도 1의 팬-아웃 버퍼에 포함된 지연 제어 신호 생성기의 회로도이다.
도 3b은 도 1의 팬-아웃 버퍼에 포함된 지연 제어 신호 생성기의 다른 실시 예에 따른 회로도이다.
도 4는 도 3a와 도 3b의 지연 제어 신호 생성기에 포함된 시간--투-디지털 변환기와 바이너리 인코더의 회로도이다.
도 5는 도 1의 팬-아웃 버퍼에 포함된 에지-투-펄스 변환기들의 출력 신호들의 타이밍 도이다.
도 6은 도 1의 팬-아웃 버퍼의 각 채널의 시작 펄스 신호의 첫 번째 에지와 정지 펄스 신호의 타이밍 도이다.
도 7은 도 1의 팬-아웃 버퍼의 각 지연 제어 신호 생성기에 포함된 TDC로부터 출력되는 디지털 신호들과 바이너리 인코더로부터 출력되는 2진 디지털 코드의 실시 예이다.
도 8은 도 1의 팬-아웃 버퍼에서 수행된 첫 번째 에지들에 대한 스큐 교정전 후의 구성 요소들의 지연들을 나타내는 테이블들이다.
도 9는 도 1의 팬-아웃 버퍼에서 수행된 첫 번째 에지들에 대한 스큐 교정후의 지연 회로들에 설정된 지연들을 나타낸다.
도 10은 도 1의 팬-아웃 버퍼에서 수행된 첫 번째 에지들에 대한 스큐 교정후 에지-투-펄스 변환기들의 출력 신호들의 타이밍 도이다.
도 11은 도 1의 팬-아웃 버퍼의 각 지연 제어 신호 생성기에 포함된 TDC의 작동과 바이너리 인코더의 작동을 설명하기 위한 도면이다.
도 12는 도 1의 팬-아웃 버퍼에서 수행된 두 번째 에지들에 대한 스큐 교정전 후의 구성 요소들의 지연들을 나타내는 테이블들이다.
도 13은 도 1의 팬-아웃 버퍼에서 수행된 두 번째 에지들에 대한 스큐 교정후의 지연 회로들에 설정된 지연들을 나타낸다.
도 14는 도 1의 팬-아웃 버퍼에서 수행된 두 번째 에지들에 대한 스큐 교정후 에지-투-펄스 변환기들의 출력 신호들의 타이밍 도이다.
도 15는 도 1의 팬-아웃 버퍼에서 수행된 세 번째 에지들에 대한 스큐 교정전 후의 구성 요소들의 지연들을 나타내는 테이블들이다.
도 16은 도 1의 팬-아웃 버퍼에서 수행된 세 번째 에지들에 대한 스큐 교정후의 지연 회로들에 설정된 지연들을 나타낸다.
도 17은 도 1의 팬-아웃 버퍼에서 수행된 최종 스큐 교정전 후의 구성 요소들의 지연들을 나타내는 테이블들이다.
도 18은 도 1의 팬-아웃 버퍼에서 수행된 최종 스큐 교정후의 지연 회로들에 설정된 지연들을 나타낸다.
도 19는 세라믹 분기 구조와 박막 분기 구조를 갖는 제1전송 선로의 단면도이다.

도 1은 본 발명의 실시 예에 따른 팬-아웃 버퍼를 포함하는 프로브 카드의 회로도이다.

도 1을 참조하면, 테스트 중인 장치(Device Under Test(DUT))를 테스트할 수 있는 프로브 카드(probe card; 100)는 팬-아웃 버퍼(fan-out buffer; 200), 복수 개의 외부 회로들(이를 '전송 선로들(transmission lines)'이라고도 한다. 110_1, 110_2, 110_3, 및 110_4), 및 복수 개의 프로브 팁들(probe tips; 120_1, 120_2, 120_3, 및 120_4)을 포함한다.

DUT는 테스트 중인 장비(equipment under test(EUT)) 또는 테스트 중인 유닛 (unit under test(UUT))이라고도 하며, 최초 제조 시 또는 이후에 진행 중인 기능 테스트와 교정 체크(functional testing and calibration checks)의 일부로 수명 주기 동안 테스팅이 수행되는 제조 제품(manufactured product)이다.

예를 들면, 전자 산업에서, DUT는 테스트 중인 모든 전자 어셈블리 (electronic assembly)이고, 조립 라인에서 나오는 전자 장치들(예를 들면, 휴대폰들)은 개별 칩들이 이전에 테스트된 것과 동일한 방식으로 최종 테스트될 수 있다.

반도체 테스팅에서, DUT는 웨이퍼 상의 다이(die) 또는 결과적으로 패키지된 부품(resulting packaged part)이다. DUT는 자동 테스트 장비(automatic or automated test equipment(ATE))에 의해 테스트될 수 있다.

팬-아웃 버퍼 칩이라고도 불리는 팬-아웃 버퍼(200)는 팬-아웃 버퍼(200)의 각 출력단(OT1~OT4)에서 관측되는 신호(예를 들면, 입력된 교정 테스트 신호 (Cal_Sig, 예를 들면, 스텝 신호))에 의해 전달되고 반사된 신호)의 변화에 대해 TDR(Time Domain Reflectometry) 원리를 적용하여 각 출력단(OT1~OT4)에서의 반사 파형의 도달 시간을 역산(inverse(reverse) operation)하여 각 분기 선로(예를 들면, 각 전송 회로(110_1~110_4)에 포함된 각 분기 선로)의 전기적 길이를 측정하고 비교하여, 비교 결과에 따라 각 출력단(OT1~OT4)에 접속된 상기 각 분기 선로 간의 스큐(skew)를 계산할 수 있다.

팬-아웃 버퍼(200)는 출력단들(OT1~OT4) 각각에서의 파형 변화 시점을 관찰하고, 그 결과에 따라 팬-아웃 버퍼(200)의 내부 회로들에 의해 발생하는 신호 지연 시간들과 팬-아웃 버퍼(200)의 외부 회로들(110_1~110_4)에 의해 발생한 신호 지연 시간들과의 차이들을 계산하고, 계산 값들을 팬-아웃 버퍼(200) 내부로 피드백하여 상기 차이들을 제어함으로써 한번에 팬-아웃 버퍼(200)의 내부 회로들에 의한 스큐와 외부 회로들(110_1~110_4)에 의한 스큐를 동시에 제어할 수 있다.

팬-아웃 버퍼(200)는 컨트롤러(210), 스위치 회로(220), 복수 개의 채널들 (CH1~CH4), 복수 개의 버퍼들(240_1~204_4), 복수 개의 에지-투-펄스 변환기들 (250_1~250_4), 정지 펄스 신호 생성기(255), 및 복수 개의 지연 제어 신호 생성기들(260_1~260_4)을 포함한다.

컨트롤러(210)는 교정 모드 제어 신호(Cal_MODE)에 응답하여 제1제어 신호 (CTRL1)와 제2제어 신호(CTRL2)를 생성한다. 컨트롤러(210)의 카운터(215)는 정지 펄스 신호 생성기(255)로부터 출력된 정지 펄스 신호(STOP)에 포함된 펄스들 각각의 에지(edge)를 카운트하여 상기 펄스들 각각이 몇 번째 펄스인지를 나타내는 카운트 값을 출력한다. 컨트롤러(210)는 카운트 값에 따라 각 제어 신호(CTRL3과 CTRL4)를 더 생성한다.

교정 모드 제어 신호(Cal_MODE)가 일반 모드(normal mode)를 나타낼 때, 스위치 회로(220)는 컨트롤러(210)로부터 출력된 제1제어 신호(CTRL1)에 따라 입력 신호(TIN)를 각 제1입력 인버터(225_1~225_4)로 전송하고, 각 에지-투-펄스 변환기 (250_1~250_4)는 컨트롤러(210)로부터 출력된 제2제어 신호(CTRL2)에 따라 디스에이블된다. 예를 들면, 입력 신호(TIN)는 테스트 신호일 수 있고, 일반 모드는 입력 신호(TIN)를 팬-아웃하여 출력하는 작동 모드일 수 있다.

교정 모드 제어 신호(Cal_MODE)가 교정 모드(calibration mode)를 나타낼 때, 스위치 회로(220)는 컨트롤러(210)로부터 출력된 제1제어 신호(CTRL1)에 따라 교정 테스트 신호(Cal_Sig)를 각 제1입력 인버터(225_1~225_4)로 전송하고, 각 에지-투-펄스 변환기(250_1~250_4)는 컨트롤러(210)로부터 출력된 제2제어 신호 (CTRL2)에 따라 인에이블된다.

예를 들면, 교정 테스트 신호(Cal_Sig)는 스텝(step) 신호일 수 있고, 교정 모드는 채널들(CH1~CH4) 사이의 스큐들을 교정하는 작동 모드일 수 있다. 교정 모드의 작업이 종료된 후, 팬-아웃 버퍼(00)는 상기 교정 모드로부터 일반 모드로 복귀(또는 자동 복귀)할 수 있다.

일반 모드와 교정 모드의 구분(또는 구별)을 위해, 교정 모드 제어 신호 (Cal_MODE)를 수신하는 별도의 핀(pin)이 팬-아웃 버퍼(200)에 만들어지거나, 컨트롤러(210)로 교정 모드로의 진입을 지시하는 특정 명령을 전송하거나, 컨트롤러 (210)로 작동 전압이 공급된 후 일정한 시간이 경과하면 자동으로 교정 모드로 진입할 수 있다.

본 명세서에서 각 채널(CH1, CH2, CH3, 및 CH4)은 입력 인버터, 지연 회로, 출력 인터버, 및 출력 저항을 포함하는 전송 회로를 의미한다.

제1채널(CH1)은 제1입력 인버터(225_1), 제1지연 회로(230_1), 제1출력 인버터(235_1), 및 제1출력 저항(OR1)을 포함하고, 제1지연 회로(230_1)의 지연(이를, '지연 시간'이라고도 한다.)은 제1지연 제어 신호(De_ctrl1)에 의해 교정된다.

제2채널(CH2)은 제2입력 인버터(225_2), 제2지연 회로(230_2), 제2출력 인버터(235_2), 및 제2출력 저항(OR2)을 포함하고, 제2지연 회로(230_2)의 지연은 제2지연 제어 신호(De_ctrl2)에 의해 교정된다.

제3채널(CH3)은 제3입력 인버터(225_3), 제3지연 회로(230_3), 제3출력 인버터(235_3), 및 제3출력 저항(OR3)을 포함하고, 제3지연 회로(230_3)의 지연은 제3지연 제어 신호(De_ctrl3)에 의해 교정된다.

제4채널(CH4)은 제4입력 인버터(225_4), 제4지연 회로(230_4), 제4출력 인버터(235_4), 및 제4출력 저항(OR4)을 포함하고, 제4지연 회로(230_4)의 지연은 제4지연 제어 신호(De_ctrl4)에 의해 교정된다. 실시 예에 따라 각 지연 회로 (230_1~230_4)는 직렬로 접속된 복수 개의 지연 소자들을 포함하고, 각 지연 회로 (230_1~230_4)의 지연을 각 지연 제어 신호(De_ctrl1~De_ctrl4)에 따라 교정된다.

각 입력 인버터(225_1~225_4)가 본질적인 지연(intrinsic delay)을 가질 때, 제1채널(CH1)의 지연(즉, 제1입력 인버터(225_1)의 입력단부터 제1출력단(OT1)까지의 총 지연)은 13피코초(picosecond(ps))이고, 제2채널(CH2)의 지연(즉, 제2입력 인버터(225_2)의 입력단부터 제2출력단(OT2)까지의 총 지연)은 52ps이고, 제3채널 (CH3)의 지연(즉, 제3입력 인버터(225_3)의 입력단부터 제3출력단(OT3)까지의 총 지연)은 73ps이고, 제4채널(CH4)의 지연(즉, 제4입력 인버터(225_4)의 입력단부터 제4출력단(OT4)까지의 총 지연)은 9ps라고 가정한다. 교정 전, 각 지연 회로 (230_1~230_4)의 지연은 0이라고 가정한다.

이하, 설명의 편의를 위해, 각 지연(13ps, 52ps, 73ps, 및 9ps)을 각 입력 인버터(225_1~225_4)의 심벌의 내부에 표시하고, 각 채널(CH1~CH4)의 지연을 각 입력 인버터(225_1~225_4)의 지연으로 설명한다.

각 버퍼(240_1~204_4)의 입력단은 각 채널(CH1~CH4)의 출력단(OT1~OT4)에 접속되고, 각 채널(CH1~CH4)의 출력단(OT1~OT4)의 신호를 수신하고 버퍼링하여 버퍼링된 신호를 각 에지-투-펄스 변환기(250_1~250_4)로 전송한다.

각 프로브 팁(120_1, 120_2, 120_3, 및 120_4)은 DUT의 해당 회로 패턴에 접촉될 수 있다.

도 2a는 도 1의 팬-아웃 버퍼에 포함된 제1에지-투-펄스 변환기의 회로도이다. 도 1과 도 2a를 참조하면, 각 에지-투-펄스 변환기(250_1~250_4)의 구조와 작동은 동일하다고 가정한다. 따라서, 제1에지-투-펄스 변환기(250_1)의 구조와 작동이 대표적으로 설명된다.

스텝 신호가 제1채널(CH1)의 출력단(OT1)으로 출력되면 상기 스텝 신호는 제1채널(CH1)에 접속된 프로브 카드(100)의 제1전송 선로(110_1)로 전달되고, 프로브 카드(100)의 제1전송 선로(110_1)의 종단(120_1)은 DUT(예를 들면, 웨이퍼)에 접촉되지 않은 개방(open) 상태이므로, 도 2a에 예시된 전반사의 TDR(Time Domain of Reflectometry) 프로파일(이를 '파형'이라고도 한다. Sig_A)이 제1채널(CH1)에서 관측된다.

TDR 프로파일(Sig_A)을 이용하여 제1전송 선로(110_1)의 길이를 측정하기 위해, TDR 프로파일(Sig_A)은 그대로 사용될 수 없으므로, TDR 프로파일(Sig_A)의 각 변화 시점은 적절한 크기를 갖는 펄스로 변환되어야 한다.

따라서, 본 발명의 팬-아웃 버퍼(200)는, 팬-아웃 버퍼(200)의 자체 스큐뿐 아니라 팬-아웃 버퍼(200)의 각 채널(CH1~CH4)에 접속된 각 전송 선로 (110_1~110_4)의 길이에 의한 스큐를 교정하기 위해, TDR 파형이 시간-투-디지털 변환기(Time to Digital Converter(TDC))를 비롯한 논리 회로들에서 처리되도록, 상기 TDR 파형을 각 시작 펄스 신호(START1~START4)로 변환하는 각 에지-투-펄스 변환기(250_1~250_4)을 포함한다.

각 에지-투-펄스 변환기(250_1~250_4)는 각 채널(CH1~CH4)의 출력단 (OT1~OT4)의 TDR 파형의 에지(예를 들면, 상승 에지)를 검출하고, 각 시작 펄스 신호(START1~START4)를 생성한다. 각 시작 펄스 신호(START1~START4)는 복수 개의 펄스들(또는 k-개의 펄스들)을 포함하고, k는 2이상의 지연수이다. 도 5, 도 10, 및 도 14에 도시된 바와 같이, 각 시작 펄스 신호(START1~START4)는 3개씩의 펄스들을 포함한다.

도 2a를 참조하면, 제1에지-투-펄스 변환기(250_1)는 하이 패스 필터(high pass filter; 251), 증폭기(252), 제1인터버(253), 제2인버터(254), D-플립 플롭 (255), 지연 회로(256), 및 AND 게이트(257)를 포함한다. 버퍼는 인터버들(253과 254)을 포함한다.

하이 패스 필터(251)는 제1버퍼(240_1)에 의해 버퍼링된 TDR 파형(Sig_A)을 수신하고, 이(Sig_A)를 하이 패스 필터링하여 TDR 파형(Sig_A)에 포함된 에지를 검출하고, 에지 검출된 TDR 파형을 생성한다.

증폭기(252)는 하이 패스 필터(251)의 출력 신호를 수신하고 버퍼링하여 에지 검출된 TDR 파형(Sig_B)을 생성한다.

제1인터버(253)는 에지 검출된 TDR 파형(Sig_B)을 반전하고, 제2인버터 (254)는 제1인터버(253)의 출력 신호를 반전하고 반전된 신호(Sig_C)를 D-플립 플롭(255)의 클락 단자(CK)로 출력한다.

D-플립 플롭(255)은 입력 단자(D)로 입력되는 하이 레벨을 갖는 전압(Vdd)를 수신하고, 제2인버터(254)의 출력 신호(Sig_C)에 응답하여 상기 하이 레벨을 래치하고, 출력 신호(Q)를 출력한다.

도 2b는 도 1의 팬-아웃 버퍼에 포함된 제1에지-투-펄스 변환기의 다른 실시 예에 따른 회로도이다. 도 2a와 도 2b를 참조하면, D-플립 플롭(255)의 입력 단자 (D)로 입력되는 신호의 레벨이 로우 레벨(L)일 때, 도 2a의 AND 게이트(257)는 도 2b의 NAND 게이트(257b)로 대체될 수 있다.

지연 회로(256)는 D-플립 플롭(255)의 반전 출력 신호(QB)를 일정 시간 지연시킨다. AND 게이트(257)는 제2제어 신호(CTRL2), 출력 신호(Q), 및 지연 회로 (256)의 출력 신호를 논리곱 연산하고, 펄스들을 포함하는 제1시작 펄스 신호 (START1)를 생성한다.

제2제어 신호(CTRL2)가 하이 레벨일 때 제1에지-투-펄스 변환기(250_1)는 제1시작 펄스 신호(START1)를 생성할 수 있고, 제2제어 신호(CTRL2)가 로우 레벨일 때 제1에지-투-펄스 변환기(250_1)는 디스에이블되거나 로우 레벨을 갖는 신호를 출력한다.

정지 펄스 신호 생성기(255)는 각 에지-투-펄스 변환기(250_1~250_4)로부터 출력된 각 시작 펄스 신호(START1~START4)에 포함된 각 펄스를 논리곱하여 정지 펄스 신호(STOP)를 생성한다. 정지 펄스 신호(STOP)는 복수 개(또는 k-개의)의 정지 펄스들을 포함한다.

제1지연 제어 신호 생성기(260_1)는 제1시작 펄스 신호(START1), 정지 펄스 신호(STOP), 제3제어 신호(CTRL3), 및 제4제어 신호(CTRL4)를 이용하여 제1지연 제어 신호(De_ctrl1)를 생성하고, 제1지연 제어 신호(De_ctrl1)를 제1지연 회로 (230_1)로 출력한다. 제1지연 회로(230_1)는 제1지연 제어 신호(De_ctrl1)에 응답하여 지연을 설정(이를 '교정'이라고도 한다)한다.

제2지연 제어 신호 생성기(260_2)는 제2시작 펄스 신호(START2), 정지 펄스 신호(STOP), 제3제어 신호(CTRL3), 및 제4제어 신호(CTRL4)를 이용하여 제2지연 제어 신호(De_ctrl1)를 생성하고, 제2지연 제어 신호(De_ctrl2)를 제2지연 회로 (230_2)로 출력한다. 제2지연 회로(230_2)는 제2지연 제어 신호(De_ctrl2)에 응답하여 지연을 설정한다.

제3지연 제어 신호 생성기(260_3)는 제3시작 펄스 신호(START3), 정지 펄스 신호(STOP), 제3제어 신호(CTRL3), 및 제4제어 신호(CTRL4)를 이용하여 제3지연 제어 신호(De_ctrl3)를 생성하고, 제3지연 제어 신호(De_ctrl3)를 제3지연 회로 (230_3)로 출력한다. 제3지연 회로(230_3)는 제3지연 제어 신호(De_ctrl3)에 응답하여 지연을 설정한다.

제4지연 제어 신호 생성기(260_4)는 제4시작 펄스 신호(START4), 정지 펄스 신호(STOP), 제3제어 신호(CTRL3), 및 제4제어 신호(CTRL4)를 이용하여 제4지연 제어 신호(De_ctrl4)를 생성하고, 제4지연 제어 신호(De_ctrl4)를 제4지연 회로 (230_4)로 출력한다. 제4지연 회로(230_4)는 제4지연 제어 신호(De_ctrl4)에 응답하여 지연을 설정한다.

각 지연 제어 신호(De_ctrl1~De_ctrl4)는 복수 개의 비트들을 포함하는 디지털 신호일 수 있고, 상기 복수 개의 비트들 각각의 값은 로직 1(또는 데이터 1) 또는 로직 0(또는 데이터 0)일 수 있다.

도 3a는 도 1의 팬-아웃 버퍼에 포함된 지연 제어 신호 생성기의 회로도이다. 도 1과 도 3를 참조하면, 각 지연 제어 신호 생성기(260_1~260_4)의 구조와 작동은 서로 동일하다고 가정한다. 따라서, 제1지연 제어 신호 생성기(260_i, i=1)의 구조와 작동이 대표적으로 설명된다.

제1지연 제어 신호 생성기(260_1)는 시간-투-디지털 변환기(time-to-digital converter(TDC); 310_i), 바이너리 인코더(330_1), 제1누산기 회로(340_1), 라이트 쉬프터(right shifter; 350_i), 제2누산기 회로(360_1), 및 선택 회로(370_1)를 포함한다. 선택 회로(370_1)는 멀티플렉서(multiplexer)일 수 있다.

도 4는 도 3a와 도 3b의 지연 제어 신호 생성기에 포함된 시간--투-디지털 변환기와 바이너리 인코더의 회로도이다.

도 1, 도 3a, 및 도 4를 참조하면, TDC(310_i)는 제1시작 펄스 신호(START1)와 정지 펄스 신호(STOP)를 수신하고, 이들(START1과 STOP)의 시간 차이(이를, '위상 차이', 또는 '타이밍 차이'라고도 한다.)를 디지털 신호들로 변환한다.

TDC(310_i)는 직렬로 접속된 지연 소자들(312_1~312_8)과 복수 개의 D 플립 플롭들(314_1~314_7)을 포함한다.

제1시작 펄스 신호(START1)는 지연 소자들(312_1~312_8) 중에서 첫 번째 지연 소자(312_1)로 입력되고, 지연 소자들(312_1~312_7) 각각의 출력 신호는 D 플립 플롭들(314_1~314_7) 각각의 입력 단자(D)로 입력되고, 정지 펄스 신호(STOP)는 D 플립 플롭들(314_1~314_7) 각각의 클락 단자로 입력되고, D 플립 플롭들 (314_1~314_7) 각각의 출력 단자(Q)는 바이너리 인코더(330)의 입력단에 접속된다.

바이너리 인코더(330_i)는 TDC(310_i)로부터 출력된 디지털 신호들을 2진 디지털 코드(CODEj_CHi)로 변환한다. 이때, i와 j 각각은 자연수이다.

제1누산기 회로(340_i)는 바이너리 인코더(330_i)로부터 출력된 2진 디지털 코드(CODEj_CHi)를 수신하여 누산한다. 제1누산기 회로(340_i)는 제1가산기(342_i)와 제1레지스터(344_i)를 포함한다. 도 3a와 도 3b에 도시된 바와 같이, 교정 모드 제어 신호(Cal_MODE)가 교정 모드를 나타낼 때, 즉 팬-아웃 버퍼(200)가 상기 교정 모드로 진입 시 각 레지스터(344_i와 364_1)는 초기화된다.

제1가산기(342_i)는 바이너리 인코더(330)로부터 출력된 2진 디지털 코드 (CODEj_CHi)와 제1레지스터(344_i)에 저장된 2진 디지털 코드를 가산하고, 가산 결과를 제1레지스터(344_i)에 다시 저장한다. 제1가산기(342_i)에 의한 가산 작동이 수행될 때마다 제1레지스터(344_i)에는 가산 결과가 누적된다.

제1레지스터(344_i)에 누적된 2진 디지털 코드는 제2누산기 회로(360_i)의 감산기(366_i)와 선택 회로(370_i)의 제1입력 단자로 전송된다.

각 채널(CH1~CH4)마다 k-개의 정지 펄스들을 포함하는 정지 펄스 신호(STOP)가 발생하도록 설계된 경우, 첫 번째 정지 펄스가 발생할 때 카운터(215)는 제1값(이를 들면, 1에 해당하는 값)을 갖는 카운트 값을 생성하고, 두 번째 정지 펄스가 발생할 때 카운터(215)는 제2값(이를 들면, 2에 해당하는 값)을 갖는 카운트 값을 생성하고, k-번째 정지 펄스가 발생할 때 카운터(215)는 제k값(이를 들면, k에 해당하는 값)을 갖는 카운트 값을 생성한다고 가정한다. 이때, k는 3이상의 자연수이다.

카운터(215)가 제2값을 생성할 때(즉, 두 번째 에지부터), 컨트롤러(210)는 라이트 쉬프터(350_i)를 인에이블시키기 위한 제3제어 신호(CTRL3)를 생성한다. 인에이블된 라이트 쉬프터(350_i)는 입력되는 각 2진 디지털 코드를 비트단위로 쉬프트 라이트(shift right)하고 그 결과를 제2누산기 회로(360_i)로 전송한다.

제2누산기 회로(360_i)는 제2가산기(362_i), 제2레지스터(364_i), 및 감산기 (366_i)를 포함한다.

제2가산기(362_i)는 인에이블된 라이트 쉬프터(350_i)로부터 출력된 2진 디지털 코드와 제2레지스터(364_i)에 저장된 2진 디지털 코드를 가산하고, 가산 결과를 제2레지스터(364_i)에 다시 저장한다. 제2가산기(362_i)에 의한 가산 작동이 수행될 때마다 제2레지스터(364_i)에는 가산 결과가 누적된다.

감산기(366_i)는 제1레지스터(344_i)에 저장된 2진 디지털 코드로부터 제2레지스터(364_i)에 저장된 2진 디지털 코드를 감산하고, 감산 결과를 선택 회로 (370_i)의 제2입력 단자로 출력한다.

제4제어 신호(CRTL4)에 따라 선택 회로(370_i)는 제1레지스터(344_i)에 저장된 2진 디지털 코드에 해당하는 제1지연 제어 신호(De_ctrl1)를 제1지연 회로 (230_1)로 전송한다. 그후, 제4제어 신호(CRTL4)에 따라 선택 회로(370_i)는 감산기(366_i)에 저장된 2진 디지털 코드에 해당하는 제1지연 제어 신호(De_ctrl1)를 제1지연 회로(230_1)로 전송한다.

도 3b은 도 1의 팬-아웃 버퍼에 포함된 지연 제어 신호 생성기의 다른 실시 예에 따른 회로도이다.

도 3a를 참조하여 설명한 바와 같이, 제2누산기 회로(360_i)는 라이트 쉬프터(350_i)의 출력 신호를 이용하여 누산 작동을 수행할 수도 있고, 도 3b에 도시된 바와 같이 제2누산기 회로(360_i)는 2진 디지털 코드(CODEj_CHi)를 제2가산기 (362_i)와 제2레지스터(364_i)를 이용하여 그대로 누산한 후 감산기(366_i)에 의한 감산 작동이 수행될 때 라이트 쉬프터(350_i)는 쉬프트 라이트 작동을 수행할 수 있다. 즉, 감산기(366_i)는 제1레지스터(344_i)에 저장된 2진 디지털 코드로부터 라이트 쉬프터(350_i)로부터 출력된 2진 디지털 코드를 감산하고, 감산 결과를 선택 회로(370_i)의 제2입력 단자로 출력할 수 있다.

도 3b에 도시된 지연 제어 신호 생성기(260_i)의 작동은 도 3a에 도시된 지연 제어 신호 생성기(260_i)의 작동을 이해하면 충분히 이해될 수 있으므로, 도 3b에 도시된 지연 제어 신호 생성기(260_i)의 작동에 대한 상세한 설명은 생략한다.

도 5는 도 1의 팬-아웃 버퍼에 포함된 에지-투-펄스 변환기들의 출력 신호들의 타이밍 도이다.

네개의 채널들(CH1~CH4)로 팬-아웃된 팬-아웃 버퍼(200)와 프로브 카드 (100)에 배치된 각 전송 회로(110_1~110_4)에 대해, 각 에지-투-펄스 변환기 (250_1~250_4)와 각 지연 제어 신호 생성기(260_1~260_4)에 포함된 TDC를 이용하여채널들(CH1~CH4) 사이의 스큐를 교정하는 과정을 설명하기 위해 아래와 같이 가정한다.

1. 제1채널(CH1)의 지연(이를 제1입력 인버터(225_1)의 지연으로 표시함)은 13ps이고, 제1전송 선로(110_1)의 제1회로(112_1)의 특성 임피던스는 50옴(Ω)이고, 제1회로(112_1)의 지연은 1.5나노초(nanosecond(ns))이고, 제1전송 선로 (110_1)의 제2회로(114_1)의 특성 임피던스는 15옴(Ω)이고, 제2회로(114_1)의 지연은 0.5ns이고,

2. 제2채널(CH2)의 지연(이를 제2입력 인버터(225_2)의 지연으로 표시함)은 52ps이고, 제2전송 선로(110_2)의 제1회로(112_2)의 특성 임피던스는 50옴(Ω)이고, 제1회로(112_2)의 지연은 1.65ns이고, 제2전송 선로(110_2)의 제2회로(114_2)의 특성 임피던스는 15옴(Ω)이고, 제2회로(114_2)의 지연은 0.55ns이고,

3. 제3채널(CH3)의 지연(이를 제3입력 인버터(225_3)의 지연으로 표시함)은 73ps이고, 제3전송 선로 (110_3)의 제1회로(112_3)의 특성 임피던스는 50옴(Ω)이고, 제1회로(112_3)의 지연은 1.55ns이고, 제3전송 선로(110_3)의 제2회로(114_3)의 특성 임피던스는 15옴(Ω)이고, 제2회로(114_3)의 지연은 0.53ns이고,

4. 제4채널(CH4)의 지연(이를 제4입력 인버터(225_4)의 지연으로 표시함)은 9ps이고, 제4전송 선로(110_4)의 제1회로(112_4)의 특성 임피던스는 50옴(Ω)이고, 제1회로(112_4)의 지연은 1.6ns이고, 제4전송 선로(110_4)의 제2회로(114_4)의 특성 임피던스는 15옴(Ω)이고, 제2회로(114_4)의 지연은 0.51ns이다.

도 19는 세라믹 분기 구조와 박막 분기 구조를 갖는 제1전송 선로의 단면도이다. 도 1과 도 19를 참조하면, 각 제1회로(112_1, 112_2, 112_3, 및 112_4)는 제1물질(예를 들면, 멀티 레이어 세라믹(multi layer ceramic) 기판) 내부에 배치되고 신호 분기를 위한 금속 라인들을 포함한다고 가정한다. 또한, 각 제2회로 (114_1, 114_2, 114_3, 및 114_4)는 제2물질(예를 들면, 박막(thin film) 기판) 내부에 배치되고 신호 분기하기 위한 금속 라인들을 포함한다고 가정한다.

설명의 편의를 위해, 앞의 예들에서 언급되지 않을 회로들 각각의 지연은 고려하지 않는다.

채널 스큐 교정을 위해 팬-아웃 버퍼(200)의 모드가 일반 모드로부터 교정 모드로 변경되면, 컨트롤러(210)는 교정 모드 제어 신호(Cal_MODE)에 따라 제1제어 신호(CTRL1)를 생성하므로, 스위치 회로(220)는 제1제어 신호(CTRL1)에 응답하여 교정 테스트 신호(Cal_Sig)를 각 입력 인버터(225_1~225_4)로 전송한다.

교정 모드에서, 네개의 채널들(CH1~CH4) 각각으로 교정 테스트 신호 (Cal_Sig)가 공급된 후, 각 에지-투-펄스 변환기(250_1~250_4)에서 생성되는 각 시작 펄스 신호(START1~START4)는 도 5에 도시된 바와 같다.

도 5를 참조하면, 검출 시간(또는 펄스 생성 타이밍) 관점에서 볼 때, 각 시작 펄스 신호(START1~START4)는 3개의 펄스들(tEG1_CH1, tEG2_CH1, tEG3_CH1, tEG1_CH2, tEG2_CH2, tEG3_CH2, tEG1_CH3, tEG2_CH3, tEG3_CH3, tEG1_CH4, tEG2_CH4, 및 tEG3_CH4)를 포함한다고 가정한다. 이하, 펄스를 에지라 하고 생성 시점을 기준으로 설명한다.

예를 들면, 제1채널(CH1)의 첫 번째 에지(tEG1_CH1=0.013ns)는 제1입력 인버터(225_1)의 내부 지연(tID1)이고, 두 번째 에지(tEG2_CH1=3.013ns)은 제1입력 인버터(225_1)를 통과한 신호가 제1전송 회로(110_1)의 제1회로(112_1)의 종단으로부터 반사되어 오기 때문에 tEG1_CH1(=0.013ns) + tMLC1*2(=1.5*2=3.0ns)이고, 세번째 에지(tEG3_CH1=4.013ns)는 제1입력 인버터(225_1)와 제1전송 회로(110_1)의 제1회로(112_1)를 통과한 신호가 제2회로(114_1)의 종단으로부터 반사되어 오기 때문에 tEG2_CH1(=3.013ns) + tTF1*2(=0.5*2=1.0ns)이다.

제1채널(CH1)에 대한 제1시작 펄스 신호(START1)의 각 에지(tEG1_CH1, tEG2_CH1, 및 tEG3_CH1)에서 펄스가 생성되는 원리와 동일한 원리로, 제2채널(CH2)에 대한 제2시작 펄스 신호(START2)의 각 에지(tEG1_CH2, tEG2_CH2, 및 tEG3_CH2)에서 펄스가 생성되고, 제3채널(CH3)에 대한 제3시작 펄스 신호(START3)의 각 에지 (tEG1_CH3, tEG2_CH3, 및 tEG3_CH3)에서 펄스가 생성되고, 제4채널(CH4)에 대한 제4시작 펄스 신호(START4)의 각 에지(tEG1_CH4, tEG2_CH4, 및 tEG3_CH4)에서 펄스가 생성된다.

각 시작 펄스 신호(START1~START4)마다 3개의 에지들(tEG1_CH1, tEG2_CH1, tEG3_CH1, tEG1_CH2, tEG2_CH2, tEG3_CH2, tEG1_CH3, tEG2_CH3, tEG3_CH3, tEG1_CH4, tEG2_CH4, 및 tEG3_CH4)이 포함되므로, 교정 모드의 첫 번째 스큐 교정 작동에서 팬-아웃 버퍼(200)는 각 채널(CH1~CH4)에 대한 각 시작 펄스 신호 (START1~START4)의 각 첫 번째 에지(tEG1_CH1, tEG1_CH2, tEG1_CH3, 및 tEG1_CH4)를 이용하여 스큐를 교정한다.

교정 모드의 두 번째 스큐 교정 작동에서 팬-아웃 버퍼(200)는 각 채널 (CH1~CH4)에 대한 각 시작 펄스 신호(START1~START4)의 각 두 번째 에지(tEG2_CH1, tEG2_CH2, tEG2_CH3, 및 tEG2_CH4)를 이용하여 스큐를 교정한다.

교정 모드의 세 번째 스큐 교정 작동에서 팬-아웃 버퍼(200)는 각 채널 (CH1~CH4)에 대한 각 시작 펄스 신호(START1~START4)의 각 세 번째 에지 (tEG3_CH1, tEG3_CH2, tEG3_CH3, 및 tEG3_CH4)를 이용하여 스큐를 교정한다.

팬-아웃 버퍼(200)는 교정 모드의 세 번째 스큐 교정 작동이 완료된 후 추가적으로 한 번더 스큐를 교정하는 작동을 수행한다.

도 6은 도 1의 팬-아웃 버퍼의 각 채널의 시작 펄스 신호의 첫 번째 에지와 정지 펄스 신호의 타이밍 도이다.

도 1, 도 5, 및 도 6을 참조하면, AND 게이트로 구현되는 정지 펄스 신호 생성기(255)는 첫 번째 에지들(tEG1_CH1, tEG1_CH2, tEG1_CH3, 및 tEG1_CH4) 중에서 가장 느린 에지(tEG1_CH3)를 정지 펄스 신호(STOP)로 선택한다. 도 5와 도 6에서는 각 펄스에 대한 표현을 용이하게 하기 위해, 각 펄스의 폭을 좁게 도시했으나, AND 게이트(255)를 이용하여 정지 펄스를 포함하는 정지 펄스 신호(STOP)를 생성하는 메카니즘은 이해될 수 있다.

도 7은 도 1의 팬-아웃 버퍼의 각 지연 제어 신호 생성기에 포함된 TDC로부터 출력되는 디지털 신호들과 바이너리 인코더로부터 출력되는 2진 디지털 코드의 실시 예이다.

도 3a, 도 4, 도 6, 및 도 7을 참조하면, 각 지연 제어 신호 생성기 (260_1~260_4)의 각 TDC(310_1, 310_2, 310_3, 및 310_4)는 각 시작 펄스 신호 (START1~START4)에 포함된 펄스와 정지 펄스 신호(STOP)에 포함된 정 펄스와의 시간 지연 차이를 디지털 신호들로 변환하고, 각 지연 제어 신호 생성기 (260_1~260_4)의 바이너리 인코더(330_1, 330_2, 330-3, 및 330_4)는 상기 디지털 신호들을 2진 디지털 코드(CODEj_CHi)로 변환한다.

각 지연 제어 신호 생성기(260_1~260_4)의 각 TDC(310_1, 310_2, 310_3, 및 310_4)의 해상도(resolution)은 10ps라고 가정한다. 도 4에 도시된 바와 같이 각 지연 소자(312_1~312_8)의 지연은 10ps라고 가정한다.

도 5와 도 6을 참조하면, 제1시작 펄스 신호(START1)의 제1에지 (tEG1_CH1=13ps)와 정지 펄스 신호(STOP)의 에지(tEG1_CH3=73ps)와의 시간 차이 (tTDC1_1)는 60ps이고, 제1지연 제어 신호 생성기(260_1)의 제1TDC(310_1)의 해상도가 10ps이므로, 제1TDC(310_1)는 6₁₀에 해당하는 디지털 신호들을 출력하고, 제1바이너리 인코더(330_1)는 6₁₀에 해당하는 디지털 신호들을 2진 디지털 코드 (CODE1_CH1=6₁₀=00000110)로 변환한다.

2진 디지털 코드(CODE1_CH1=00000110)는 제1가산기(342_1)로 전송되고, 제1레지스터(344_1)에는 00000000이 저장되어 있다고 가정하면, 2진 디지털 코드 (CODE1_CH1=00000110)는 제1레지스터(344_1)에 저장된다.

선택 회로(370_1)는 제4제어 신호(CTRL4)에 따라 제1레지스터(344_)에 저장된 2진 디지털 코드(CODE1_CH1=00000110)에 해당하는 제1지연 제어 신호 (De_ctrl1)를 제1지연 회로(230_1)로 전송한다. 따라서, 제1지연 회로(230_1)의 지연은 60ps로 설정된다.

도 5와 도 6을 참조하면, 제2시작 펄스 신호(START2)의 제1에지 (tEG1_CH2=52ps)와 정지 펄스 신호(STOP)의 에지(tEG1_CH3=73ps)와의 시간 차이 (tTDC2_1)는 21ps이고, 제2지연 제어 신호 생성기(260_2)의 제2TDC(310_2)의 해상도가 10ps이므로, 제2TDC(310_2)는 2₁₀에 해당하는 디지털 신호들을 출력하고, 제2지연 제어 신호 생성기(260_2)의 제2바이너리 인코더(330-2)는 2₁₀에 해당하는 디지털 신호들을 2진 디지털 코드(CODE1_CH2=00000010)로 변환한다.

2진 디지털 코드(CODE1_CH1=00000010)는 제2지연 제어 신호 생성기(260_2)의 제1가산기(342_2)로 전송되고, 제2지연 제어 신호 생성기(260_2)의 제1레지스터 (344_2)에는 00000000이 저장되어 있다고 가정하면, 2진 디지털 코드 (CODE1_CH2=00000010)는 제1레지스터(344_2)에 저장된다.

제2지연 제어 신호 생성기(260_2)의 선택 회로(370_2)는 제4제어 신호 (CTRL4)에 따라 제2지연 제어 신호 생성기(260_2)의 제1레지스터(344_2)에 저장된 2진 디지털 코드(CODE1_CH2=00000010)에 해당하는 제2지연 제어 신호(De_ctrl2)를 제2지연 회로(230_2)로 전송한다. 따라서, 제2지연 회로(230_2)의 지연은 20ps로 설정된다.

도 5와 도 6을 참조하면, 제3시작 펄스 신호(START3)의 제1에지 (tEG1_CH3=73ps)와 정지 펄스 신호(STOP)의 에지(tEG1_CH3=73ps)와의 시간 차이 (tTDC3_1)는 0ps이고, 제2지연 제어 신호 생성기(260_2)의 제3TDC(310_3)의 해상도가 10ps이므로, 제3TDC(310_3)는 0₁₀에 해당하는 디지털 신호들을 출력하고, 제3지연 제어 신호 생성기(260_3)의 제3바이너리 인코더(330_3)는 0₁₀에 해당하는 디지털 신호들을 2진 디지털 코드(CODE1_CH3=00000000)로 변환한다.

2진 디지털 코드(CODE1_CH3=00000000)는 제3지연 제어 신호 생성기(260_3)의 제1가산기(342_3)로 전송되고, 제3지연 제어 신호 생성기(260_3)의 제1레지스터 (344_3)에는 00000000이 저장되어 있다고 가정하면, 2진 디지털 코드 (CODE1_CH3=00000000)는 제1레지스터(344_3)에 저장된다.

제3지연 제어 신호 생성기(260_3)의 선택 회로(370_3)는 제4제어 신호 (CTRL4)에 따라 제3지연 제어 신호 생성기(260_3)의 제1레지스터(344_3)에 저장된 2진 디지털 코드(CODE1_CH3=00000000)에 해당하는 제2지연 제어 신호(De_ctrl3)를 제3지연 회로(230_3)로 전송한다. 따라서, 제3지연 회로(230_3)의 지연은 영(zero)으로 설정된다.

도 5와 도 6을 참조하면, 제4시작 펄스 신호(START4)의 제1에지 (tEG1_CH4=9ps)와 정지 펄스 신호(STOP)의 에지(tEG1_CH3=73ps)와의 시간 차이 (tTDC4_1)는 64ps이고, 제4지연 제어 신호 생성기(260_4)의 제4TDC(310_4)의 해상도가 10ps이므로, 제4TDC(310_4)는 6₁₀에 해당하는 디지털 신호들을 출력하고, 제4지연 제어 신호 생성기(260_4)의 제4바이너리 인코더(330_4)는 6₁₀에 해당하는 디지털 신호들을 2진 디지털 코드(CODE1_CH4=00000110)로 변환한다.

2진 디지털 코드(CODE1_CH4=00000110)는 제4지연 제어 신호 생성기(260_4)의 제1가산기(342_4)로 전송되고, 제4지연 제어 신호 생성기(260_4)의 제1레지스터 (344_4)에는 00000000이 저장되어 있다고 가정하면, 2진 디지털 코드 (CODE1_CH4=00000110)는 제1레지스터(344_4)에 저장된다.

제4지연 제어 신호 생성기(260_4)의 선택 회로(370_4)는 제4제어 신호 (CTRL4)에 따라 제4지연 제어 신호 생성기(260_4)의 제1레지스터(344_4)에 저장된 2진 디지털 코드(CODE1_CH4=00000110)에 해당하는 제4지연 제어 신호(De_ctrl4)를 제4지연 회로(230_4)로 전송한다. 따라서, 제4지연 회로(230_4)의 지연은 60ps로 설정된다.

도 8은 도 1의 팬-아웃 버퍼에서 수행된 첫 번째 에지들에 대한 스큐 보정전 후의 구성 요소들의 지연들을 나타내는 테이블들이다.

도 8의 (a)의 제1테이블(TABLE1)은 팬-아웃 버퍼(200)의 각 채널(CH1~CH4)에 대한 각 시작 펄스 신호(START1~START4)의 각 첫 번째 에지(tEG1_CH1, tEG1_CH2, tEG1_CH3, 및 tEG1_CH4)에 대한 스큐를 교정하기 전의 구성 요소들의 지연들을 나타낸다.

제1테이블(TABLE1)에서 tMLT는 각 전송 회로(110_1~110_4)의 제1회로 (112_1~112_4)의 지연을 나타내고, tTF는 각 전송 회로(110_1~110_4)의 제2회로 (114_1~114_4)의 지연을 나타내고, tEG1은 각 시작 펄스 신호(START1~START4)의 각 첫 번째 에지(tEG1_CH1, tEG1_CH2, tEG1_CH3, 및 tEG1_CH4)의 지연을 나타내고, Delay는 각 지연 회로(230_1~230_4)의 지연을 나타내고, 각 지연 회로 (230_1~230_4)의 초기 지연은 영(zero)이라고 가정한다.

도 8의 (b)의 제2테이블(TABLE2)은 팬-아웃 버퍼(200)의 각 채널(CH1~CH4)에 대한 각 시작 펄스 신호(START1~START4)의 각 첫 번째 에지(tEG1_CH1, tEG1_CH2, tEG1_CH3, 및 tEG1_CH4)에 대한 스큐를 교정한 후의 구성 요소들의 지연들을 나타낸다.

도 8의 (b)에서 각 채널(CH1~CH4)에 대한 Delay는 각 첫 번째 에지 (tEG1_CH1, tEG1_CH2, tEG1_CH3, 및 tEG1_CH4)에 대한 스큐가 교정된 후 각 지연 회로(230_1~230_4)에 설정된 지연을 나타내고, 각 채널(CH1~CH4)에 대한 tEG1a는 Delay와 tID의 합이다.

도 9는 도 1의 팬-아웃 버퍼에서 수행된 첫 번째 에지들에 대한 스큐 보정후의 지연 회로들에 설정된 지연들을 나타낸다.

도 8의 (b)와 도 9를 참조하면, 시간 차이(tTDC1_1)가 반영된 제1지연 제어 신호(De_ctrl1)에 따라 제1지연 회로(230_1)의 지연은 60ps로 설정되고, 시간 차이 (tTDC2_1)가 반영된 제2지연 제어 신호(De_ctrl2)에 따라 제2지연 회로(230_1)의 지연은 20ps로 설정되고, 시간 차이(tTDC3_1)가 반영된 제3지연 제어 신호 (De_ctrl3)에 따라 제3지연 회로(230_3)의 지연은 0ps로 설정되고, 시간 차이 (tTDC4_1)가 반영된 제4지연 제어 신호(De_ctrl4)에 따라 제4지연 회로(230_4)의 지연은 60ps로 설정된다.

도 10은 도 1의 팬-아웃 버퍼에서 수행된 첫 번째 에지들에 대한 스큐 보정후 에지-투-펄스 변환기들의 출력 신호들의 타이밍 도이다.

도 8의 (b), 도 9, 및 도 10을 참조하면, 교정 모드에서 교정 테스트 신호 (Cal_Sig)는 스위치 회로(220)를 통해 각 채널(CH1~CH4)로 전송된다.

도 10에는 각 에지-투-펄스 변환기(250_1~250_4)의 시작 펄스 신호 (START1~START4)에 포함된 펄스들의 에지들이 도시되어 있다.

도 5에 도시된 제1시작 펄스 신호(START1)의 각 에지(tEG1_CH1, tEG2_CH1, 및 tEG3_CH1)가 시간 차이(tTDC1_1=60ps)만큼 지연되면, 도 10에 도시된 제1시작 펄스 신호(START1)의 각 에지(tEG1'_CH1, tEG2'_CH1, 및 tEG3'_CH1)가 된다.

도 5에 도시된 제2시작 펄스 신호(START2)의 각 에지(tEG1_CH2, tEG2_CH2, 및 tEG3_CH2)가 시간 차이(tTDC2_1=20ps)만큼 지연되면, 도 10에 도시된 제2시작 펄스 신호(START2)의 각 에지(tEG1'_CH2, tEG2'_CH2, 및 tEG3'_CH2)가 된다.

시간 차이(tTDC3_1)가 0ps이므로, 도 10에 도시된 제3시작 펄스 신호 (START3)의 각 에지(tEG1_CH3, tEG2_CH3, 및 tEG3_CH3)는 도 5에 도시된 제3시작 펄스 신호(START3)의 각 에지(tEG1_CH3, tEG2_CH3, 및 tEG3_CH3)와 동일하다.

도 5에 도시된 제4시작 펄스 신호(START4)의 각 에지(tEG1_CH4, tEG2_CH4, 및 tEG3_CH4)가 시간 차이(tTDC4_1=60ps)만큼 지연되면, 도 10에 도시된 제4시작 펄스 신호(START4)의 각 에지(tEG1'_CH4, tEG2'_CH4, 및 tEG3'_CH4)가 된다.

도 11은 도 1의 팬-아웃 버퍼의 각 지연 제어 신호 생성기에 포함된 TDC의 작동과 바이너리 인코더의 작동을 설명하기 위한 도면이다.

두 번째 스큐 교정에서, 도 6을 참조하여 설명한 바와 동일하게 정지 펄스 신호 생성기(255)는 스큐 교정된 두 번째 에지들(tEG2'_CH1, tEG2'_CH2, tEG2'_CH3, 및 tEG2'_CH4) 중에서 가장 느린 에지 (tEG2'_CH2)를 정지 펄스 신호(STOP)로 선택한다고 가정한다.

이때, 라이트 쉬프터(350)는 제3제어 신호(CTRL3)에 응답하여 인에이블되고, 각 지연 신호 생성기(260_1~260_4)에 포함된 각 선택 회로(370_1~370_4)는 제4제어 신호(CTRL4)에 따라 각 지연 신호 생성기(260_1~260_4)에 포함된 제1레지스터(344_1~344_4)의 출력 신호를 출력한다.

도 1, 도 3a, 도 10, 및 도 11을 참조하면, 제1시작 펄스 신호(START1)의 제2에지(tEG2'_CH1=3.073ns)와 정지 펄스 신호(STOP)의 에지(tEG2'_CH2=3.372ns)와의 시간 차이(tTDC1_2)는 299ps이고, 제1지연 제어 신호 생성기(260_1)의 제1TDC(310_1)의 해상도가 10ps이므로, 제1TDC(310_1)는 29₁₀에 해당하는 디지털 신호들을 출력하고, 제1바이너리 인코더(330_1)는 29₁₀에 해당하는 디지털 신호들을 2진디지털 코드(CODE2_CH1=0001 1101)로 변환한다.

2진 디지털 코드(CODE2_CH1=0001 1101)는 제1가산기(342_1)로 전송되고, 제1레지스터(344_1)에는 2진 디지털 코드(0000 0110)가 저장되어 있으므로, 제1가산기(342_1)는 2진 디지털 코드(0010 0011)를 제1레지스터(344_1)에 저장된다.

라이트 쉬프터(350)는 2진 디지털 코드(CODE2_CH1=00011101)를 수신하여 비트단위로 쉬프트 라이트하여 14.5₁₀(=0000 1110.1)를 제2가산기(362_1)로 출력한다. 제2레지스터(364_1)에는 0000 0000이 저장되어 있으므로, 제2가산기(362_1)는 14.5₁₀(=0000 1110.1)를 제2레지스터(364_1)에 저장한다.

실시 예들에 따라, 라이트 쉬프터(350)가 쉬프트 라이트 작동을 수행할 때 본 명세서에서 설명된 소수점을 그대로 유지할 수도 있고, 관련 회로의 구성을 간단히 하기 위해 소수점 아래의 숫자는 버릴 수 있다. 이에 따라 제2가산기(362_1)는 14.5₁₀(=0000 1110.1)를 제2레지스터(364_1)에 저장하는 대신에 14₁₀(=0000 1110)을 제2레지스터(364_1)에 저장할 수 있다.

선택 회로(370_1)는 선택 신호로 사용되는 제4제어 신호(CTRL4)에 응답하여 제1레지스터(344_1)에 저장된 2진 디지털 코드(0010 0011)에 해당하는 제1지연 제어 신호(De_ctrl1)를 제1지연 회로(230_1)로 전송한다. 따라서, 제1지연 회로(230_1)의 지연은 350ps로 설정된다.

도 1, 도 3a, 도 10, 및 도 11을 참조하면, 제2시작 펄스 신호(START2)의 제2에지(tEG2'_CH2=3.372ns)와 정지 펄스 신호(STOP)의 에지(tEG2'_CH2=3.372ns)와의 시간 차이(tTDC2_2)는 0ps이고, 제2지연 제어 신호 생성기(260_2)의 제2TDC(310_2)의 해상도가 10ps이므로, 제2TDC(310_2)는 0₁₀에 해당하는 디지털 신호들을 출력하고, 제2지연 제어 신호 생성기(260_2)의 제2바이너리 인코더(330_2)는 0₁₀에 해당하는 디지털 신호들을 2진 디지털 코드(CODE2_CH2=00000000)로 변환한다.

2진 디지털 코드(CODE2_CH2=00000000)는 제2지연 제어 신호 생성기(260_2)의 제1가산기(342_2)로 전송되고, 제2지연 제어 신호 생성기(260_2)의 제1레지스터 (344_2)에는 00000010이 저장되어 있으므로, 제1가산기(342_2)는 2진 디지털 코드 (=00000010)를 제1레지스터(344_2)에 저장한다.

라이트 쉬프터(350)는 2진 디지털 코드(CODE2_CH2=00000000)를 수신하여 00000000를 제2가산기(362_2)로 출력한다. 제2레지스터(364_2)에는 00000010이 저장되어 있으므로, 제2가산기(362_2)는 00000010을 제2레지스터(364_2)에 저장한다.

제2지연 제어 신호 생성기(260_2)의 선택 회로(370_2)는 제4제어 신호 (CTRL4)에 응답하여 제2지연 제어 신호 생성기(260_2)의 제1레지스터(344_2)에 저장된 디지털 코드(00000010)에 해당하는 제2지연 제어 신호(De_ctrl2)를 제2지연 회로(230_2)로 전송한다. 따라서, 제2지연 회로(230_2)의 지연은 20ps를 유지한다.

도 1, 도 3a, 도 10, 및 도 11을 참조하면, 제3시작 펄스 신호(START3)의 제2에지(tEG2'_CH3=3.173ns)와 정지 펄스 신호(STOP)의 에지(tEG2'_CH2=3.372ns)와의 시간 차이(tTDC3_2)는 199ps이고, 제3지연 제어 신호 생성기(260_3)의 제3TDC (310_3)의 해상도가 10ps이므로, 제3TDC(310_3)는 19₁₀에 해당하는 디지털 신호들을 출력하고, 제3지연 제어 신호 생성기(260_3)의 제3바이너리 인코더(330_3)는 19₁₀에 해당하는 디지털 신호들을 2진 디지털 코드(CODE2_CH3=00010011)로 변환한다.

2진 디지털 코드(CODE2_CH3=00010011)는 제3지연 제어 신호 생성기(260_3)의 제1가산기(342_3)로 전송되고, 제3지연 제어 신호 생성기(260_3)의 제1레지스터(344_3)에는 00000000이 저장되어 있으므로, 제1가산기(342_3)는 00010011을 제1레지스터(344_3)에 저장한다.

라이트 쉬프터(350)는 2진 디지털 코드(CODE2_CH3=00010011)를 수신하여 9.5₁₀(=00001001.1₂)를 제2가산기(362_3)로 출력한다. 제2레지스터(364_3)에는 00000000이 저장되어 있으므로, 제2가산기(362_3)는 9.5₁₀(=00001001.1)를 제2레지스터(364_3)에 저장한다.

제3지연 제어 신호 생성기(260_3)의 선택 회로(370_3)는 제4제어 신호 (CTRL4)에 응답하여 제3지연 제어 신호 생성기(260_3)의 제1레지스터(344_3)에 저장된 00010011에 해당하는 제3지연 제어 신호(De_ctrl3)를 제3지연 회로(230_3)로 전송한다. 따라서, 제3지연 회로(230_3)의 지연은 190ps로 설정된다.

도 1, 도 3a, 도 10, 및 도 11을 참조하면, 제4시작 펄스 신호(START4)의 제2에지(tEG2'_CH4=3.269ns)와 정지 펄스 신호(STOP)의 에지(tEG2'_CH2=3.372ns)와의 시간 차이(tTDC4_2)는 103ps이고, 제4지연 제어 신호 생성기(260_4)의 제4TDC (310_4)의 해상도가 10ps이므로, 제4TDC(310_4)는 10₁₀에 해당하는 디지털 신호들을 출력하고, 제4지연 제어 신호 생성기(260_4)의 제4바이너리 인코더(330_4)는 10₁₀에 해당하는 디지털 신호들을 2진 디지털 코드(CODE2_CH4=00001010)로 변환한다.

2진 디지털 코드(CODE2_CH4=00001010)는 제4지연 제어 신호 생성기(260_4)의 제1가산기(342_4)로 전송되고, 제4지연 제어 신호 생성기(260_4)의 제1레지스터 (344_4)에는 00000110이 저장되어 있으므로, 제1가산기(342_4)는 2진 디지털 코드 (00010000)를 제1레지스터(344_4)에 저장한다.

라이트 쉬프터(350)는 2진 디지털 코드(CODE2_CH4=00001010)를 수신하여 5₁₀(=00000101)를 제2가산기(362_4)로 출력한다. 제2레지스터(364_4)에는 00000000이 저장되어 있으므로, 제2가산기(362_4)는 00000101를 제2레지스터(364_4)에 저장한다.

제4지연 제어 신호 생성기(260_4)의 선택 회로(370_4)는 제4제어 신호 (CTRL4)에 응답하여 제4지연 제어 신호 생성기(260_4)의 제1레지스터(344_4)에 저장된 2진 디지털 코드(00010000)에 해당하는 제4지연 제어 신호(De_ctrl4)를 제4지연 회로(230_4)로 전송한다. 따라서, 제4지연 회로(230_4)의 지연은 160ps로 설정된다.

도 12는 도 1의 팬-아웃 버퍼에서 수행된 두 번째 에지들에 대한 스큐 교정전 후의 구성 요소들의 지연들을 나타내는 테이블들이다.

도 12의 (a)의 제3테이블(TABLE3)은 두 번째 에지들에 대한 스큐 교정전의 구성 요소들의 지연들을 나타내는 테이블들이고, 도 12의 (b)의 제4테이블(TABLE4)은 두 번째 에지들에 대한 스큐 교정후의 구성 요소들의 지연들을 나타내는 테이블들이다.

도 13은 도 1의 팬-아웃 버퍼에서 수행된 두 번째 에지들에 대한 스큐 보정후의 지연 회로들에 설정된 지연들을 나타낸다.

도 13을 참조하면, 시간 차이(tTDC1_2=290ps)가 반영된 제1지연 제어 신호 (De_ctrl1)에 따라 제1지연 회로(230_1)의 지연은 350ps로 설정되고, 시간 차이 (tTDC2_2)가 반영된 제2지연 제어 신호(De_ctrl2)에 따라 제2지연 회로(230_2)의 지연은 20ps로 설정되고, 시간 차이(tTDC3_2)가 반영된 제3지연 제어 신호 (De_ctrl3)에 따라 제3지연 회로(230_3)의 지연은 190ps로 설정되고, 시간 차이 (tTDC4_2)가 반영된 제4지연 제어 신호(De_ctrl4)에 따라 제4지연 회로(230_4)의 지연은 160ps로 설정된다.

도 14는 도 1의 팬-아웃 버퍼에서 수행된 두 번째 에지들에 대한 스큐 보정후 에지-투-펄스 변환기들의 출력 신호들의 타이밍 도이다.

도 12의 (b), 도 13, 및 도 14을 참조하면, 교정 모드에서 교정 테스트 신호 (Cal_Sig)는 스위치 회로(220)를 통해 각 채널(CH1~CH4)로 전송된다.

도 14에는 각 에지-투-펄스 변환기(250_1~250_4)의 각 시작 펄스 신호 (START1~START4)에 포함된 세개의 펄스들에 대한 세개의 에지들이 도시되어 있다.

도 10에 도시된 제1시작 펄스 신호(START1)의 각 에지(tEG1a_CH1, tEG2a_CH1, 및 tEG3a_CH1)가 시간 차이(tTDC1_2=290ps)만큼 지연되면, 도 14에 도시된 제1시작 펄스 신호(START1)의 각 에지(tEG1b_CH1, tEG2b_CH1, 및 tEG3b_CH1)가 된다.

시간 차이(tTDC2_2)가 0ps이므로, 도 10에 도시된 제2시작 펄스 신호 (START2)의 각 에지(tEG1a_CH2, tEG2a_CH2, 및 tEG2a_CH2)는 도 14에 도시된 제2시작 펄스 신호(START2)의 각 에지(tEG1b_CH3, tEGb2_CH3, 및 tEG3b_CH3)와 동일하다.

도 10에 도시된 제3시작 펄스 신호(START3)의 각 에지(tEG1a_CH3, tEG2a_CH3, 및 tEG3a_CH3)가 시간 차이(tTDC3_2=190ps)만큼 지연되면, 도 14에 도시된 제3시작 펄스 신호(START3)의 각 에지(tEG1b_CH3, tEG2b_CH3, 및 tEG3b_CH3)가 된다.

도 10에 도시된 제4시작 펄스 신호(START4)의 각 에지(tEG1a_CH4, tEG2a_CH4, 및 tEG3a_CH4)가 시간 차이(tTDC4_2=100ps)만큼 지연되면, 도 14에 도시된 제4시작 펄스 신호(START4)의 각 에지(tEG1b_CH4, tEG2b_CH4, 및 tEG3b_CH4)가 된다.

도 14를 참조하면, 세 번째 스큐 교정에서, 정지 펄스 신호 생성기(255)는 스큐 교정된 세 번째 에지들(tEG3b_CH1, tEG3b_CH2, tEG3b_CH3, 및 tEG3b_CH4) 중에서 가장 느린 에지(tEG3b_CH2)를 정지 펄스 신호(STOP)로 선택한다고 가정한다.

라이트 쉬프터(350_i)는 제3제어 신호(CTRL3)에 응답하여 인에이블되고, 선택 회로(370_i)는 제4제어 신호(CTRL4)에 응답하여 제1레지스터(344_i)의 출력 신호를 출력한다.

도 3a, 도 13, 도 14, 및 도 15를 참조하면, 제1시작 펄스 신호(START1)의 제3에지(tEG3b_CH1=4.363ns)와 정지 펄스 신호(STOP)의 에지(tEG3b_CH2=4.472ns)와의 시간 차이는 109ps이고, 제1지연 제어 신호 생성기(260_1)의 제1TDC(310_1)의 해상도가 10ps이므로, 제1TDC(310_1)는 10₁₀에 해당하는 디지털 신호들을 출력하고, 제1바이너리 인코더(330_1)는 10₁₀에 해당하는 디지털 신호들을 2진 디지털 코드 (CODE3_CH1=0000 1010)로 변환한다.

2진 디지털 코드(CODE3_CH1=0000 1010)는 제1가산기(342_1)로 전송되고, 제1레지스터(344_1)에는 00100011이 저장되어 있으므로, 제1가산기(342_1)는 45₁₀(=0010 1101₂)를 제1레지스터(344_1)에 저장한다.

라이트 쉬프터(350)는 2진 디지털 코드(CODE3_CH1=0000 1010)를 수신하고 5₁₀(=0000 0101)를 제2가산기(362_1)로 출력한다. 제2레지스터(364_1)에는 14.5(=0000 1110.1)이 저장되어 있으므로, 제2가산기(362_1)는 19.5₁₀(=0001 0011.1)를 제2레지스터(364_1)에 저장한다.

선택 회로(370_1)는 제4제어 신호(CTRL4)에 응답하여 제1레지스터(344_1)에 저장된 2진 디지털 코드(45₁₀(=0010 1101))에 해당하는 제1지연 제어 신호 (De_ctrl1)를 제1지연 회로(230_1)로 전송한다. 따라서, 제1지연 회로(230_1)의 지연은 450ps로 설정된다.

도 3a, 도 13, 도 14, 및 도 15를 참조하면, 제2시작 펄스 신호(START2)의 제3에지(tEG3b_CH2=4.4722ns)와 정지 펄스 신호(STOP)의 에지(tEG3b_CH2=4.472ns)와의 시간 차이는 0ps이고, 제2지연 제어 신호 생성기(260_2)의 제2TDC(310_2)의 해상도가 10ps이므로, 제2TDC(310_2)는 0₁₀에 해당하는 디지털 신호들을 출력하고, 제2지연 제어 신호 생성기(260_2)의 제2바이너리 인코더(330_2)는 0₁₀에 해당하는 디지털 신호들을 2진수 디지털 코드(CODE3_CH2)로 변환한다.

2진 디지털 코드(CODE3_CH2=00000000)는 제2지연 제어 신호 생성기(260_2)의 제1가산기(342_2)로 전송되고, 제2지연 제어 신호 생성기(260_2)의 제1레지스터 (344_2)에는 2₁₀(=00000010)이 저장되어 있으므로, 제1가산기(342_2)는 디지털 코드 (0000 0010₂)를 제1레지스터(344_2)에 저장한다.

라이트 쉬프터(350)는 2진수 디지털 코드(CODE3_CH3=00000000)를 수신하여 0₁₀(00000000)를 제2가산기(363_2)로 출력한다. 제2레지스터(364_2)에는 2₁₀(=00000010)이 저장되어 있으므로, 제2가산기(363_2)는 2₁₀(00000010)을 제2레지스터(364_2)에 저장한다.

제2지연 제어 신호 생성기(260_2)의 선택 회로(370_2)는 제4제어 신호 (CTRL4)에 응답하여 제2지연 제어 신호 생성기(260_2)의 제1레지스터(344_2)에 저장된 디지털 코드(0000 0010)에 해당하는 제2지연 제어 신호(De_ctrl2)를 제2지연 회로(230_2)로 전송한다. 따라서, 제2지연 회로(230_2)의 지연은 20ps를 유지한다.

도 3a, 도 13, 도 14, 및 도 15를 참조하면, 제3시작 펄스 신호(START3)의 제3에지(tEG3b_CH3=4.423ns)와 정지 펄스 신호(STOP)의 에지(tEG2b_CH2=4.472ns)와의 시간 차이는 49ps이고, 제3지연 제어 신호 생성기(260_3)의 제3TDC(310_3)의 해상도가 10ps이므로, 제3TDC(310_3)는 4₁₀에 해당하는 디지털 신호들을 출력하고, 제3지연 제어 신호 생성기(260_3)의 제3바이너리 인코더(330_3)는 4₁₀에 해당하는 디지털 신호들을 2진 디지털 코드(CODE3_CH3=0000 0100)로 변환한다.

2진 디지털 코드(CODE3_CH3=0000 0100)는 제3지연 제어 신호 생성기(260_3)의 제1가산기(342_3)로 전송되고, 제3지연 제어 신호 생성기(260_3)의 제1레지스터 (344_3)에는 19₁₀(=(00010011)가 저장되어 있으므로, 제1가산기(342_3)는 23₁₀(=0001 0111)을 제1레지스터(344_3)에 저장한다.

라이트 쉬프터(350_3)는 2진수 디지털 코드(CODE3_CH3=0000 0100)를 수신하여 2₁₀(=0000 0010)를 제2가산기(362_3)로 출력한다. 제2레지스터(364_3)에는 9.5₁₀(=00001001.1)이 저장되어 있으므로, 제2가산기(362_3)는 11.5₁₀(=0000 1011.1₂)를 제2레지스터(364_3)에 저장한다.

제3지연 제어 신호 생성기(260_3)의 선택 회로(370_3)는 제4제어 신호 (CTRL4)에 응답하여 제1레지스터(344_3)에 저장된 23₁₀(=0001 0111)에 해당하는 제3지연 제어 신호(De_ctrl3)를 제3지연 회로(230_3)로 전송한다. 따라서, 제3지연 회로(230_3)의 지연은 230ps으로 된다.

도 3a, 도 13, 도 14, 및 도 15를 참조하면, 제4시작 펄스 신호(START4)의 제3에지(tEG3b_CH4=4.389ns)와 정지 펄스 신호(STOP)의 에지(tEG3b_CH2=4.472ns)와의 시간 차이는 83ps이고, 제4TDC(310_4)의 해상도가 10ps이므로, 제4TDC(310_4)는 8₁₀에 해당하는 디지털 신호들을 출력하고, 제4바이너리 인코더(330_4)는 8₁₀에 해당하는 디지털 신호들을 2진 디지털 코드(CODE3_CH4=0000 1000)로 변환한다.

2진 디지털 코드(CODE3_CH4=0000 1000)는 제1가산기(342_4)로 전송되고, 제1레지스터(344_4)에는 16₁₀(=0001 0000)이 저장되어 있으므로, 제1가산기(342_4)는 24₁₀(=00011000)을 제1레지스터(344_4)에 저장한다.

라이트 쉬프터(350)는 2진수 디지털 코드(CODE3_CH4=0000 1000)를 수신하여 4₁₀(=0000 0100)를 제2가산기(362_4)로 출력한다. 제2레지스터(364_4)에는 5₁₀(=0000 1001)가 저장되어 있으므로, 제2가산기(362_4)는 9₁₀(=00010001)를 제2레지스터 (364_4)에 저장한다.

선택 회로(370_4)는 제4제어 신호(CTRL4)에 응답하여 제1레지스터(344_4)에 저장된 2진수 디지털 코드(24₁₀(=0001 1000))에 해당하는 제4지연 제어 신호 (De_ctrl4)를 제4지연 회로(230_4)로 전송한다. 따라서, 제4지연 회로(230_4)의 지연은 240ps로 된다.

도 15는 도 1의 팬-아웃 버퍼에서 수행된 세 번째 에지들에 대한 스큐 보정전 후의 구성 요소들의 지연들을 나타내는 테이블들이다,

도 15의 (a)의 제5테이블(TABLE5)은 두 번째 에지들에 대한 스큐가 교정된 후 구성들의 지연들을 포함한다.

두 번째 에지들에 대한 스큐가 교정된 후, 각 채널(CH1~CH4)에 대한 Delay는 각 지연 회로(230_1~230_4)에 설정된 지연을 나타내고, 각 채널(CH1~CH4)에 대한 tEG1b는 첫 번째 에지 발생 시점을 나타내고, 각 채널(CH1~CH4)에 대한 tEG2b는 두 번째 에지 발생 시점을 나타내고, 각 채널(CH1~CH4)에 대한 tEG3b는 세 번째 에지 발생 시점을 나타내고, 각 채널(CH1~CH4)에 대한 tSIGa는 tMLC+tTF+tEG1b의 합이다.

도 15의 (b)의 제6테이블(TABLE6)은 세 번째 에지들에 대한 스큐가 교정된 후 구성들의 지연들을 포함한다.

세 번째 에지들에 대한 스큐가 교정된 후, 각 채널(CH1~CH4)에 대한 Delay는 각 지연 회로(230_1~230_4)에 설정된 지연을 나타내고, 각 채널(CH1~CH4)에 대한 tEG1c는 첫 번째 에지 발생 시점을 나타내고, 각 채널(CH1~CH4)에 대한 tEG2c는 두 번째 에지 발생 시점을 나타내고, 각 채널(CH1~CH4)에 대한 tEG3c는 세 번째 에지 발생 시점을 나타내고, 각 채널(CH1~CH4)에 대한 tSIGb는 tMLC+tTF+tEG1b의 합이다. 채널들(CH1~CH4)에 대한 tSIGb들에는 191ps의 스큐가 존재한다.

도 16은 도 1의 팬-아웃 버퍼에서 수행된 세 번째 에지들에 대한 스큐 보정후의 지연 회로들에 설정된 지연들을 나타낸다.

도 16에 도시된 바와 같이, 각 시작 펄스 신호(START1~START4)에 포함된 세 번째 에지에 대한 스큐 교정이 수행되면, 제1지연 회로(230_1)의 지연은 450ps로 설정되고, 제2지연 회로(230_2)의 지연을 20ps로 설정되고, 제3지연 회로(230_3)의 지연은 230ps로 설정되고, 제4지연 회로(230_4)의 지연은 240ps로 설정된다.

도 17은 최종 스큐 교정 전후의 지연들을 나타내는 테이블들이다.

도 17의 (a)의 제7테이블(TABLE7)은 세 번째 에지들에 대한 스큐가 교정된 후 구성들의 지연들을 포함한다. 제7테이블(TABLE7)은 도 15의 (b)의 제5테이블 (TABLE5)와 동일하다.

도 17의 (b)의 제8테이블(TABLE8)은 최종적으로 스큐가 교정된 후 구성들의 지연들을 포함한다.

제8테이블(TABLE8)을 참조하면, 최종적으로 스큐가 교정된 후 각 채널 (CH1~CH4)에 대한 tEG1d는 첫 번째 에지 발생 시점을 나타내고, 각 채널(CH1~CH4)에 대한 tEG2d는 두 번째 에지 발생 시점을 나타내고, 각 채널(CH1~CH4)에 대한 tEG3d는 세 번째 에지 발생 시점을 나타내고, 각 채널(CH1~CH4)에 대한 tSIGc는 tMLC+tTF+tEG1d의 합이다. 채널들(CH1~CH4)에 대한 tSIGc들의 스큐는 0.004이다.

각 채널(CH1~CH4)마다 생성된 에지들이 세 개이고, 각 채널(CH1~CH4)에 대한 세 번째 에지 이외에 추가로 교정할 에지가 없으므로, 세 번째 에지들에 대한 스큐가 교정된 상태에서 상기 세 번째 에지들이 정렬되었다.

그러나, 도 5, 도 10, 및 도 14에 도시된 바와 같이, 두 번째 에지와 세 번째 에지는 2배로 과교정되었다.

따라서, 모든 에지들에 대한 정렬(또는 스큐 교정)이 끝난 후, 전송 선로 (110_1~110_4)에 대한 오차를 교정해야 한다. 도 3a에 도시된 제2누산 회로(360_i)는 이러한 오차를 교정하는 용도로 사용된다.

세 번째 에지들에 대한 스큐 교정이 완료된 후, 컨트롤러(210)는 제4제어 신호(CTRL4)를 각 지연 제어 신호 생성기(260_1~260_4)의 각 선택 회로(370_1~370_4)로 출력한다.

따라서, 각 선택 회로(370_1~370_4)는 각 지연 제어 신호 생성기 (260_1~260_4)의 각 감산기(366_1~366_4)의 출력 신호를 각 지연 회로 (230_1~230_4)로 출력한다.

세 번째 에지들에 대한 스큐가 교정된 후, 제1지연 제어 신호 생성기 (260_1)의 감산기(366_1)는 제1레지스터(344_1)에 저장된 코드(45₁₀=00101101)로부터 제2레지스터(364_1)에 저장된 코드(19.5₁₀(=00010011.1)를)를 빼서 그 결과 (25.5(=00011001.1₂)에 해당하는 제1지연 제어 신호(De_ctrl1)를 제1지연 회로 (230_1)로 출력한다. 따라서, 도 18에 도시된 바와 같이 제1지연 회로(230_1)의 지연은 255ps로 최종적으로 설정된다.

세 번째 에지들에 대한 스큐가 교정된 후, 제2지연 제어 신호 생성기 (260_2)의 감산기(366_2)는 제1레지스터(344_1)에 저장된 코드(2₁₀=00000010)로부터 제2레지스터(364_1)에 저장된 코드(0₁₀(=00000000))를 빼서 그 결과 (2₁₀(=00000010))에 해당하는 제2지연 제어 신호(De_ctrl2)를 제2지연 회로(230_2)로 출력한다. 따라서, 도 18에 도시된 바와 같이 제2지연 회로(230_2)의 지연은 20ps로 최종적으로 설정된다.

세 번째 에지들에 대한 스큐가 교정된 후, 제3지연 제어 신호 생성기 (260_3)의 감산기(366_3)는 제1레지스터(344_3)에 저장된 코드(23(=0001 0111))로부터 제2레지스터(364_1)에 저장된 코드(11.5₁₀=00001011.1))를 빼서 그 결과 (11.5₁₀(=00001011.1)에 해당하는 제3지연 제어 신호(De_ctrl3)를 제3지연 회로 (230_3)로 출력한다. 따라서, 도 18에 도시된 바와 같이 제3지연 회로(230_3)의 지연은 115ps로 최종적으로 설정된다.

세 번째 에지들에 대한 스큐가 교정된 후, 제4지연 제어 신호 생성기 (260_4)의 감산기(366_4)는 제1레지스터(344_4)에 저장된 코드(24₁₀(=00011000))로부터 제2레지스터(364_4)에 저장된 코드(9₁₀(=00010001))를 빼서 그 결과 (15₁₀(=00001111)에 해당하는 제4지연 제어 신호(De_ctrl4)를 제4지연 회로(230_4)로 출력한다. 따라서, 도 18에 도시된 바와 같이 제4지연 회로(230_4)의 지연은 150ps로 최종적으로 설정된다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100: 프로브 카드
200: 팬-아웃 버퍼
230_1~230_4: 지연 회로
250_1~250_4: 에지-투-펄스 생성기
255: 정지 펄스 신호 생성기
260_1~260_4: 지연 제어 신호 생성기

Claims

제1지연 제어 신호에 따라 교정 테스트 신호의 제1지연 시간을 조절하는 제1지연 회로를 포함하는 제1채널;
제2지연 제어 신호에 따라 상기 교정 테스트 신호의 제2지연 시간을 조절하는 제2지연 회로를 포함하는 제2채널;
상기 제1채널의 출력단의 제1TDR(Time Domain Reflectometry) 파형에 포함된 제1에지를 검출하여 제1펄스를 포함하는 제1시작 펄스 신호를 생성하는 제1에지-투-펄스 변환기;
상기 제2채널의 출력단의 제2TDR 파형에 포함된 제2에지를 검출하여 제2펄스를 포함하는 제2시작 펄스 신호를 생성하는 제2에지-투-펄스 변환기;
상기 제1펄스와 상기 제2펄스를 논리곱하여 제1정지 펄스를 포함하는 정지 펄스 신호를 생성하는 정지 펄스 신호 생성기; 및
상기 제1펄스와 상기 제1정지 펄스와의 위상 차이를 계산하고, 계산 결과를 이용하여 상기 제1펄스와 상기 제2펄스 사이의 스큐를 보상하기 위해 상기 제1지연 제어 신호를 생성하는 제1지연 제어 신호 생성기를 포함하는 팬-아웃 버퍼.
제1항에 있어서, 상기 제1에지-투-펄스(edge-to-pulse) 변환기는,
상기 제1TDR 파형을 하이 패스 필터링하는 하이 패스 필터;
상기 하이 패스 필터의 출력 신호를 증폭하여 상기 제1에지를 검출하는 증폭기;
상기 증폭기의 출력 신호를 버퍼링하는 버퍼;
클락 단자로 입력되는 상기 버퍼의 출력 신호에 응답하여 입력 단자의 신호를 출력 단자로 전송하는 D-플립 플롭;
상기 D-플립 플롭의 반전 출력 단자에 접속된 지연 회로; 및
상기 출력 단자의 출력 신호, 상기 지연 회로의 출력 신호, 및 제어 신호를 수신하는 AND 게이트를 포함하고,
상기 제어 신호는 상기 AND 게이트의 인에이블과 디스에이블을 제어하는 팬-아웃 버퍼.
제1항에 있어서, 상기 제1지연 제어 신호 생성기는,
상기 위상 차이에 해당하는 디지털 신호들을 생성하는 시간-투-디지털 변환기;
상기 디지털 신호들을 인코딩하여 제1디지털 코드를 생성하는 인코더;
상기 제1디지털 코드를 수신하고 누산하여 제1출력 디지털 코드를 생성하는 제1누산기 회로;
제1제어 신호에 따라 상기 제1디지털 코드를 비트단위로 라이트 쉬프트할지의 여부를 결정하는 라이트 쉬프터(right shifter);
상기 라이트 쉬프터로부터 출력된 제2디지털 코드를 수신하고 누산하여 누산 디지털 코드를 생성하고, 상기 제1출력 디지털 코드로부터 상기 누산 디지털 코드를 빼서 제2출력 디지털 코드를 생성하는 제2누산기 회로; 및
제2제어 신호에 따라 상기 제1출력 디지털 코드와 상기 제2출력 디지털 코드 중에서 어느 하나를 상기 제1지연 제어 신호로 출력하는 선택 회로를 포함하는 팬-아웃 버퍼.
제3항에 있어서,
상기 제1정지 펄스가 상기 정지 펄스 신호에 포함된 복수 개의 정지 펄스들 중에서 몇 번째 정지 펄스인지를 판단하고, 상기 제1정지 펄스가 상기 복수 개의 정지 펄스들 중에서 첫 번째 정지 펄스일 때 상기 라이트 쉬프터를 디스에이블시키기 위한 상기 제1제어 신호를 생성하고, 상기 제1출력 디지털 코드의 출력을 지시하는 상기 제2제어 신호를 생성하는 컨트롤러를 더 포함하는 팬-아웃 버퍼.
제4항에 있어서, 상기 컨트롤러는,
상기 제1정지 펄스가 상기 첫 번째 정지 펄스가 아닐 때 상기 라이트 쉬프터를 인에이블시키기 위한 상기 제1제어 신호를 생성하고, 상기 제1출력 디지털 코드의 출력을 지시하는 상기 제2제어 신호를 생성하는 팬-아웃 버퍼.
제1지연 제어 신호에 따라 교정 테스트 신호의 제1지연 시간을 조절하는 제1지연 회로를 포함하는 제1채널과 제2지연 제어 신호에 따라 상기 교정 테스트 신호의 제2지연 시간을 조절하는 제2지연 회로를 포함하는 제2채널을 포함하는 팬-아웃 버퍼;
상기 제1채널과 제1프로브 팁(probe tip) 사이에 접속된 제1전송 회로; 및
상기 제2채널과 제2프로브 팁 사이에 접속된 제2전송 회로를 포함하고,
상기 팬-아웃 버퍼는,
상기 제1채널의 출력단의 제1TDR(Time Domain Reflectometry) 파형에 포함된 제1에지를 검출하여 제1펄스를 포함하는 제1시작 펄스 신호를 생성하는 제1에지-투-펄스 변환기;
상기 제2채널의 출력단의 제2TDR 파형에 포함된 제2에지를 검출하여 제2펄스를 포함하는 제2시작 펄스 신호를 생성하는 제2에지-투-펄스 변환기;
상기 제1펄스와 상기 제2펄스를 논리곱하여 제1정지 펄스를 포함하는 정지 펄스 신호를 생성하는 정지 펄스 신호 생성기; 및
상기 제1펄스와 상기 제1정지 펄스와의 위상 차이를 이용하여, 상기 제1펄스와 상기 제2펄스 사이의 스큐를 보상하기 위해 상기 제1지연 제어 신호를 생성하는 제1지연 제어 신호 생성기를 더 포함하는 프로브 카드.
제6항에 있어서, 상기 제1에지-투-펄스(edge-to-pulse) 변환기는,
상기 제1TDR 파형을 하이 패스 필터링하는 하이 패스 필터;
상기 하이 패스 필터의 출력 신호를 증폭하여 상기 제1에지를 검출하는 증폭기;
상기 증폭기의 출력 신호를 버퍼링하는 버퍼;
클락 단자로 입력되는 상기 버퍼의 출력 신호에 응답하여 입력 단자의 신호를 출력 단자로 전송하는 D-플립 플롭;
상기 D-플립 플롭의 반전 출력 단자에 접속된 지연 회로; 및
상기 출력 단자의 출력 신호, 상기 지연 회로의 출력 신호, 및 제어 신호를 수신하는 AND 게이트를 포함하고,
상기 제어 신호는 상기 AND 게이트의 인에이블과 디스에이블을 제어하는 프로브 카드.
제6항에 있어서, 상기 제1지연 제어 신호 생성기는,
상기 위상 차이에 해당하는 디지털 신호들을 생성하는 시간-투-디지털 변환기;
상기 디지털 신호들을 인코딩하여 제1디지털 코드를 생성하는 인코더;
상기 제1디지털 코드를 수신하고 누산하여 제1출력 디지털 코드를 생성하는 제1누산기 회로;
제1제어 신호에 따라 상기 제1디지털 코드를 비트단위로 라이트 쉬프트할지의 여부를 결정하는 라이트 쉬프터(right shifter);
상기 라이트 쉬프터로부터 출력된 제2디지털 코드를 수신하고 누산하여 누산 디지털 코드를 생성하고, 상기 제1출력 디지털 코드로부터 상기 누산 디지털 코드를 빼서 제2출력 디지털 코드를 생성하는 제2누산기 회로; 및
제2제어 신호에 따라 상기 제1출력 디지털 코드와 상기 제2출력 디지털 코드 중에서 어느 하나를 상기 제1지연 제어 신호로 출력하는 선택 회로를 포함하는 프로브 카드.
제1지연 제어 신호에 따라 교정 테스트 신호의 제1지연 시간을 조절하는 제1지연 회로를 포함하는 제1채널과 제2지연 제어 신호에 따라 상기 교정 테스트 신호의 제2지연 시간을 조절하는 제2지연 회로를 포함하는 제2채널을 포함하는 팬-아웃 버퍼의 작동 방법에 있어서,
상기 제1채널의 출력단의 제1TDR(Time Domain Reflectometry) 파형에 포함된 에지를 검출하여 제1펄스를 포함하는 제1시작 펄스 신호를 생성하는 단계;
상기 제2채널의 출력단의 제2TDR 파형에 포함된 에지를 검출하여 제2펄스를 포함하는 제2시작 펄스 신호를 생성하는 단계;
상기 제1펄스와 상기 제2펄스를 논리곱하여 정지 펄스를 포함하는 정지 펄스 신호를 생성하는 단계; 및
상기 제1펄스와 상기 정지 펄스와의 제1위상 차이를 계산하고, 계산 결과를 이용하여 상기 제1펄스와 상기 제2펄스 사이의 스큐를 보상하기 위해 상기 제1지연 제어 신호를 생성하는 단계를 포함하는 팬-아웃 버퍼의 작동 방법.
제9항에 있어서,
상기 제2펄스와 상기 정지 펄스와의 제2위상 차이를 계산하고, 계산 결과를 이용하여 상기 제1펄스와 상기 제2펄스 사이의 스큐를 보상하기 위해 상기 제2지연 제어 신호를 생성하는 단계를 더 포함하고,
상기 제1위상 차이는 제1시간-투-디지털 변환기를 이용하여 계산되고,
상기 제2위상 차이는 제2시간-투-디지털 변환기를 이용하여 계산되는 팬-아웃 버퍼의 작동 방법.