KR20060007021A - 시험 장치 - Google Patents

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KR20060007021A
KR20060007021A KR1020057019717A KR20057019717A KR20060007021A KR 20060007021 A KR20060007021 A KR 20060007021A KR 1020057019717 A KR1020057019717 A KR 1020057019717A KR 20057019717 A KR20057019717 A KR 20057019717A KR 20060007021 A KR20060007021 A KR 20060007021A
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delay
circuit
test
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토시유키 네기시
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주식회사 아도반테스토
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Abstract

본 발명에 관한 시험 장치의 파형 성형부는, 시험 신호의 제1 변화점의 타이밍을 제어하는 세트 신호를 지연시키는 제1a 지연 회로와, 제1a 지연 회로에 의하여 지연된 세트 신호에 의하여 변화된 시험 신호의 제2 변화점의 타이밍을 제어하는 리셋 신호를 지연시키는 제1b 지연 회로와, 시험 신호의 제3 변화점의 타이밍을 제어하는 세트 신호를 지연시키는 제2a 지연 회로와, 제2a 지연 회로에 의하여 지연된 세트 신호에 의하여 변화된 시험 신호의 제4 변화점의 타이밍을 제어하는 리셋 신호를 지연시키는 제2b 지연 회로와, 드라이버에 대한 인에이블 신호의 제1 변화점의 타이밍을 제어하는 세트 신호를 지연시키는 제3a 지연 회로와, 사이클 기준 신호의 소정의 사이클 중에서, 드라이버에 대한 인에이블 신호의 제2 변화점의 타이밍을 제어하는 리셋 신호를 지연시키는 제3b 지연 회로를 포함한다.
테스트, 장비, 전자 디바이스

Description

시험 장치{TEST DEVICE}
본 발명은 시험 장치에 관한 것이다. 특히, 본 발명은, 피시험 디바이스를 시험하는 시험 장치에 관한 것이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 관하여는, 다음의 출원에 기재된 내용을 참조에 의하여 본 출원에 편입하고, 본 출원의 기재의 일부로 한다.
일본 특허 출원 2003-137553 출원일 2003년 5월 15일
도 1은 종래의 기술에 관한 시험 장치 10의 구성을 도시한다. 패턴 발생부 12는, 피시험 디바이스(DUT)에 공급되는 시험 신호의 패턴 데이터를 발생시킨다. 그리고, 패턴 데이터 보유부 14 및 16은, 패턴 발생부 12가 발생시킨 패턴 데이터를 격납한다. 구체적으로는, 패턴 데이터 보유부 14 및 16은, 피시험 디바이스에 공급되는 시험 신호의 상승 또는 하강을 제어하는 데이터 세트 신호 또는 데이터 리셋 신호가 RS 래치 회로 94에 입력되는 입력 타이밍, 또는 드라이버 98을 제어하는 인에이블 신호의 상승 또는 하강을 제어하는 드라이버 세트 신호 또는 드라이버 리셋 신호가 RS 래치 회로 96에 입력되는 입력 타이밍을 규정하는 패턴 데이터를 보유한다.
타이밍 메모리 18, 20, 22 및 24는, 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호, 및 드라이버 리셋 신호를 RS 래치 회로 94 또는 96에 대하여 출력하는 타이밍을 지시하는 타이밍 신호, 및 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호 및 드라이버 리셋 신호가 가변 지연 회로 66, 68, 70 또는 72에 의하여 지연되어야 할 지연 시간을 보유한다. 또한, 타이밍 메모리 18, 20, 22 및 24는 피시험 디바이스에 공급되는 시험 신호의 사이클의 발생이 되는 사이클 기준 신호를 패턴 발생부 12로부터 취득한다.
구체적으로는, 타이밍 메모리 18, 20, 22 및 24는, 사이클 기준 신호의 소정의 사이클 중의 제1 타이밍(T1)을 지시하는 제1 타이밍 신호, 제2 타이밍(T2)를 지시하는 제2 타이밍 신호, 제3 타이밍(T3)를 지시하는 제3 타이밍 신호, 및 제4 타이밍(T4)를 지시하는 제4 타이밍 신호를 보유한다. 그리고, 타이밍 메모리 18, 20, 22 및 24는, 사이클 기준 신호의 사이클에 맞추어, 제1 타이밍 신호, 제2 타이밍 신호, 제3 타이밍 신호, 및 제4 타이밍 신호를 각각 출력한다.
논리곱 회로 26 및 28은, 제1 타이밍(T1)에 관한 데이터 세트 신호 및 데이터 리셋 신호의 각각의 입력 타이밍을 규정하는 패턴 데이터 "T1Set" 및 "T1Reset"의 각각과, 타이밍 메모리 18로부터 취득한 제1 타이밍 신호와 논리곱을 수행하여 출력한다. 또한, 논리곱 회로 30, 32, 34 및 36은, 제2 타이밍(T2)에 관한 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호, 및 드라이버 리셋 신호의 각각의 입력 타이밍을 규정하는 패턴 데이터 "T2Set", "T2Reset", "T2Drel" 및 "T2Dret"의 각각과, 타이밍 메모리 20으로부터 취득한 제2 타이밍 신호와의 논리곱을 수행하여 출력한다.
논리곱 회로 38, 40, 42 및 44는, 제3 타이밍(T3)에 관한 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호, 및 드라이버 리셋 신호의 각각의 입력 타이밍을 규정하는 패턴 데이터 "T3Set", "T3Reset", "T3Drel" 및 "T3Dret"의 각각과, 타이밍 메모리 22로부터 취득한 제3 타이밍 신호와의 논리곱을 수행하여 출력한다. 또한, 논리곱 회로 46 및 48은, 제4 타이밍(T4)에 관한 드라이버 세트 신호 및 드라이버 리셋 신호의 각각의 입력 타이밍을 규정하는 패턴 데이터 "T4Drel" 및 "T4Dret"의 각각과, 타이밍 메모리 24로부터 취득한 제4 타이밍 신호와 논리곱을 수행하여 출력한다.
가변 지연 회로 66은, 논리합 회로 50 및 논리곱 회로 58을 거쳐, 제1 타이밍 신호, 제2 타이밍 신호, 또는 제3 타이밍 신호를 취득하고, 취득한 타이밍 신호에 기초한 데이터 세트 신호를 지연시켜 출력한다. 또한, 가변 지연 회로 68은, 논리합 회로 52 및 논리곱 회로 60을 거쳐, 제1 타이밍 신호, 제2 타이밍 신호 또는 제3 타이밍 신호를 취득하고, 취득한 타이밍 신호에 기초한 데이터 리셋 신호를 지연시켜 출력한다.
가변 지연 회로 70은, 논리합 회로 54 및 논리곱 회로 62를 거쳐, 제2 타이밍 신호, 제3 타이밍 신호 또는 제4 타이밍 신호를 취득하고, 취득한 타이밍 신호에 기초한 데이터 세트 신호 또는 드라이버 세트 신호를 지연시켜 출력한다. 또한, 가변 지연 회로 72는, 논리합 회로 56 및 논리곱 회로 64를 거쳐, 제2 타이밍 신호, 제3 타이밍 신호, 또는 제4 타이밍 신호를 취득하고, 취득한 타이밍 신호에 기초한 데이터 리셋 신호 또는 드라이버 리셋 신호를 지연시켜 출력한다.
DCLK 신호가 온인 경우에는, RS 래치 회로 94에는, 가변 지연 회로 66이 출력한 데이터 세트 신호 및 가변 지연 회로 70이 출력한 데이터 세트 신호가 논리곱 회로 74 및 논리합 회로 82를 거쳐 입력된다. 또한, RS 래치 회로 94에는, 가변 지연 회로 68이 출력한 데이터 리셋 신호 및 가변 지연 회로 72가 출력한 데이터 리셋 신호가 논리곱 회로 78 및 논리합 회로 84를 거쳐 입력된다. 따라서, RS 래치 회로 94는, 가변 지연 회로 66이 출력한 데이터 세트 신호, 가변 지연 회로 68이 출력한 데이터 리셋 신호, 가변 지연 회로 70이 출력한 데이터 세트 신호, 및 가변 지연 회로 72가 출력한 데이터 리셋 신호를 이용하여, 시험 신호의 세트/리셋의 전환을 사이클 기준 신호의 소정의 사이클 중에 2회 제어할 수 있다. 이 경우, RS 래치 회로 96에는, 드라이버 리셋 신호의 레벨을 변화시킬 수 없고, 인에이블 신호의 세트/리셋의 전환을 제어할 수 없다.
DCLK 신호가 오프인 경우에는, RS 래치 회로 94에는, 가변 지연 회로 66이 출력한 데이터 세트 신호가 논리합 회로 82를 거쳐 입력된다. 또한, RS 래치 회로 94에는, 가변 지연 회로 68이 출력한 데이터 리셋 신호가 논리합 회로 84를 거쳐 입력된다. 또한, RS 래치 회로 96에는, 가변 지연 회로 70이 출력한 데이터 세트 신호가 논리곱 회로 76을 거쳐 입력된다. 또한, RS 래치 회로 96에는, 가변 지연 회로 72가 출력한 드라이버 리셋 신호가 논리곱 회로 80을 거쳐 입력된다. 따라서, RS 래치 회로 94는, 가변 지연 회로 66이 출력한 데이터 세트 신호 및 가변 지 연 회로 68이 출력한 데이터 리셋 신호를 이용하여, 시험 신호의 세트/리셋의 전환을 사이클 기준 신호의 소정의 사이클 중에 1회 제어할 수 있다. 또한, RS 래치 회로 96에는, 가변 지연 회로 70이 출력한 드라이버 세트 신호 및 가변 지연 회로 72가 출력한 드라이버 리셋 신호를 이용하여, 인에이블 신호의 세트/리셋의 전환을 사이클 기준 신호의 소정의 사이클 중에 1회 제어할 수 있다.
현 시점에서 선행 기술 문헌의 존재를 인식하고 있지 않으므로, 선행 기술 문헌에 관한 기재를 생략한다.
최근의 반도체 디바이스의 고속화에 따라, 반도체 디바이스의 시험을 수행하는 시험 장치의 시험 신호의 세트/리셋의 전환의 고속화와, 시험 신호의 입력/출력의 전환의 고속화가 요구되고 있다. 그러나, 상기 종래의 기술에 관한 시험 장치 10에 의하면, DCLK 신호가 온인 경우에는, 1 사이클 중에 시험 신호의 세트/리셋을 2회 전환할 수 있으나, 인에이블 신호의 전환을 제어할 수 없다. 또한, DCLK 신호가 오프인 경우에는, 1 사이클 중에 인에이블 신호의 전환을 제어할 수 있으나, 1 사이클 중에 시험 신호의 세트/리셋을 1회 밖에 전환할 수 없다.
여기서, 본 발명은, 이러한 과제를 해결할 수 있는 시험 장치를 제공하는 것을 그 목적으로 한다. 이 목적은 특허청구의 범위에 있어서의 독립항에 기재된 특징의 조합에 의하여 달성된다. 또한 종속항은 본 발명의 추가적인 유리한 구체예를 규정한다.
즉, 본 발명의 형태에 의하면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스에 공급하는 시험 신호의 패턴 데이터를 발생시키는 패턴 발생부와, 패턴 발생부가 발생시킨 패턴 데이터가 지시하는 시험 신호를 성형하는 파형 성형부와, 파형 성형부가 성형한 시험 신호를 피시험 디바이스에 대하여 출력하는 드라이버를 포함한다.
파형 성형부는, 사이클 기준 신호의 소정의 사이클 중에서, 시험 신호의 제1 변화점의 타이밍을 제어하는 세트 신호를 지연시키는 제1a 지연 회로와, 제1a 지연 회로에 의하여 지연된 세트 신호에 의하여 변화된 시험 신호의 제2 변화점의 타이밍을 제어하는 리셋 신호를 지연시키는 제1b 지연 회로와, 사이클 기준 신호의 소정의 사이클 중에서, 시험 신호의 제3 변화점의 타이밍을 제어하는 세트 신호를 지연시키는 제2a 지연 회로와, 제2a 지연 회로에 의하여 지연된 세트 신호에 의하여 변화된 시험 신호의 제4 변화점의 타이밍을 제어하는 리셋 신호를 지연시키는 제2b 지연 회로와, 사이클 기준 신호의 소정 사이클 중에 있어서, 드라이버에 대한 인에이블 신호의 제1 변화점의 타이밍을 제어하는 세트 신호를 지연시키는 제3a 지연 회로와, 사이클 기준 신호의 소정의 사이클 중에서, 드라이버에 대한 인에이블 신호의 제2 변화점의 타이밍을 제어하는 리셋 신호를 지연시키는 제3b 지연 회로를 포함한다.
제1a 지연 회로 및 제2a 지연 회로는, 패턴 발생부가 패턴 데이터에 기초하여 사이클 기준 신호를 발생시킨 때로부터, 드라이버가 시험 신호를 출력할 때까지의 시간에 기초하여, 세트 신호를 지연시키는 지연 시간을 조정하고, 제3a 지연 회로는, 패턴 발생부가 패턴 데이터에 기초하여 사이클 기준 신호를 발생시킨 때로부터, 드라이버가 패턴 데이터에 의하여 구동될 때까지의 시간에 기초하여, 세트 신호를 지연시키는 지연 시간을 조정하여도 좋다.
파형 성형부는, 사이클 기준 신호의 소정의 사이클 중의 제1 타이밍을 지시하는 제1 타이밍 신호 및 제1 타이밍에서 출력되는 세트 신호 또는 리셋 신호가 지연되어야 할 제1 지연 시간을 보유하는 제1 타이밍 메모리와, 사이클 기준 신호의 소정의 사이클 중의, 제1 타이밍 보다 이후의 제2 타이밍을 지시하는 제2 타이밍 신호 및 제2 타이밍에서 출력되는 세트 신호 또는 리셋 신호가 지연되어야 할 제2 지연 시간을 보유하는 제2 타이밍 메모리와, 사이클 기준 신호의 소정의 사이클 중의, 제2 타이밍보다 이후의 제3 타이밍을 지시하는 제3 타이밍 신호 및 제3 타이밍에서 출력되는 세트 신호 또는 리셋 신호가 지연되어야 할 제3 지연 시간을 보유하는 제3 타이밍 메모리와, 사이클 기준 신호의 소정의 사이클 중의, 제3 타이밍보다 이후의 제4 타이밍을 지시하는 제4 타이밍 신호 및 제4 타이밍에서 출력되는 세트 신호 또는 리셋 신호가 지연되어야 할 제4 지연 시간을 보유하는 제4 타이밍 메모리를 더 포함하여도 좋다.
제1a 지연 회로는, 제1 타이밍 신호 및 제1 지연 시간 또는 제2 타이밍 신호 및 제2 지연 시간을 제1 타이밍 메모리 또는 제2 타이밍 메모리로부터 취득한 후, 세트 신호를 제1 타이밍으로부터 제1 지연 시간 지연시켜 출력하고, 또는 세트 신호를 제2 타이밍으로부터 제2 지연 시간 지연시켜 출력하며, 제2a 지연 회로는, 제3 타이밍 신호 및 제3 지연 시간 또는 제4 타이밍 신호 및 제4 지연 시간을 제3 타이밍 메모리 또는 제4 타이밍 메모리로부터 취득한 후, 세트 신호를 제3 타이밍으로부터 제3 지연 시간 지연시켜 출력하고, 또는 세트 신호를 제4 타이밍으로부터 제4 지연 시간 지연시켜 출력하여도 좋다.
제3a 지연 회로는, 제1 타이밍 신호 및 제1 지연 시간, 제2 타이밍 신호 및 제2 지연 시간, 제3 타이밍 신호 및 제3 지연 시간, 또는 제4 타이밍 신호 및 제4 지연 시간을 제1 타이밍 메모리, 제2 타이밍 메모리, 제3 타이밍 메모리 또는 제4 타이밍 메모리로부터 취득한 후, 제1 타이밍으로부터 제1 지연 시간 지연시켜 출력하고, 세트 신호를 제2 타이밍으로부터 제2 지연 시간 지연시켜 출력하고, 세트 신호를 제3 타이밍으로부터 제3 지연 시간 지연시켜 출력하고, 또는 세트 신호를 제4 타이밍으로부터 제4 지연 시간 지연시켜 출력하여도 좋다.
또한, 상기의 발명의 개요는, 본 발명의 필요한 특징의 전부를 열거한 것은 아니며, 이들의 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
상기 설명으로부터 명백한 바와 같이, 본 발명의 시험 장치에 의하면, 시험 신호의 세트/리셋 전환 및 드라이버 및 비교기의 입력/출력 전환을 고속으로 수행할 수 있다.
도 1은, 종래의 기술에 관한 시험 장치 10의 구성을 도시한 도면이다.
도 2는, 본 발명의 일 실시 형태에 관한 시험 장치 100의 구성의 일예를 도시한 도면이다.
도 3은, 본 실시 형태에 관한 파형 성형부 104의 구성의 일예를 도시한 도면이다.
도 4는, 본 실시 형태에 관한 시험 신호 및 인에이블 신호의 타이밍 차트의 일예를 도시한 도면이다.
부호의 설명
100 시험장치
102 패턴 발생부
104 파형 성형부
106 드라이버
108 비교기
110 판정부
112, 114 패턴 데이터 보유부
180, 182, 184, 186, 188, 190 가변 지연 회로
204, 206 RS 래치 회로
이하, 발명의 실시의 형태를 통하여 본 발명을 설명하는 바, 이하의 실시 형태는 특허청구의 범위에 관한 발명을 한정하는 것은 아니며, 또 실시 형태 중에서 설명되어 있는 특징의 조합의 전체가 발명의 해결 수단으로 필수적인 것으로 한정 되지는 않는다.
도 2는, 본 발명의 일 실시 형태에 관한 시험 장치 100의 구성의 일예를 도시한다. 시험 장치 100은, 피시험 디바이스(DUT)에 입력되는 시험 신호의 패턴 데이터를 발생시키는 패턴 발생부 102와, 패턴 발생부 102가 발생시킨 패턴 데이터가 지시하는 시험 신호의 파형을 성형하는 파형 성형부 104와, 파형 성형부 104가 성형한 시험 신호를 피시험 디바이스에 대하여 출력하는 드라이버 106과, 드라이버 106이 출력한 시험 신호에 대응하여 피시험 디바이스로부터 출력된 시험 신호를 수취하는 비교기 108과, 패턴 발생부 102가 발생시킨, 피시험 디바이스로부터 독출되어야 할 기대치 신호와 피시험 디바이스로부터 출력된 시험 신호를 비교하여 피시험 디바이스의 양부를 판정하는 판정부 110을 포함한다.
본 실시 형태에 관한 시험 장치 100은, 시험 신호의 고속 세트/리셋 전환을 유지하면서 드라이버 106 및 비교기 108의 고속 입력/출력 전환을 실현하고, 예를 들어 750Mbps로의 입력/출력 전환이 필요한 고속 통신 디바이스 등의 시험을 수행하는 것을 목적으로 한다.
도 3은, 본 실시 형태에 관한 파형 성형부 104의 구성의 일예를 도시한다. 파형 성형부 104는, 패턴 데이터 보유부 112, 타이밍 메모리 116, 118, 120 및 122, 논리곱 회로 124, 126, 128, 130, 132, 134, 136, 138, 140, 142, 144, 146, 148, 150, 152, 154, 168, 170, 172, 174, 176 및 178, 논리합 회로 156, 158, 160, 162, 164, 166, 192 및 194, 가변 지연 회로 180, 182, 184, 186, 188 및 190, 그리고 RS 래치 회로 204 및 206을 포함한다.
가변 지연 회로 180은, 본 발명의 제1a 지연 회로의 일예이며, 가변 지연 회로 182는, 본 발명의 제1b 지연 회로의 일예이며, 가변 지연 회로 184는, 본 발명의 제3a 지연 회로의 일예이며, 가변 지연 회로 186은, 본 발명의 제3b 지연 회로의 일예이며, 가변 지연 회로 188은, 본 발명의 제2a 지연 회로의 일예이며, 가변 지연 회로 190은, 본 발명의 제2b 지연 회로의 일예이다. 또한, 본 실시 형태에 있어서의 시험 신호의 상승 또는 하강은, 본 발명의 시험 신호의 변화점의 일예이며, 인에이블 신호의 상승 또는 하강은, 본 발명의 인에이블 신호의 변화점의 일예이다.
패턴 데이터 보유부 112 및 114는, 패턴 발생부 102가 발생시킨 패턴 데이터를 보유한다. 구체적으로는, 패턴 데이터 보유부 112는, 시험 신호의 상승 타이밍을 제어하는 데이터 세트 신호가 RS 래치 회로 204에 입력되는 입력 타이밍, RS 래치 회로 204에 있어서 시험 신호의 하강 타이밍을 제어하는 데이터 리셋 신호가 RS 래치 회로 204에 입력되는 타이밍, 드라이버 106의 인에이블 신호의 상승 타이밍을 제어하는 드라이버 세트 신호가 RS 래치 회로 206에 입력되는 입력 타이밍, 및 드라이버 106의 인에이블 신호의 하강 타이밍을 제어하는 드라이버 리셋 신호가 RS 래치 회로 206에 입력되는 입력 타이밍을 규정하는 패턴 데이터를 보유한다.
예를 들어, 패턴 데이터 보유부 112는, 패턴 데이터 발생부 102가 발생시킨 사이클 기준 신호의 소정의 사이클 중에서 제1 타이밍(T1)에 데이터 세트 신호를 RS 래치 회로 204에 대하여 출력할 것인가 아닌가를 지시하는 "T1Set", 제1 타이밍(T1)에 데이터 리셋 신호를 RS 래치 회로 204에 대하여 출력할 것인가 아닌가를 지 시하는 "T1Reset", 제1 타이밍(T1)에 드라이버 세트 신호를 RS 래치 회로 206에 대하여 출력할 것인가 아닌가를 지시하는 "T1Drel", 제1 타이밍(T1)에 드라이버 리셋 신호를 RS 래치 회로 206에 대하여 출력할 것인가 아닌가를 지시하는 "T1Dret", 제1 타이밍(T1)보다 이후의 제2 타이밍(T2)에 데이터 세트 신호를 RS 래치 회로 204에 대하여 출력할 것인가 아닌가를 지시하는 "T2Set", 제2 타이밍(T2)에 데이터 리셋 신호를 RS 래치 회로 204에 대하여 출력할 것인가 아닌가를 지시하는 "T2Reset", 제2 타이밍(T2)에 드라이버 세트 신호를 RS 래치 회로에 대하여 출력할 것인가 아닌가를 지시하는 "T2Drel", 및 제2 타이밍(T2)에 드라이버 리셋 신호를 RS 래치 회로 206에 대하여 출력할 것인가 아닌가를 지시하는 "T2Dret"를 보유한다.
그리고, 패턴 데이터 보유부 112는, 제1 타이밍(T1)에 관한 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호, 및 드라이버 리셋 신호의 각각의 입력 타이밍을 규정하는 패턴 데이터를 논리곱 회로 124, 126, 128 및 130에 각각 입력한다. 또한, 패턴 데이터 보유부 112는, 제2 타이밍(T2)에 관한 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호, 및 드라이버 리셋 신호의 각각의 입력 타이밍을 규정하는 패턴 데이터 논리곱 회로 132, 134, 136 및 138에 각각 입력한다.
또한, 이와 유사하게, 패턴 데이터 보유부 114는, 제2 타이밍(T2)보다 이후의 제3 타이밍(T3)에 데이터 세트 신호를 RS 래치 회로 204에 대하여 출력할 것인가 아닌가를 지시하는 "T3Set", 제3 타이밍(T3)에 데이터 리셋 신호를 RS 래치 회 로 204에 대하여 출력할 것인가 아닌가를 지시하는 "T3Reset", 제3 타이밍(T3)에 드라이버 세트 신호를 RS 래치 회로 206에 대하여 출력할 것인가 아닌가를 지시하는 "T3Drel", 제3 타이밍(T3)에 세트 신호를 RS 래치 회로 206에 대하여 출력할 것인가 아닌가를 지시하는 "T3Dret", 제3 타이밍(T3)보다 이후의 제4 타이밍(T4)에 데이터 세트 신호를 RS 래치 회로 204에 대하여 출력할 것인가 아닌가를 지시하는 "T4Set", 제4 타이밍(T4)에 데이터 리셋 신호를 RS 래치 회로 204에 대하여 출력할 것인가 아닌가를 지시하는 "T4Reset", 제4 타이밍(T4)에 드라이버 세트 신호를 RS 래치 회로 206에 대하여 출력할 것인가 아닌가를 지시하는 "T4Drel", 제4 타이밍(T4)에 세트 신호를 RS 래치 회로 206에 대하여 출력할 것인가 아닌가를 지시하는 "T4Dret"을 보유한다.
그리고, 패턴 데이터 보유부 114는, 제3 타이밍(T3)에 관한 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호, 및 드라이버 리셋 신호의 각각의 입력 타이밍을 규정하는 패턴 데이터를 논리곱 회로 140, 142, 144 및 146에 각각 입력한다. 또한, 패턴 데이터 보유부 114는, 제4 타이밍(T4)에 관한 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호 및 드라이버 리셋 신호의 각각의 입력 타이밍을 규정하는 패턴 데이터를 논리곱 회로 148, 150, 152 및 154에 각각 입력한다.
타이밍 메모리 116, 118, 120 및 122는, 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호, 및 드라이버 리셋 신호를 RS 래치 회로 204 또는 206에 대하여 출력하는 타이밍을 지시하는 타이밍 신호, 그리고 데이터 세트 신호, 데이 터 리셋 신호, 드라이버 세트 신호 및 드라이버 리셋 신호가 가변 지연 회로 180, 182, 184, 186, 188 또는 190에 의하여 지연되어야 할 지연 시간을 보유한다. 또한, 타이밍 메모리 116, 118, 120 및 122는, 피시험 디바이스에 공급되는 시험 신호의 사이클의 발생이 되는 사이클 기준 신호를 패턴 발생부 102로부터 취득한다.
구체적으로는, 타이밍 메모리 116은, 사이클 기준 신호의 소정의 사이클 중의 제1 타이밍(T1)을 지시하는 제1 타이밍 신호 및 제1 타이밍(T1)에서 출력되는 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호 또는 드라이버 리셋 신호가 지연되어야 할 시간인 제1 지연 시간을 보유한다. 그리고, 타이밍 메모리 116은, 사이클 기준 신호의 사이클에 맞추어, 소정의 사이클 중에서 제1 타이밍(T1)을 지시하는 제1 타이밍 신호 및 제1 지연 시간을 출력하고, 논리곱 회로 124, 126, 128 및 130에 입력한다.
또한, 이와 유사하게, 사이클 기준 신호의 소정의 사이클 중의 제2 타이밍(T2)를 지시하는 제2 타이밍 신호 및 제2 타이밍(T2)에서 출력되는 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호 또는 드라이버 리셋 신호가 지연되어야 할 시간인 제2 지연 시간을 보유한다. 그리고, 타이밍 메모리 118은, 사이클 기준 신호의 사이클에 맞추어, 소정의 사이클 중에서 제2 타이밍(T2)를 지시하는 제2 타이밍 신호 및 제2 지연 시간을 출력하고, 논리곱 회로 132, 134, 136 및 138에 입력한다.
또한, 이와 유사하게, 사이클 기준 신호의 소정의 사이클 중의 제3 타이밍(T3)를 지시하는 제3 타이밍 신호 및 제3 타이밍(T3)에서 출력되는 데이터 세트 신 호, 데이터 리셋 신호, 드라이버 세트 신호 또는 드라이버 리셋 신호가 지연되어야 할 시간인 제3 지연 시간을 보유한다. 그리고, 타이밍 메모리 120은, 사이클 기준 신호의 사이클에 맞추어, 소정의 사이클 중에서 제3 타이밍(T3)를 지시하는 제3 타이밍 신호 및 제3 지연 시간을 출력하고, 논리곱 회로 140, 142, 144 및 146에 입력한다.
또한, 이와 유사하게, 사이클 기준 신호의 소정의 사이클 중의 제4 타이밍(T4)를 지시하는 제4 타이밍 신호 및 제4 타이밍(T4)에서 출력되는 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호 또는 드라이버 리셋 신호가 지연되어야 할 시간인 제4 지연 시간을 보유한다. 그리고, 타이밍 메모리 122는, 사이클 기준 신호의 사이클에 맞추어, 소정의 사이클 중에서 제4 타이밍(T4)를 지시하는 제4 타이밍 신호 및 제4 지연 시간을 출력하고, 논리곱 회로 148, 150, 152 및 154에 입력한다.
논리곱 회로 124, 126, 128 및 130은, 제1 타이밍(T1)에 관한 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호 및 드라이버 리셋 신호의 각각의 입력 타이밍을 규정하는 패턴 데이터 "T1Set", "T1Reset", "T1Drel" 및 "T1Dret"의 각각과, 타이밍 메모리 116으로부터 취득한 제1 타이밍 신호와의 논리곱을 수행하고, 논리합 회로 156, 158, 160 및 162의 각각에 출력한다. 즉, 논리곱 회로 124, 126, 128 및 130은, 패턴 데이터 보유부 112로부터 취득한 패턴 데이터에 기초하여, 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호 및 드라이버 리셋 신호 중에서 제1 타이밍(T1)에 있어서 RS 래치 회로 204 또는 206에 공급되어야 할 신호를 적어도 하나 선택하여 출력한다.
논리곱 회로 132, 134, 136 및 138은, 제2 타이밍(T2)에 관한 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호 및 드라이버 리셋 신호의 각각의 입력 타이밍을 규정하는 패턴 데이터 "T2Set", "T2Reset", "T2Drel" 및 "T2Dret"의 각각과, 타이밍 메모리 118로부터 취득한 제2 타이밍 신호와의 논리곱을 수행하고, 논리합 회로 156, 158, 160 및 162의 각각에 출력한다. 즉, 논리곱 회로 132, 134, 136 및 138은, 패턴 데이터 보유부 112로부터 취득한 패턴 데이터에 기초하여, 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호 및 드라이버 리셋 신호 중에서 제2 타이밍(T2)에 있어서 RS 래치 회로 204 또는 206에 공급되어야 할 신호를 선택하여 출력한다.
논리곱 회로 140, 142, 144 및 146은, 제3 타이밍(T3)에 관한 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호 및 드라이버 리셋 신호의 각각의 입력 타이밍을 규정하는 패턴 데이터 "T3Set", "T3Reset", "T3Drel" 및 "T3Dret"의 각각과, 타이밍 메모리 120으로부터 취득한 제3 타이밍 신호와의 논리곱을 수행하고, 논리합 회로 164, 166, 160 및 162의 각각에 출력한다. 즉, 논리곱 회로 140, 142, 144 및 146은, 패턴 데이터 보유부 114로부터 취득한 패턴 데이터에 기초하여, 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호 및 드라이버 리셋 신호 중에서 제3 타이밍(T3)에 있어서 RS 래치 회로 204 또는 206에 공급되어야 할 신호를 선택하여 출력한다.
논리곱 회로 148, 150, 152 및 154는, 제4 타이밍(T4)에 관한 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호 및 드라이버 리셋 신호의 각각의 입력 타이밍을 규정하는 패턴 데이터 "T4Set", "T4Reset", "T4Drel" 및 "T4Dret"의 각각과, 타이밍 메모리 122로부터 취득한 제4 타이밍 신호와의 논리곱을 수행하고, 논리합 회로 164, 166, 160 및 162의 각각에 출력한다. 즉, 논리곱 회로 148, 150, 152 및 154는, 패턴 데이터 보유부 114로부터 취득한 패턴 데이터에 기초하여, 데이터 세트 신호, 데이터 리셋 신호, 드라이버 세트 신호 및 드라이버 리셋 신호 중에서 제4 타이밍(T4)에 있어서 RS 래치 회로 204 또는 206에 공급되어야 할 신호를 선택하여 출력한다.
논리합 회로 156은, 논리곱 회로 124의 출력 신호와 논리곱 회로 132의 출력 신호의 논리합을 수행하고, 제1 타이밍 신호 또는 제2 타이밍 신호를 논리곱 회로 168로 출력한다. 즉, 논리합 회로 156은, 데이터 세트 신호를 RS 래치 회로 204에 대하여 출력하는 타이밍으로서, 제1 타이밍(T1) 및 제2 타이밍(T2)의 어느 것인가를 추출한다.
논리합 회로 158은, 논리곱 회로 126의 출력 신호와 논리곱 회로 134의 출력 신호의 논리합을 수행하고, 제1 타이밍 또는 제2 타이밍 신호를 논리곱 회로 170으로 출력한다. 즉, 논리합 회로 158은, 데이터 세트 신호를 RS 래치 회로 204에 대하여 출력하는 타이밍으로서, 제1 타이밍(T1) 및 제2 타이밍(T2)의 어느 것인가를 추출한다.
논리합 회로 160은, 논리곱 회로 128의 출력 신호와 논리곱 회로 136의 출력 신호와 논리곱 회로 144의 출력 신호와 논리곱 회로 152의 출력 신호의 논리합을 수행하고, 제1 타이밍 신호, 제2 타이밍 신호, 제3 타이밍 신호 또는 제4 타이밍 신호를 논리곱 회로 172로 출력한다. 즉, 논리합 회로 160은, 드라이버 세트 신호를 RS 래치 회로 206에 대하여 출력하는 타이밍으로서, 제1 타이밍(T1), 제2 타이밍(T2), 제3 타이밍(T3) 및 제4 타이밍(T4)의 어느 것인가를 추출한다.
논리합 회로 162는, 논리곱 회로 130의 출력 신호와 논리곱 회로 138의 출력 신호와 논리곱 회로 146의 출력 신호와 논리곱 회로 154의 출력 신호의 논리합을 수행하고, 제1 타이밍 신호, 제2 타이밍 신호, 제3 타이밍 신호 또는 제4 타이밍 신호를 논리곱 회로 174로 출력한다. 즉, 논리합 회로 162는, 드라이버 리셋 신호를 RS 래치 회로 206에 대하여 출력하는 타이밍으로서, 제1 타이밍(T1), 제2 타이밍(T2), 제3 타이밍(T3) 및 제4 타이밍(T4)의 어느 것인가를 추출한다.
논리합 회로 164는, 논리곱 회로 140의 출력 신호와 논리곱 회로 148의 출력 신호의 논리합을 수행하고, 제3 타이밍 신호 또는 제4 타이밍 신호를 논리곱 회로 176으로 출력한다. 즉, 논리합 회로 164는, 데이터 세트 신호를 RS 래치 회로 204에 대하여 출력하는 타이밍으로서, 제3 타이밍(T3) 및 제4 타이밍(T4)의 어느 것인가를 추출한다.
논리합 회로 166은, 논리곱 회로 142의 출력 신호와 논리곱 회로 150의 출력 신호의 논리합을 수행하고, 제3 타이밍 신호 또는 제4 타이밍 신호를 논리곱 회로 178로 출력한다. 즉, 논리합 회로 166는, 데이터 리셋 신호를 RS 래치 회로 204에 대하여 출력하는 타이밍으로서, 제3 타이밍(T3) 및 제4 타이밍(T4)의 어느 것인가를 추출한다.
논리곱 회로 168, 170, 172, 174, 176 및 178은, 논리합 회로 156, 158, 160, 162, 164 및 166의 각각의 출력 신호와 기준 클록의 논리곱을 수행함으로써, 논리곱 회로 156, 158, 160, 162 164 및 166의 각각의 출력 신호의 타이밍을 맞추어 지연 회로 180, 182, 184, 186, 188 및 190의 각각으로 출력한다.
가변 지연 회로 180은, 사이클 기준 신호의 소정의 사이클 중에서, 시험 신호의 상승 타이밍을 제어하는 데이터 세트 신호를 지연시킨다. 구체적으로는, 가변 지연 회로 180은, 논리곱 회로 168로부터 제1 타이밍 신호를 취득하고, 또한 타이밍 메모리 116이 보유하는 제1 지연 시간을 취득하며, 데이터 세트 신호를 제1 타이밍(T1)으로부터 제1 지연 시간 지연시켜 논리합 회로 192로 출력한다. 또는, 가변 지연 회로 180은, 논리곱 회로 168로부터 제2 타이밍 신호를 취득하고, 또 타이밍 메모리 118이 보유하는 제2 지연 시간을 취득하며, 데이터 세트 신호를 제2 타이밍(T2)로부터 제2 지연 시간 지연시켜 논리합 회로 192로 출력한다. 또한, 가변 지연 회로 180은, 패턴 발생부 102가 패턴 데이터에 기초하여 사이클 기준 신호를 발생한 때로부터 드라이버 106이 시험 신호를 출력할 때까지의 시간에 기초하여 제1 지연 시간 또는 제2 지연 시간을 조정(캘리브레이션) 데이터에 의하여 조정한다.
가변 지연 회로 182는, 가변 지연 회로 180에 의하여 지연된 데이터 세트 신호에 의하여 상승된 시험 신호의 하강 타이밍을 제어하는 데이터 리셋 신호를 지연시킨다. 구체적으로는, 가변 지연 회로 182는, 논리곱 회로 170으로부터 제1 타이밍 신호를 취득하고, 또한 타이밍 메모리 116이 보유하는 제1 지연 시간을 취득한 후, 데이터 리셋 신호를 제1 타이밍(T1)으로부터 제1 지연 시간 지연시켜 논리합 회로 194로 출력한다. 또는, 가변 지연 회로 182는, 논리곱 회로 170으로부터 제2 타이밍 신호를 취득하고, 또 타이밍 메모리 118이 보유하는 제2 지연 시간을 취득한 후, 데이터 리셋 신호를 제2 타이밍(T2)로부터 제2 지연 시간 지연시켜 논리합 회로 194로 출력한다. 또한, 가변 지연 회로 182는, 패턴 발생부 102가 패턴 데이터에 기초하여 사이클 기준 신호를 발생한 때로부터 드라이버 106이 시험 신호를 출력할 때까지의 시간에 기초하여 제1 지연 시간 또는 제2 지연 시간을 조정(캘리브레이션) 데이터에 의하여 조정한다.
가변 지연 회로 184는, 사이클 기준 신호의 소정의 사이클 중에서, 드라이버 106에 대한 인에이블 신호의 상승 타이밍을 제어하는 드라이버 세트 신호를 지연시킨다. 구체적으로는, 가변 지연 회로 184는, 논리곱 회로 172로부터 제1 타이밍 신호를 취득하고, 또한 타이밍 메모리 116이 보유하는 제1 지연 시간을 취득한 후, 드라이버 세트 신호를 제1 타이밍(T1)으로부터 제1 지연 시간 지연시켜 RS 래치 회로 206으로 출력한다. 또는, 가변 지연 회로 184는, 논리곱 회로 172로부터 제2 타이밍 신호를 취득하고, 또 타이밍 메모리 118이 보유하는 제2 지연 시간을 취득한 후, 드라이버 세트 신호를 제2 타이밍(T2)로부터 제2 지연 시간 지연시켜 RS 래치 회로 206으로 출력한다. 또는, 가변 지연 회로 184는, 논리곱 회로 172로부터 제3 타이밍 신호를 취득하고, 또한 타이밍 메모리 120이 보유하는 제3 지연 시간을 취득한 후, 드라이버 세트 신호를 제3 타이밍(T3)로부터 제3 지연 시간 지연시켜 RS 래치 회로 206으로 출력한다. 또는, 가변 지연 회로 184는, 논리곱 회로 172로 부터 제4 타이밍 신호를 취득하고, 또한 타이밍 메모리 122가 보유하는 제4 지연 시간을 취득한 후, 드라이버 세트 신호를 제4 타이밍(T4)로부터 제4 지연 시간 지연시켜 RS 래치 회로 206으로 출력한다. 또한, 가변 지연 회로 184는, 패턴 발생부 102가 패턴 데이터에 기초하여 사이클 기준 신호를 발생한 때로부터 드라이버 106 패턴 데이터에 의하여 구동될 때까지의 시간에 기초하여 제1 지연 시간, 제2 지연 시간, 제3 지연 시간 또는 제4 지연 시간을 조정(캘리브레이션) 데이터에 의하여 조정한다.
가변 지연 회로 186은, 사이클 기준 신호의 소정의 사이클 중에서, 드라이버 106에 대한 인에이블 신호의 하강 타이밍을 제어하는 드라이버 리셋 신호를 지연시킨다. 구체적으로는, 가변 지연 회로 186은, 논리곱 회로 174로부터 제1 타이밍 신호를 취득하고, 또한 타이밍 메모리 116이 보유하는 제1 지연 시간을 취득한 후, 드라이버 리셋 신호를 제1 타이밍(T1)으로부터 제1 지연 시간 지연시켜 RS 래치 회로 206으로 출력한다. 또는, 가변 지연 회로 186은, 논리곱 회로 174로부터 제2 타이밍 신호를 취득하고, 또 타이밍 메모리 118이 보유하는 제2 지연 시간을 취득한 후, 드라이버 리셋 신호를 제2 타이밍(T2)로부터 제2 지연 시간 지연시켜 RS 래치 회로 206으로 출력한다. 또는, 가변 지연 회로 186은, 논리곱 회로 174로부터 제3 타이밍 신호를 취득하고, 또한 타이밍 메모리 120이 보유하는 제3 지연 시간을 취득한 후, 드라이버 리셋 신호를 제3 타이밍(T3)로부터 제3 지연 시간 지연시켜 RS 래치 회로 206으로 출력한다. 또는, 가변 지연 회로 184는, 논리곱 회로 174로부터 제4 타이밍 신호를 취득하고, 또한 타이밍 메모리 122가 보유하는 제4 지연 시간을 취득한 후, 드라이버 리셋 신호를 제4 타이밍(T4)로부터 제4 지연 시간 지연시켜 RS 래치 회로 206으로 출력한다. 또한, 가변 지연 회로 186은, 패턴 발생부 102가 패턴 데이터에 기초하여 사이클 기준 신호를 발생한 때로부터 드라이버 106 패턴 데이터에 의하여 구동될 때까지의 시간에 기초하여 제1 지연 시간, 제2 지연 시간, 제3 지연 시간 또는 제4 지연 시간을 조정(캘리브레이션) 데이터에 의하여 조정한다.
가변 지연 회로 188은, 사이클 기준 신호의 소정의 사이클 중에서, 시험 신호의 상승 타이밍을 제어하는 데이터 세트 신호를 지연시킨다. 구체적으로는, 가변 지연 회로 188은, 논리곱 회로 176으로부터 제3 타이밍 신호를 취득하고, 또한 타이밍 메모리 120이 보유하는 제3 지연 시간을 취득하며, 데이터 세트 신호를 제3 타이밍(T3)으로부터 제3 지연 시간 지연시켜 논리합 회로 192로 출력한다. 또는, 가변 지연 회로 188은, 논리곱 회로 176으로부터 제4 타이밍 신호를 취득하고, 또 타이밍 메모리 122가 보유하는 제4 지연 시간을 취득하며, 데이터 세트 신호를 제4 타이밍(T4)로부터 제4 지연 시간 지연시켜 논리합 회로 192로 출력한다. 또한, 가변 지연 회로 188은, 패턴 발생부 102가 패턴 데이터에 기초하여 사이클 기준 신호를 발생한 때로부터 드라이버 106이 시험 신호를 출력할 때까지의 시간에 기초하여 제3 지연 시간 또는 제4 지연 시간을 조정(캘리브레이션) 데이터에 의하여 조정한다.
가변 지연 회로 190은, 가변 지연 회로 188에 의하여 지연된 데이터 세트 신호에 의하여 상승된 시험 신호의 하강 타이밍을 제어하는 데이터 리셋 신호를 지연 시킨다. 구체적으로는, 가변 지연 회로 190은, 논리곱 회로 178로부터 제3 타이밍 신호를 취득하고, 또한 타이밍 메모리 120이 보유하는 제3 지연 시간을 취득한 후, 데이터 리셋 신호를 제3 타이밍(T3)으로부터 제3 지연 시간 지연시켜 논리합 회로 194로 출력한다. 또는, 가변 지연 회로 190은, 논리곱 회로 178로부터 제4 타이밍 신호를 취득하고, 또 타이밍 메모리 122가 보유하는 제4 지연 시간을 취득한 후, 데이터 리셋 신호를 제4 타이밍(T4)로부터 제4 지연 시간 지연시켜 논리합 회로 194로 출력한다. 또한, 가변 지연 회로 190은, 패턴 발생부 102가 패턴 데이터에 기초하여 사이클 기준 신호를 발생한 때로부터 드라이버 106이 시험 신호를 출력할 때까지의 시간에 기초하여 제3 지연 시간 또는 제4 지연 시간을 조정(캘리브레이션) 데이터에 의하여 조정한다.
논리합 회로 192는, 가변 지연 회로 180이 출력한 데이터 세트 신호와 가변 지연 회로 188이 출력한 데이터 세트 신호의 논리합을 수행하고, RS 래치 회로 204로 출력한다. 또, 논리합 회로 194는, 가변 지연 회로 182가 출력한 데이터 리셋 신호와 가변 지연 회로 190이 출력한 데이터 리셋 신호의 논리합을 수행하여 RS 래치 회로 204로 출력한다.
RS 래치 회로 204는, 논리합 회로 192로부터 입력된 데이터 세트 신호 및 논리합 회로 194로부터 입력된 데이터 리셋 신호에 기초하여, 시험 신호를 발생시켜 드라이버 106에 공급한다. 즉, RS 래치 회로 204는, 사이클 기준 신호의 소정의 사이클에서, 제1 타이밍(T1) 및 제3 타이밍(T3)의 적어도 일방의 타이밍을 이용하여 시험 신호를 세트하고, 제2 타이밍(T2) 및 제4 타이밍(T4)의 적어도 일방의 타 이밍을 이용하여 시험 신호를 리셋한다.
RS 래치 회로 206은, 가변 지연 회로 184로부터 입력된 드라이버 세트 신호 및 가변 지연 회로 186으로부터 입력된 드라이버 리셋 신호에 기초하여, 인에이블 신호를 발생시켜 드라이버 106에 공급한다. 즉, RS 래치 회로 206은, 사이클 기준 신호의 소정의 사이클에서, 제1 타이밍(T1), 제2 타이밍(T2), 제3 타이밍(T3) 및 제4 타이밍의 적어도 일방의 타이밍을 이용하여 시험 신호를 세트 또는 리셋한다.
다른 예에 있어서는, 서로 다른 타이밍 신호를 각각 보유하는 다섯개 이상의 타이밍 메모리 및 일곱개 이상의 가변 지연 회로를 시험 장치 100이 포함함으로써, 더욱 고속의 세트/리셋 전환을 실현하여도 좋다.
도 4는, 본 실시 형태에 관한 시험 신호 및 인에이블 신호의 타이밍 차트의 일예를 도시한다. (a)는, 드라이버 106이 피시험 디바이스에 대하여 출력하는 시험 신호의 타이밍 차트를 도시한다. (b)는, 드라이버 106에 대한 인에이블 신호의 타이밍 차트를 도시한다.
본 실시 형태에 관한 파형 성형부 104에 의하면, 네개의 가변 지연 회로 180, 182, 188 및 190을 사용하여 시험 신호를 제어함으로써, 제1 타이밍(T1), 제2 타이밍(T2), 제3 타이밍(T3) 및 제4 타이밍(T4)의 네개의 타이밍에 있어서, 시험 신호의 세트/리셋을 할 수 있다. 또한, 두개의 가변 지연 회로 184 및 186을 사용하여 인에이블 신호를 제어함으로써, 상기 네개의 타이밍에 있어서 시험 신호의 세트/리셋을 가능하게 하면서 인에이블 신호의 세트/리셋을 할 수 있다. 이 때문에, 시험 신호의 고속 세트/리셋 전환을 유지하면서 드라이버 106 및 비교기 108의 고 속 입력/출력 전환을 실현하며, 고속 통신 디바이스 등의 시험을 수행할 수 있다.
이상, 실시 형태를 이용하여 본 발명을 설명하였으나, 본 발명의 기술적 범위는 상기의 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에, 여러 가지의 변경 또는 개량을 가할 수 있다. 그러한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 속한다는 것도 또한 특허청구범위의 기재로부터 명백하다.
이상의 설명으로부터 명백한 바와 같이, 본 발명의 시험 장치에 의하면, 시험 신호의 세트/리셋 전환 및 드라이버 및 비교기의 입력/출력 전환을 고속으로 수행할 수 있다.

Claims (4)

  1. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    상기 피시험 디바이스에 공급하는 시험 신호의 패턴 데이터를 발생시키는 패턴 발생부와,
    상기 패턴 발생부가 발생시킨 상기 패턴 데이터가 지시하는 상기 시험 신호를 성형하는 파형 성형부와,
    상기 파형 성형부가 성형한 상기 시험 신호를 상기 피시험 디바이스에 대하여 출력하는 드라이버
    를 포함하되,
    상기 파형 성형부는,
    사이클 기준 신호의 소정의 사이클 중에서, 상기 시험 신호의 제1 변화점의 타이밍을 제어하는 세트 신호를 지연시키는 제1a 지연 회로와,
    상기 제1a 지연 회로에 의하여 지연된 상기 세트 신호에 의하여 변화된 상기 시험 신호의 제2 변화점의 타이밍을 제어하는 리셋 신호를 지연시키는 제1b 지연 회로와,
    상기 사이클 기준 신호의 상기 소정의 사이클 중에서, 상기 시험 신호의 제3 변화점의 타이밍을 제어하는 세트 신호를 지연시키는 제2a 지연 회로와,
    상기 제2a 지연 회로에 의하여 지연된 상기 세트 신호에 의하여 변화된 상기 시험 신호의 제4 변화점의 타이밍을 제어하는 리셋 신호를 지연시키는 제2b 지연 회로와,
    상기 사이클 기준 신호의 상기 소정 사이클 중에 있어서, 상기 드라이버에 대한 인에이블 신호의 제1 변화점의 타이밍을 제어하는 세트 신호를 지연시키는 제3a 지연 회로와,
    상기 사이클 기준 신호의 상기 소정의 사이클 중에서, 상기 드라이버에 대한 인에이블 신호의 제2 변화점의 타이밍을 제어하는 리셋 신호를 지연시키는 제3b 지연 회로
    를 포함하는 시험 장치.
  2. 제1항에 있어서,
    상기 제1a 지연 회로 및 상기 제2a 지연 회로는 상기 패턴 발생부가 상기 패턴 데이터에 기초하여 상기 사이클 기준 신호를 발생시킨 때로부터, 상기 드라이버가 상기 시험 신호를 출력할 때까지의 시간에 기초하여, 상기 세트 신호를 지연시키는 지연 시간을 조정하고,
    상기 제3a 지연 회로는, 상기 패턴 발생부가 상기 패턴 데이터에 기초하여 상기 사이클 기준 신호를 발생시킨 때로부터, 상기 드라이버가 상기 패턴 데이터에 의하여 구동될 때까지의 시간에 기초하여, 상기 세트 신호를 지연시키는 지연 시간을 조정하는 시험 장치.
  3. 제1항에 있어서,
    상기 파형 성형부는,
    상기 사이클 기준 신호의 상기 소정의 사이클 중의 제1 타이밍을 지시하는 제1 타이밍 신호 및 상기 제1 타이밍에서 출력되는 상기 세트 신호 또는 상기 리셋 신호가 지연되어야 할 제1 지연 시간을 보유하는 제1 타이밍 메모리와,
    상기 사이클 기준 신호의 상기 소정의 사이클 중의, 상기 제1 타이밍 보다 이후의 제2 타이밍을 지시하는 제2 타이밍 신호 및 상기 제2 타이밍에서 출력되는 상기 세트 신호 또는 상기 리셋 신호가 지연되어야 할 제2 지연 시간을 보유하는 제2 타이밍 메모리와,
    상기 사이클 기준 신호의 상기 소정의 사이클 중의, 상기 제2 타이밍보다 이후의 제3 타이밍을 지시하는 제3 타이밍 신호 및 상기 제3 타이밍에서 출력되는 상기 세트 신호 또는 상기 리셋 신호가 지연되어야 할 제3 지연 시간을 보유하는 제3 타이밍 메모리와,
    상기 사이클 기준 신호의 상기 소정의 사이클 중의, 상기 제3 타이밍보다 이후의 제4 타이밍을 지시하는 제4 타이밍 신호 및 상기 제4 타이밍에서 출력되는 상기 세트 신호 또는 상기 리셋 신호가 지연되어야 할 제4 지연 시간을 보유하는 제4 타이밍 메모리
    를 더 포함하되,
    상기 제1a 지연 회로는, 상기 제1 타이밍 신호 및 제1 지연 시간 또는 상기 제2 타이밍 신호 및 상기 제2 지연 시간을 상기 제1 타이밍 메모리 또는 상기 제2 타이밍 메모리로부터 취득한 후, 상기 세트 신호를 상기 제1 타이밍으로부터 상기 제1 지연 시간 지연시켜 출력하고, 또는 상기 세트 신호를 상기 제2 타이밍으로부터 상기 제2 지연 시간 지연시켜 출력하며,
    상기 제2a 지연 회로는, 상기 제3 타이밍 신호 및 제3 지연 시간 또는 상기 제4 타이밍 신호 및 상기 제4 지연 시간을 상기 제3 타이밍 메모리 또는 상기 제4 타이밍 메모리로부터 취득한 후, 상기 세트 신호를 상기 제3 타이밍으로부터 상기 제3 지연 시간 지연시켜 출력하고, 또는 상기 세트 신호를 상기 제4 타이밍으로부터 상기 제4 지연 시간 지연시켜 출력하는 시험 장치.
  4. 제3항에 있어서,
    상기 제3a 지연 회로는, 상기 제1 타이밍 신호 및 제1 지연 시간, 상기 제2 타이밍 신호 및 상기 제2 지연 시간, 상기 제3 타이밍 신호 및 제3 지연 시간, 또는 상기 제4 타이밍 신호 및 상기 제4 지연 시간을 상기 제1 타이밍 메모리, 상기 제2 타이밍 메모리, 상기 제3 타이밍 메모리 또는 상기 제4 타이밍 메모리로부터 취득한 후, 상기 제1 타이밍으로부터 상기 제1 지연 시간 지연시켜 출력하고, 상기 세트 신호를 상기 제2 타이밍으로부터 상기 제2 지연 시간 지연시켜 출력하고, 상기 세트 신호를 상기 제3 타이밍으로부터 상기 제3 지연 시간 지연시켜 출력하고, 또는 상기 세트 신호를 상기 제4 타이밍으로부터 상기 제4 지연 시간 지연시켜 출 력하는 시험 장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101137536B1 (ko) * 2008-06-02 2012-04-23 가부시키가이샤 어드밴티스트 시험 장치 및 시험 방법
JP2010127692A (ja) * 2008-11-26 2010-06-10 Yokogawa Electric Corp タイミング調整装置及び半導体試験装置
JPWO2012004833A1 (ja) * 2010-07-07 2013-09-02 株式会社アドバンテスト 試験装置
JP2014109453A (ja) * 2012-11-30 2014-06-12 Renesas Electronics Corp 半導体装置
US10361795B2 (en) * 2016-07-27 2019-07-23 Skyworks Solutions, Inc. Apparatus and methods for testing patch antennas
TWI622779B (zh) * 2017-05-16 2018-05-01 致茂電子股份有限公司 測試裝置以及波形產生方法
CN107769785B (zh) * 2017-11-27 2020-04-07 北京华大九天软件有限公司 一种适用于高速模数转换器的时序控制电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0641967B2 (ja) * 1984-03-14 1994-06-01 株式会社アドバンテスト 論理波形生成装置
US4806852A (en) * 1984-09-07 1989-02-21 Megatest Corporation Automatic test system with enhanced performance of timing generators
JPH04191678A (ja) * 1990-11-27 1992-07-09 Toshiba Corp 集積回路検査装置
JP3266374B2 (ja) 1993-07-02 2002-03-18 株式会社リコー 画像形成装置における照光装置
JP2590738Y2 (ja) * 1993-09-21 1999-02-17 株式会社アドバンテスト 半導体試験装置用波形整形回路
JP3039316B2 (ja) * 1995-04-20 2000-05-08 横河電機株式会社 信号発生装置
JP4119015B2 (ja) * 1998-03-06 2008-07-16 株式会社アドバンテスト 半導体試験装置
JP4757365B2 (ja) * 1999-09-28 2011-08-24 株式会社アドバンテスト 波形フォーマッタ・この波形フォーマッタを搭載した半導体デバイス試験装置
JP2001311766A (ja) * 2000-04-28 2001-11-09 Advantest Corp 半導体デバイス試験装置及び試験方法
US6907385B2 (en) * 2000-10-19 2005-06-14 Advantest Corporation Memory defect redress analysis treating method, and memory testing apparatus performing the method

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