CN1784608A - 测试装置 - Google Patents
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Abstract
一种测试装置，其波形成形部包括：使用于控制测试信号的第1变化点的时序的置位信号进行延迟的第1a延迟电路；使用于控制根据由第1a延迟电路被延迟的置位信号进行变化的测试信号的第2变化点时序的复位信号进行延迟的第1b延迟电路；使用于控制测试信号的第3变化点时序的置位信号进行延迟的第2a延迟电路；使用于控制根据由第2a延迟电路被延迟的置位信号进行变化的测试信号的第4变化点的时序的复位信号进行延迟的第2b延迟电路；使用于控制对驱动器的启动信号的第1变化点的时序的置位信号进行延迟的第3a延迟电路；使用于控制周期基准信号的设定周期中的，对驱动器的启动信号的第2变化点的时序的复位信号进行延迟的第3b延迟电路。
Description
技术领域
本发明涉及一种测试装置，特别是涉及一种对被测试元件进行测试的测试装置。对认可文献的参照方式的组入的指定国，将下述的申请所记述的内容利用参照组入本申请中，并作为本申请的记述的一部分。
日本专利的特申2003-137553申请日平成15年5月15日
背景技术
图1所示为关于现有技术的测试装置10的构成。图案产生部12产生用于供给被测试元件(DUT)的测试信号的图案数据。而且，图案数据保持部14及16将图案生成部12所产生的图案数据进行存储。具体地说，图案数据保持部14及16保持图案数据，该图案数据规定用于控制供给到被测试元件的测试信号的上升或下降的数据置位信号或数据复位信号被输入RS闩锁电路94的时序，或用于控制将驱动器98进行控制的启动信号的上升或下降的驱动器置位信号或驱动器复位信号被输入RS闩锁电路96的时序。
时序存储器18、20、22及24保持用于表示将数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号对RS闩锁电路94或96进行输出的时序的时序信号，以及数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号应由可变延迟电路66、68、70或72被延迟的延迟时间。而且，时序存储器18、20、22及24从图案生成部12取得形成用于供给被测试元件的测试信号的周期产生的周期基准信号。
具体地说，时序存储器18、20、22及24将表示周期基准信号的设定周期中的第1时序(T1)的第1时序信号，表示第2时序(T2)的第2时序信号，表示第3时序(T3)的第3时序信号及表示第4时序(T4)的第4时序信号进行保持。而且，时序存储器18、20、22及24对应周期基准信号的周期，分别输出第1时序信号、第2时序信号、第3时序信号及第4时序信号。
逻辑积电路26及28将用于规定关于第1时序(T1)的数据置位信号及数据复位信号的各个输入时序的图案数据[T1Set]及[T1Reset]，分别与从时序存储器18所取得的第1时序信号进行逻辑积运算并输出。而且，逻辑积电路30、32、34及36将用于规定关于第2时序(T2)的数据置位信号、数据复位信号、驱动置位信号及驱动复位信号的各个输入时序的图案数据[T2Set]、[T2Reset]、[T2Drel]及[T2Dret]，分别与从时序存储器20取得的第2时序信号进行逻辑积运算并输出。
逻辑积电路38、40、42及44将用于规定关于第3时序(T3)的数据置位信号、数据复位信号、驱动置位信号及驱动复位信号的各个输入时序的图案数据[T3Set]、[T3Reset]、[T3Drel]及[T3Dret]，分别与从时序存储器23取得的第3时序信号进行逻辑积运算并输出。而且，逻辑积电路46及48将用于规定关于第4时序(T4)的驱动置位信号及驱动复位信号的各个输入时序的图案数据[T4Drel]及[T4Dret]，分别与从时序存储器24所取得的第4时序信号进行逻辑积运算并输出。
可变延迟电路66通过逻辑和电路50及逻辑积电路58，取得第1时序信号、第2时序信号或第3时序信号，并使基于所取得的时序信号的数据置位信号被延迟并输出。而且，可变延迟电路68通过逻辑和电路52及逻辑积电路60，取得第1时序信号、第2时序信号或第3时序信号，并使基于所取得的时序信号的数据复位信号被延迟并输出。
可变延迟电路70通过逻辑和电路54及逻辑积电路62，取得第2时序信号、第3时序信号或第4时序信号，并使基于所取得的时序信号的数据置位信号或驱动器置位信号被延迟并输出。而且，可变延迟电路72通过逻辑和电路56及逻辑积电路64，取得第2时序信号、第3时序信号或第4时序信号，并使基于所取得的时序信号的数据复位信号或驱动器复位信号被延迟并输出。
在DCLK信号接通的情况下，可变延迟电路66输出的数据置位信号及可变延迟电路70输出的数据置位信号，通过逻辑积电路74及逻辑和电路82被输入RS闩锁电路94。而且，可变延迟电路68输出的数据复位信号及可变延迟电路72输出的数据复位信号，通过逻辑积电路78及逻辑和电路84被输入RS闩锁电路94。因此，RS闩锁电路94可利用可变延迟电路66输出的数据置位信号、可变延迟电路68输出的数据复位信号、可变延迟电路70输出的数据置位信号及可变延迟电路72输出的数据复位信号，将测试信号的置位/复位的切换在周期基准信号的设定周期中进行2次控制。在这种情况下，在RS闩锁电路96中，不能使驱动器复位信号的电平进行变化，且不能对启动信号的置位/复位的转换进行控制。
在DCLK信号断开的情况下，可变延迟电路66输出的数据置位信号通过逻辑和电路82被输入RS闩锁电路94中。而且，可变延迟电路68输出的数据复位信号通过逻辑和电路84被输入RS闩锁电路94中。而且，可变延迟电路70输出的数据置位信号通过逻辑积电路76被输入RS闩锁电路96。而且，可变延迟电路72输出的驱动器复位信号通过逻辑积电路80被输入RS闩锁电路96。因此，RS闩锁电路94可利用可变延迟电路66输出的数据置位信号及可变延迟电路68输出的数据复位信号，在周期基准信号的设定的周期中进行1次测试信号的置位/复位的转换。
由于到目前还没有认识到先行技术文献的存在，所以省略关于先行技术文献的记述。
伴随近年的半导体元件的高速化，要求用于进行半导体元件测试的测试装置的测试信号的置位/复位的转换的高速化，测试信号的输入/输出的转换的高速化。但是，如利用关于上述现有技术的测试装置10，则在DCLK信号接通的情况下，虽然可在1周期中将测试信号的置位/复位进行2次转换，但不能进行启动信号的转换。而且，在DCLK信号断开的情况下，虽然可在1周期中对启动信号的转换进行控制，但在1周期中只能进行1次测试信号的置位/复位的转换。
发明内容
本发明的目的在于，提供一种新型结构的测试装置，所要解决的技术问题是使其能够解决上述课题的测试装置。该目的由权利要求范围的独立项中所记述的特征的组合实现，而且，从属项对本发明的更加有利的具体例子进行规定，从而更加适于实用。
即，根据本发明的形态，为一种用于对被测试元件进行测试的测试装置，包括生成供给到被测试元件的测试信号的图案数据的图案生成部、使图案生成部产生的图案数据所示的测试信号成形的波形成形部、将波形成形部所成形的测试信号对被测试元件进行输出的驱动器。
波形成形部包括：使用于控制周期基准信号的设定的周期中的，测试信号的第1变化点的时序的置位信号进行延迟的第1a延迟电路；使用于控制根据由第1a延迟电路被延迟的置位信号进行变化的测试信号的第2变化点的时序的复位信号进行延迟的第1b延迟电路；使用于控制周期基准信号的设定周期中的，测试信号的第3变化点的时序的置位信号进行延迟的第2a延迟电路；使用于控制根据由第2a延迟电路被延迟的置位信号进行变化的测试信号的第4变化点的时序的复位信号进行延迟的第2b延迟电路；使用于控制周期基准信号的设定周期中的，对驱动器的启动信号的第1变化点的时序的置位信号进行延迟的第3a延迟电路；使用于控制周期基准信号的设定周期中的，对驱动器的启动信号的第2变化点的时序的复位信号进行延迟的第3b延迟电路。
也可使第1a延迟电路及第2a延迟电路根据从图案生成部基于图案数据生成周期基准信号时开始，到驱动器输出测试信号时为止的时间，对使置位信号延迟的延迟时间进行调整，且
第3a延迟电路根据从图案生成部基于图案数据生成周期基准信号时开始，到驱动器由图案数据被驱动为止的时间，将使置位信号延迟的延迟时间进行调整。
波形成形部还包括：用于保持表示周期基准信号的设定周期中的第1时序的第1时序信号，及在第1时序输出的置位信号或复位信号应被延迟的第1延迟时间的第1时序存储器；用于保持表示周期基准信号的设定周期中的，处于第1时序后的第2时序的第2时序信号，及在第2时序输出的置位信号或复位信号应被延迟的第2延迟时间的第2时序存储器；用于保持表示周期基准信号的设定周期中的，处于第2时序后的第3时序的第3时序信号，及在第3时序输出的置位信号或复位信号应被延迟的第3延迟时间的第3时序存储器；用于保持表示周期基准信号的设定周期中的，处于第3时序后的第4时序的第4时序信号，及在第4时序输出的置位信号或复位信号应被延迟的第4延迟时间的第4时序存储器。
也可使第1a延迟电路在从第1时序存储器或第2时序存储器取得第1时序信号及第1延迟时间或第2时序信号及第2延迟时间后，使置位信号由第1时序延迟第1延迟时间并输出，或使置位信号从第2时序延迟第2延迟时间并输出；第2a延迟电路在从第3时序存储器或第4时序存储器取得第3时序信号及第3延迟时间或第4时序信号及第4延迟时间后，使置位信号由第3时序延迟第3延迟时间并输出，或使置位信号从第4时序延迟第4延迟时间并输出。
也可使第3a延迟电路在从第1时序存储器、第2时序存储器、第3时序存储器或第4时序存储器取得第1时序信号及第1延迟时间、第2时序信号及第2延迟时间、第3时序信号及第3延迟时间或第4时序信号及第4延迟时间后，由第1时序延迟第1延迟时间输出，并使置位信号由第2时序延迟第2延迟时间输出，使置位信号由第3时序延迟第3延迟时间输出，或使置位信号由第4时序延迟第4延迟时间输出。
由上述说明可知，如利用本发明的测试装置，可高速地进行测试信号的置位/复位转换，以及驱动器及比较器的输入/输出转换。
经由上述可知，一种测试装置，其波形成形部包括：使用于控制测试信号的第1变化点的时序的置位信号进行延迟的第1a延迟电路；使用于控制根据由第1a延迟电路被延迟的置位信号进行变化的测试信号的第2变化点时序的复位信号进行延迟的第1b延迟电路；使用于控制测试信号的第3变化点时序的置位信号进行延迟的第2a延迟电路；使用于控制根据由第2a延迟电路被延迟的置位信号进行变化的测试信号的第4变化点的时序的复位信号进行延迟的第2b延迟电路；使用于控制对驱动器的启动信号的第1变化点的时序的置位信号进行延迟的第3a延迟电路；使用于控制周期基准信号的设定周期中的，对驱动器的启动信号的第2变化点的时序的复位信号进行延迟的第3b延迟电路。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1为关于现有技术的测试装置10的构成。
图2为关于本发明的一实施形态的测试装置100的构成的一个例子。
图3为关于本实施形态的波形成形部104的构成的一个例子。
图4为关于本实施形态的测试信号及启动信号的时间图的一个例子。
10：测试装置 12：图案生成部
14、16：图案数据保持部 18、20、22、24：时序存储器
26、28、30、32、34、36、38、40、42、44、46、48：逻辑积电路
50、52、54、56：逻辑和电路 58、60、62、64：逻辑积电路
66、68、70、72：可变延迟电路 74、78：逻辑积电路
82、84：逻辑和电路 94、96：RS闩锁电路
98：驱动器 100：测试装置
102：图案产生部 104：波形成形部
106：驱动器 108：比较器
110：判定部 112：图案数据保持部
116、118、120、122：时序存储器
124、126、128、130、132、134、136、138、140、142、144、146、148、150、152、154、168、170、172、174、176、178：逻辑积电路、
156、158、160、162、164、166、192、194：逻辑和电路、
180、182、184、186、188、190：可变延迟电路
204、206：RS闩锁电路
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的测试装置其具体实施方式、结构、特征及其功效，详细说明如后。
图2所示为关于本发明的一实施形态的测试装置100的构成的一个例子。测试装置100包括：产生用于输入被测试元件(DUT)的测试信号的图案数据的图案产生部102；将图案产生部102产生的图案数据所示的测试信号的波形进行成形的波形成形部104；将波形成形部104所成形的测试信号对被测试元件进行输出的驱动器106；用于获取与驱动器106所输出的测试信号对应地从被测试元件输出的测试信号的比较器108；将图案产生部102所产生的，应从被测试元件读出的期待值信号和从被测试元件所输出的测试信号进行比较，并判定被测验元件的好坏的判定部110。
关于本实施形态的测试装置100的目的在于，维持测试信号的高速置位/复位转换且实现驱动器106及比较器108的高速的输入/输出转换，进行例如需要750Mbps的输入/输出转换的高速通信元件等的测试。
图3所示为关于本实施形态的波形成表部104的构成的一个例子。波形成形部104具有图案数据保持部112、时序存储器116，118，120及122、逻辑积电路124，126，128，130，132，134，136，138，140，142，144，146，148，150，152，154，168，170，172，174，176及178、逻辑和电路156，158，160，162，164，166，192及194、可变延迟电路180，182，184，186，188及190、RS闩锁电路204及206。
可变延迟电路180为本发明的第1a延迟电路的一个例子，可变延迟电路182为本发明的第1b延迟电路的一个例子，可变延迟电路184为本发明的第3a延迟电路的一个例子，可变延迟电路186为本发明的第3b延迟电路的一个例子，可变延迟电路188为本发明的第2a延迟电路的一个例子，可变延迟电路190为本发明的第2b延迟电路的一个例子。而且，本实施形态的测试信号的上升或下降为本发明的测试信号的变化点的一个例子，启动信号的上升或下降为本发明的启动信号的变化点的一个例子。
图案数据保持部112及114将图案产生部102所产生的图案数据进行保持。具体地说，图案数据保持部112保持用于规定使控制测试信号的上升时序的数据置位信号被输入RS闩锁电路204的输入时序、在RS闩锁电路204中使控制测试信号的下降时序的数据复位信号被输入RS闩锁电路204的输入时序、使控制驱动器106的启动信号的上升时序的驱动器置位信号被输入RS闩锁电路206的输入时序、使控制驱动器106的启动信号的下降时序的驱动器复位信号被输入RS闩锁电路206的输入时序的图案数据。
例如，图案数据保持部112保持用于表示在图案数据生成部102所产生的周期基准信号的设定周期中的第1时序(T1)是否将数据置位信号对RS闩锁电路204进行输出的[T1Set]、在第1时序(T1)是否将数据复位信号对RS闩锁电路204进行输出的[T1Reset]、在第1时序(T1)是否将驱动器置位信号对RS闩锁电路206进行输出的[T1Drel]、在第1时序(T1)是否将驱动器复位信号对RS闩锁电路206进行输出的[T1Dret]、在第1时序(T1)后的第2时序(T2)是否将数据置位信号对RS闩锁电路204进行输出的[T2Set]、在第2时序(T2)是否将数据复位信号对RS闩锁电路204进行输出的[T2Reset]在第2时序(T2)是否将驱动器置位信号对RS闩锁电路206进行输出的[T2Drel]、在第2时序(T2)是否将驱动器复位信号对RS闩锁电路206进行输出的[T2Dret]。
而且，图案数据保持部112将用于规定关于第1时序(T1)的数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号的各个输入时序的图案数据，分别输入到逻辑电路124、126、128及130。而且，图案数据保持部112将用于规定关于第2时序(T2)的数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号的各个输入时序的图案数据，分别输入到逻辑积电路132、134、136及138。
而且，同样地，图案数据保持部114保持用于表示在第2时序(T2)后的第3时序(T3)是否将数据置位信号对RS闩锁电路204进行输出的[T3Set]、在第3时序(T3)是否将数据复位信号对RS闩锁电路204进行输出的[T3Reset]、在第3时序(T3)是否将驱动器置位信号对RS闩锁电路206进行输出的[T3Drel]、在第3时序(T3)是否将置位信号对RS闩锁电路206进行输出的[T3Dret]、在第3时序(T3)后的第4时序(T4)是否将数据置位信号对RS闩锁电路204进行输出的[T4Set]、在第4时序(T4)是否将数据复位信号对RS闩锁电路204进行输出的[T4Reset]、在第4时序(T4)是否将驱动器置位信号对RS闩锁电路206进行输出的[T4Drel]、在第4时序(T4)是否将置位信号对RS闩锁电路206进行输出的[T4Dret]。
而且，图案数据保持部114将用于规定关于第3时序(T3)的数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号的各个输入时序的图案数据，分别输入到逻辑电路140、142、144及146。而且，图案数据保持部114将用于规定关于第4时序(T4)的数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号的各个输入时序的图案数据，分别输入到逻辑电路148、150、152及154。
时序存储器116、118、120及122保持用于表示将数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号对RS闩锁电路204或206进行输出的时序的时序信号，以及保持数据置位信号、数据复位信号、驱动器置位信号、驱动器复位信号应由可变延迟电路180、182、184、186、188或190被延迟的延迟时间。而且，时序存储器116、118、120及122从图案生成部102取得形成用于供给被测试元件的测试信号的周期产生的周期基准信号。
具体地说，时序存储器116保持用于表示周期基准信号的设定周期中的第1时序(T1)的第1时序信号，以及在第1时序(T1)所输出的数据置位信号、数据复位信号、驱动器置位信号或驱动器复位信号应被延迟的时间即第1延迟时间。而且，时序存储器116按照周期基准信号的周期，输出用于表示设定周期中的第1时序(T1)的第1时序信号及第1延迟时间，并输入到逻辑积电路124、126、128及130。
而且，同样地，保持用于表示周期基准信号的设定周期中的第2时序(T2)的第2时序信号，以及在第2时序(T2)所输出的数据置位信号、数据复位信号、驱动器置位信号或驱动器复位信号应被延迟的时间即第2延迟时间。而且，时序存储器118按照周期基准信号的周期，输出用于表示设定周期中的第2时序(T2)的第2时序信号及第2延迟时间，并输入到逻辑积电路132、134、136及138。
而且，同样地，保持用于表示周期基准信号的设定周期中的第3时序(T3)的第3时序信号，以及在第3时序(T3)所输出的数据置位信号、数据复位信号、驱动器置位信号或驱动器复位信号应被延迟的时间即第3延迟时间。而且，时序存储器120按照周期基准信号的周期，输出用于表示设定周期中的第3时序(T3)的第3时序信号及第3延迟时间，并输入到逻辑积电路140、142、144及146。
而且，同样地，保持用于表示周期基准信号的设定周期中的第4时序(T4)的第4时序信号，以及在第4时序(T4)所输出的数据置位信号、数据复位信号、驱动器置位信号或驱动器复位信号应被延迟的时间即第4延迟时间。而且，时序存储器122按照周期基准信号的周期，输出用于表示设定周期中的第4时序(T4)的第4时序信号及第4延迟时间，并输入到逻辑积电路148、150、152及154。
逻辑积电路124、126、128及130将用于规定关于第1时序(T1)的数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号的各个输入时序的图案数据[T1Set]、[T1Reset]、[T1Drel]及[T1Dret]，分别与从时序存储器116所取得的第1时序信号进行逻辑积运算，并分别输出到逻辑和电路156、158、160及162。即，逻辑积电路124、126、128及130根据从图案数据保持部112所取得的图案数据，在数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号中，选择至少1个应在第1时序(T1)供给到RS闩锁电路204或206的信号并输出。
逻辑积电路132、134、136及138将用于规定关于第2时序(T2)的数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号的各个输入时序的图案数据[T2Set]、[T2Reset]、[T2Drel]及[T2Dret]，分别与从时序存储器118所取得的第2时序信号进行逻辑积运算，并分别输出到逻辑和电路156、158、160及162。即，逻辑积电路132、134、136及138根据从图案数据保持部112所取得的图案数据，在数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号中，选择应在第2时序(T2)供给到RS闩锁电路204或206的信号并输出。
逻辑积电路140、142、144及146将用于规定关于第3时序(T3)的数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号的各个输入时序的图案数据[T3Set]、[T3Reset]、[T3Drel]及[T3Dret]，分别与从时序存储器120所取得的第3时序信号进行逻辑积运算，并分别输出到逻辑和电路164、166、160及162。即，逻辑积电路140、142、144及146根据从图案数据保持部114所取得的图案数据，在数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号中，选择应在第3时序(T3)供给到RS闩锁电路204或206的信号并输出。
逻辑积电路148、150、152及154将用于规定关于第4时序(T4)的数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号的各个输入时序的图案数据[T4Set]、[T4Reset]、[T4Drel]及[T4Dret]，分别与从时序存储器122所取得的第4时序信号进行逻辑积运算，并分别输出到逻辑和电路164、166、160及162。即，逻辑积电路148、150、152及154根据从图案数据保持部114所取得的图案数据，在数据置位信号、数据复位信号、驱动器置位信号及驱动器复位信号中，选择应在第4时序(T4)供给到RS闩锁电路204或206的信号并输出。
逻辑和电路156进行逻辑积电路124的输出信号和逻辑积电路132的输出信号的逻辑和运算，并将第1时序信号或第2时序信号输出到逻辑积电路168。即，逻辑和电路156抽出第1时序(T1)及第2时序(T2)中的任一个，作为将数据置位信号对RS闩锁电路204进行输出的时序。
逻辑和电路158进行逻辑积电路126的输出信号和逻辑积电路134的输出信号的逻辑和运算，并将第1时序信号或第2时序信号输出到逻辑积电路170。即，逻辑和电路158抽出第1时序(T1)及第2时序(T2)中的任一个，作为将数据复位信号对RS闩锁电路204进行输出的时序。
逻辑和电路160进行逻辑积电路128的输出信号、逻辑积电路136的输出信号、逻辑积电路144的输出信号、逻辑积电路152的输出信号的逻辑和运算，并将第1时序信号、第2时序信号、第3时序信号或第4时序信号输出到逻辑积电路172。即，逻辑和电路160抽出第1时序(T1)、第2时序(T2)、第3时序(T3)及第4时序(T4)中的任一个，作为将驱动器置位信号对RS闩锁电路206进行输出的时序。
逻辑和电路162进行逻辑积电路130的输出信号、逻辑积电路138的输出信号、逻辑积电路146的输出信号、逻辑积电路154的输出信号的逻辑和运算，并将第1时序信号、第2时序信号、第3时序信号或第4时序信号输出到逻辑积电路174。即，逻辑和电路162抽出第1时序(T1)、第2时序(T2)、第3时序(T3)及第4时序(T4)中的任一个，作为将驱动器复位信号对RS闩锁电路206进行输出的时序。
逻辑和电路164进行逻辑积电路140的输出信号、逻辑积电路148的输出信号的逻辑和运算，并将第3时序信号或第4时序信号输出到逻辑积电路176。即，逻辑和电路164抽出第3时序(T3)及第4时序(T4)中的任一个，作为将数据置位信号对RS闩锁电路204进行输出的时序。
逻辑和电路166进行逻辑积电路142的输出信号、逻辑积电路150的输出信号的逻辑和运算，并将第3时序信号或第4时序信号输出到逻辑积电路178。即，逻辑和电路166抽出第3时序(T3)及第4时序(T4)中的任一个，作为将数据复位信号对RS闩锁电路204进行输出的时序。
逻辑积电路168、170、172、174、176及178藉由进行逻辑和电路156、158、160、162、164及166的各个输出信号和基准时钟的逻辑积运算，而分别对应逻辑和电路156、158、160、162、164及166的各个输出信号的时序，对延迟电路180、182、184、186、188及190分别进行输出。
可变延迟电路180使周期基准信号的设定周期中的，用于控制测试信号的上升时序的数据置位信号延迟。具体地说，可变延迟电路180从逻辑积电路168取得第1时序信号，而且取得时序存储器116保持的第1延迟时间，并使数据置位信号从第1时序(T1)延迟第1延迟时间且输出到逻辑和电路192。或者，可变延迟电路180从逻辑积电路168取得第2时序信号，而且取得时序存储器118保持的第2延迟时间，并使数据置位信号从第2时序(T2)延迟第2延迟时间且输出到逻辑和电路192。另外，可变延迟电路180根据从图案生成部102基于图案数据生成周期基准信号时开始，到驱动器106输出测试信号时为止的时间，将第1延迟时间或第2延迟时间利用校准数据进行调整。
可变延迟电路182使用于控制测试信号的下降时序的数据复位信号延迟，其中该测试信号利用由可变延迟电路180所延迟的数据置位信号而上升。具体地说，可变延迟电路182在从逻辑积电路170取得第1时序信号，而且取得时序存储器116保持的第1延迟时间后，使数据复位信号从第1时序(T1)延迟第1延迟时间且输出到逻辑和电路194。或者，可变延迟电路182从逻辑积电路170取得第2时序信号，而且取得时序存储器118保持的第2延迟时间，并使数据复位信号从第2时序(T2)延迟第2延迟时间且输出到逻辑和电路194。另外，可变延迟电路182根据从图案生成部102基于图案数据生成周期基准信号时开始，到驱动器106输出测试信号时为止的时间，将第1延迟时间或第2延迟时间利用校准数据进行调整。
可变延迟电路184使周期基准信号的设定周期中的，用于控制对驱动器106的启动信号的上升时序的驱动器置位信号延迟。具体地说，可变延迟电路184在从逻辑积电路172取得第1时序信号，而且取得时序存储器116保持的第1延迟时间后，使驱动器置位信号从第1时序(T1)延迟第1延迟时间且输出到RS闩锁电路206。或者，可变延迟电路184在从逻辑积电路172取得第2时序信号，而且取得时序存储器118保持的第2延迟时间后，使驱动器置位信号从第2时序(T2)延迟第2延迟时间且输出到RS闩锁电路206。或者，可变延迟电路184在从逻辑积电路172取得第3时序信号，而且取得时序存储器120保持的第3延迟时间后，使驱动器置位信号从第3时序(T3)延迟第3延迟时间且输出到RS闩锁电路206。或者，可变延迟电路184在从逻辑积电路172取得第4时序信号，而且取得时序存储器122保持的第4延迟时间后，使驱动器置位信号从第4时序(T4)延迟第4延迟时间且输出到RS闩锁电路206。另外，可变延迟电路184根据从图案生成部102基于图案数据生成周期基准信号时开始，到由驱动器106图案数据被驱动为止的时间，将第1延迟时间、第2延迟时间、第3延迟时间或第4延迟时间利用校准数据进行调整。
可变延迟电路186使周期基准信号的设定周期中的，用于控制对驱动器106的启动信号的上升时序的驱动器复位信号延迟。具体地说，可变延迟电路186在从逻辑积电路174取得第1时序信号，而且取得时序存储器116保持的第1延迟时间后，使驱动器复位信号从第1时序(T1)延迟第1延迟时间且输出到RS闩锁电路206。或者，可变延迟电路186在从逻辑积电路174取得第2时序信号，而且取得时序存储器118保持的第2延迟时间后，使驱动器复位信号从第2时序(T2)延迟第2延迟时间且输出到RS闩锁电路206。或者，可变延迟电路186在从逻辑积电路174取得第3时序信号，而且取得时序存储器120保持的第3延迟时间后，使驱动器复位信号从第3时序(T3)延迟第3延迟时间且输出到RS闩锁电路206。或者，可变延迟电路186在从逻辑积电路174取得第4时序信号，而且取得时序存储器122保持的第4延迟时间后，使驱动器复位信号从第4时序(T4)延迟第4延迟时间且输出到RS闩锁电路206。另外，可变延迟电路186根据从图案生成部102基于图案数据生成周期基准信号时开始，到由驱动器106图案数据被驱动为止的时间，将第1延迟时间、第2延迟时间、第3延迟时间或第4延迟时间利用校准数据进行调整。
可变延迟电路188使周期基准信号的设定周期中的，用于控制测试信号的上升时序的数据置位信号延迟。具体地说，可变延迟电路188从逻辑积电路176取得第3时序信号，而且取得时序存储器120保持的第3延迟时间后，并使数据置位信号从第3时序(T3)延迟第3延迟时间且输出到逻辑和电路192。或者，可变延迟电路188从逻辑积电路176取得第4时序信号，而且取得时序存储器122保持的第4延迟时间，并使数据置位信号从第4时序(T4)延迟第4延迟时间且输出到逻辑和电路192。另外，可变延迟电路188根据从图案生成部102基于图案数据生成周期基准信号时开始，到由驱动器106输出测试信号为止的时间，将第3延迟时间或第4延迟时间利用校准数据进行调整。
可变延迟电路190使用于控制测试信号的下降时序的数据复位信号延迟，其中该测试信号利用由可变延迟电路188所延迟的数据置位信号而上升。具体地说，可变延迟电路190在从逻辑积电路178取得第3时序信号，而且取得时序存储器120保持的第3延迟时间后，使数据复位信号从第3时序(T3)延迟第3延迟时间且输出到逻辑和电路194。或者，可变延迟电路190在从逻辑积电路178取得第4时序信号，而且取得时序存储器122保持的第4延迟时间后，使数据复位信号从第4时序(T4)延迟第4延迟时间且输出到逻辑和电路194。另外，可变延迟电路190根据从图案生成部102基于图案数据生成周期基准信号时开始，到驱动器106输出测试信号时为止的时间，将第3延迟时间或第4延迟时间利用校准数据进行调整。
逻辑和电路192进行可变延迟电路180输出的数据置位信号和可变延迟电路188输出的数据置位信号的逻辑和运算并输出到RS闩锁电路204。而且，逻辑和电路194进行可变延迟电路182输出的数据复位信号和可变延迟电路190输出的数据复位信号的逻辑和运算，并输出到RS闩锁电路204。
RS闩锁电路204根据从逻辑和电路192所输入的数据置位信号及从逻辑和电路194所输入的数据复位信号，生成测试信号并供给到驱动器106。即，RS闩锁电路204在周期基准信号的设定的周期中，利用第1时序(T1)及第3时序(T3)中的至少1个时序，将测试信号进行置位，并利用第2时序(T2)及第4时序(T4)的至少1个时序，将测试信号进行复位。
RS闩锁电路206根据从可变延迟电路184所输入的驱动器置位信号及从可变延迟电路186所输入的驱动器复位信号，生成启动信号并供给到驱动器106。即，RS闩锁电路206在周期基准信号的设定的周期中，利用第1时序(T1)、第2时序(T2)、第3时序(T3)及第4时序(T4)中的至少1个时序，将测试信号进行置位或复位。
在其它的例子中，藉由使测试装置100具有将不同的时序信号分别进行保持的5个以上的时序存储器以及7个以上的可变延迟电路，也可实现更加高速的置位/复位转换。
图4所示为关于本实施形态的测试信号及启动信号的时间图的一个例子。(a)所示为驱动器106对被测试元件所输出的测试信号的时间图。(b)所示为对驱动器106的启动信号的时间图。
如利用关于本实施形态的波形成形部104，则藉由利用4个可变延迟电路180、182、188及190对测试信号进行控制，可在第1时序(T1)、第2时序(T2)、第3时序(T3)及第4时序(T4)的4个时序，进行测试信号的置位/复位。另外，藉由利用2个可变延迟电路184及186对启动信号进行控制，可在上述4个时序进行测试信号的置位/复位，且可进行启动信号的置位/复位。因此，可维持测试信号的高速置位/复位，且实现驱动器106及比较器108的高速输入/输出转换，并进行高速通信元件等的测试。
以上，利用实施形态对本发明进行了说明，但本发明的技术范围并不限定于上述实施形态所记述的范围。在上述实施形态上可加以各种各样的变更或改良。由权利要求范围的说明可知，这种加以变更或改良的形态也可包含于本发明的技术范围中。
由上述说明可知，如利用本发明的测试装置，则可高速地进行测试信号的置位/复位转换以及驱动器及比较器的输入/输出转换。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (4)
1、一种测试装置，为一种用于对被测试元件进行测试的测试装置，包括：
生成供给到前述被测试元件的测试信号的图案数据的图案生成部、
使前述图案生成部产生的前述图案数据所示的前述测试信号成形的波形成形部、
将前述波形成形部所成形的前述测试信号对前述被测试元件进行输出的驱动器；
其特征在于上述波形成形部包括：
使用于控制周期基准信号的设定的周期中的，前述测试信号的第1变化点的时序的置位信号进行延迟的第1a延迟电路；
使用于控制根据由前述第1a延迟电路被延迟的前述置位信号进行变化的前述测试信号的第2变化点的时序的复位信号进行延迟的第1b延迟电路；
使用于控制前述周期基准信号的前述设定周期中的，前述测试信号的第3变化点的时序的置位信号进行延迟的第2a延迟电路；
使用于控制根据由前述第2a延迟电路被延迟的前述置位信号进行变化的前述测试信号的第4变化点的时序的复位信号进行延迟的第2b延迟电路；
使用于控制前述周期基准信号的前述设定周期中的，对前述驱动器的启动信号的第1变化点的时序的置位信号进行延迟的第3a延迟电路；以及
使用于控制前述周期基准信号的前述设定周期中的，对前述驱动器的启动信号的第2变化点的时序的复位信号进行延迟的第3b延迟电路。
2、根据权利要求1所述的测试装置，其特征在于：
前述第1a延迟电路及前述第2a延迟电路根据从前述图案生成部基于前述图案数据生成前述周期基准信号时开始，到前述驱动器输出前述测试信号时为止的时间，对使前述置位信号延迟的延迟时间进行调整，且
前述第3a延迟电路根据从前述图案生成部基于前述图案数据生成前述周期基准信号时开始，到前述驱动器由前述图案数据被驱动为止的时间，对使前述置位信号延迟的延迟时间进行调整。
3、根据权利要求1所述的测试装置，其特征在于：
前述波形成形部还包括：
用于保持表示前述周期基准信号的前述设定周期中的第1时序的第1时序信号，及在前述第1时序输出的前述置位信号或前述复位信号应被延迟的第1延迟时间的第1时序存储器；
用于保持表示前述周期基准信号的前述设定周期中的，处于前述第1时序后的第2时序的第2时序信号，及在前述第2时序输出的前述置位信号或前述复位信号应被延迟的第2延迟时间的第2时序存储器；
用于保持表示前述周期基准信号的前述设定周期中的，处于前述第2时序后的第3时序的第3时序信号，及在前述第3时序输出的前述置位信号或前述复位信号应被延迟的第3延迟时间的第3时序存储器；
用于保持表示前述周期基准信号的前述设定周期中的，处于前述第3时序后的第4时序的第4时序信号，及在前述第4时序输出的前述置位信号或前述复位信号应被延迟的第4延迟时间的第4时序存储器；而且
前述第1a延迟电路在从前述第1时序存储器或前述第2时序存储器取得前述第1时序信号及第1延迟时间或前述第2时序信号及前述第2延迟时间后，使前述置位信号由前述第1时序延迟前述第1延迟时间并输出，或使前述置位信号从前述第2时序延迟前述第2延迟时间并输出；
前述第2a延迟电路在从前述第3时序存储器或前述第4时序存储器取得前述第3时序信号及第3延迟时间或前述第4时序信号及前述第4延迟时间后，使前述置位信号由前述第3时序延迟前述第3延迟时间并输出，或使前述置位信号从前述第4时序延迟前述第4延迟时间并输出。
4、根据权利要求3所述的测试装置，其特征在于：前述第3a延迟电路在从前述第1时序存储器、前述第2时序存储器、前述第3时序存储器或前述第4时序存储器取得前述第1时序信号及第1延迟时间、前述第2时序信号及第2延迟时间、前述第3时序信号及第3延迟时间或前述第4时序信号及第4延迟时间后，由前述第1时序延迟前述第1延迟时间输出，并使前述置位信号由前述第2时序延迟前述第2延迟时间输出，使前述置位信号由前述第3时序延迟前述第3延迟时间输出，或使前述置位信号由前述第4时序延迟前述第4延迟时间输出。
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