CN1804964A - 时钟信号的产生方法与时钟控制器 - Google Patents

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Abstract

一种时钟信号的产生方法与时钟控制器，利用同步信号与时钟信号且计数当该同步信号转换状态后，对该时钟信号计数。在具有符合显示器分辨率的点或线计数器的该显示器中，可利用具有k位的计数器产生激活信号，其中0≤k＜n。

Description

时钟信号的产生方法与时钟控制器
技术领域
本发明为一种用以产生时钟信号的时钟控制器，特别是低温多晶硅(low-temperature polysilicon，LTPS)的显示面板中驱动电路的时钟信号。
背景技术
显示面板通常需要不同的驱动电路来达到良好的显示方式，这些驱动电路包括源极驱动电路、栅极驱动电路以及其它相关的驱动电路。而与这些驱动电路有关的集成电路尚包括时钟控制器、直流电转换器、放大器、信号处理器、CPU、存储器以及其它相关硬件。时序控制器用以提供上述驱动电路控制信号，如水平激活信号(horizontal start signal，HST)、水平时钟信号(horizontal clock signal，HCK)、垂直激活信号(vertical start signal，VST)以及垂直时钟信号(vertical clock signal，VCK)等等。图1所示即为上述显示面板内时钟控制器、栅极驱动器、数据驱动器以及该显示面板的显示区域的方块示意图。
在显示面板中，时钟控制器通常包括两种计数器，一为水平方向使用的点计数器(H counter)，另一为垂直方向使用的线计数器(V counter)，如图10所示的示意图。这些计数器所需的位数通常都是有显示面板的分辨率而决定。举例来说，一个QVGA的显示面板包括了水平方向的240个像素以及垂直方向的320个像素，因此水平方向需要可计数大于240的点计数器，因此点计数器至少要包括8个位数(28＝256＞240)。而实务上因须考虑到水平遮没(horizontal blanking)(亦即水平遮没时间(horizontal blanking time))，因此水平方向的像素宽度必需考虑10％的额外宽度，因此水平方向的240个像素必须增加24个像素的宽度，使得水平方向需要可计数大于264的点计数器，因此该计数器至少需要9个位数，(29＝512＞264)，如图2所示的计数器。
在图1中，显示面版10包括时钟控制器12、栅极驱动器14、数据驱动器16以及显示区域18，其中该显示区域18在水平维度(horizontal dimension)具有一定数量的像素，在垂直维度(vertical dimension)具有一定数量的扫描线，其中每一条扫描线上具有多个像素。举例来说，一个QVGA显示器在水平维度上具有240个像素，在垂直维度上具有320条扫描线，因此QVGA显示器总共具有76800个像素。
现有技术中控制信号是由时钟控制器12产生，用以控制连接栅极控制器14与控制信号的数据控制器16，控制显示区域内每一水平线上的该等像素激活(activation)与关闭(deactivation)状态。因此，以QVGA的显示器的水平方向来说，须要可计数显示器240个像素的像素(点)计数器，再加上该显示器水平分辨率的10％为水平遮没所需的额外像素，因此该点计数器必需至少能够计数264个像素。图2为已知具有9位的计数器的示意图，可由0计数至512(29)。对具有10％水平遮没的QVGA的显示器来说，使用如图2所示的计数器则可由输出端C0～C8由0计数至263。如图2所示，该计数器具有9个正反器21。图3为符合QVGA标准的显示面板的水平激活信号的时钟、输入时钟信号、水平同步信号以及水平时钟信号的时钟示意图。该输出端C0用以产生如图3所示的水平时钟信号DCLK。当该时钟信号DCLK的数值到达255时，致能水平激活信号HST，如图3中HST所示。在图3中，水平时钟信号HCK信号根据每一个完整的时钟信号DCLK改变一次状态，且由输出端C0为高电平(逻辑状态为1)时触发。在图3中，当该时钟信号DCLK到达特定值时，产生该水平激活信号HST。在本例中，显示器的水平分辨率为240，当该时钟信号DCLK已经产生255个周期时，产生该水平激活信号HST。
如现有技术所述，必须使用输出产生模块以根据该9位计数器产生该水平激活信号，该输出产生模块电性连接该9位计数器。更进一步来说，当该输出到达264时，该9位计数器必须被重置。而一种已知产生水平时钟信号HSK与水平激活信号HST的时钟控制器则可参考图4所示。
对QVGA显示器来说，其垂直维度具有320条扫描线，因此需要9位的计数器(29＞320)，如图5所示。该计数器包括9个正反器21。如果考虑显示器的垂直遮没，且垂直遮没所需像素为垂直分辨率的10％，则垂直维度需被计数的像素为352个，该计数器可由输出端N0-N8来计数0至352，用以表示每一个垂直维度上的像素。图6为符合QVGA标准的显示面板的垂直激活信号、水平同步信号、垂直同步信号以及垂直时钟信号的时钟示意图。当图5中输出端N0的输出为高电平时(逻辑状态为1)，产生如图6所示的垂直时钟信号VCK。在图6中，该水平同步信号Hsync可计数至351，且当其计数值为339时，产生垂直激活信号VST。垂直时钟信号VCK信号会根据每一个完整的水平同步信号而改变一次状态。由图6可发现，当该第339条扫描线位于该垂直遮没区时(垂直遮没区为第304条扫描线至第340条扫描线)，该垂直激活信号VST在垂直遮没时间内产生，且垂直同步信号Vsync会在第330个水平同步信号产生时改变状态。如同水平方向的点计数器一样，垂直方向的线计数器亦需要输出产生模块以产生该VST信号，且当该线计数器计数至352时重置该线计数器。一种已知产生垂直时钟信号VCK与垂直激活信号VST的时钟控制器可由图7得知。
请参考图8，对QVGA显示器来说，其水平激活信号会在计数器在由0计数到263之间的第255次计数产生，因此在已知技术中需要如图4所示的9位的计数器。同理，该垂直激活信号会在计数器在由0计数到351之间的第339次计数产生，因此在已知技术中需要如图7所示的9位的计数器。
由现有技术可知，显示器内的时钟控制器必须具备能满足水平像素与垂直扫描线计数的计数器，如此才能使得水平激活信号与垂直激活信号能如预期般产生。如上述讨论的显示器，水平激活信号会在第255次计数时产生，垂直激活信号则会在第339次计数时产生，因此时钟控制器所具备的计数器就必须至少能计数339次。
发明内容
有鉴于此，本发明提供一种时钟控制器以减少计数器的位数目，该时钟控制器的最大计数值可小于该垂直计数值与水平计数值。假如计数器的位数目可以上减少，则集成电路上计数器占用的面积便可减少，连带电能的消耗也可以减少。此外，假如水平计数器与垂直计数器的计数值用以产生该水平激活信号与垂直激活信号，则利用本发明的时钟控制器即可减少相关的水平计数器与垂直计数器的位数。
本发明提供一种时钟信号的方法，该时钟信号基于第一周期信号与第二周期信号产生，该第一周期信号在时间间隔内具有第一信号周期，其中该第二周期信号在该时间间隔内具有第二信号周期，该第二信号周期位于该第一信号周期的N’＝2(n-1)倍与N＝2n倍之间，其中n为正整数，包括：
判断该第二周期信号是否从第一状态转变为第二状态；
当该第二周期信号从该第一状态转变为该第二状态时，根据该第二周期信号产生时钟信号，该时钟信号具有第一边界与第二边界(edge)，其中在该第一状态与该第二周期信号的状态转变处之间的距离为该第一信号周期的L倍，其中L为整数，0≤L＜N’，且该时钟信号基于该第一时钟周期的倍数产生，该倍数是根据计数器产生，该计数器具有k位，其中0≤k＜n以及0≤L＜2(k-1)。
根据本发明的精神，该第一周期信号为时钟信号，该第二周期信号为水平同步信号以及该时钟信号为水平激活信号。
根据本发明的精神，该第一周期信号为水平同步信号，该第二周期信号为垂直同步信号以及该时钟信号为垂直激活信号。
根据本发明的精神，该第一状态为该第二周期信号的第一电压电平，该第二状态为该第二周期信号的第二电压电平，其中该第二电压电平低于该第一电压电平。
在本发明的一实施例中，该第二周期信号在该第二信号周期内在第一位置由第一状态转变为第二状态，且该第二周期信号亦在该第二信号周期内在第二位置由第二状态转变为第一状态，其中该时钟信号的第一边界位于该第一位置之前且该时钟信号的第二边界位于该第二位置之后。
在本发明的另一实施例中，该第二周期信号在该第二信号周期内在第一位置由第一状态转变为第二状态，且该第二周期信号亦在该第二信号周期内在第二位置由第二状态转变为第一状态，其中该时钟信号的第一边界与第二边界都位于该第二位置之前或之后。
在本发明的另一实施例中，该第二周期信号在该第二信号周期内在第一位置由第一状态转变为第二状态，且该第二周期信号亦在该第二信号周期内在第二位置由第二状态转变为第一状态，其中该时钟信号的第一边界位于该第一位置且该时钟信号的第二边界位于该第二位置。
本发明还提供一种时钟控制器，适用于具有配置在多条水平线的多个像素的显示面板，该显示面板具有时钟信号以及水平同步信号，用以控制在水平线上的该等像素的激活(activation)与关闭(deactivation)，其中该时钟信号在时间间隔内具有时钟周期，且该水平同步信号在该时间间隔内具有信号周期，位于该时钟周期的N’＝2(n-1)倍与N＝2n倍之间，其中n为正整数，该水平同步信号在每一信号周期内具有第一状态与第二状态，该显示面板还具有水平激活信号，用以提供在该水平线上的该等像素的激活与关闭的激活时钟，该水平激活信号具有第一边界与第二边界，该第一边界产生于距该水平同步信号从该第一状态转变为该第二状态的距离为L的位置，其中0≤L＜2(n-1)，该时钟控制器包括：
多个第一判断装置响应该水平同步信号从该第一状态转换为该第二状态时而运作；
多个第一计数装置，连接该等第一判断装置运作，用以提供该等时钟周期的计数值，以便根据该计数值产生该水平激活信号的第一边界，其中该等第一计数装置包括k个位，k为整数且0≤k＜n以及0≤L＜2(k-1)。
根据本发明的精神，该显示面板还包括：
垂直同步信号具有垂直同步信号周期，位于该水平同步信号的信号周期的M’＝2(m-1)倍与M＝2m倍之间，其中m为正整数，该垂直同步信号在每一信号周期内具有该第一状态与该第二状态，以及
垂直激活信号以提供在至少一条该垂直线上的该等像素的激活与关闭的激活时钟，该垂直激活信号具有第一边界与第二边界，该第一边界产生于距该水平同步信号从该第一状态转变为该第二状态的距离为L’的位置，其中0≤L’＜2(m-1)，该时钟控制器包括：
多个第二判断装置响应该垂直同步信号从该第一状态转换为该第二状态时而运作；
多个第二计数装置，连接该等第一判断装置运作，用以提供该等时钟周期的计数值，以便根据该计数值产生该水平激活信号的第一边界，其中该等第二计数装置包括k个位，j为整数且0≤j＜m以及0≤L’＜2(j-1)。
根据本发明的一实施例，该等第一计数装置包括k个二进制计数器，每一该二进制计数器具有输出端，连接每一该第一计数装置用以提供该等时钟信号的计数值，其中该水平同步信号与该时钟信号通过一逻辑比较器连接至该等第一计数装置，使得该等第一计数装置在该该水平同步信号为第二状态时，在该水平同步信号的信号周期内，对该等时钟信号计数。
根据本发明的另一实施例，该水平同步信号与该时钟信号连接该等第一计数装置，该等第一计数装置包括k个二进制计数器，每一该二进制计数器具有输出端，连接每一该第一计数装置用以提供在该水平同步信号的信号周期内该等时钟信号的计数值，其中该水平同步信号更连接该等第一计数装置，使该等第一计数装置在该水平同步信号从该第一状态转换为该第二状态时，产生该第一边界。
根据本发明的另一实施例，该水平同步信号与该时钟信号连接该等第一计数装置，该等第一计数装置包括k个二进制计数器，每一该二进制计数器具有输出端，连接每一该第一计数装置用以提供在该水平同步信号的信号周期内该等时钟信号的计数值，使该等第一计数装置在该水平同步信号从该第一状态转换为该第二状态时，产生该第一边界，其中该第一判断装置产生禁能信号至该等第一计数装置以在该水平同步信号的信号周期内产生该第一边界后，关闭该等第一计数装置，
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1为已知显示面板内时钟控制器、栅极驱动器、数据驱动器以及该显示面板的显示区域的方块示意图。
图2为已知具有9位的计数器的示意图。
图3为符合QVGA标准的显示面板的水平激活信号的时钟、输入时钟信号、水平同步信号以及水平时钟信号的时钟示意图。
图4为已知产生水平时钟信号与水平激活信号的时钟控制器的方块示意图。
图5为具有9位的计数器的示意图。
图6为符合QVGA标准的显示面板的垂直激活信号、水平同步信号、垂直同步信号以及垂直时钟信号的时钟示意图。
图7为已知产生垂直时钟信号与垂直激活信号的时钟控制器的方块示意图。
图8为时钟示意图，用以表示已知水平同步信号、水平激活信号与该点计数器计数值的关系。
图9为时钟示意图，用以表示已知垂直同步信号、垂直激活信号与该线计数器计数值的关系。
图10为已知时钟控制器的方块示意图。
图11a为根据本发明的一实施例的时钟示意图，用以表示该水平同步信号、该水平激活信号与该点计数器计数值的关系。
图11b为根据本发明的一实施例的时钟示意图，用以表示该垂直同步信号、该垂直激活信号与该线计数器计数值的关系。
图11c为根据本发明的另一实施例的时钟示意图，用以表示该水平同步信号、该水平激活信号与该点计数器计数值的关系。
图11d为根据本发明的另一实施例的时钟示意图，用以表示该水平同步信号的后缘、该水平激活信号与该点计数器计数值的关系。
图11e为根据本发明的另一实施例的时钟示意图，用以表示该水平同步信号的前缘、该水平激活信号与该点计数器计数值的关系。
图11f为根据本发明的另一实施例的时钟示意图，用以表示在不使用该点计数器计数的情形下，该水平同步信号与该水平激活信号的关系。
图12a为根据本发明的时钟控制器的一实施例的方块示意图，其中该时钟控制器用以产生该水平时钟信号与该水平激活信号。
图12b为根据本发明的时钟控制器的另一实施例的方块示意图，其中该时钟控制器用以产生该水平时钟信号与该水平激活信号。
图12c为根据本发明的时钟控制器的另一实施例的方块示意图，其中该时钟控制器用以产生该水平时钟信号与该水平激活信号。
图12d为根据本发明的时钟控制器的一实施例的方块示意图，其中该时钟控制器在不使用该点计数器的计数值的情形下产生该水平同步信号与该水平激活信号。
图13a为根据本发明的一实施例的时钟示意图，用以表示该垂直同步信号、该垂直激活信号与该线计数器计数值的关系。
图13b为根据本发明的另一实施例的时钟示意图，用以表示该垂直同步信号、该垂直激活信号与该线计数器计数值的关系。
图13c为根据本发明的另一实施例的时钟示意图，用以表示在不使用该线计数器计数的情形下，该垂直同步信号与该垂直激活信号的关系。
图14a为根据本发明的时钟控制器的一实施例的方块示意图，其中该时钟控制器用以产生该垂直同步信号、该垂直激活信号以及该线计数器的计数值。
图14b为根据本发明的时钟控制器的一实施例的方块示意图，其中该时钟控制器在不使用该线计数器的计数值的情形下产生该垂直同步信号与该垂直激活信号。
图15为根据本发明的时钟控制器的方块示意图。
[标号说明]
10～显示面版         12～时钟控制器               14～栅极驱动器14
16～数据驱动器       18～显示区域                 126～逻辑门
128～部分计数器      124，24，24’～输出产生模块
132～输出端          112h，112h’～时钟控制器     130～输出端
21～正反器           22～计数器
具体实施方式
本领域技术人员可由已知技术可得知水平同步信号与水平激活信号两者之间的时钟差距是非常小。如图3中Hsync信号与HST信号所示，当该时钟信号计数至249时，水平同步信号改变状态；当该时钟信号计数至255时，水平激活信号改变状态。因此水平同步信号与水平激活信号产生时，两者之间只有差距6个水平时钟信号周期。随着水平激活信号由计数值6到计数值8时被触发，使用较少位计数器，如4位的部分计数器，结合输出产生模块，根据该水平同步信号与时钟信号以产生水平激活信号的方式是可行的。图11a为根据本发明的一实施例的时钟示意图，用以表示该水平同步信号、该水平激活信号与该点计数器计数值的关系。由图11a可得知，可以使用4位的部分计数器，当该水平同步信号改变状态时开始计数，而且当该部分计数器计数到6时，产生水平激活信号，当该部分计数器计数到8时，重置该水平激活信号。必须要注意到的是水平激活信号与水平同步信号之间的关联是可以有不同的。举例来说，请参考图11b，当该部分计数器计数到2时，产生水平激活信号，当该部分计数器计数到4时，重置该水平激活信号。由图11a与图11b的例子来说，水平激活信号是在水平同步信号为L状态时产生。然而水平激活信号亦可再水平同步信号为H状态时产生。举例来说，如图11c所示，该水平激活信号再该部分计数器计数到11时被产生，当该计数器计数到13时，重置该水平激活信号。
同理，水平激活信号亦可在该水平同步信号的前缘边界(leading edge)或在后缘边界(trailing edge)时被产生。图11d为根据本发明的另一实施例的时钟示意图，用以表示该水平同步信号的后缘、该水平激活信号与该点计数器计数值的关系。在图11d的例子中，水平激活信号的前缘与该水平同步信号的后缘同时发生。而图11e为根据本发明的另一实施例的时钟示意图，用以表示该水平同步信号的前缘、该水平激活信号与该点计数器计数值的关系。在图11e的例子中，水平激活信号的前缘与该水平同步信号的前缘同时发生。在图11a到11c所示的例子中，该部分点计数器(partial dot counter)在该水平激活信号被产生后停止计数。然而该部分点计数器可以继续反复的计数，如图11d所示的例子。
此外必须注意到的是，在图11a-11d中，水平同步信号的宽度(或持续时间(duration))是可以调整的，但其宽度必须是该时钟周期的整数倍(如图3中的DCLK信号与Hsync信号)。同理，水平激活信号的宽度亦是可以调整，但其宽度必须是该时钟周期的整数倍(如图3中的DCLK信号与HST信号)。在图11e的例子中，该水平激活信号的宽度为2个时钟周期的长度，因此可利用只具有一个位的部分点计数器来产生该水平激活信号。然后，如果该水平激活信号的宽度只有1个时钟周期的长度时，就可以不用部分点计数器来产生该水平激活信号。因此，当该水平激活周期信号的宽度只有1个时钟周期的长度时，如图11d与图11e所示，在图11d的例子中，水平激活信号的前缘与该水平同步信号的后缘同时发生，而在图11e的例子中，水平激活信号的前缘与该水平同步信号的前缘同时发生，如此一来水平激活信号的产生便可不使用部分点计数器。更进一步来说，完全依据水平同步信号来产生水平激活信号，而不需一点计数器的方式是可行的，如图11f所示。
简而言之，当QVGA显示器的水平同步信号的周期大于28。个DCLK时钟周期时，可使用具有L个位的部分点计数器来产生该水平激活信号，其中0≤L＜9。
为更清楚说明本发明，本发明以时钟控制器为例说明。图12a为根据本发明的时钟控制器的一实施例的方块示意图，其中该时钟控制器用以产生该水平时钟信号与该水平激活信号。在图12a中，时钟控制器112h包括逻辑(AND)门126以及4位计数器128，该时钟控制器112h的输出端连接至输出产生模块124。该逻辑门126接收该时钟信号(DCLK)和反相Hsync信号，且该逻辑门126的输出端130在该水平同步信号为状态二时(请参考图3的Hsync信号，从H转变成L，其中H为状态一)，输出该时钟信号。举例来说，该时钟控制器112h可用来产生该水平控制信号，如图11a与图11b所示。配合AND逻辑门126，该部分计数器128只有在该Hsync信号为L状态时才计数。因此不须对该计数器128重置或停止计数。
当该Hsync信号为L状态时，如果该水平激活信号在周期外产生时，该部分计数器128仍会继续由0到15反复计数，如图11d所示。本发明更提供另一时钟控制器为例说明。图12b为根据本发明的时钟控制器的另一实施例的方块示意图，其中该时钟控制器112h’用以产生该水平时钟信号与该水平激活信号。请参考图11c，在时钟控制器112h’中，当该部分计数器128计由输出产生模块124输出的信号而完成第一个计数后，关闭该部分计数器128是可行的。举例来说，在图11d中，时钟控制器112h’可用以产生水平激活信号与水平时钟信号。
请参考图11d与图11e，如果该水平激活信号的宽度为一个时钟周期(DCLK)的长度，且水平激活信号的前缘与该水平同步信号的后缘或前缘同时发生，水平激活信号的产生便可不使用部分点计数器。同理，完全依据水平同步信号来产生水平激活信号，而不需一点计数器的方式是可行的，如图11f所示。图12d为根据本发明的时钟控制器113h的一实施例的方块示意图，其中该时钟控制器113h直接根据该时钟信号与该水平同步信号产生该等时钟信号与该水平激活信号。
如图12a到12c所示，本发明使用4位计数器128取代原先的9位计数器，该4位计数器具有输出端132，通过连接线a、b、c和d连接该输出产生器124，用以提供可计数0到15的计数器，以产生该水平激活信号。
同理，可得知垂直同步信号与垂直激活信号两者之间的时钟差距是非常小。如图6中Vsync信号与VST信号所示，当该垂直时钟信号计数至330时，垂直同步信号改变状态；当该垂直时钟信号计数至339时，垂直激活信号改变状态。因此垂直同步信号与垂直激活信号产生时，两者之间只有差距9个垂直时钟信号周期。因此使用较少位的部分计数器，如4位计数器，与输出产生模块结合，并根据该垂直同步信号与水平同步信号以产生该垂直激活信号的方式是可行的。图13a为根据本发明的一实施例的时钟示意图，用以表示该垂直同步信号、该垂直激活信号与该线计数器计数值的关系。如图13a所示，当该垂直同步信号转换状态时，使用4位的计数器计数，当该计数器计数到9时，使用输出产生模块以产生垂直激活信号的方式是可行的。如同水平同步信号与水平激活信号一样，垂直激活信号与垂直同步信号的关系是可以不同的。举例来说，请参考图13b，该垂直激活信号的前与可以与该垂直同步信号的后缘同时发生。更进一步来说，请参考图13c，该垂直激活信号可完全由该垂直同步信号决定。
此外必须注意到的是，在图13a-13c中，垂直同步信号的宽度是可以调整的，但其宽度必须是该水平同步周期的整数倍(如图6中的Hsync信号)。同理，垂直激活信号的宽度亦是可以调整，但其宽度亦必须是该水平同步周期(Hsync)的整数倍。举例来说，请参考图13a与图13b，水平激活信号的宽度为1个水平同步信号周期。因此便可在不使用一线计数器的情形下产生垂直激活信号。此外，当QVGA显示器的垂直同步信号的周期大于28个Hsync时钟周期时，可使用具有L个位的部分点计数器来产生该水平激活信号，其中0≤L＜9。
根据本发明来说，垂直激活信号的产生是根据水平同步信号Hsync与垂直同步信号Vsync，而水平激活信号的产生是根据水平同步信号Hsync与时钟信号DCLK，广义的叙述如下：
在垂直起动信号与水平信号中只有一个会被视为时钟信号，具有第一边界与第二边界。该时钟信号是根据具有第一信号周期的第一周期信号与具有第二信号周期的第二周期信号所产生，其中该第二信号周期为介于该第一信号周期的2(n-1)与2n倍之间，该第二信号周期系根据该第二周期信号再一第一状态与一第二状态间的转变所定义。因此该时钟信号可以根据该第一信号周期的计数值，或是该时钟信号的第一边界与该第二周期信号的状态改变点之间的距离L而产生，其中该计数值是由具有k位的计数器产生，0≤k＜n。而该距离L为该第一信号周期的整数倍，0≤L＜2(k-1)。举例来说，请参考图11a，当k为4时，时钟信号可以在距离L为6(计数值计数到第6个第一信号周期)时产生。此外，亦可以在没有计数器(k＝0)或L＝0的情形下产生该时钟信号，如图11f所示。为更清楚说明本发明，本发明以时钟控制器为例说明。图14a为根据本发明的时钟控制器的一实施例的方块示意图，其中该时钟控制器用以产生该垂直同步信号、该垂直激活信号以及该线计数器的计数值。请参考图14a，该时钟控制器112v包括4位计数器128，其多个输出端连接至该输出产生模块124。该4位计数器具有输出端134，通过连接线a、b、c和d连接该输出产生模块124，用以提供可计数0到15的计数器，以产生该垂直激活信号(VST)。在图14b中可以发现，由该水平同步信号Hsync与该垂直同步信号Vsync产生该垂直激活信号与该等时钟信号是可行的。
因此，由上述说明可以得知用在水平方向的计数器与用在垂直方向的计数器的大小是相等的，如此一来，与已知计数相比较之下，已知计数需要能完全计数水平维度的计数值(水平方向的分辨率再加上水平遮没)与垂直维度的计数值(垂直方向的分辨率再加上垂直遮没)，明显地减少了计数器的位数。利用本发明除了可以减少在面板上计数器所占用电路面积外，也可以减少计数器运作时，计数器电路与相关的控制电路所消耗的功率。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (13)

1.一种时钟信号的产生方法，该时钟信号基于第一周期信号与第二周期信号产生，该第一周期信号在时间间隔内具有第一信号周期，其中该第二周期信号在该时间间隔内具有第二信号周期，该第二信号周期介于该第一信号周期的N’＝2(n-1)倍与N＝2n倍之间，其中n为正整数，包括：
判断该第二周期信号是否从第一状态转变为第二状态；
当该第二周期信号从该第一状态转变为该第二状态时，根据该第二周期信号产生时钟信号，该时钟信号具有第一边界与第二边界，其中在该第一状态与该第二周期信号的状态转变处之间的距离为该第一信号周期的L倍，其中L为整数，0≤L＜N’，且该时钟信号基于该第一时钟周期的倍数产生，该倍数是根据计数器产生，该计数器具有k位，其中0≤k＜n以及0≤L＜2(k-1)。
2.根据权利要求1所述的时钟信号的产生方法，其中该第一周期信号为时钟信号，该第二周期信号为水平同步信号以及该时钟信号为水平激活信号。
3.根据权利要求1所述的时钟信号的产生方法，其中该第一周期信号为水平同步信号，该第二周期信号为垂直同步信号以及该时钟信号为垂直激活信号。
4.根据权利要求1所述的时钟信号的产生方法，其中该第一状态为该第二周期信号的第一电压电平，该第二状态为该第二周期信号的第二电压电平，其中该第二电压电平低于该第一电压电平。
5.根据权利要求1所述的时钟信号的产生方法，该第二周期信号在该第二信号周期内在第一位置由第一状态转变为第二状态，且该第二周期信号亦在该第二信号周期内在第二位置由第二状态转变为第一状态，其中该时钟信号的第一边界位于该第一位置之前且该时钟信号的第二边界位于该第二位置之后。
6.根据权利要求1所述的时钟信号的产生方法，该第二周期信号在该第二信号周期内在第一位置由第一状态转变为第二状态，且该第二周期信号亦在该第二信号周期内在第二位置由第二状态转变为第一状态，其中该时钟信号的第一边界与第二边界都位于该第二位置之前。
7.根据权利要求1所述的时钟信号的产生方法，该第二周期信号在该第二信号周期内在第一位置由第一状态转变为第二状态，且该第二周期信号亦在该第二信号周期内在第二位置由第二状态转变为第一状态，其中该时钟信号的第一边界与第二边界都位于该第二位置之后。
8.根据权利要求1所述的时钟信号的产生方法，该第二周期信号在该第二信号周期内在第一位置由第一状态转变为第二状态，且该第二周期信号亦在该第二信号周期内在第二位置由第二状态转变为第一状态，其中该时钟信号的第一边界位于该第一位置且该时钟信号的第二边界位于该第二位置。
9.一种时钟控制器，适用于具有配置在多条水平线的多个像素的显示面板，该显示面板具有时钟信号以及水平同步信号，用以控制在水平线上的该等像素的激活与关闭，其中该时钟信号在时间间隔内具有时钟周期，且该水平同步信号在该时间间隔内具有一信号周期，介于该时钟周期的N’＝2(n-1)倍与N＝2n倍之间，其中n为正整数，该水平同步信号在每一信号周期内具有第一状态与第二状态，该显示面板还具有水平激活信号，用以提供在该水平线上的该等像素的激活与关闭的激活时钟，该水平激活信号具有第一边界与第二边界，该第一边界产生于距该水平同步信号从该第一状态转变为该第二状态的距离为L的位置，其中0≤L＜2(n-1)，该时钟控制器包括：
多个第一判断装置响应该水平同步信号从该第一状态转换为该第二状态时而运作；
多个第一计数装置，连接该等第一判断装置运作，用以提供该等时钟周期的计数值，以便根据该计数值产生该水平激活信号的第一边界，其中该等第一计数装置包括k个位，k为整数且0≤k＜n以及0≤L＜2(k-1)。
10.根据权利要求9所述的时钟控制器，其中该显示面板还包括：
垂直同步信号具有垂直同步信号周期，位于该水平同步信号的信号周期的M’＝2(m-1)倍与M＝2m倍之间，其中m为正整数，该垂直同步信号在每一信号周期内具有该第一状态与该第二状态，以及
垂直激活信号以提供在至少一条该垂直线上的该等像素的激活与关闭的激活时钟，该垂直激活信号具有第一边界与第二边界，该第一边界产生于距该水平同步信号从该第一状态转变为该第二状态的距离为L’的位置，其中0≤L’＜2(m-1)，该时钟控制器包括：
多个第二判断装置响应该垂直同步信号从该第一状态转换为该第二状态时而运作；
多个第二计数装置，连接该等第一判断装置运作，用以提供该等时钟周期的计数值，以便根据该计数值产生该水平激活信号的第一边界，其中该等第二计数装置包括k个位，j为整数且0≤j＜m以及0≤L’＜2(j-1)。
11.根据权利要求9所述的时钟控制器，其中该等第一计数装置包括k个二进制计数器，每一该二进制计数器具有输出端，连接每一该第一计数装置用以提供该等时钟信号的计数值，其中该水平同步信号与该时钟信号通过逻辑比较器连接至该等第一计数装置，使得该等第一计数装置在该水平同步信号为第二状态时，在该水平同步信号的信号周期内，对该等时钟信号计数。
12.根据权利要求9所述的时钟控制器，其中该水平同步信号与该时钟信号连接该等第一计数装置，该等第一计数装置包括k个二进制计数器，每一该二进制计数器具有输出端，连接每一该第一计数装置用以提供在该水平同步信号的信号周期内该等时钟信号的计数值，其中该水平同步信号还连接该等第一计数装置，使该等第一计数装置在该水平同步信号从该第一状态转换为该第二状态时，产生该第一边界。
13.根据权利要求9所述的时钟控制器，其中该水平同步信号与该时钟信号连接该等第一计数装置，该等第一计数装置包括k个二进制计数器，每一该二进制计数器具有输出端，连接每一该第一计数装置用以提供在该水平同步信号的信号周期内该等时钟信号的计数值，使该等第一计数装置在该水平同步信号从该第一状态转换为该第二状态时，产生该第一边界，其中该第一判断装置产生禁能信号至该等第一计数装置以在该水平同步信号的信号周期内产生该第一边界后，关闭该等第一计数装置。
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