JP4693653B2 - タイミング信号の出力制御方法及びタイミングコントローラ - Google Patents

Description

本発明は、タイミング信号を出力するタイミングコントローラの信号制御方法及びその信号制御方法を用いたタイミングコントローラに関する。特に、低温ポリシリコン（ＬＴＰＳ）のディスプレイパネルの駆動回路のタイミング信号に関するものである。

通常、ディスプレイパネルは、良好な表示方式とするためには、複数の異なる駆動回路を組み合わせて用いることが必要とされる。即ち、駆動回路として、ソース駆動回路、ゲート駆動回路と、その他の関連する駆動回路が含まれるのである。これらの駆動回路に配置される集積回路は、タイミングコントローラ、ＤＣ−ＤＣコンバータ、増幅器、信号処理器、ＣＰＵと、メモリなどで構成される。この中でも、タイミングコントローラは、上述の駆動回路の制御信号、例えば、水平駆動信号（ＨＳＴ）、水平クロック信号（ＨＣＫ）、垂直駆動信号（ＶＳＴ）、垂直クロック信号（ＶＣＫ）等を供給するために用いられる。図１７は、上述のディスプレイパネル１０における、タイミングコントローラ１２、ゲートドライバ１４、データドライバ１６と、前記ディスプレイパネルの表示域１８の配置をブロック図として示したものである。

そして、特許文献１及び特許文献２に開示のディスプレイパネルを構成するタイミングコントローラ１２は、通常、二種類のカウンタを含むものである。即ち、図１８に示す概略図のように、一つは水平方向用のドットカウンタ２２ａ（Ｈ ｃｏｕｎｔｅｒ）であり、もう一つは垂直方向用のラインカウンタ２２ｂ（Ｖ ｃｏｕｎｔｅｒ）である。通常、これらのカウンタに求められるビット数は、ディスプレイパネルの解析度によって決められる。例えば、ＱＶＧＡディスプレイで水平方向の２４０画素と垂直方向の３２０画素の画像を表示しようとすると、水平方向には２４０より大きい数をカウントできるドットカウンタが必要である。即ち、ドットカウンタは、少なくとも８ビット（２^８＝２５６＞２４０）必要となる。そして、現実には、水平帰線消去（即ち、水平帰線消去期間）を考慮する必要があるため、水平方向の画素幅は、１０％程度過剰となる幅が必要となる。よって、水平方向で２４０画素の画像表示を行うためには、画素幅を２４程度増やした設計が求められ、水平方向では２６４を超える数のカウントの可能なドットカウンタを用いることになる。従って、水平方向で２４０画素の画像表示を行うには、結果として図１９に示すカウンタの模式図のように、少なくとも９ビット（２^９＝５１２＞２６４）の演算能力が必要となる。

そして、図１７に示すディスプレイパネル１０の表示域１８の水平次元（ｈｏｒｉｚｏｎｔａｌ ｄｉｍｅｎｓｉｏｎ）では一定数の画素を有し、垂直次元（ｖｅｒｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）では一定数のスキャンラインを備えるものである。このスキャンラインの一つ一つのライン上に、複数の画素が構成されている。例えば、あるＱＶＧＡディスプレイの水平次元では、２４０の画素を有し、垂直次元では、３２０のスキャンラインを備えるとすると、このＱＶＧＡディスプレイは７６８００の画素を有することになる。以下の説明でも、２４０×３２０の７６８００の画素を有するＱＶＧＡディスプレイを例にとって説明する。

従来の技術としての制御信号は、タイミングコントローラ１２から発信され、ゲートドライバ１４と制御信号に接続しているデータドライバ１６を制御し、表示域内の各水平ラインの前記の画素のオン（ａｃｔｉｖａｔｉｏｎ）とオフ（ｄｅａｃｔｉｖａｔｉｏｎ）状態を制御する。よって、ＱＶＧＡディスプレイの水平方向では、ディスプレイの２４０画素を数えられる画素（または、ドット）カウンタが必要であり、上記ディスプレイの水平画素解析の１０％の水平帰線消去が必要な余分な画素が必要とされてきた。よって、前記ドットカウンタは少なくとも２６４の画素を計算できることが必要である。即ち、従来は、図１９に概略図として示した０〜５１２（２^９＝５１２）までカウントできる９ビットのバイナリカウンタを使用する。ここで、図１９に示すバイナリカウンタを用い、１０％の水平帰線消去を行わせるＱＶＧＡディスプレイで画像表示を行わせる場合には、出力端子Ｃ０〜Ｃ８に基づき０〜２６３までカウントすることができる。なお、図１９に示すバイナリカウンタは、９つのフリップフロップ２１を備えるものとして示している

図２０には、ＱＶＧＡ標準に基づいたディスプレイパネルの水平駆動信号（ＨＳＴ）、入力クロック信号（ＤＣＬＫ）、水平同期信号（Ｈｓｙｎｃ）と、水平クロック信号（ＨＣＫ）のタイミング図を示す。そして、図２０には、以下のような状態を図示している。前記図１９に示す出力端子Ｃ０は、図２０に示す入力クロック信号（ＤＣＬＫ）を出力する。そして、前記入力クロック信号（ＤＣＬＫ）のカウント数が２５５に達した時、図２０の水平駆動信号（ＨＳＴ）をオンにする状態を示している。図２０の水平クロック信号（ＨＣＫ）は、一定の完全な入力クロック信号（ＤＣＬＫ）に基づいて、一次状態に変えられ、高レベル（ロジック状態が１）の出力端子Ｃ０からの出力信号に応じて出力させられるものである。図２０では、前記入力クロック信号（ＤＣＬＫ）が、特定値に達した時、前記水平駆動信号ＨＳＴを出力させる。例えば、ディスプレイの水平解像度が２４０の場合には、前記入力クロック信号（ＤＣＬＫ）が、既に２５５サイクルの位置にあるとき、前記水平駆動信号（ＨＳＴ）が出力するようになる。以上のようなタイミング信号の制御が行われてきた。

上述のように前記９ビットカウンタに接続した出力モジュールを用い、前記９ビットカウンタの出力に基づいて前記水平駆動信号（ＨＳＴ）を出力させる。また、前記ドットカウンタのカウントが２６４に達した時、前記９ビットカウンタはリセットすることになる。従来の水平クロック信号（ＨＣＫ）と水平駆動信号（ＨＳＴ）を出力するタイミングコントローラの構成を図２１に示した。

ＱＶＧＡディスプレイの垂直方向で３２０のスキャンラインを備えるとすれば、図２２に示すように９ビットのカウンタ（２^９＝３２０）が必要である。前記カウンタは、９つのフリップフロップ２１を有する。ディスプレイの垂直帰線消去を考慮し、且つ、垂直帰線消去に必要な画素が画素解析の１０％の場合、垂直方向で必要となる画素は３５２である。従って、前記９ビットカウンタは、出力端子Ｎ０〜Ｎ８によって０〜３５２までカウントできるため、当該画素に対応した各垂直方向の画像表示が可能となる。

図２３は、ＱＶＧＡ標準に基づいたディスプレイパネルの垂直駆動信号（ＶＳＴ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、垂直クロック信号（ＶＣＫ）のタイミング図である。図２２の出力端子Ｎ０の出力が高レベル（ロジック状態が１）のとき、図２３に示すように、垂直クロック信号（ＶＣＫ）を出力する。図２３では、前記水平同期信号（Ｈｓｙｎｃ）は、３５１まで計算することができ、そのカウンタ値が３３９に達した時、垂直駆動信号（ＶＳＴ）を出力する。垂直クロック信号（ＶＣＫ）は、一つの完全な水平同期信号（Ｈｓｙｎｃ）に基づいて一次状態に変わる。そして、図２３からわかるように、前記３３９番目のスキャンラインが前記垂直帰線消去域に位置する時（垂直帰線消去域は、３０４番目のスキャンラインから３４０番目のスキャンラインである）、前記垂直駆動信号（ＶＳＴ）は、垂直帰線消去期間内に出力し、垂直同期信号（Ｖｓｙｎｃ）は、３３０番目の水平同期信号が出力した時に状態を変える。水平方向のドットカウンタと同時に、垂直方向のラインカウンタも前記ＶＳＴ信号を出力するための出力器を必要とし、且つ、前記ラインカウンタが３５２までカウントした時、前記ラインカウンタをリセットする。従来の垂直クロック信号（ＶＣＫ）と垂直駆動信号（ＶＳＴ）を出力するタイミングコントローラの構成を図２４に示した。

図２６に示すように、ＱＶＧＡディスプレイでは、水平駆動信号（ＨＳＴ）は、カウンタが０〜２６３の間の２５５番目のカウント時に出力する。よって、従来の技術では、図２１に示すような９ビットのカウンタを必要とする。同じように、図２５に示すように、垂直駆動信号（ＶＳＴ）は、カウンタが０〜３５１の間の３３９番目のカウント時に出力する。よって、従来の技術では、図２４に示すような９ビットのカウンタが必要となる。

以上に述べてきた従来の技術からわかるように、ディスプレイ内のタイミングコントローラは、水平画素と垂直スキャンラインとの全てをカウントできるカウンタを備えなければ、水平駆動信号（ＨＳＴ）と垂直駆動信号（ＶＳＴ）とを出力させ同期し得ない。従って、以上述べてきたように、水平駆動信号（ＨＳＴ）は２５５番目のカウント時に出力し、垂直駆動信号（ＶＳＴ）は３３９番目のカウント時に出力させる。よって、タイミングコントローラが備えるカウンタは、少なくとも３３９の計算ができなければならない。

特願２００４−６９６０７号公報 特開２００５−１７６５８９号公報

以上のことから、本発明は、タイミングコントローラの信号制御に必要なカウント値を得るためのカウンタに、従来の垂直ラインカウンタ値と水平ドットカウンタ値より小さいカウンタ値を採用し、カウンタのビット数を減少させることのできる信号制御方法で駆動するタイミングコントローラの提供を目的とする。

以上述べてきた問題点から、仮にカウンタのビット数を減少させることが出来れば、集積回路であるカウンタの占める面積も減少でき、消費電力も同時に削減することができる。以下に述べる本件発明のように、水平カウンタと垂直カウンタとのカウンタ値を、前記水平駆動信号と垂直駆動信号の出力制御に用いるようにすることで、結果として、水平カウンタと垂直カウンタのビット数の削減が可能となるのである。

本件発明に係るタイミング信号の出力制御方法は、ディスプレイパネルの画像表示を行うための画素を駆動させるためのタイミング信号の出力制御方法であって、それぞれ一定の周期で繰り返される第１信号期間と第２信号期間とを用いてタイミング信号の出力を制御するものであり、一タイムユニットとなる前記第１信号期間の周期の第１周期信号が入力され、前記タイムユニットのＮ’＝２^{（ｎ−１）}倍とＮ＝２^ｎ倍（ｎ：正の整数）の間の期間である前記第２信号期間の周期の第２周期信号が入力され、前記第２周期信号の電圧レベルが第１状態から第２状態に変化したことを判断するステップと、前記第２周期信号の電圧レベルが第１状態から第２状態に変わったと判断したとき、前記第２周期信号に基づいて、第１エッジと第２エッジとを有するタイミング信号を出力するステップとを含み、前記タイミング信号は、前記第１周期信号を計数するｋビット（０≦ｋ＜ｎ）のカウンタによるカウント数に基づいて定められる位置で出力されるものであって、前記第２周期信号の電圧レベルが、第１状態から第２状態に変わったときから前記タイミング信号の第１エッジまでの期間が、前記第１信号期間のＬ倍（Ｌ：０≦Ｌ≦２ ^ｋ −１の条件を満たす整数）であり、前記タイミング信号の第１エッジが、前記第２周期信号の電圧レベルが前記第１状態から前記第２状態に変化する第一位置から、前記第２状態から前記第１状態に変化する第二位置の期間内にあるように制御することを特徴としたものである。

本件発明に係るタイミング信号の出力制御方法において、前記第１周期信号は入力クロック信号、前記第２周期信号は水平同期信号、前記タイミング信号は水平駆動信号である事が好ましい。

本件発明に係るタイミング信号の出力制御方法において、前記第１周期信号は水平同期信号、前記第２周期信号は垂直同期信号であり、前記タイミング信号は垂直駆動信号である事が好ましい。

本件発明に係るタイミング信号の出力制御方法において、前記第１状態は前記第２周期信号の第１電圧レベル、前記第２状態は前記第２周期信号の第２電圧レベルであり、前記第２電圧レベルは前記第１電圧レベルより低いものであることが好ましい。

本件発明に係るタイミング信号の出力制御方法において、前記第２周期信号は、前記第２信号期間内の第一位置でその電圧レベルが第１状態から第２状態に変化し、前記第２信号期間内の第二位置で第２状態から第１状態に変化するものであり、前記タイミング信号の第１エッジと第２エッジとの双方が、前記第二位置の前にあるものとする事が好ましい。

本件発明に係るタイミング信号の出力制御方法において、前記第２周期信号は、前記第２信号期間内の第一位置でその電圧レベルが第１状態から第２状態に変化し、前記第２信号期間内の第二位置で第２状態から第１状態に変化するものであり、前記タイミング信号の第一エッジは前記第一位置にあり、前記タイミング信号の第二エッジは前記第二位置にあるものとする事が好ましい。

本件発明に係るタイミングコントローラは、一タイムユニットのクロック周期を有する入力クロック信号と、電圧レベルの第１状態から第２状態への変化によって周期を画定する周期信号であって前記入力クロック信号の前記一タイムユニットのクロック周期のＮ’＝２ ^{（ｎ−１）} 倍より大でＮ＝２ ^ｎ 倍（ｎ：正の整数）より小なる期間内に周期を有する水平同期信号と、に基づいて、複数の水平ラインに配置された複数の画素を有するディスプレイパネルを駆動する水平駆動信号の出力タイミングを制御するタイミングコントローラであって、前記水平同期信号の電圧レベルにおける前記第１状態から第２状態への変化を判断する第１判断手段と、ｋビット（０≦ｋ＜ｎ）の演算能力を有し、前記クロック周期のカウンタ値を演算することによって前記水平駆動信号の第１エッジを出力する第１カウント手段であって、前記第１判断手段によって前記水平同期信号の電圧レベルが前記第１状態から前記第２状態に変化したと判断された時から、Ｌ（Ｌ：０≦Ｌ≦２ ^ｋ −１）のカウントタイミングで前記第１エッジを出力する前記第１カウント手段と、を備え、前記水平同期信号は、前記水平同期信号の周期内の第一位置で前記第１状態から前記第２状態に変化し、前記水平同期信号の周期内の第二位置で前記第２状態から前記第１状態に変化するものであり、前記第１カウント手段は、前記水平駆動信号の前記第１エッジが、前記第一位置から前記第二位置までの期間にあるように出力することを特徴としたものである。

本件発明に係るタイミングコントローラは、前記水平同期信号と、電圧レベルの前記第１状態から前記第２状態への変化によって周期を画定する周期信号であって当該水平同期信号の信号周期のＭ’=２^{（ｍ−１）}倍より大でＭ=２^ｍ倍（ｍは整数）より小なる期間内に周期を有する垂直同期信号と、に基づいて垂直駆動信号の出力タイミングを制御するタイミングコントローラであって、前記垂直同期信号の電圧レベルにおける前記第１状態から前記第２状態への変化を判断する第２判断手段と、ｊビット（０≦ｊ＜ｍ）の演算能力を有し、前記水平同期信号のカウンタ値を演算することによって前記垂直駆動信号の第１エッジを出力する第２カウント手段であって、前記垂直同期信号の電圧レベルが第１状態から第２状態に変化した時からＬ’（０ ≦Ｌ’≦２ ^ｊ −１）のカウントタイミングで前記垂直駆動信号の第１エッジを出力する前記第２カウント手段と、を含むことを特徴としたものも好ましい。

本件発明に係るタイミングコントローラは、前記第１カウント手段は、ｋビットのバイナリカウンタを含み、当該バイナリカウンタは前記クロック周期のカウンタ値を出力する出力端子を有するものであり、前記第１カウント手段には、前記水平同期信号と前記入力クロック信号とが論理回路を経て入力され、前記水平同期信号の電圧レベルが第２状態のときに、水平同期信号の周期内で前記入力クロック信号をカウント演算するものであることが好ましい。

本件発明に係るタイミングコントローラは、前記第１カウント手段は、ｋビットのバイナリカウンタを含み、当該バイナリカウンタは前記水平同期信号の信号周期内で前記クロック周期のカウンタ値を出力する出力端子を有するものであり、
当該第１カウント手段には、前記水平同期信号と前記クロック信号とが入力され、前記水平同期信号の電圧レベルが前記第１状態から第２状態に変化するときに、前記水平駆動信号の第１エッジを出力させるものであることが好ましい。

本件発明に係るタイミングコントローラは、前記第１カウント手段は、前記クロック周期を計数するｋビットのバイナリカウンタと、当該バイナリカウンタからのカウンタ値に基づいて前記水平駆動信号を出力する出力モジュールとを含み、当該出力モジュールは、前記第１判断手段によって、前記水平同期信号の電圧レベルが前記第１状態から第２状態に変化したと判断されたときに、前記水平駆動信号の前記第一エッジを出力し、前記第一エッジを出力した後、前記バイナリカウンタをオフの状態に制御するものであることが好ましい。

本発明に係るタイミング信号の制御方法では、水平方向の信号制御に用いるカウンタと垂直方向の信号制御に用いるカウンタに、同じカウント演算能力を持つカウンタの使用が可能である。従って、従来のカウンタは、水平次元のカウンタ値（水平方向の解析度に水平帰線消去を加えたカウント値）と、垂直次元のカウンタ値（垂直方向の解析度に垂直帰線消去を加えたカウント値）とを完全に計算できる異なるカウンタ装置を必要とするのに比べ、明らかにカウンタのビット数の減少が可能となる。そして、本件発明に係るタイミング信号の制御方法を適用したタイミングコントローラを用いれば、パネルでカウンタが占める回路面積を減少することができ、更に、カウンタが動作する際のカウンタ回路と関連する制御回路の消費電力の削減も可能となる。

本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照しながら、詳細に説明する。

当業者には周知のことであるが、水平同期信号（Ｈｓｙｎｃ）と水平駆動信号（ＨＳＴ）とのタイミング間隔は非常に小さい。図２０に示すように、水平同期信号（Ｈｓｙｎｃ）と水平クロック信号（ＨＣＫ）のクロック信号が２４９まで計算した時、水平同期信号（Ｈｓｙｎｃ）は状態を変え、前記水平クロック信号（ＨＣＫ）が２５５まで計算した時、水平駆動信号（ＨＳＴ）は状態を変える。よって、水平同期信号（Ｈｓｙｎｃ）と水平クロック信号（ＨＣＫ）が同時に出力した時、両者の間は、６つの水平クロック信号の周期分のみ同期して動作する。

これに対し、本件発明においては、例えば、４ビットの部分カウンタ（例えば、フリップフロップ）の少ないバイナリカウンタを用いるのである。係る場合には、水平駆動信号（ＨＳＴ）に伴うカウント値６からカウント値８の時、前記水平同期信号と水平クロック信号に基づいて、出力モジュールから水平駆動信号を出力することができるのである。

図１は、本発明の一実施形態としての前記水平同期信号（Ｈｓｙｎｃ）、前記水平駆動信号（ＨＳＴ）と、前記ドットカウンタのカウンタ値の関係を表すタイミング図である。この図１から分かるように、前記水平同期信号（Ｈｓｙｎｃ）と前記水平駆動信号（ＨＳＴ）のカウンタとして、４ビットの部分カウンタを用いるのである。即ち、前記水平同期信号（Ｈｓｙｎｃ）が状態を変えた時にカウントを始め、前記部分カウンタが６まで計算した時、水平駆動信号（ＨＳＴ）を出力し、前記部分カウンタが８まで計算した時、前記水平駆動信号（ＨＳＴ）をリセットする等の制御が可能となる。なお、念のために記載しておくが、ここに記載した水平駆動信号（ＨＳＴ）と水平同期信号（Ｈｓｙｎｃ）との関係は任意に異なるものとすることも可能である。例えば、図２に示すように、前記部分カウンタが２まで計算した時、水平駆動信号（ＨＳＴ）を出力し、前記部分カウンタが４まで計算した時、前記水平駆動信号（ＨＳＴ）をリセットする。図１と図２を例に言えば、水平駆動信号（ＨＳＴ）は、水平同期信号（Ｈｓｙｎｃ）がＬ状態の時に出力するように制御している。しかし、水平駆動信号（ＨＳＴ）は、水平同期信号（Ｈｓｙｎｃ）がＬ状態の時に出力しないとすることもできる。また、他の形態として、例えば、図３に示すように、前記部分カウンタが１１まで計算した時、前記水平駆動信号（ＨＳＴ）が出力され、前記部分カウンタが１３まで計算した時、前記水平駆動信号（ＨＳＴ）をリセットするように制御している。

同じように、水平駆動信号（ＨＳＴ）は、前記水平同期信号（Ｈｓｙｎｃ）の前縁（ｌｅａｄｉｎｇ ｅｄｇｅ）、または後縁（ｔｒａｉｌｉｎｇ ｅｄｇｅ）の時に出力させることも出来る。係る場合の本発明の実施形態として、図４に前記水平同期信号（Ｈｓｙｎｃ）の後縁において、前記水平駆動信号（ＨＳＴ）を出力させる場合の、前記ドットカウンタのカウンタ値との関係をタイミング図として示している。図４の場合には、水平駆動信号（ＨＳＴ）の前縁と前記水平同期信号（Ｈｓｙｎｃ）の後縁とが同期するように機能している。また、図５は、係る場合の本発明の実施形態としてのタイミング図であり、前記水平同期信号（Ｈｓｙｎｃ）の前縁、前記水平駆動信号（ＨＳＴ）と、前記ドットカウンタのカウンタ値の関係を表している。図５の例では、水平駆動信号（ＨＳＴ）の前縁と前記水平同期信号（Ｈｓｙｎｃ）の前縁とが同期するように機能している。

以上に述べてきた図１〜図３及び図５に示す実施形態では、前記部分ドットカウンタ（ｐａｒｔｉａｌ ｄｏｔ ｃｏｕｎｔｅｒ）は、前記水平駆動信号（ＨＳＴ）が出力した後に、カウントを停止することになる。これに対し、図４にに示す実施形態の場合には、水平駆動信号（ＨＳＴ）の前縁と前記水平同期信号（Ｈｓｙｎｃ）の後縁との動作が同期する必要があるため、前記部分ドットカウンタは、カウント演算を続行する必要がある。

図１〜図４の実施形態の場合、水平同期信号（Ｈｓｙｎｃ）の幅（または持続時間）は、任意に調整することができるが、その幅は、前記クロック周期の倍数（図２０のＤＣＬＫ信号とＨｓｙｎｃ信号）でなければならない点に留意すべきである。同じように、水平駆動信号（ＨＳＴ）の幅（または持続時間）も調整することができるが、その幅は、前記クロック周期の倍数（図２０のＤＣＬＫ信号とＨＳＴ信号）でなければならない点に留意すべきである。即ち、図５の場合を例に取れば、前記水平駆動信号（ＨＳＴ）の幅は、水平クロック信号（ＨＣＫ）のクロック周期の二周期分の長さであり、１ビットの部分ドットカウンタを用いても前記水平駆動信号（ＨＳＴ）を出力させることの出来るものとなる。

これに対し、仮に前記水平駆動信号（ＨＳＴ）の幅がクロック周期の一周期分の長さに相当する場合には、特に部分ドットカウンタを用いて前記水平駆動信号の出力制御を行う必要がなくなる。よって、前記水平駆動信号（ＨＳＴ）の幅がクロック周期の一周期分の長さの場合には、図４と図５とに示すような信号制御を行う。図４の場合には、水平駆動信号（ＨＳＴ）の前縁と前記水平同期信号（Ｈｓｙｎｃ）の後縁とを同期させる。図５の場合には、水平駆動信号（ＨＳＴ）の前縁と前記水平同期信号（Ｈｓｙｎｃ）の前縁とを同期させる。このようにすることで、部分ドットカウンタを用いない状態で制御することができる。また、図６に示すように、水平同期信号（Ｈｓｙｎｃ）のみによって水平駆動信号（ＨＳＴ）の出力を制御し、ドットカウンタ方式を必要としない状態を形成できる。

以上に述べてきた信号制御方法の内容を総括的に言えば、ＱＶＧＡディスプレイの水平同期信号（Ｈｓｙｎｃ）の周期が、２^８より大きい入力クロック信号（ＤＣＬＫ）のクロック周期に相当するとき、Ｌビットの部分ドットカウンタを用いて、０≦Ｌ＜９の前記水平駆動信号（ＨＳＴ）の出力制御が可能と言い表せる。

本発明を、より明確に説明するために、本発明の信号制御に用いるタイミングコントローラを例に挙げて説明する。図７に、本発明に係る信号制御を行うための前記水平クロック信号（ＨＣＫ）と前記水平駆動信号（ＨＳＴ）とを出力するタイミングコントローラの構成を示すブロック図を示している。この図７では、タイミングコントローラ１１２ｈは、ロジックゲート（ＡＮＤ）１２６と４ビットカウンタ１２８とを含んでいる。そして、前記タイミングコントローラ１１２ｈの出力端子（ＨＳＴ端子及びＨＣＫ端子）は、出力モジュール１２４と電気的に接続している。そして、前記ロジックゲート１２６は、前記入力クロック信号（ＤＣＬＫ）とネゲート（ｎｅｇａｔｅｄ）水平同期信号（Ｈｓｙｎｃ）を受け、且つ、前記ロジックゲート１２６の出力端子１３０は、前記水平同期信号（Ｈｓｙｎｃ）が状態２（状態１のＨからＬに変わった状態を意味しており、図２０の水平同期信号（Ｈｓｙｎｃ）の状態を参照。）のとき、前記水平クロック信号（ＨＣＫ）を出力する。例えば、前記タイミングコントローラ１１２ｈは、図１と図２とに示すように、前記水平制御信号を出力するように用いることができる。即ち、ロジックゲート（ＡＮＤ）１２６の演算の結果を部分カウンタ１２８が受け、前記水平同期信号（Ｈｓｙｎｃ）がＬ状態のときに水平駆動信号（ＨＳＴ）を出力させ、前記水平同期信号（Ｈｓｙｎｃ）がＬ状態の間に、水平駆動信号（ＨＳＴ）を止める。そのため、前記部分カウンタ１２８をリセットしたり、停止したりする必要がなくなる。

前記水平同期信号（Ｈｓｙｎｃ）がＬ状態のときには、図４に示すように、前記部分カウンタ１２８は、０〜１５まで繰り返しカウント計算を続けることになる。これに関連し、本件発明に係るタイミングコントローラの実施形態を説明する。図８に、本発明に係る信号制御を行うための前記水平クロック信号（ＨＣＫ）と前記水平駆動信号（ＨＳＴ）とを出力するタイミングコントローラ１１２ｈ’の構成を示すブロック図を示している。ここでは、図３を参照しつつ説明する。タイミングコントローラ１１２ｈ’は、前記部分カウンタ１２８に入力クロック信号（ＤＣＬＫ）と水平同期信号（Ｈｓｙｎｃ）とが直接入力され、部分カウンタ１２８からカウント演算に応じて各種信号１３２が出力モジュール１２４に送られ、この出力モジュール１２４から水平クロック信号（ＨＣＫ）と水平駆動信号（ＨＳＴ）とが出力される。このとき、出力モジュール１２４から、前記部分カウンタ１２８を無効にする出力信号を、経路３０で水平同期信号（Ｈｓｙｎｃ）の入力ラインに送信して制御することで、図３の場合の水平クロック信号（ＨＣＫ）を出力させた以降の最初のカウント演算サイクルを停止するように制御できる。これに対し、例えば、図９に示すようなタイミングコントローラ１１２ｈ’’は、前記部分ドットカウンタ１２８と同様の動作を、経路３０で出力モジュール１２４から部分ドットカウンタ１２８に信号送信して制御するようにして用いることもできる。また、図４に示すタイミング図に示すような場合には、部分ドットカウンタのカウント演算を継続して行う場合があり、このような場合でも上記タイミングコントローラを使用することができる。

また、図４と図５とに示したように、仮に前記水平駆動信号（ＨＳＴ）の幅が、入力クロック信号（ＤＣＬＫ）の一周期分の長さで、且つ、水平駆動信号（ＨＳＴ）の前縁と、前記水平同期信号（Ｈｓｙｎｃ）の後縁又は前縁とを同期して動作させる場合、水平同期信号（Ｈｓｙｎｃ）の出力のタイミング制御を、部分ドットカウンタを用いないで行うことが可能である。また、図６に示すように、水平駆動信号（ＨＳＴ）の幅と前記水平同期信号（Ｈｓｙｎｃ）の幅とを完全に同期して動作させる場合には、水平同期信号（Ｈｓｙｎｃ）のみで水平駆動信号（ＨＳＴ）の出力制御が可能であり、ドットカウンタ方式を用いないようにすることができる。図１０は、本発明に係る信号制御方法を実施するためのタイミングコントローラ１１３ｈを概念的に示した一実施形態としてのブロック図であり、前記タイミングコントローラ１１３ｈは、前記入力クロック信号（ＤＣＬＫ）と前記水平同期信号（Ｈｓｙｎｃ）を出力モジュール１２４に直接入力して、その出力モジュール１２４から水平クロック信号（ＨＣＫ）と前記水平駆動信号（ＨＳＴ）とを直接出力させるものである。

以上のように本発明は、図７〜図９に示すタイミングコントローラの制御方式を用いることで、従来の９ビットカウンタに代えて、４ビットカウンタ１２８を用いることが可能となる。前記４ビットカウンタは、０〜１５のカウント演算が可能で、前記水平駆動信号（ＨＳＴ）を出力するタイミングを決めるカウンタとして機能し、出力端子１３２（接続線ａ、ｂ、ｃ、ｄからなる）によって前記出力モジュール１２４と接続して用いるものである。

以下、垂直方向の信号制御に関して説明する。垂直同期信号（Ｖｓｙｎｃ）と垂直駆動信号（ＶＳＴ）の両者間のタイミング間隔は非常に小さい。図２３の水平同期信号（Ｈｓｙｎｃ）と垂直駆動信号（ＶＳＴ）との関係に示すように、前記垂直クロック信号（ＶＣＫ）が３３０まで計算した時、垂直同期信号（Ｖｓｙｎｃ）は状態を変え、前記垂直クロック信号（ＶＣＫ）が３３９まで計算した時、垂直駆動信号（ＶＳＴ）は状態を変える。この場合、垂直同期信号（Ｖｓｙｎｃ）と垂直クロック信号（ＶＣＫ）とが出力して、垂直駆動信号（ＶＳＴ）が発信されるまでには、両者の間には９つ分の垂直クロック信号（ＶＣＫ）の周期が必要となる。よって、９つ分の垂直クロック信号（ＶＣＫ）のカウントであれば、４ビットカウンタの部分カウンタとして用いて、これを出力モジュールと組み合わせ、前記垂直同期信号（Ｖｓｙｎｃ）と水平同期信号（Ｈｓｙｎｃ）に基づいて、前記垂直駆動信号（ＶＳＴ）の出力制御を行うことが可能となる。

図１１は、本発明の実施形態としての、前記垂直同期信号（Ｖｓｙｎｃ）、前記垂直駆動信号（ＶＳＴ）と、前記部分ラインカウンタのカウンタ値との関係を表すタイミング図である。この図１１に示すように、前記垂直同期信号（Ｖｓｙｎｃ）が状態を変えた時、４ビットのカウンタを用いてカウント演算を始め、前記部分ラインカウンタが９までカウントしたとき、出力モジュールを用いて垂直駆動信号（ＶＳＴ）を出力させるのである。なお、水平同期信号（Ｈｓｙｎｃ）と水平駆動信号（ＨＳＴ）との関係と、垂直駆動信号（ＶＳＴ）と垂直同期信号（Ｖｓｙｎｃ）との関係は、同じ状態を必要とするものでは無く、それぞれを異なるタイミング状態として制御する事が可能である。例えば、図１２に示すように、前記垂直駆動信号（ＶＳＴ）の前縁と前記垂直同期信号（Ｖｓｙｎｃ）の後縁とを同期させて同時に出力させることができる。また、図１３に示すように、垂直駆動信号（ＶＳＴ）と垂直同期信号（Ｖｓｙｎｃ）との動作タイミングを完全に一致させる事も可能で、係る場合前記垂直駆動信号（ＶＳＴ）の動作は、前記垂直同期信号（Ｖｓｙｎｃ）によって確実に定めることが出来る。

図１１〜図１３の各タイミング図において、垂直同期信号（Ｖｓｙｎｃ）の幅は任意に調整可能であるが、その幅は前記水平同期信号（図２３のＨｓｙｎｃ信号）の周期の倍数として設定しなければならない点に留意すべきである。同様に、垂直駆動信号（ＶＳＴ）の幅も任意に調整可能であるが、その幅は前記水平同期信号（図２３のＨｓｙｎｃ信号）の周期の倍数として設定しなければならない点に留意すべきである。例えば、図１１及び図１２のタイミング図において、水平駆動信号（ＨＳＴ）の幅は、水平同期信号（Ｈｓｙｎｃ）の１周期分に相当するとする。このように設定すると、ラインカウンタを用いなくとも、垂直同期信号（Ｖｓｙｎｃ）の幅及び垂直駆動信号（ＶＳＴ）の幅が水平同期信号（Ｈｓｙｎｃ）の周期の倍数であるから、垂直駆動信号（ＶＳＴ）の出力タイミングを定めることが出来るのである。

以上の垂直方向の信号制御を異なる方法で表すと、ＱＶＧＡディスプレイの垂直同期信号（Ｖｓｙｎｃ）の周期が、２^８より大きい水平同期信号（Ｈｓｙｎｃ）のクロック周期に相当する場合、Ｌビットの部分ドットカウンタを用いて０≦Ｌ＜９の前記垂直駆動信号の出力制御が出来ることを意味している。

本発明の信号制御方法は、垂直駆動信号（ＶＳＴ）の出力は水平同期信号（Ｈｓｙｎｃ）と垂直同期信号（Ｖｓｙｎｃ）に基づき制御し、水平駆動信号の出力は水平同期信号（Ｈｓｙｎｃ）と入力クロック信号（ＤＣＬＫ）に基づき制御するという技術思想を基本とする。以下、本件発明を上位概念的捉える場合の技術思想を説明する。

即ち、本発明の信号制御方法においては、垂直駆動信号（ＶＳＴ）と水平駆動信号（ＨＳＴ）とのいずれか一方を第一エッジと第二エッジを有するタイミング信号として取扱う。そして、前記タイミング信号は、第１信号周期をもつ第１信号期間と、第２信号周期をもつ第２信号期間とに基づいて出力され、前記第２信号周期は前記第１信号周期の２^{（ｎ−１）}倍と２^ｎ倍の間に位置し、前記第２信号周期は、第１状態と第２状態との間の第２信号期間に基づいた変化によって定まる。このときのタイミング信号は、前記第１信号周期のカウンタ値に基づいて出力することも、前記タイミング信号の第一エッジと前記第２信号期間の状態変化点との間の距離Ｌに基づいて出力することも可能である。そして、前記カウンタ値とは、０≦ｋ＜ｎのｋビットの演算能力のあるカウンタを用いることによりカウント演算されるものである。また、前記距離Ｌとは、０≦Ｌ＜２^{（ｋ−１）}の前記第１信号周期の整数倍の倍数である。図１を参照して説明すると、ｋが４とすると、タイミング信号は、距離Ｌが６（部分ドットカウンタのカウンタ値が、第六番目の第１信号周期までカウントしたとき）のときに、水平駆動信号（ＨＳＴ）を出力させることを意味する。また、ここでｋ＝０またはＬ＝０の状態を含めたのは、図６に示すタイミング図のように、タイミング信号の出力にカウンタが不要な場合を含めた概念であることを明確にするためである。

更に、本発明をより明確に説明するために、本発明に係るタイミングコントローラを例に説明する。図１４は、垂直駆動信号（ＶＳＴ）と垂直クロック信号（ＶＣＫ）とを出力するための本件発明に係るタイミングコントローラ１１２ｖの構成を示すブロック図である。この図１４に示すタイミングコントローラ１１２ｖは、複数の出力端子１３２で前記出力モジュール１２４に接続する４ビットカウンタ１２８を含んでいる。このタイミングコントローラ１１２ｖは、水平同期信号（Ｈｓｙｎｃ）と垂直同期信号（Ｖｓｙｎｃ）とを４ビットカウンタ１２８に直接入力する。このときの４ビットカウンタは、０〜１５をカウント演算できるものであり、その出力端子１３２として接続線ａ、ｂ、ｃ、ｄを備え、この接続線によって前記出力モジュール１２４に接続し、前記垂直駆動信号（ＶＳＴ）及び垂直クロック信号（ＶＣＫ）を出力する。また、図１５に示したように、タイミング信号の出力にカウンタが不要な場合には、前記水平同期信号（Ｈｓｙｎｃ）と前記垂直同期信号（Ｖｓｙｎｃ）とを、出力モジュール１２４に直接入力し、前記垂直駆動信号（ＶＳＴ）と垂直クロック信号（ＶＣＫ）とを出力させることも可能である。

以上、本発明の好適な実施形態を例示したが、これは本発明を限定するものではなく、本発明の技術的思想の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る変更、付加を行うことは可能である。

本発明に係るタイミング信号の制御方法は、従来のカウンタに代えて、消費電力が少ない小さな演算能力を持つカウンタの使用が可能で、且つ、水平方向の信号制御に用いるカウンタと垂直方向の信号制御に用いるカウンタに同じカウントを用いることが可能である。従って、本件発明に係るタイミング信号の制御方法を適用したタイミングコントローラを用いることで、ディスプレイパネルの中でのカウンタが占める回路面積を減少することができ軽量化が可能となる。また、同時にカウンタが動作する際のカウンタ回路と関連する制御回路の消費電力の削減も可能となる。

前記水平同期信号、前記水平駆動信号と、前記ドットカウンタのカウンタ値の関係を表す本発明の実施例に基づいたタイミング図である。 前記垂直同期信号、前記垂直駆動信号と、前記ラインカウンタのカウンタ値の関係を表す本発明の実施例に基づいたタイミング図である。 前記水平同期信号、前記水平駆動信号と、前記ドットカウンタのカウンタ値の関係を表す本発明のもう一つの実施例に基づいたタイミング図である。 前記水平同期信号の後縁、前記水平駆動信号と、前記ドットカウンタのカウンタ値の関係を表す本発明の実施形態としてのタイミング図である。 前記水平同期信号の前縁、前記水平駆動信号と、前記ドットカウンタのカウンタ値の関係を表す本発明の実施形態としてのタイミング図である。 ドットカウンタのカウンタ値を用いない状態の水平同期信号と水平駆動信号との関係を表す本発明の実施形態としてのタイミング図である。 水平クロック信号と水平駆動信号とを出力するタイミングコントローラの実施形態としてのブロック図である。 水平クロック信号と水平駆動信号とを出力するタイミングコントローラの実施形態としてのブロック図である。 水平クロック信号と水平駆動信号とを出力するタイミングコントローラの実施形態としてのブロック図である。 ドットカウンタのカウンタ値を用いない状態で水平同期信号と水平駆動信号とを出力するタイミングコントローラの実施形態としてのブロック図である。 前記垂直同期信号、前記垂直駆動信号、前記ラインカウンタのカウンタ値の関係を表す実施形態としてのタイミング図である。 前記垂直同期信号、前記垂直駆動信号、前記ラインカウンタのカウンタ値の関係を表す実施形態としてのタイミング図である。 ラインカウンタのカウンタ値を用いない状態の垂直同期信号と垂直駆動信号との関係を表す実施形態としてのタイミング図である。 前記垂直同期信号、前記垂直駆動信号、前記ラインカウンタのカウンタ値を出力するタイミングコントローラの実施形態としてのブロック図である。 ラインカウンタのカウンタ値を用いない状態で前記垂直同期信号と垂直駆動信号とを出力するタイミングコントローラの実施形態としてのブロック図である。 本発明に係るタイミングコントローラの実施形態としてのブロック図である。 従来のディスプレイパネルのタイミングコントローラ、ゲートドライバ、データドライバと、前記ディスプレイパネルの表示域のブロック図である。 従来のタイミングコントローラの構成を示すブロック図である。 従来の９ビットの演算能力を備えるバイナリカウンタを示した概略図である。 ＱＶＧＡ標準に基づいたディスプレイパネルの水平駆動信号、入力クロック信号、水平同期信号と、水平クロック信号の動作状態を表すタイミング図である。 従来の水平クロック信号と水平駆動信号とを出力するタイミングコントローラの概念を示すブロック図である。 従来の９ビットの演算能力を備えるバイナリカウンタを示した概略図である。 ＱＶＧＡ標準に基づいたディスプレイパネルの垂直駆動信号、水平同期信号、垂直同期信号と、垂直クロック信号の動作状態を表すタイミング図である。 従来の垂直クロック信号と垂直駆動信号とを出力するタイミングコントローラの概念を示すブロック図である。 従来の水平同期信号、水平駆動信号と、前記ドットカウンタのカウンタ値の関係を表すタイミング図である。 従来の垂直同期信号、垂直駆動信号と、前記ラインカウンタのカウンタ値の関係を表すタイミング図である。

１０ ディスプレイパネル
１２ タイミングコントローラ
１４ ゲートドライバ
１６ データドライバ
１８ 表示域
１２６ ロジックゲート
１２８ 部分カウンタ
１２４、２４、２４’ 出力モジュール
１３０、１３２ 出力端子
１１２ｈ、１１２ｈ’タイミングコントローラ
２１ フリップフロップ
２２ カウンタ
３０ 経路

Claims (11)

1. ディスプレイパネルの画像表示を行うための画素を駆動させるためのタイミング信号の出力制御方法であって、
   それぞれ一定の周期で繰り返される第１信号期間と第２信号期間とを用いてタイミング信号の出力を制御するものであり、一タイムユニットとなる前記第１信号期間の周期の第１周期信号が入力され、前記タイムユニットのＮ’＝２^{（ｎ−１）}倍とＮ＝２^ｎ倍（ｎ：正の整数）の間の期間である前記第２信号期間の周期の第２周期信号が入力され、
   前記第２周期信号の電圧レベルが第１状態から第２状態に変化したことを判断するステップと、
   前記第２周期信号の電圧レベルが第１状態から第２状態に変わったと判断したとき、前記第２周期信号に基づいて、第１エッジと第２エッジとを有するタイミング信号を出力するステップとを含み、
   前記タイミング信号は、前記第１周期信号を計数するｋビット（０≦ｋ＜ｎ）のカウンタによるカウント数に基づいて定められる位置で出力されるものであって、前記第２周期信号の電圧レベルが、第１状態から第２状態に変わったときから前記タイミング信号の第１エッジまでの期間が、前記第１信号期間のＬ倍（Ｌ：０≦Ｌ≦２ ^ｋ −１の条件を満たす整数）であり、
   前記タイミング信号の第１エッジが、前記第２周期信号の電圧レベルが前記第１状態から前記第２状態に変化する第一位置から、前記第２状態から前記第１状態に変化する第二位置の期間内にあるように制御することを特徴としたタイミング信号の出力制御方法。
2. 前記第１周期信号は入力クロック信号、前記第２周期信号は水平同期信号、前記タイミング信号は水平駆動信号である請求項１に記載のタイミング信号の出力制御方法。
3. 前記第１周期信号は水平同期信号、前記第２周期信号は垂直同期信号であり、前記タイミング信号は垂直駆動信号である請求項１に記載のタイミング信号の出力制御方法。
4. 前記第１状態は前記第２周期信号の第１電圧レベル、前記第２状態は前記第２周期信号の第２電圧レベルであり、前記第２電圧レベルは前記第１電圧レベルより低いものである請求項１に記載のタイミング信号の出力制御方法。
5. 前記第２周期信号は、前記第２信号期間内の第一位置でその電圧レベルが第１状態から第２状態に変化し、前記第２信号期間内の第二位置で第２状態から第１状態に変化するものであり、前記タイミング信号の第１エッジと第２エッジとの双方が、前記第二位置の前にある請求項１に記載のタイミング信号の出力制御方法。
6. 前記第２周期信号は、前記第２信号期間内の第一位置でその電圧レベルが第１状態から第２状態に変化し、前記第２信号期間内の第二位置で第２状態から第１状態に変化するものであり、前記タイミング信号の第１エッジは前記第一位置にあり、前記タイミング信号の第２エッジは前記第二位置にあるものとした請求項１に記載のタイミング信号の出力制御方法。
7. 一タイムユニットのクロック周期を有する入力クロック信号と、電圧レベルの第１状態から第２状態への変化によって周期を画定する周期信号であって前記入力クロック信号の前記一タイムユニットのクロック周期のＮ’＝２ ^{（ｎ−１）} 倍より大でＮ＝２ ^ｎ 倍（ｎ：正の整数）より小なる期間内に周期を有する水平同期信号と、に基づいて、複数の水平ラインに配置された複数の画素を有するディスプレイパネルを駆動する水平駆動信号の出力タイミングを制御するタイミングコントローラであって、
   前記水平同期信号の電圧レベルにおける前記第１状態から第２状態への変化を判断する第１判断手段と、
   ｋビット（０≦ｋ＜ｎ）の演算能力を有し、前記クロック周期のカウンタ値を演算することによって前記水平駆動信号の第１エッジを出力する第１カウント手段であって、前記第１判断手段によって前記水平同期信号の電圧レベルが前記第１状態から前記第２状態に変化したと判断された時から、Ｌ（Ｌ：０≦Ｌ≦２ ^ｋ −１）のカウントタイミングで前記第１エッジを出力する前記第１カウント手段と、
   を備え、
   前記水平同期信号は、前記水平同期信号の周期内の第一位置で前記第１状態から前記第２状態に変化し、前記水平同期信号の周期内の第二位置で前記第２状態から前記第１状態に変化するものであり、前記第１カウント手段は、前記水平駆動信号の前記第１エッジが、前記第一位置から前記第二位置までの期間にあるように出力することを特徴としたタイミングコントローラ。
8. 前記タイミングコントローラは、前記水平同期信号と、電圧レベルの前記第１状態から前記第２状態への変化によって周期を画定する周期信号であって当該水平同期信号の信号周期のＭ’=２^{（ｍ−１）}倍より大でＭ=２^ｍ倍（ｍは整数）より小なる期間内に周期を有する垂直同期信号と、に基づいて垂直駆動信号の出力タイミングを制御するタイミングコントローラであって、
   前記垂直同期信号の電圧レベルにおける前記第１状態から前記第２状態への変化を判断する第２判断手段と、
   ｊビット（０≦ｊ＜ｍ）の演算能力を有し、前記水平同期信号のカウンタ値を演算することによって前記垂直駆動信号の第１エッジを出力する第２カウント手段であって、前記垂直同期信号の電圧レベルが第１状態から第２状態に変化した時からＬ’（０ ≦Ｌ’≦２ ^ｊ −１）のカウントタイミングで前記垂直駆動信号の第１エッジを出力する前記第２カウント手段と、を含むことを特徴とした請求項７に記載のタイミングコントローラ。
9. 前記第１カウント手段は、ｋビットのバイナリカウンタを含み、当該バイナリカウンタは前記クロック周期のカウンタ値を出力する出力端子を有するものであり、
   当該第１カウント手段には、前記水平同期信号と前記入力クロック信号とが論理回路を経て入力され、前記水平同期信号の電圧レベルが第２状態のときに、水平同期信号の周期内で前記入力クロック信号をカウント演算するものである請求項７に記載のタイミングコントローラ。
10. 前記第１カウント手段は、ｋビットのバイナリカウンタを含み、当該バイナリカウンタは前記水平同期信号の信号周期内で前記クロック周期のカウンタ値を出力する出力端子を有するものであり、
    当該第１カウント手段には、前記水平同期信号と前記クロック信号とが入力され、前記水平同期信号の電圧レベルが前記第１状態から第２状態に変化するときに、前記水平駆動信号の第１エッジを出力させるものである請求項７に記載のタイミングコントローラ。
11. 前記第１カウント手段は、前記クロック周期を計数するｋビットのバイナリカウンタと、当該バイナリカウンタからのカウンタ値に基づいて前記水平駆動信号を出力する出力モジュールとを含み、
    当該出力モジュールは、前記第１判断手段によって、前記水平同期信号の電圧レベルが前記第１状態から第２状態に変化したと判断されたときに、前記水平駆動信号の前記第一エッジを出力し、前記第一エッジを出力した後、前記バイナリカウンタをオフの状態に制御するものである請求項７に記載のタイミングコントローラ。

Images