DE10066065B4

DE10066065B4 - Halbleiterprüfvorrichtung

Info

Publication number: DE10066065B4
Application number: DE10066065A
Authority: DE
Inventors: Toshiyuki Okayasu; Masakatsu Suda
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-03-15
Filing date: 2000-03-14
Publication date: 2007-08-02
Anticipated expiration: 2020-03-15

Abstract

Halbleiterprüfvorrichtung, welche eine Halbleitervorrichtung prüft, und welche aufweist:
– einen Mustergenerator (90), der ein in die Halbleitervorrichtung (93) zu führendes Prüfmuster erzeugt,
– eine Verzögerungseinheit (100), die einen Verzögerungstakt mit einem Verzögerungswert entsprechend einer Operationscharakteristik der Halbleitervorrichtung erzeugt,
– einen Generator (92) für geformte Prüfmuster, der ein geformtes Prüfmuster erzeugt durch Formen des Prüfmusters auf der Grundlage des Verzögerungstaktes,
– eine Vorrichtungseinsetzeinheit (94), die zum Befestigen der Halbleitervorrichtung auf dieser und zum Eingeben des geformten Prüfmusters in die Halbleitervorrichtung verwendet wird, und
– einen Komparator (95), welcher beurteilt, ob die Halbleitervorrichtung gut ist oder nicht, auf der Grundlage des von der Halbleitervorrichtung als Antwort auf das geformte Prüfmuster ausgegebenen Ausgangssianals,
wobei die Verzögerungseinheit (100) ein Verzögerungselement (DL) enthält, das von zwei Leis tungszuführungsspannungen Vss und Vdd betrieben wird und das einen Eingangstakt um den Verzögerungswert verzögert, um den Verzögerungstakt zu erzeugen, und wobei die Spannung...

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterprüfvorrichtung, die mit einer Ergänzungsschaltung versehen ist, welche eine vorbestimmte Spannung an ein Verzögerungselement anlegt.
1 zeigt die Verzögerungsvorrichtung D12 als relevanter Stand der Technik. Die Verzögerungsvorrichtung D12 enthält mehrere Verzögerungselemente DL in Reihe miteinander. Das eintretende Übertragungssignal wird von jedem Verzögerungselement DL, das eine Verzögerungszeit Td erzeugt, verzögert.
2 zeigt den Strom, der in der Verzögerungsvorrichtung D12 fließt. Nachdem ein Einheitsimpuls zu der Verzögerungsvorrichtung D12 wie in 2(A) gezeigt geführt ist, ändert sich der dem Verzögerungselement DL zugeführte Strom derart, daß er in einem Impulsstoß fließt, wie in 2(B) gezeigt ist. Die Zeitperiode, während welcher der Strom fließt, ist äquivalent der Verzögerungszeit Td. Wenn aufeinander folgende Impulse zu der Verzögerungsvorrichtung D12 geführt werden, wie in 2(C) gezeigt ist, während der von dem ersten Impuls erzeugte anfängliche Strom fließt, fließt auch ein anderer von dem folgenden Impuls erzeugter Strom, wie in 2(D) gezeigt ist. Wenn sich der Strom von zwei oder mehr Verzögerungselementen DL auf diese Weise gleichzeitig ändert, ändert sich die Summe des in der Verzögerungsvorrichtung D12 fließenden Stroms wie in 2(E) gezeigt. Da die Änderung des Stroms die Leistungszuführungsspannung Vdd und Vss der Verzögerungsvorrichtung D12 verändert, wird die Genauigkeit der Verzögerungszeit Td der Verzögerungsvorrichtung D12 verringert.
3 zeigt eine andere Verzögerungsvorrichtung D12 als relevanter Stand der Technik. Die Verzögerungsvorrichtung D12 enthält mehrere Auswahlglieder SEL in Reihe miteinander, sowie mehrere Verzögerungselemente DL, von denen jedes das eintretende Übertragungssignal verzögert und es zu einem folgenden Auswahlglied SEL führt. Das Verzögerungselement DL hat einen oder mehrere Inverter in Reihe miteinander. Das Auswahlglied SEL gibt selektiv das Signal aus, das durch das Verzögerungselement DL hindurchgeht, sowie das Signal, das nicht durch dieses hindurchgeht. Die Zeiten der in der Verzögerungsvorrichtung D12 verbrauchten elektrischen Leistung unterscheiden sich in Abhängigkeit von der Auswahl durch das Auswahlglied SEL. Wenn beispielsweise alle Auswahlglieder SEL die Ausgangssignale der Verzögerungselemente DL auswählen, schreitet das Übertragungssignal langsam vorwärts; demgemäß verbraucht, wenn das dem Ausgangsanschluß am nächsten befindliche Auswahlglied SEL die elektrische Leistung verbraucht, auch das dem Ein gangsanschluß am nächsten befindliche Auswahlglied SEL die elektrische Leistung. D.h. die elektrische Leistung wird bei zwei oder mehr Auswahlgliedern SEL verbraucht. Das Ergebnis besteht in einer Herabsetzung der Genauigkeit der Verzögerungszeit, da die Leistungszuführungsspannung für die Verzögerungsvorrichtung D12 anders ist, wenn die elektrische Leistung bei zwei oder mehr Auswahlgliedern SEL verbraucht wird, als wenn sie bei nur einem Auswahlglied SEL verbraucht wird.
4 zeigt eine Schaltung, die dem Verzögerungselement DL nach 3 elektrisch äquivalent ist. Eine Verdrahtungskapazität CL tritt in der Signalleitung LIN auf, welche die Treiberschaltung DR und die Empfangsschaltung RC verbindet, während eine Eingangskapazität CG an dem Eingangsanschluß der Empfangsschaltung RC auftritt. Die Eingangskapazität CG ist proportional zu der Anzahl von zu. verbindenden Empfangsschaltungen RC, während die Verdrahtungskapazität CL proportional zu der Länge der Signalleitung LIN ist. Wenn die Eingangskapazität CG und die Verdrahtungskapazität CL zunehmen, erfordert das Hindurchführen des Signals durch die Verzögerungsvorrichtung D12 einen größeren Strom. Die Zunahme des Stroms vergrößert die Änderung des Stroms, wie in 2(E) gezeigt ist, wodurch die Genauigkeit der Verzögerungszeit Td abnimmt.
Wenn sich die Leistungszuführungsspannung aufgrund des Betriebs der Treiberschaltung DR scharf ändert, wird ein elektromagnetisches Wellenrauschen abgestrahlt. Wenn die Änderung des Leistungszuführungsstroms und der Leistungszuführungsspannung zunimmt, weil die Signalleitung LIN lang ist, nimmt das von der Verzögerungsvorrichtung D10 abgestrahlte elektro magnetische Wellenrauschen ebenfalls zu. Das von dem elektronischen Instrument abgestrahlte elektromagnetische Wellenrauschen muss unterhalb eines gegebenen Pegels sein, so dass es daher erforderlich ist, das Auftreten des elektromagnetischen Wellenrauschens in dem mit der Verzögerungsvorrichtung D10 versehenen elektronischen Instrument zu verhindern.

Die DE 4 436 494 A1 beschreibt ein Prüfgerät für Halbleiter-ICs mit einer Mustererzeugungseinrichtung, aus der Zeitsteuerdaten und Musterdaten ausgelesen werden. Die Zeitsteuerdaten werden einem Impulsfrequenzgenerator und Zeitspeichern zugeführt. Durch den Impulsfrequenzgenerator wird bei dem den Zeitsteuerdaten entsprechenden Prüfzyklus ein Referenztaktsignal erzeugt und über Gatter Verzögerungsschaltungen zugeführt. Darüber hinaus werden die Zeitsteuerdaten als Adresse der Zeitspeicher verwendet und die Verzögerungsdaten werden daraus ausgelesen, um in den Verzögerungsschaltungen Verzögerungszeiten einzustellen. Die Zeitsteuertakte im Testzyklus werden in Abhängigkeit von der Länge der Verzögerungszeiten in den Verzögerungsschaltungen festgelegt. Mit Hilfe eines Wellenform-Speichers werden aus den Zeitsteuerdaten und den Musterdaten Setz- und Rücksetzsignale für Flipflops erzeugt, deren Ausgänge zu einem Ausgangstreiber geführt werden. Mittels Prüfanschlüssen ist ein Prüfling mit Ein-/Ausgabeanschlüssen der Prüfvorrichtung verbunden. Die Antwortsignale des Prüflings werden Spannungskomparatoren zugeführt, deren Ausgänge an den Gattern anliegen, die einen logischen Vergleich mit Erwartungswerten aus dem Wellenformspeicher durchführen.

Weiterhin offenbart die DE 198 37 922 A1 einen Signalübertragungsschaltkreis mit einem Treiberschalt kreis zum Aussenden eines Übertragungssignals, einer Signalleitung zum Weiterleiten des Übertragungssignals, einer Signalleitung zum Weiterleiten des Übertragungssignals und einem angesteuerten Schaltkreis, der durch zwei Energiequellenspannungen VSS und VDD (VDD > VSS) angesteuert wird, zum Empfangen des Übertragungssignals, das durch die Signalleitung weitergeleitet wird. Dieser Signalübertragungsschaltkreis weist darüber hinaus einen Hilfsschaltkreis zum Abgeben einer vorgegebenen Spannung auf, die größer als die Energiequellenspannung VSS und kleiner als die Energiequellenspannung VDD ist und annähernd einer Schwellenspannung entspricht, auf die Signalleitung.

Es ist die Aufgabe der vorliegenden Erfindung, eine Halbleiterprüfvorrichtung zu schaffen, welche die Nachteile des Standes der Technik überwindet. Diese Aufgabe wird durch die in dem unabhängigen Anspruch beschriebene Kombination gelöst. Die abhängigen Ansprüche definieren weitere vorteilhafte und beispielhafte Kombinationen der vorliegenden Erfindung.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleiterprüfvorrichtung mit den Merkmalen des Anspruchs 1. Vorteilhafte Weiterbildungen dieser Prüfvorrichtung ergeben sich aus den Unteransprüchen

Gemäß der vorliegenden Erfindung ist eine Halbleiterprüfvorrichtung vorgesehen, die eine Halbleitervorrichtung prüft und aufweist: einen Mustergenerator, der ein Prüfmuster erzeugt, das in die Halbleitervorrichtung eingegeben werden soll; eine Verzögerungseinheit, welche einen Verzögerungstakt erzeugt, der einen Verzögerungswert entsprechend einer Operationscharakteristik der Halbleitervorrichtung hat; einen Generator für ein geformtes Prüfmuster, der ein ge formtes Prüfmuster erzeugt durch Formen des Prüfmusters auf der Grundlage des Verzögerungstaktes; eine Vorrichtungseinsetzeinheit, die zum Befestigen der Halbleitervorrichtung und zur Eingabe des geformten Prüfmusters in diese verwendet wird; und einen Komparator, welcher beurteilt, ob die Halbleitervorrichtung gut ist oder nicht auf der Grundlage des als Antwort auf das geformte Prüfmuster von der Halbleitervorrichtung ausgegebenen Ausgangssignals.

Die Verzögerungseinheit enthält ein Verzögerungselement, die mit zwei Leistungszuführungsspannungen Vss und Vdd betrieben wird, von denen die Spannung Vss kleiner als die Spannung Vdd ist, und die eine der Leistungszuführungsspannungen Vss und Vdd in Abhängigkeit von dem Eingangssignal ausgibt. Das Verzögerungselement verzögert den Eingangstakt um den Verzögerungswert, um den Verzögerungstakt zu erzeugen. Die Verzögerungseinheit enthält auch eine Ergänzungsschaltung, die eine vorbestimmte Spannung ausgibt, die größer als die Spannung Vss und kleiner als die Spannung Vdd ist und im Wesentlichen gleich einer Schwellenspannung ist. Die vorbestimmte Spannung reduziert die Änderung der von dem Verzögerungselement ausgegebenen Spannung.

Es ist bevorzugt, dass die Verzögerungseinheit weiterhin enthält: mehrere Verzögerungselemente in Reihe miteinander und mehrere Ergänzungsschaltungen, die jeweils mit einem Ausgang der mehreren Verzögerungselemente verbunden sind.

Es ist bevorzugt, dass das Verzögerungselement eine digitale Schaltung enthält. Die Ergänzungsschaltung gibt eine Spannung aus, die im Wesentlichen gleich der Schwellenspannung ist, die der Ausgang der digi talen Schaltung von einer der Ausgangsspannungen mit den beiden möglichen Werten in die andere hiervon invertiert.

Die Erfindung wird im Folgenden anhand von in den Figuren dargestellten Ausführungsbeispielen näher erläutert. Es zeigen:
1 eine Verzögerungsvorrichtung nach dem Stand der Technik,
2 die Signalwellen in der Verzögerungsvorrichtung nach 1,
3 eine andere Verzögerungsvorrichtung nach dem Stand der Technik,
4 die elektrische Äquivalenzschaltung der Verzögerungsschaltung nach 3,
5 eine Halbleiterprüfvorrichtung nach der vorliegenden Erfindung,
6 die Struktur der Verzögerungsschaltung 100 in 5,
7 die Struktur der Verzögerungsvorrichtung D10, welche für die Verzögerungsschaltung 100 verwendet wird,
8 die Signalwellen in der Verzögerungsvorrichtung D10 nach 7,
9 ein Beispiel für die Verzögerungsvorrichtung D10,
10 ein Beispiel für die Verzögerungsvorrichtung D10,
11 die Arbeitsweise der Verzögerungsvorrichtung D10,
12 den Durchgangsstrom Ih1 und den Leistungszuführungsstrom Ih und I1, der in der Verzögerungsvorrichtung D10 fließt,
13 die Beziehung zwischen der Eingangsspannung Vin und dem Leistungszuführungsstrom Ih und I1,
14 eine Äquivalenzschaltung der Verzögerungsvorrichtung D10,
15 die Ausgangssignale der Ergänzungsschaltung ADC und der Empfangsschaltung RC,
16 eine andere Verzögerungsvorrichtung D10,
17 eine andere Verzögerungsvorrichtung D10,
18 noch eine andere Verzögerungsvorrichtung D10,
19 die Verbesserung der Verzögerungsvorrichtung D10 nach 18,
20 noch eine andere Verzögerungsvorrichtung D10,
21 ein Beispiel für die Schalter SW10 und SW12,
22 noch eine andere Verzögerungsvorrichtung D10,
23 ein Beispiel für die Schalter SW20 und SW22,
24 ein Beispiel für die Kondensatoren C10, C12, C14, C16, C18 und C20,
25 eine Konfiguration der Ergänzungsschaltung ADC,
26 eine andere Konfiguration der Ergänzungsschaltung ADC,
27 eine derjenigen nach 26 äquivalente Konfiguration,
28 eine andere Konfiguration der Ergänzungsschaltung ADC,
29 die Ergänzungsschaltung ADC, welche mit der Schneidschaltung CUT versehen ist,
30 die Schneidschaltung CUT, welche mit dem Schalterelement ANS versehen ist,
31 die Ergänzungsschaltung ADC nach 25, welche mit der Schneidschaltung CUT versehen ist,
32 die Ergänzungsschaltung ADC, welche mit der Schneidschaltung CUT versehen ist, die die Niedrigimpedanz-Pufferschaltung LOW und die Mittelpunkt-Spannungsquelle EJV enthält,
33 eine andere Verzögerungsvorrichtung D10,
34 die Konfiguration der das NAND-Glied verwendenden Ergänzungsschaltung ADC,
35 eine andere Verzögerungsvorrichtung D10,
36 ein Beispiel der mit dem NOR-Glied versehenden Ergänzungsschaltung ADC,
37 noch eine andere Ergänzungsschaltung ADC,
38 die Halbleitervorrichtung 96 enthaltend die Halbleiterprüfeinheit 97, welche Halbleitervorrichtungen prüft, und
39 die Konfiguration des Oszilloskops.
5 ist ein Blockschaltbild, das ein Ausführungsbeispiel der Halbleiterprüfvorrichtung zeigt. Die Halbleiterprüfvorrichtung umfasst einen Mustergenerator 90, einen Generator 92 für geformte Muster, eine Vorrichtungseinsetzeinheit 94 und einen Komparator 95. Der Generator 92 für geformte Muster enthält eine Verzögerungsschaltung 100.
Die Halbleitervorrichtung 93 wird in die Vorrichtungseinsetzeinheit 94 eingesetzt. Der Mustergenerator 90 erzeugt Musterdaten, welche zu der Halbleitervorrichtung 93 geführt werden, sowie Erwartungsdaten, welche die Halbleitervorrichtung 93 als Antwort auf die Musterdaten ausgeben sollte. Der Mustergenerator 90 gibt die Musterdaten zu dem Generator 92 für geformte Muster und die Erwartungsdaten zu dem Komparator 95 aus. Weiterhin gibt der Mustergenerator 90 ein Zeitsetzsignal zu der Verzögerungsschaltung 100 aus, um diese anzuweisen, einen Verzögerungstakt mit einem vorbestimmten Verzögerungswert in Abhängigkeit von der Operationscharakteristik der Halbleitervorrichtung 93 zu erzeugen.
Die Verzögerungsschaltung 100 erzeugt einen Verzögerungstakt, der einen durch das Zeitsetzsignal bezeichneten Verzögerungswert hat. Der Generator 92 formt die Musterdaten auf der Grundlage des von der Verzögerungsschaltung 100 gelieferten Verzögerungstaktes. Der Generator 92 gibt die geformten Musterdaten entsprechend der Operationscharakteristik der Halbleitervorrichtung 93 zu der Vorrichtungseinsetzeinheit 94 aus. Als Antwort auf die geformten Musterdaten gibt die Halbleitervorrichtung 93 ein Signal zu dem Komparator 95 aus. Der Komparator 95 be urteilt, ob die Halbleitervorrichtung 93 gut ist oder nicht, indem er dieses Signal und die Erwartungsdaten miteinander vergleicht.
6 zeigt die Struktur der Verzögerungsschaltung 100. Die Verzögerungsschaltung 100 weist einen Bezugstaktgenerator 120 und eine Verzögerungsvorrichtung D10 auf. Der Bezugstaktgenerator 120 erzeugt einen Bezugstakt. Die Verzögerungsvorrichtung D10 wird mit den Bezugstaktdaten gespeist. Die Verzögerungsvorrichtung D10 empfängt auch das Zeitsetzsignal von dem Mustergenerator 90. Die Verzögerungsvorrichtung D10 verzögert den Bezugstakt um den durch das Zeitsetzsignal bestimmten Verzögerungswert, wodurch der Verzögerungstakt erzeugt wird.
7 zeigt die Struktur der für die Verzögerungsschaltung 100 nach 5 verwendeten Verzögerungsvorrichtung D10. Im Vergleich mit 1 zeigt 7 die Verzögerungsvorrichtung D10 ohne die Schaltung, welche die Verzögerungszeit auf der Grundlage des Zeitsetzsignals steuert. Die Verzögerungsvorrichtung D10 enthält mehrere Verzögerungselemente DL in Reihe miteinander sowie mehrere Ergänzungsschaltungen ADC, die mit den jeweiligen Ausgängen der Verzögerungselemente DL verbunden sind. Die Ergänzungsschaltungen ADC enthalten einen Inverter INV mit einer CMOS-Schaltung und einer damit verbundenen Rückführschaltung NF. Die Verzögerungselemente DL geben eine der Leistungszuführungsspannungen Vdd und Vss in Abhängigkeit von dem Eingangssignal aus, wobei die Spannung Vdd größer als die Spannung Vss ist. Die Ergänzungsschaltungen ADC geben zu den Ausgängen der Verzögerungselemente DL eine Spannung aus, die angenähert in der Mitte zwischen den Spannungen Vss und Vdd liegt. Daher wird, wenn die von dem Verzögerungsele ment DL ausgegebene Spannung größer als die Mittelspannung VC ist, die Mittelspannung VC an die Spannung angelegt, wodurch die Zunahme der Spannung behindert wird. Alternativ wird, wenn die von dem Verzögerungselement DL ausgegebene Spannung kleiner als die Spannung VC ist, die Mittelspannung VC an diese Spannung angelegt, wodurch die Abnahme der Spannung behindert wird. Auf diese Weise verringert die Mittelspannung VC die Änderung der von dem Verzögerungselement DL ausgegebenen Spannung.
8 zeigt die Wellen des in der Verzögerungsvorrichtung D10 fließendes Stromes. Nachdem ein Einheitsimpulssignal wie in 8(A) gezeigt in die Verzögerungsvorrichtung D10 eingegeben ist, fließt der Strom in einem Impulsstoß durch die Verzögerungsvorrichtung D10, wie in 8(B) gezeigt ist. Da die Ergänzungsschaltung ADC dem Verzögerungselement DL die Mittelspannung VC gibt, fließt der Durchgangsstrom Ih1 von der Spannung Vdd zu der Spannung Vss. Der Gesamtstrom ist die Summe dieses Durchgangsstroms und des Betriebsstroms, der in dem Verzögerungselemente DL aufgrund des Eingangssignals fließt. Das Hinzufügen der Mittelspannung VC zu der von dem Verzögerungselement DL ausgegebenen Spannung verringert die Änderung dieser Spannung, was eine Verringerung der Änderung des zum Treiben des Signals verbrauchten Stroms im Vergleich mit dem Stand der Technik zur Folge hat. Selbst wenn aufeinander folgende Impulse, wie in 8(C) eingegeben werden, ist die Amplitude des durch jeden Impuls verbrauchten Stroms klein, wie in 8(D) gezeigt ist. Daher ist die Änderung des Stroms der Verzögerungsvorrichtung D10 kleiner im Vergleich zum Stand der Technik, wie in 8(E) gezeigt ist. Weiterhin ist die Änderung der Spannung der Verzögerungsvorrichtung D10 klein, wodurch die Genauigkeit der Verzögerungszeit erhöht wird. Eine Verbesserung hinsichtlich der Genauigkeit der Verzögerungszeit der Verzögerungsvorrichtung D10 erhöht die Genauigkeit der Verzögerungsschaltung 100, was wiederum die Genauigkeit der Halbleiterprüfvorrichtung nach 5 erhöht. Weiterhin wird die Änderung der Leistungszuführungsspannung herabgesetzt, was zu einer Abnahme des von der Verzögerungsvorrichtung D10 abgestrahlten elektromagnetischen Wellenrauschens führt.
9 zeigt ein Beispiel der Verzögerungsvorrichtung D10. Die Treiberschaltung DR und die Empfangsschaltung RC entsprechen dem Verzögerungselement DL nach 7. Die Signalleitung LIN ist mit der Ergänzungsschaltung ADC verbunden. Die Ergänzungsschaltung ADC enthält einen Inverter mit einer CMOS-Schaltung und einer Rückführschaltung NF. Für eine Signalübertragung mit hoher Geschwindigkeit kann ein Überschwingen oder ein Unterschwingen in der Signalwelle auftreten, wenn das entlang der Signalleitung LIN fortschreitende Signal jeweils durch die Empfangsschaltung RC reflektiert oder absorbiert wird. Um jedes Überschwingen oder Unterschwingen zu reduzieren, kann die Ergänzungsschaltung ADC mit dem Ende der Signalleitung LIN verbunden sein.
10 zeigt ein Beispiel der Struktur der Verzögerungsvorrichtung D10. Sowohl die Treiberschaltung DR als auch die Empfangsschaltung RC verwenden einen Inverter INV, der mit der CMOS-Schaltung versehen ist. Die Ergänzungsschaltung ADC kann auch einen Inverter INV mit der CMOS-Schaltung und einer Rückführschaltung NF enthalten. Diese Ergänzungsschaltung ADC stabilisiert die Spannung an dem gemeinsamen Verbindungspunkt J des Eingangs- und Ausgangsanschlusses des Inverters INV, um sie angenähert in der Mitte zwischen den Spannungen Vdd und Vss einzustellen. Der Grund hierfür folgt unter Bezugnahme auf 11.
11 zeigt die Direktübertragungscharakteristik Y, d.h. die Beziehung zwischen der Eingangsspannung und der Ausgangsspannung des Inverters INV. Da der Inverter INV logisch invertiert, fällt die Charakteristik um den logischen Schwellenwert. Hier wir eine Rückführung erhalten durch Kurzschließen des Eingangs- und Ausgangsanschlusses oder durch deren Verbindung unter Verwendung eines Widerstandes, welcher die Eingangsspannung und die Ausgangsspannung egalisiert. Demgemäß wird durch Ziehen einer geraden Linie X mit Vin = Vout, die mit der gekrümmten Linie Y überlappt, die Ausgangsspannung an dem Schnittpunkt der geraden Linie X und der gekrümmten Linie Y egalisiert. Der Schnittpunkt ist der Punkt, wo die Ausgangsspannung in der Direktübertragungscharakteristik invertiert wird, d.h. der Punkt, welcher äquivalent dem logischen Schwellenwert des Inverters INV ist. Wenn die Ein-Widerstände des FET Qp vom P-Typ und des FET QN vom N-Typ einander äquivalent sind, ist der Schnittpunkt an dem Mittelpunkt zwischen der Spannung Vss und der Spannung Vdd.
Hier ist der Ein-Widerstand nicht linear. Er wird genauer ausgedrückt, indem gesagt wird, daß der Koeffizient β als ein Index verwendet wird, welcher anzeigt, ob der Drainstrom des FET fließt oder nicht. Der Drainstrom-Koeffizient β ist eine proportionale Konstante, welche durch die Größe des MOS FET und dessen Geometrieverhältnis bestimmt wird.
Unter der Annahme, daß die Koeffizienten β des FET Qn vom N-Typ und des FET Qp vom P-Typ gleich βn und βp sind, ergeben sich βn = (W/Leff)·(εox/Tox)·μn, eff βp = (W/Leff)·(εox/Tox)·μp, effworin βn den Drainstrom-Koeffizienten des FET Qn vom N-Typ bezeichnet, βp den Drainstrom-Koeffizienten FET Qp vom P-Typ bezeichnet, W die Gatebreite bezeichnet, LF die effektive Gatelänge bezeichnet, Tox die Dicke des Gate-Oxidationsfilms bezeichnet, εox die Dielektrizitätskonstante des Gate-Oxidationsfilms bezeichnet, μn, eff die effektive Mobilität des Elektrons bezeichnet, und μp, eff die effektive Mobilität des Loches bezeichnet.
Unter Verwendung des Koeffizienten wird der Drainstrom des MOS FET wir folgt ausgedrückt. If Vds ≦ Vgs – Vt, Id = β{(Vgs – Vt)Vds – (1/2)(Vds2)} If Vds > Vgs – Vt, Id = (1/2)β(Vgs – Vt)2
Für Silizium ist die Mobilität des Loches nahezu die Hälfte von der der Elektronen; daher wird, wenn der FET Qn vom N-Typ und der FET Qp vom P-Typ einander gleich geformt sind unter der Annahme, daß die Schwellenwerte einander gleich sind, der in dem FET Qn vom N-Typ fließende Strom doppelt so groß sein wie der in dem FET Qp vom P-Typ fließende Strom. Der Ein-Widerstand des FET Qn vom N-Typ ist halb so groß wie der des FET Qp vom P-Typ.
Im Allgemeinen werden die Koeffizienten βn und βp so eingestellt, daß sie einander gleich sind, oder die Formen (W, H) sind so eingestellt, daß sie einander gleich sind. Eine Änderung des Betaverhältnisses βR, d.h. des Verhältnisses der Koeffizienten βn und βp um das zehnfache oder ein Zehntel ergibt die gekrümmte Linie Y1 oder Y2 in 11. Hier kann die gekrümmte Linie Y1 mit βn > βp (βR = 10) eingestellt werden, und die gekrümmte Linie Y2 kann mit βn < βp (βR = 0,1) eingestellt werden. In diesem Fall ermöglicht die Einstellung des Verhältnisses βR des Inverters INV in der Empfangsschaltung RC gleich dem des Inverters in der Ergänzungsschaltung ADC, daß die Schwellenspannung, welche die Empfangsschaltung RC invertiert, gleich der Mittelspannung Vc ist. Demgemäß ermöglicht die Herstellung der Beziehung zwischen dem Inverter INV in der Ergänzungsschaltung ADC und dem Inverter INV in der Empfangsschaltung RC wie vorstehend beschrieben, daß die Empfangsschaltung RC das eintretende Signal auf der Grundlage seiner Schwellenspannung verarbeitet.
12 zeigt den Strom Ih oder I1, welcher in der Treiberschaltung DR und der Ergänzungsschaltung ADC in der Verzögerungsvorrichtung D10 nach 10 fließt. Es ist auch der in der Treiberschaltung DR fließende Durchgangsstrom Ih1 gezeigt. 12(A) zeigt, daß die Eingangsspannung Vin der Treiberschaltung DR unterhalb der Mittelspannung Vc ist. Wenn die Eingangsspannung Vin der Treiberschaltung DR kleiner als die Mittelspannung Vc ist, fließt der Strom Ih von der Spannung Vdd der Treiberschaltung DR zu der Spannung Vss der Ergänzungsschaltung ADC. Gleichzeitig fließt der Durchgangsstrom Ih1 von der Spannung Vdd der Treiberschaltung DR zu der Spannung Vss. 12(B) zeigt, daß die Eingangsspannung Vin der Treiberschaltung DR größer als die Mittelspannung Vc ist. Wenn die Eingangspannung Vin der Treiberschaltung DR größer als die Mittelspannung Vc ist, fließt der Strom I1 von der Spannung Vdd der Ergänzungsschaltung ADC zu der Spannung Vss der Treiberschaltung DR.
Gleichzeitig fließt der Durchgangsstrom Ih1 von der Spannung Vdd der Treiberschaltung DR zu der Spannung Vss.
13 zeigt den Strom Ih und den Durchgangsstrom Ih1, die in der Verzögerungsvorrichtung D10 nach 12 fließen. 13(A) zeigt die Beziehung zwischen der Spannung Vin und dem Durchgangsstrom Ih1, der von der Spannung Vdd der Treiberschaltung DR zu der Spannung Vss fließt. 13(B) zeigt die Beziehung zwischen der Eingangsspannung Vin, dem Strom Ih und dem Strom I1. In 13(A) wird, wenn die Eingangsspannung Vin gleich der Mittelspannung Vc ist, da die Mittelspannung Vc an die Gates G der beiden FET der Treiberschaltung DR angelegt ist, der Durchgangsstrom Ih1 maximal. Da die Eingangsspannung Vin und die Mittelspannung Vc gleich sind, fließt kein Strom zwischen der Treiberschaltung DR und der Ergänzungsschaltung ADC, wie in 13(B) gezeigt ist.
Gemäß 13(A) wird, wenn die Eingangsspannung Vin kleiner als die Mittelspannung Vc ist, eine inverse Vorspannung an das Gate G des FET Qn vom N-Typ der Treiberschaltung DR angelegt, und eine Vorwärts-Vorspannung wird an das Gate G des FET Qp vom P-Typ angelegt. Je niedriger die Eingangsspannung Vin im Vergleich mit der Mittelspannung Vc ist, desto höher ist die inverse Vorspannung, welche ihrerseits den Durchgangsstrom Ih1 herabsetzt. In gleicher Weise ist, je niedriger die Eingangsspannung Vin im Vergleich mit der Mittelspannung Vc ist, desto höher die Vorwärts-Vorspannung. Das Ergebnis ist, daß die Ausgangsspannung der Treiberschaltung DR größer als die Mittelspannung Vc wird. Demgemäß wird der von der Spannung der Treiberschaltung DR zu der Spannung Vss der Ergänzungsschaltung ADC fließende Strom Ih grö ßer.
Es folgt, daß, wie in 13(A) gezeigt ist, wenn die Eingangsspannung Vin höher als die Mittelspannung Vc ist, eine inverse Vorspannung an das Gate G des FET Qp vom P-Typ angelegt wird, und eine Vorwärts-Vorspannung an das Gate G des FET Qn vom N-Typ angelegt wird. Je höher die Eingangsspannung Vin im Vergleich mit der Mittelspannung Vc ist, desto höher ist die inverse Vorspannung, welche ihrerseits den Durchgangsstrom Ih1 reduziert. Je höher die Eingangsspannung Vin im Vergleich mit der Mittelspannung Vc ist, desto höher ist die Vorwärts-Vorspannung. Das Ergebnis ist, daß der von der Spannung Vdd der Ergänzungsschaltung ADC zu der Spannung Vss der Treiberschaltung DR fließende Strom Ih größer wird.
13(C) zeigt die Beziehung zwischen der Eingangsspannung Vin, dem Durchgangsstrom Ih1 und dem Strom Ih oder I1. Die Summe des Durchgangsstroms Ih1 und des Stroms Ih und die Summe des Durchgangsstroms Ih1 und des Stroms I1 sind für die Eingangsspannung Vin nahezu konstant. Daher wird die Änderung des Stroms herabgesetzt durch Ausgabe der Mittelspannung Vc von der Ergänzungsschaltung ADC zu dem Ausgang der Treiberschaltung DR.
14 zeigt eine Äquivalenzschaltung der Verzögerungsvorrichtung D10 nach 10. Die Treiberschaltung DR wird äquivalent durch Verwendung des Schalters SW dargestellt. Hier stellt Rout die Ausgangsimpedanz der Treiberschaltung DR dar. In 14 wird der Direktwiderstand der Signalleitung LIN vernachlässigt. RM bezeichnet den Äquivalenzwiderstand, der gleich der Ausgangsimpedanz der Ergänzungsschaltung ADC ist. D.h. die Ergänzungsschaltung ADC wird als eine Schaltung dargestellt, in der ein Widerstand mit der Mittelspannung Vc über den Äquivalenzwiderstand RM verbunden ist. In der Treiberschaltung DR verbindet der Schalter SW zu dem Kontaktpunkt A und die Spannung Vdd wird über die Ausgangsimpedanz Rout an die Signalleitung LIN angelegt. Zu dieser Zeit fließt der Strom I1 in die Impedanz Rt, und eine Spannung, die größer als die Mittelspannung Vc ist, tritt an dem gemeinsamen Schnittpunkt J auf. Durch Ausdrücken dieser Spannung Vc + E1 wird die Spannung E1 dargestellt als (Vdd – Vc)Rt/(Rt + Rout).
Alternativ verbindet der Schalter SW mit dem Kontaktpunkt B und die Spannung Vss wird an die Signalleitung LIN angelegt. Diesem folgend fließt der Strom I2 in die Impedanz Rt, und eine Spannung, die kleiner als die Mittelspannung Vc ist, tritt an dem gemeinsamen Schnittpunkt J auf. Durch Ausdrücken dieser Spannung als Vc + E2 wird die Spannung E2 ausgedrückt als (Vss – Vc) Rt/(Rt + Rout).
15 zeigt die Ausgangssignale der Ergänzungsschaltung ADC und der Empfangsschaltung RC. Der Widerstand Rt der Äquivalenzwiderstandsschaltung RM ist klein, wobei Rt « Rout. Demgemäß sind die an dem gemeinsamen Schnittpunkt J auftretenden Spannungen E1 und E2 eng, wie in 15(A) gezeigt ist. Da die Empfangsschaltung RC arbeitet durch Betrachten der Mittelspannung Vc als den Schwellenwert der inversen Funktion invertiert die Empfangsschaltung RC zusätzlich sicher bei den Spannung Ea und Eb, die innerhalb der Spannungen E1 und E2 liegen. Demgemäß invertiert die Empfangsschaltung RC die Spannung einmal an dem gemeinsamen Schnittpunkt J wo sie die Mittelspannung Vc kreuzt. Selbst wenn die Summe der Verdrahtungskapazität CL und der Eingangskapazität CG groß ist und die Änderung der Spannung der Signalleitung LIN verzögert wird, kann das Ausgangssignal der Empfangsschaltung RC mit geringer Verzerrung übertragen werden, wie in 15(C) gezeigt ist.
Die Spannungen E1 und E2 sind die Funktionen der Widerstände Rt und Rout, wie vorstehend erläutert wurde. Je kleiner der Widerstand Rt ist, desto kleiner sind die Spannungen E1 und E2. Jedoch ist erforderlich, daß der Widerstand Rt innerhalb der Signalempfindlichkeit der Empfangsschaltung RC definiert wird, da die Empfangsschaltung RC die Schwellenspannung hat. Es wird angenommen, daß die maximale Eingangsspannung VthL der Empfangsschaltung RC ermöglicht, ein stabiles Niedrig-Signal oder Hoch-Signal auszugeben, wenn ein Niedrig-Signal eingegeben wird, und die minimale Eingangsspannung VthH ermöglicht der Empfangsschaltung RC ein stabiles Hoch-Signal oder Niedrig-Signal auszugeben, wenn ein Hoch-Signal eingegeben wird.
Die Eingangsspannung VthL kann definiert werden als der Spannungspegel, bei dem das Ausgangssignal der Empfangsschaltung RC beginnt, sich wesentlich zu ändern, wenn das Eingangssignal vom Niedrig-Zustand aus allmählich erhöht wird. Die Eingangsspannung VthH kann definiert werden als der Spannungspegel, bei dem das Ausgangssignal der Empfangsschaltung RC beginnt, sich wesentlich zu ändern, wenn das Eingangssignal vom Hoch-Zustand aus allmählich abnimmt. Wenn z.B. die Eingangsspannung VthH gleich Vc + (Vdd – Vc) 0,2 ist und die Eingangsspannung VthL gleich Vc + (Vss – Vc)·0,2 ist, ist das Verhältnis der Widerstände Rt und Rout vorzugsweise gleich oder größer als ein 1/4 entsprechend dem Ausdruck der Spannungen E1 und E2. Noch vorteilhafter liegt der Wert, der durch Teilen des Widerstands Rt durch den Widerstand Rout erhalten wird, zwischen 1/2 und 1/4.
Hier bezeichnet die Mittelspannung Vc nicht nur die mittlere Spannung zwischen der Spannung Vdd und der Spannung Vss. Wie unter Bezug auf 11 beschrieben wurde, bezeichnet die Mittelspannung Vc eine willkürliche Spannung zwischen der Spannung Vdd und der Spannung Vss in Übereinstimmung mit dem Verhältnis und ist nicht auf die mittlere Spannung beschränkt.
16 zeigt eine andere Verzögerungsvorrichtung D10, und 17 zeigt die Verzögerungsvorrichtung D10 enthaltend die Schaltung, welche die Verzögerungszeit auf der Grundlage des Zeitsetzsignals steuert. 16(A) zeigt die Struktur der Verzögerungsvorrichtung D10, während 16(B) die Wellen in der Verzögerungsvorrichtung D10 zeigt. In 16(A) enthält die Verzögerungsvorrichtung D10 mehrere Verzögerungselemente in Reihe miteinander, eine Schaltereinheit SU, die selektiv eines der Ausgangssignale der Verzögerungsschaltungen DL entsprechend dem Auswahlsignal SLS ausgibt, eine Ergänzungsschaltung ADC, welche die Mittelspannung Vc zu dem Ausgang der Schaltereinheit SU ausgibt, und einen Inverter INV, der das Ausgangssignal der Schaltereinheit SU nach außen führt.
Hier ist das Auswahlsignal SLS ein Beispiel des in den 5 und 6 gezeigten Zeitsetzsignals. Die Schaltereinheit SU enthält mehrere Schalter SW, welche die Ausgangssignale der Verzögerungselemente DL zu dem Inverter INV schalten. Jedes Verzögerungselement DL verzögert das eingegebene Übertragungssignal, um das eingegebene Übertragungssignal zu dem folgenden Verzögerungselement zu geben. Das Zuführen des Auswahlsignals SLS zu der Schaltereinheit SU und das Auswählen eines der Ausgangssignale der Verzögerungselemente DL verzögert das Übertragungssignal um eine gewünschte Verzögerungszeit. Die Ausgabe der Mittelspannung Vc zu dem Ausgang der Schaltereinheit SU verringert die Änderung der Leistungszuführungsspannung, wodurch die Genauigkeit der Verzögerungszeit erhöht wird. Nach der Auswahl durch die Schaltereinheit SU wird das Übertragungssignal über den Inverter INV nach außen geführt.
16(B) zeigt die Stromwelle, wenn aufeinander folgende Impulssignale in die Verzögerungsvorrichtung D10 mit einem Abstand von vier (4) Nanosekunden eingegeben werden, wobei jeder Impuls ermöglicht, daß ein Strom während der vier (4) Nanosekunden in der Verzögerungsvorrichtung D10 fließt. Da der Abstand, in welchem die Impulssignale zugeführt werden, äquivalent der Zeitperiode ist, während der der Strom in der Verzögerungsvorrichtung D10 fließen kann, überlappen die Stromflüsse einander nicht. Demgemäß bleibt die Wellenform konstant. Die Auswahl eines gewünschten Schalters SW ermöglicht, daß die Verzögerungsvorrichtung D10 die Verzögerungszeit ändert, wodurch ein gewünschtes Taktsignal geschaffen wird. Da eine große Anzahl von Schaltern SW gemeinsam mit den Ausgangsanschlüssen der Schaltereinheit SU verbunden sind, ist die Ladekapazität groß.
Demgemäß ändert die Operation des Schalters SW und des Inverters INV die Spannung der Verzögerungsvorrichtung D10. Die Ergänzungsschaltung ADC gibt die Mittelspannung aus, wo die von der Schaltereinheit SU ausgegebene Spannung reduziert wird. Das Ergebnis ist, daß jede Änderung des Stroms, welcher in der Verzögerungsvorrichtung D10 fließt, wenn das Signal sich ändert, verringert wird, und weiterhin wird jede Änderung der Spannung ebenfalls verringert. In dem Beispiel ist die Ergänzungsschaltung ADC nur mit dem Ausgang der Schaltereinheit SU verbunden; jedoch könnte, wenn die Ergänzungsschaltung ADC mit den Ausgängen der Verzögerungselemente DL und den Eingängen der Schalter SW verbunden wäre, jede Änderung des Stroms weiter reduziert werden.
17 zeigt eine andere Verzögerungsvorrichtung D10. In dieser Figur enthält die Verzögerungsvorrichtung D10 eine Schaltung, welche die Verzögerungszeit auf der Grundlage des Zeitsetzsignals steuert. Die Verzögerungsvorrichtung D10 enthält mehrere Verzögerungselemente DL, welche das Übertragungssignal IN verzögern, mehrere Oder-Glieder OR, die jeweils das Übertragungssignal zu dem folgenden Verzögerungselement DL geben, mehrere Und-Glieder AND, die jeweils das Übertragungssignal zu dem folgenden Oder-Glied OR geben, nachdem ihnen das Auswahlsignal SLS zugeführt wurde, einen Inverter INV, der das Übertragungssignal zu dem Und-Glied AND gibt, und eine Ergänzungsschaltung ADC, welche die Mittelspannung Vc zu dem von dem Inverter INV ausgegebenen Übertragungssignal ausgibt. Das Auswahlsignal SLS ist ein Beispiel des in den 5 und 6 gezeigten Zeitsetzsignals.
Die Verzögerungselemente DL sind in Reihe über das Oder-Glied OR verbunden, um das eintretende Übertragungssignal um eine bestimmte Zeit zu verzögern. Die gesamte Verzögerungszeit der Verzögerungsvorrichtung D10 ist definiert durch die Anzahl von Verzögerungselementen DL, durch welche das Übertragungssignal hindurchgeht. Demgemäß ermöglicht eine Zuordnung des Auswahlsignals SLS zu den Verzögerungselementen DL die Einstellung der Verzögerungszeit. Beispielsweise wird das Auswahlsignal SLS an das höchste Und-Glied AND angelegt. Dieses Und-Glied AND gibt das Übertragungssignal zu dem nächsthöchsten Oder-Glied OR. Als Nächstes gibt das Oder-Glied OR das Übertragungssignal zu dem folgenden höchsten Verzögerungselement DL. Das Übertragungssignal geht durch alle Verzögerungselemente DL hindurch, um nach außen geführt zu werden. Daher wird die Verzögerungszeit der Verzögerungsvorrichtung D10 die maximal mögliche Verzögerung.
Das Auswahlsignal SLS wird an das unterste Und-Glied AND angelegt. Dieses Und-Glied AND gibt das Übertragungssignal zu dem nächsten niedrigsten Oder-Glied OR. Da dem niedrigsten Oder-Glied OR kein Verzögerungselement DL folgt, geht das Übertragungssignal durch kein Verzögerungselement DL hindurch, um nach außen geführt zu werden. Das Anlegen des Auswahlsignals SLS an das Verzögerungselement DL in dieser Weise ermöglicht, daß das Übertragungssignal ohne jede Verzögerung ausgegeben wird. Die Auswahl des Verzögerungselementes DL, an welches das Auswahlsignal SLS angelegt wird, kann die Verzögerungszeit einstellen. Da eine große Anzahl von Und-Gliedern AND mit den Ausgangsanschlüssen der Inverter INV verbunden ist, ist die Ladekapazität groß, wenn der Inverter in Betrieb ist. Demgemäß wird, wenn der Inverter INV und das Und-Glied AND in Abhängigkeit von dem Übertragungssignal arbeiten, die Spannung der Verzögerungsvorrichtung D10 geändert.
Die Ausgabe der Mittelspannung Vc verringert die Spannung des von dem Inverter INV ausgegebenen Signals. Daher wird jede Änderung des Stroms, der in der Verzögerungsvorrichtung D10 fließt, wenn das Signal geändert wird, reduziert, was zu einer Abnahme jeder Änderung der Spannung führt. Dies verbessert daher die Genauigkeit der Verzögerungszeit. In dem Beispiel ist die Ergänzungsschaltung ADC nur mit dem Ausgang des Inverters INV verbunden, jedoch kann die Verbindung der Ergänzungsschaltung ADC mit dem Ausgang des Und-Gliedes AND und dem Ausgang des Oder-Gliedes OR weiterhin jegliche Änderungen des Stroms reduzieren.
18 zeigt noch eine andere Verzögerungsvorrichtung D10. In dieser Figur ist die Verzögerungsvorrichtung D10 ohne die Schaltung gezeigt, welche die Verzögerungszeit auf der Grundlage des Zeitsetzsignals steuert. Eine große Anzahl von Empfangsschaltungen RC ist mit der Signalleitung LIN verbunden, wodurch eine große Verdrahtungskapazität CL und Eingangskapazität CG in der Signalleitung LIN geschaffen werden. Demgemäß bewirkt eine Änderung in dem Signal das Fließen eines großen Stromes, welcher die Spannung verändert. Dies führt zu einer großen Änderung der Verzögerungszeit. Die Ergänzungsschaltung ADC ist mit der Signalleitung LIN verbunden, mit welcher die Empfangsschaltungen RC, welche geeignet sind, die Spannung zu ändern, verbunden sind. Dies reduziert die Änderung der Spannung der Verzögerungsvorrichtung D10 und reduziert hierdurch die Änderung der Verzögerungszeit.
19 zeigt eine Verbesserung der Verzögerungsvorrichtung D10 nach 18. Die Ergänzungsschaltung ADC kann mit jeder Stelle der Signalleitung LIN verbunden sein.
20 zeigt weiterhin eine andere Verzögerungsvorrichtung D10. In dieser Figur ist eine Verzögerungsvorrichtung D10 gezeigt, die eine Schaltung enthält, welche die Verzögerungszeit auf der Grundlage des Zeitsetzsignals steuert. Die Verzögerungsvorrichtung D10 umfasst mehrere Verzögerungselemente DL in Reihe miteinander, mehrere Kondensatoren C10 und C12, welche die elektrische Ladung des von den Verzögerungselementen DL ausgegebenen Übertragungssignals speichern, Schalter SW10 und SW12, welche die Kondensatoren C10 und C12 zu den Verzögerungselementen DL schalten, und eine Ergänzungsschaltung ADC, welche die Mittelspannung Vc zu den Ausgängen der Verzögerungselemente DL ausgibt. In 20 sind die Kondensatoren C10 und C12 mit der Spannung Vss verbunden; sie können jedoch auch mit der Spannung Vdd verbunden sein.
Beispielsweise ist das Schaltsignal SW-CNT1 so für den Schalter SW10 vorgesehen, daß der Schalter SW10 die Ausgänge der Verzögerungselemente DL und den Kondensator C10 verbindet. Weiterhin ist das Schaltsignal SW-CNT2 so für den Schalter SW12 vorgesehen, daß der Schalter SW12 die Ausgänge der Verzögerungselemente DL und den Kondensator C12 verbindet. Das eintretende Übertragungssignal wird durch das Verzögerungselement DL verzögert, um in das folgende Verzögerungselement DL geführt zu werden. Die Kondensatoren C10 und C12 speichern die elektrische Ladung des Übertragungssignals, wodurch sie das Übertragungssignal verzögern. Die Auswahl zwischen den Schaltern SW10 und SW12 kann die Verzögerungszeit einstellen. Wenn beispielsweise der Kondensator C10 ausgewählt und der Kondensator C12 nicht ausgewählt sind, wird, da die elektrische Ladung des Übertragungssignals nur in dem Kondensator C10 gespeichert wird, die Verzögerungszeit kürzer als die Verzögerungszeit, bei der beide Kondensatoren C10 und C12 ausgewählt sind. Hier sind die Schaltsignale SW-CNT1 und SW-CNT2 Beispiele der in 5 und 6 gezeigten Zeitsetzsignale.
Die Operation der Verzögerungselemente DL ändert die Spannung der Verzögerungsvorrichtung D10. Das Speichern der elektrischen Ladung des Ausgangssignals der Verzögerungselemente DL in den Kondensatoren C10 und C12 vergrößert die Änderungen der Spannung der Verzögerungsvorrichtung D10. Jedoch setzt die Ausgabe der Mittelspannung Vc die Änderungen der Spannung der Verzögerungsvorrichtung D10 herab, wodurch die Genauigkeit der Verzögerungszeit vergrößert wird. Daher kann die in 20 gezeigte Verzögerungsvorrichtung D10 das Signal durch die Ergänzungsschaltung ADC genau verzögern.
21 zeigt ein Beispiel der Schalter SW10 und SW12 sowie der Kondensatoren C10 und C12 nach 20. Der Kondensator C10 enthält einen FET Qp vom P-Typ, der den Schalter SW10 und die Spannung Vdd verbindet, sowie einen FET Qn vom N-Typ, der den Schalter SW10 und die Spannung Vss verbindet. In dem FET Qp vom P-Typ wird die Spannung Vdd an das Gate G angelegt, die Source S ist mit dem Gate G verbunden und die Drain D ist mit dem Schalter SW10 verbunden. In dem FET Qn vom N-Typ wird die Spannung Vss an das Gate G angelegt, die Source S ist mit dem Gate G verbunden und die Drain D ist mit dem Schalter SW10 verbunden.
Der Kondensator C12 enthält drei FET Qp vom P-Typ und einen FET Qn vom N-Typ. In jedem FET Qp vom P-Typ wird die Spannung Vdd an das Gate G angelegt, und der Schalter SW12 schaltet die Drains D und Sources S zu den Ausgängen des Verzögerungselements DL. D.h. der Schalter SW12 verbindet die Drains D und Sources S mit dem Ausgang des Verzögerungselements DL oder schneide die Verbindung ab. In dem FET Qn vom N-Typ wird die Spannung Vss an das Gate G angelegt, die Source ist mit dem Gate G verbunden und die Drain D ist mit dem Schalter SW12 verbunden. In dem FET Qp vom P-Typ und dem FET Qn vom N-Typ der Kondensatoren C10 und C12 ist das Gate G durch den Gate-Oxidationsfilm gegenüber dem Kanal isoliert. Die Drain D und die Source S sind gegenüber dem Substrat SUB isoliert aufgrund der Tatsache, daß sie umgekehrt vorgespannt sind mit Bezug auf das Substrat SUB. Demgemäß können die Kondensatoren unter Verwendung der FET-Schaltkreise erhalten werden. Zusätzlich kann durch Ändern der Anzahl und der Position der Kondensatoren C10 und C12 die Kapazität zum Speichern der elektrischen Ladung geändert werden.
Da die Ergänzungsschaltung ADC die Mittelspannung Vc ausgibt, kann die Änderung der Spannung, die durch die aus den FET-Schaltkreisen gebildeten Kondensatoren C10 und C12 realisiert wird, reduziert werden.
22 zeigt noch eine andere Verzögerungsvorrichtung D10. In dieser Figur ist die Verzögerungsvorrichtung D10 so gezeigt, daß sie eine Schaltung enthält, welche die Verzögerungszeit auf der Basis des Zeitsetzsignals steuert. Die Verzögerungsvorrichtung D10 enthält mehrere Verzögerungselemente DL, mehrere Kondensatoren C14, C16, C18 und C20, welche die elektrische Ladung des Übertragungssignals speichern, einen Schalter SW20, der einen der Kondensator C14 und C16 zu dem Ausgang des Verzögerungselements DL schaltet, einen Schalter SW22, welcher einen der Kondensatoren C18 und C20 zu dem Ausgang des Verzögerungselements DL schaltet, und eine Ergänzungsschaltung ADC, welche die Mittelspannung Vc zu dem Ausgang des Verzögerungselements DL ausgibt. In 22 sind die Kondensatoren C14, C16, C18 und C20 mit der Spannung Vss verbunden. Jedoch können sie auch mit der Spannung Vdd verbunden sein.
Beispielsweise wird das Schaltsignal SW-CNT3 in einer solchen Weise an den Schalter SW20 angelegt, daß der Schalter SW20 den Ausgang des Verzögerungselementes DL und den Kondensator C14 verbindet. Weiterhin wird das Schaltsignal SW-CNT4 in einer solchen Weise an den Schalter SW22 angelegt, daß der Schalter SW22 den Ausgang des Verzögerungselements DL und den Kondensator C18 verbindet. Das eintretende Übertragungssignal wird in dem Verzögerungselement DL einer Verzögerung unterzogen und in das folgende Verzögerungselement DL eingeführt. Die Kondensatoren C14 und C18 verzögern das Übertragungssignal durch Speichern der elektrischen Ladung. Demgemäß verbinden die Schalter SW20 und SW22 einen der Kondensatoren C14 und C16 parallel zueinander und einen der Kondensatoren C18 und C20 mit den Ausgängen der Verzögerungselemente DL, wodurch die Verzögerungszeit des Übertragungssignals eingestellt wird. Weiterhin kann der Schalter SW20 weder den Kondensator C14 noch den Kondensator C16 auswählen, und der Schalter SW22 kann weder den Kondensator C18 noch den Kondensator C20 auswählen. Hier sind die Schaltsignale SW-CNT3 und SW-CNT4 Beispiele der Zeitsetzsignale nach 5 und 6.
Die Operation der Verzögerungselemente DL ändert die Spannung der Verzögerungsvorrichtung D10. Die Kondensatoren C14, C16, C18 und C20 speichern die elektrische Ladung der Ausgangssignale der Verzögerungselemente DL, wodurch die Änderung der Spannung der Verzögerungsvorrichtung D10 erhöht wird. Jedoch verringert die Ausgabe der Mittelspannung Vc die Änderung der Spannung der Verzögerungsvorrichtung D10, wodurch die Genauigkeit der Verzögerungszeit erhöht wird. Da her kann die in 22 gezeigte Verzögerungsvorrichtung C10 das Signal durch die Ergänzungsschaltung ADC genau verzögern.
23 zeigt ein Beispiel der Schaltungen der Schalter SW20 und SW22 sowie der Kondensatoren C14, C16, C18 und C20. Der Kondensator C14 enthält einen FET Qp vom P-Typ, der den Schalter SW20 und die Spannung Vdd verbindet, sowie einen FET Qn vom N-Typ, der den Schalter SW20 und die Spannung Vss verbindet. In dem FET Qp vom P-Typ wird die Spannung Vdd an das Gate G angelegt, die Source S wird mit dem Gate G verbunden und die Drain D wird mit dem Schalter SW20 verbunden. In dem FET Qn vom N-Typ wird die Spannung Vss an das Gate G angelegt und der Schalter SW20 schaltet die Drain D und die Source S zu dem Ausgang des Verzögerungselements DL. Der Kondensator C16 enthält einen FET Qn vom N-Typ. In dem FET Qn vom N-Typ wird die Spannung Vss an die Drain D und die Source S angelegt, und das Gate G ist mit dem Schalter SW20 verbunden.
Der Kondensator C18 enthält zwei FET Qp vom P-Typ, die den Schalter SW22 und die Spannung Vdd verbinden, sowie zwei FET Qn vom N-Typ, die den Schalter SW22 und die Spannung Vss verbinden. In einem der FET Qp vom P-Typ wird die Spannung Vdd an das Gate G angelegt, die Source S ist mit dem Gate G verbunden und die Drain D ist mit dem Schalter SW22 verbunden. In dem anderen FET Qp vom P-Typ wird die Spannung Vdd an das Gate G angelegt, und der Schalter SW22 schaltet die Drain D und die Source S zu dem Ausgang des Verzögerungselements DL. In einem der FET Qn vom N-Typ wird die Spannung Vss an das Gate G angelegt, die Source S ist mit dem Gate G verbunden und die Drain D ist mit dem Schalter SW22 verbunden. In dem anderen FET Qn vom N-Typ wir die Spannung Vss an das Gate G angelegt, und der Schalter SW22 schaltet die Drain D und die Source S zu dem Ausgang des Verzögerungselements DL. Der Kondensator C20 hat einen FET Qn vom N-Typ. In diesem FET Qn vom N-Typ wird die Spannung Vss an die Drain D und die Source S angelegt, und das Gate G ist mit dem Schalter SW22 verbunden.
Das Gate G von jedem der FET Qp vom P-Typ und der FET Qn vom N-Typ in den Kondensatoren C14 und C18 ist gegenüber dem Kanal durch den Gate-Oxidationsfilm isoliert. Die Drain D und die Source S sind gegenüber dem Substrat SUB isoliert aufgrund der Tatsache, daß sie mit Bezug auf das Substrat SUB invers vorgespannt sind. Demgemäß sind die Kondensatoren unter Verwendung von FET-Schaltungen ausgebildet. Für die Kondensatoren C16 und C20 wird, da das Gate G mit den Schaltern SW20 und SW22 verbunden ist, die elektrische Ladung gespeichert, wenn ein Übertragungssignal eingegeben wird, daß das Gate G der Kondensatoren C16 und C20 invers vorspannt. Darüber hinaus bewirkt eine Änderung der Anzahl und der Lage der FET Qp vom P-Typ und der FET Qn vom N-Typ der Kondensatoren C14, C16, C18 und C20 eine Änderung der Kapazität zum Speichern der elektrischen Ladung. Da die Ergänzungsschaltung ADC die Mittelspannung Vc ausgibt, kann die Änderung der Spannung, die durch die von den FET-Schaltkreisen gebildeten Kondensatoren C14, C16, C18 und C20 realisiert wird, verringert werden.
24 zeigt Beispiele der Kondensatoren C10, C12, C14, C16, C18 und C20 der 20 und 22. 24(A) zeigt ein Beispiel des Kondensators des FET Qn vom N-Typ. Die Spannung Vss wird an das Gate G und das Substrat SUB angelegt, und der Schalter SW schaltet die Drain D und die Source S zu dem Ausgang des Verzöge rungselements DL. 24(B) zeigt ein Beispiel des Kondensators des FET Qp vom P-Typ. Die Spannung Vdd wird an das Gate G und das Substrat SUB angelegt, und der Schalter SW schaltet die Drain D und die Source S zu dem Ausgang des Verzögerungselements DL. 24(C) zeigt ein Beispiel des Kondensators des FET Qn vom N-Typ. Die Spannung Vss wird an die Drain D, die Source S und das Substrat SUB angelegt, und der Schalter SW ist mit dem Gate G verbunden. 24(D) zeigt ein Beispiel des Kondensators des FET Qp vom P-Typ. Die Spannung Vdd wird an die Drain D, die Source S und das Substrat SUB angelegt, und der Schalter SW ist mit dem Gate G verbunden.
In 24(A) und (B) sind die Gates G der FET Qp vom P-Typ und der FET Qn vom N-Typ durch den Gate-Oxidationsfilm gegenüber den Kanälen isoliert. Die Drain D und die Source S sind gegenüber dem Substrat SUB isoliert aufgrund der Tatsache, daß sie mit Bezug auf das Substrat SUB invers vorgespannt sind. Demgemäß können die Kondensatoren unter Verwendung von FET-Schaltkreisen gebildet werden. In den 24(C) und (D) sind die Gates G der FET Qp vom P-Typ und der FET Qn vom N-Typ mit dem Schalter SW verbunden, in welchen die elektrische Ladung gespeichert wird, wenn das Übertragungssignal das Gate G invers vorspannt. Da die Ergänzungsschaltung ADC die Mittelspannung Vc ausgibt, kann die Änderung der Spannung, welche durch die von den FET-Schaltkreisen gebildeten Kondensatoren realisiert wird, wie in den 24(A) bis (D) gezeigt ist, verringert werden.
Die 25 und 26 zeigen die Verbesserung der Ergänzungsschaltung ADC. Wie in 25 gezeigt ist, liefert die Ergänzungsschaltung ADC die Vorwärts-Vorspannung direkt für das Gate G des FET Qp vom P- Typ und des FET Qn vom N-Typ. Dies ermöglicht die Aufrechterhaltung eines eingeschalteten Zustands für den FET Qp vom P-Typ und den FET Qn vom N-Typ. Dies hält die Spannung an dem gemeinsamen Schnittpunkt J bei ungefähr der Mittelspannung Vc mit niedriger Impedanz.
26 zeigt die Ergänzungsschaltung ADC, die eine Niedrigimpedanz-Pufferschaltung LOW und eine Mittelpunkt-Spannungsquelle EJV enthält. In der Niedrigimpedanz-Pufferschaltung LOW wird die Spannung Vdd an die Drain D des FET Qn vom N-Typ angelegt, die Spannung Vss wird an die Drain D des FET Qp vom P-Typ angelegt, die Gates G von diesen sind verbunden, die Quellen S von diesen sind verbunden, und die Mittelspannung Vc wird von der der Mittelpunkt-Spannungsquelle EJV an den gemeinsamen Schnittpunkt J des Gates G angelegt.
27 zeigt eine Äquivalenzschaltung der Ergänzungsschaltung ADC nach 26. Es ist möglich, dies als einen Spannungspuffer zu betrachten, in welchem die Verstärkung = 1 ist, und der FET Qn vom N-Typ sowie der FET Qp vom P-Typ die Niedrigimpedanz-Pufferschaltung LOW nach 26 bilden. Die Ergänzungsschaltung ADC enthält eine Niedrigimpedanz-Pufferschaltung LOW als die Mittelpunkt-Spannungsquelle EJV. Nachdem die Treiberschaltung DR ein Niedrig-Signal ausgegeben hat, fließt der Strom I1 von der Äquivalenz-Widerstandsschaltung RM zu der Signalleitung LIN. Die Spannung des gemeinsamen Schnittpunktes J ist gegenüber der Mittelspannung Vc leicht verringert. Zu diesem Zeitpunkt gibt die Empfangsschaltung RC ein Hoch-Signal aus. Alternativ fließt, nachdem die Treiberschaltung DR das Hoch-Signal ausgegeben hat, der Strom I2 von der Signal leitung LIN zu der Ergänzungsschaltung ADC. Das Fließen des Stromes I2 erhöht leicht die Spannung an dem gemeinsamen Schnittpunkt J gegenüber der Mittelspannung Vc. Die Empfangsschaltung RC gibt als ein Ergebnis ein Niedrig-Signal aus. Der Widerstand RU der Äquivalenz-Widerstandsschaltung RM ist klein mit Bezug auf die Ausgangsimpedanz Rout der Treiberschaltung DR, worin Rout >> Ru. Dies hilft bei der Herabsetzung der Änderung der Spannung an dem gemeinsamen Schnittpunkt J, wodurch die Änderung der Spannung abnimmt.
28 zeigt eine andere Ergänzungsschaltung ADC, welche die Mittelpunkt-Spannungsquelle EJV verwendet. In einer Ergänzungsschaltung ADC mit der Mittelpunkt-Spannungsquelle EJV und mehreren Niedrigimpedanz-Pufferschaltungen LOW ist es möglich, die Mittelspannung Vc zu den Niedrigimpedanz-Pufferschaltungen LOW zu geben. Es ist auch möglich, die Ergänzungsschaltung ADC mit mehreren Signalleitungen LIN zu verbinden. Dann kann die Ergänzungsschaltung ADC die Mittelspannung Vc zu den mehreren Signalleitungen LIN liefern.
Der Elektrizitätsverbrauch ist nahezu Null, wenn die Verzögerungsvorrichtung D10 die CMOS-Schaltung in einem statischen Zustand hat. Demgemäß wird, um die Verzögerungsvorrichtung D10 zu prüfen, dieser statische Strom gemessen. Es wird geprüft, ob der gemessene Strom unterhalb eines bestimmten Wertes ist oder nicht. Wenn die Ergänzungsschaltung ADC in der Verzögerungsvorrichtung D10 enthalten ist, verbraucht die Ergänzungsschaltung ADC Elektrizität, ungeachtet dessen, ob sie in einem statischen Zustand ist oder nicht. Folglich ist die Verzögerungsvorrichtung D10, in welcher die Ergänzungsschaltung ADC enthalten ist, nicht geeignet für eine statische Strommessung.
In 29 bis 32 ist, um die vorstehend erläuterten Probleme zu lösen, die Schneidschaltung CUT zu der Ergänzungsschaltung ADC hinzugefügt. Der Strom, der in der Ergänzungsschaltung ADC fließt, wird für die statische Strommessung erforderlicherweise abgeschnitten, indem ein Steuersignal zu der Schneidschaltung CUT geliefert wird.
29 zeigt die Ergänzungsschaltung ADC, die mit der Schneidschaltung CUT versehen ist. Die Schneidschaltung CUT enthält einen Steueranschluß CT. Nachdem dem Steueranschluß CT ein Hoch-Signal zugeführt wurde, wir die Ergänzungsschaltung ADC eingeschaltet. Wenn dem Steueranschluß CT ein Niedrig-Signal zugeführt wird, wird die Ergänzungsschaltung ADC ausgeschaltet, wodurch keine elektrische Leistung verbraucht wird. D.h. die Lieferung eines Hoch-Signals zu dem Steueranschluß CT schaltet die FET Q1 und Q3 ein und die FET Q2 und Q4 aus. Da der FET Q2 eingeschaltet ist und der FET Q1 ausgeschaltet ist, entspricht dies dem Fall, daß der FET Q5 eingeschaltet und der FET Q6 ausgeschaltet sind. Die Ergänzungsschaltung ADC operiert mit den Gates G des FET Qp und des FET Qn, die miteinander über die FETs Q4 und Q5 verbunden sind. Die Zuführung eines Niedrig-Signals zu dem Steueranschluß CT bewirkt, daß die FET Q1 und Q3 eingeschaltet werden, während die FET Q2 und Q4 ausgeschaltet werden. Da der FET Q1 und der FET Q2 ausgeschaltet sind, wird der FET Q5 ausgeschaltet und der FET Q6 eingeschaltet. D.h., da die FET Q4 und Q5 ausgeschaltet sind und die FET Q3 und Q6 eingeschaltet sind, werden die FET Qp und Qn ausgeschaltet. Hier sind, selbst wenn die FET Q1, Q3 und Q6 eingeschaltet sind, die FET Q2, Q4 und Q5 ausgeschaltet, so daß kein Strom in die Ergänzungsschaltung ADC fließt. Demgemäß ermöglicht die Zuführung eines Niedrig-Signals zu dem Steueranschluß CT die statische Strommessung.
30 zeigt die Schneidschaltung CUT, die ein Schaltelement ANS enthält. Dieser wird allgemein als ein Analogschalter bezeichnet. Die Abschaltung des Schalterelements ANS schaltet die FET Qp und Qn aus. Daher kann der statische Strom durch Ausschalten der Schalterelemente ANS gemessen werden.
31 zeigt die Ergänzungsschaltung ADC nach 25, die mit der Schneidschaltung CUT versehen ist. Die Einschaltung der FET Q4 und Q5 durch Liefern eines Hoch-Signals zu dem Steueranschluß CT legt die Vorwärts-Vorspannungen Vss und Vdd an die Gates G des FET Qp vom P-Typ und des FET Qn vom N-Typ an. Dies schaltet sowohl den FET Qp vom P-Typ als auch den FET Qn vom N-Typ ein, um zu ermöglichen, daß sie als die Ergänzungsschaltung ADC arbeiten. Die Zuführung eines Niedrig-Signals zu dem Steueranschluß CT schaltet die FET Q4 und Q5 aus und die FET Q3 und Q6 ein. Das Ergebnis ist, daß der FET Qp vom P-Typ und der FET Qn vom N-Typ ausgeschaltet sind und keine elektrische Leistung verbrauchen.
32 zeigt die Ergänzungsschaltung ADC, die mit der Schneidschaltung CUT versehen ist, welche die Niedrigimpedanz-Pufferschaltung LOW und die Mittelpunkt-Spannungsquelle EJV enthält. Die Ergänzungsschaltung ADC nach 10 wird als die Mittelpunkt-Spannungsquelle EJV verwendet. Die Schneidschaltung CUT1 schaltet den FET Qp1 vom P-Typ und den FET Qn1 vom N-Typ aus, welche beide die Mittelpunkt-Spannungsquelle EJV bilden. Die Schneidschaltung CUT2 schaltet den FET Qp2 vom P-Typ und den FET Qn2 vom N-Typ aus, welche beide die Niedrigimpedanz-Pufferschaltung LOW bilden. Durch Liefern eines Hoch-Signals zu dem Steueranschluß CT werden die FET Q4-1 und Q5-1 in der Schneidschaltung CUT1 eingeschaltet. Dies verbindet die Gates G des FET Qp1 vom P-Typ des FET Qn1 vom N-Typ über die FET Q4-1 und Q5-1 miteinander. Als ein Ergebnis wird die Mittelspannung Vc zu dem Schnittpunkt J1 ausgegeben.
In der Schneidschaltung CUT2 sind die FET Q4-2 und Q5-2 eingeschaltet. Folglich sind die Gates G des FET Qn2 vom N-Typ und des FET Qp2 vom P-Typ über den FET Q4-2 und den FET Q5-2 verbunden. Die Mittelspannung Vc wird von der Mittelpunkt-Spannungsquelle EJV zu dem gemeinsamen Schnittpunkt J2 gegeben. In diesem Fall sind der FET Qn2 vom N-Typ und der FET Qp2 vom P-Typ gleichartig denen der Niedrigimpedanz-Pufferschaltung LOW nach 26 ausgebildet; nachdem die Treiberschaltung DR ein Signal zu dem Schnittpunkt J2 geliefert hat, arbeiten sie entsprechend der mit Bezug auf 26 erläuterten Operation. Die Zuführung eines Niedrig-Signals zu dem Steueranschluß CT schaltet die FET Q3-1 und Q6-1 ein und die FET Q4-1 und Q5-1 aus. Dem entspricht, daß der FET Qn2 vom N-Typ und der FET Qp2 vom P-Typ ausgeschaltet werden. Demgemäß führt die Zuführung des Niedrig-Signals zu dem Steueranschluß CT zu einer vollständigen Abschaltung des Stroms, wodurch die statische Strommessung ermöglicht wird.
Bei den obigen Ausführungsbeispielen wird der Inverter INV für die Ergänzungsschaltung ADC verwendet. Im Folgenden werden Ergänzungsschaltungen ADC erläutert, die andere Schaltkreise als den Inverter INV enthalten, z.B. ein NAND-Glied oder ein NOR-Glied.
33 zeigt eine andere Verzögerungsvorrichtung D10 gemäß der vorliegenden Erfindung. Die Ergänzungsschaltung ADC enthält ein NAND-Glied. Insbesondere ist das NAND-Glied mit der Rückführschaltung NF verbunden. Da das NAND-Glied wenigstens zwei Eingangsanschlüsse aufweist, kann einer von diesen für den Steueranschluß CT verfügbar sein.
34 zeigt die Konfiguration der das NAND-Glied verwendenden Ergänzungsschaltung ADC. Die Zuführung eines Hoch-Signals und eines Niedrig-Signals zu dem Steueranschluß CT schaltet die Ergänzungsschaltung ADC ein/aus. Die Zuführung eines Hoch-Signals zu dem Steueranschluß CT schaltet die Ergänzungsschaltung ADC ein, um die Mittelspannung Vc auszugeben; die Zuführung eines Niedrig-Signals schaltet daher die Ergänzungsschaltung ADC aus, um ein Hoch-Signal auszugeben. Das Anlegen eines Hoch-Signals an den Steueranschluß CT schaltet den FET Q1 ein und FET Q4 aus. Demgemäß operiert die Ergänzungsschaltung ADC mit den miteinander verbundenen Drains D der FET Q2 und Q3, um die Mittelspannung Vc auszugeben.
Alternativ schaltet die Zuführung eines Niedrig-Signals zu dem Steueranschluß CT den FET Q1 aus und den FET Q4 ein. Dies führt dazu, daß die Spannung an dem gemeinsamen Schnittpunkt J hoch wird. Die Prüfung von Ableitungsströmen in integrierten Halbleiterschaltungen, d.h. die statische Stromprüfung erfordert, daß das Ausgangssignal der Treiberschaltung DR auf die äquivalente Spannung des gemeinsamen Schnittpunktes J gesetzt wird. Die Steuerung des Eingangssignals für den Steueranschluß CT kann die mit dem NAND-Glied versehene Ergänzungsschaltung ADC ein/ausschalten.
35 zeigt eine weitere Verzögerungsvorrichtung D10 gemäß dieser Erfindung. Die Ergänzungsschaltung ADC enthält ein NOR-Glied. Insbesondere hat die Ergänzungsschaltung ADC ein mit der Rückführschaltung NF verbundenes NOR-Glied. Da das NOR-Glied mindestens zwei Eingangsanschlüsse enthält, kann einer von diesen als der Steueranschluß CT verfügbar sein.
36 zeigt ein Beispiel der mit dem NOR-Glied versehenen Ergänzungsschaltung ADC. Die Zuführung eines Hoch-Signals und eines Niedrig-Signals zu dem Steueranschluß CT schaltet die Ergänzungsschaltung ADC ein/aus. Die Zuführung eines Niedrig-Signals zu dem Steueranschluß CT schaltet die Ergänzungsschaltung ADC ein, um die Ausgabe der Mittelspannung Vc zu erhalten. Alternativ schaltet die Zuführung eines Hoch-Signal zu dem Steueranschluß CT die Ergänzungsschaltung ADC aus, was zu der Ausgabe eines Niedrig-Signals führt. Das Anlegen eines Niedrig-Signals an den Steueranschluß CT schaltet den FET Q1 aus und den FET Q2 ein. Da die Drain D des FET Q3 mit der Source S des FET Q2 verbunden ist und der FET Q2 eingeschaltet ist, sind die Drains D der FET Q3 und Q4 miteinander verbunden, um als die Ergänzungsschaltung ADC zu arbeiten, wodurch die Mittelspannung Vc ausgegeben wird.
Demgegenüber schaltet das Anlegen eines Hoch-Signals an den Steueranschluß TC den FET Q1 ein und den FET Q2 aus. Da der FET Q1 eingeschaltet ist, ist die Spannung an dem gemeinsamen Schnittpunkt J niedrig. Die Prüfung Ableitungsströmen in integrierten Halbleiterschaltungen, d.h. die statische Stromprüfung erfordert, daß das Ausgangssignal der Treiberschaltung DR auf die äquivalente Spannung am gemeinsamen Schnittpunkt J gesetzt wird. Die Steuerung des Eingangssignals für den Steueranschluß CT kann die mit dem NOR-Glied versehene Ergänzungsschaltung ADC ein/ausschalten.
37 zeigt noch eine andere Ergänzungsschaltung ADC. Die Ergänzungsschaltung ADC enthält einen Steueranschluß CT und XCT als die Schneidschaltung CUT. Die Zuführung eines Hoch-Signals zu dem Steueranschluß CT und eines Niedrig-Signals zu dem Steueranschluß XCT schaltet die Ergänzungsschaltung ADC ein. Alternativ schaltet die Zuführung eines Niedrig-Signals zu dem Steueranschluß CT und eines Hoch-Signals zu dem Steueranschluß XCT die Ergänzungsschaltung ADC aus, so daß keine elektrische Leistung verbraucht wird. D.h. die Zuführung eines Hoch-Signals zu dem Steueranschluß CT und eines Niedrig-Signals zu dem Steueranschluß XCT schaltet die FET Q1 und Q4 ein. Dies führt zum Anlegen der Spannung Vdd von dem FET Q1 an den FET Q2 und der Spannung Vss von dem FET Q4 an den FET Q3. Demgemäß wird die Mittelspannung Vc an den gemeinsamen Schnittpunkt J der Gates G der FET Q2 und Q3 angelegt. Die Zuführung eines Niedrig-Signals zu dem Steueranschluß CT und eines Hoch-Signals zu dem Steueranschluß XCT schaltet die FET Q1 und Q4 aus. Da weder die Spannung Vdd noch die Spannung Vss an die FET Q1 und Q4 angelegt sind, fließt kein Strom in die Ergänzungsschaltung ADC. Daher ermöglicht die Zuführung des Niedrig-Signals zu dem Steueranschluß CT und des Hoch-Signals zu dem Steueranschluß XCT die Messung des statischen Stroms der Verzögerungsvorrichtung D10.
Hier ist die Mittelspannung Vc nicht auf die mittlere Spannung zwischen der Vdd und der Spannung Vss beschränkt. Die Mittelspannung Vc bezeichnet eine will kürliche Spannung zwischen der Spannung Vdd und der Spannung Vss in Übereinstimmung mit dem Verhältnis. Beispielsweise gibt zusätzlich zu der mittleren Spannung zwischen der Spannung Vdd und der Spannung Vss die Mittelspannungsquelle nach 26 eine Spannung aus, die der Schwellenspannung der Empfangsschaltung RC entspricht.
38 zeigt die Halbleitervorrichtung 96 enthaltend die Halbleiterprüfeinheit 97, welche Halbleitervorrichtungen untersucht. Die Halbleitervorrichtung 96 enthält die Halbleiterprüfeinheit 97 und die Vorrichtungseinheit 98.
Die Halbleiterprüfeinheit 97 enthält einen Mustergenerator 90, einen Generator 92 für geformte Muster und eine Komparator 95. Der Generator 92 für geformte Muster hat eine Verzögerungsschaltung 100. Die Verzögerungsschaltung ist wie in 26 gezeigt ausgebildet.
Der Mustergenerator 90 erzeugt Prüfmusterdaten, die in die Vorrichtungseinheit 98 einzugeben sind, und ein Erwartungsmuster, von dem erwartet wird, daß es die Vorrichtungseinheit 98 als Antwort auf die Musterdaten ausgibt. Der Mustergenerator 90 gibt die Musterdaten zu dem Generator 92 für geformte Muster und die Erwartungsdaten zu dem Komparator 95 aus. Weiterhin gibt der Mustergenerator 90 ein Zeitsetzsignal zu der Verzögerungsschaltung 100 aus. Das Zeitsetzsignal weist die Verzögerungsschaltung an, einen Verzögerungstakt zu erzeugen, der einen bestimmten Verzögerungswert entsprechend der Operationscharakteristik der Vorrichtungseinheit 98 hat. Die Verzögerungsschaltung 100 erzeugt einen Verzögerungstakt mit dem Verzögerungswert, der durch das Zeitsetzsignal bestimmt ist. Der Generator 92 für geformte Muster formt die Musterdaten auf der Grundlage des von der Verzögerungsschaltung 100 gelieferten Verzögerungstaktes. Dies erzeugt geformte Musterdaten für die Vorrichtungseinheit 98 entsprechend deren Operationscharakteristik. Als Antwort auf die geformten Musterdaten liefert die Vorrichtungseinheit 98 Ausgangsdaten zu dem Komparator 95. Der Komparator 95 vergleicht die Erwartungsdaten und die Ausgangsdaten, um zu beurteilen, ob die Vorrichtungseinheit 98 gut ist oder nicht. Die Verwendung der Verzögerungsvorrichtung D10 nach den 7 bis 37 für die Verzögerungsschaltung 100 erhöht die Genauigkeit der Verzögerungszeit der Verzögerungsschaltung 100, was wiederum die Genauigkeit der Prüfung der Halbleiterprüfeinheit 97 erhöht.
39 ist ein Blockschaltbild, welches das Oszilloskop zeigt. Das Oszilloskop enthält das Analogvorderende 102, den A/D-Wandler 104, den Speicher 106, den Prozessor 108, die Anzeigeeinheit 110, den Zeitinterpolator 112 und die Verzögerungsschaltung 100. Die Verzögerungsschaltung 100 ist wie in 6 gezeigt ausgebildet. Die Verzögerungsschaltung 100 führt dem A/D-Wandler 104 und dem Zeitinterpolator 112 den Verzögerungstakt zu, welcher einen gegebenen Verzögerungswert mit Bezug auf den Bezugstakt hat. Als Antwort auf das Analogsignal gibt das Analogvorderende 102 ein Triggersignal zu dem Zeitinterpolator 112 aus. Das Analogvorderende 102 gibt auch das Analogsignal zu dem A/D-Wandler 104 aus. Der A/D-Wandler 104 wandelt das eintretende Analogsignal in ein Digitalsignal um auf der Grundlage des von der Verzögerungsschaltung 100 gelieferten Verzögerungstaktes. Das Digitalsignal wird dann zu dem Speicher 106 ausgegeben. Der Speicher 106 speichert das von dem A/D- Wandler 104 gelieferte Digitalsignal.
Der Zeitinterpolator 112 mißt die Taktdifferenz zwischen dem von dem Analogvorderende 102 gelieferten Triggersignal und dem von der Verzögerungsschaltung 100 gelieferten Verzögerungstakt. Der Zeitinterpolator 112 gibt dann die Taktdifferenz zu dem Prozessor 108 aus.
Der Prozessor 108 führt einen Prozess durch, der notwendig ist für die Darstellung der Analogdaten auf der Grundlage der in dem Speicher 106 gespeicherten Daten und der von dem Zeitinterpolator 112 gelieferten Taktdifferenz. Der Prozessor 108 gibt dann die Anzeigedaten zu der Anzeigeeinheit 110 aus. Die Anzeigeeinheit 110 stellt das Analogsignal entsprechend den von dem Prozessor 108 gelieferten Anzeigedaten dar. Die Verwendung der Verzögerungsvorrichtung D10 in den 7 bis 37 für die Verzögerungsschaltung 100 verbessert die Genauigkeit der Verzögerungszeit, wodurch die Genauigkeit der Anzeige des Oszilloskops erhöht wird.
Während die vorliegende Erfindung anhand der bevorzugten Ausführungsbeispiele beschrieben wurde, ist die Erfindung nicht hierauf beschränkt. Die Erfindung kann in verschiedenen Weisen verkörpert sein, ohne daß von dem Prinzip der Erfindung, wie sie in den beigefügten Ansprüchen definiert ist, abgewichen wird.
Wie vorbeschrieben ist, verringert gemäß den bevorzugten Ausführungsbeispielen die Verbindung der Ergänzungsschaltung ADC mit dem Verzögerungselement DL die Änderung der Leistungszuführungsspannung für die Verzögerungsvorrichtung D10. Das Ergebnis ist eine Erhöhung der Genauigkeit der Verzögerungszeit der Verzögerungsvorrichtung D10. Weiterhin ändert sich, wenn sich die Leistungszuführungsspannung ändert, die von der Ergänzungsschaltung ADC ausgegebene Mittelspannung Vc ebenfalls. Diese ändert sich proportional zu der Änderung der Spannung, um dem Schwellenwert des Verzögerungselements DL zu folgen, wodurch die reguläre Operation ermöglicht wird. Die Ergänzungsschaltung ADC enthält ein Verhältnis äquivalent zu dem Verhältnis des Verzögerungselements DL und eine Rückführschaltung NF. Die Ergänzungsschaltung ADC kann die Spannung entsprechend dem logischen Schwellenwert des Verzögerungselements DL erzeugen. Weiterhin wird die Änderung der Leistungszuführungsspannung herabgesetzt, so daß das von der Verzögerungsvorrichtung DC abgestrahlte elektromagnetische Wellenrauschen ebenfalls reduziert wird.
Gemäß den bevorzugten Ausführungsbeispielen ermöglicht das Vorsehen des Schneidendanschlusses CUT in der Schaltung, z.B. der Ergänzungsschaltung ADC und er Mittelpunkt-Spannungsquelle EJV, das Abschneiden des in dieser Schaltung fließenden Stroms. Demgemäß ist es möglich, zu verhindern, daß der Leerlaufstrom in einer derartigen Schaltung fließt, die zuläßt, daß der Leerlaufstrom in dem statischen Zustand fließt. Folglich wird es einfacher, die statische Strommessung durchzuführen, wenn eine Verzögerungsvorrichtung D10 geprüft wird, die die Ergänzungsschaltung ADC oder die Mittelpunkt-Spannungsquelle EJV enthält. Weiterhin erhöht die Anwendung der Verzögerungsvorrichtung D10 nach der vorliegenden Erfindung auf die Verzögerungsschaltung 100 die Genauigkeit der Prüfung der Halbleiterprüfvorrichtung enthaltend die Verzögerungsschaltung 100. Die Verzögerungsvorrichtung D10 nach der vorliegenden Erfindung erhöht auch die Ge nauigkeit des Prüfens der Halbleitervorrichtung, die die mit der Verzögerungsschaltung 100 versehene Halbleiterprüfeinheit 97 aufweist, und die Genauigkeit der Anzeige des Oszilloskops mit der Verzögerungsschaltung 100.
Wie vorbeschrieben ist, kann gemäß der vorliegenden Erfindung die Verringerung der Änderung der Leistungszuführungsspannung der Verzögerungsvorrichtung die Genauigkeit der Verzögerungszeit der Verzögerungsvorrichtung erhöhen. Diese ist daher in der Lage, das von der Verzögerungsvorrichtung D10 abgestrahlte elektromagnetische Wellenrauschen zu reduzieren.

Claims

Halbleiterprüfvorrichtung, welche eine Halbleitervorrichtung prüft, und welche aufweist: – einen Mustergenerator (90), der ein in die Halbleitervorrichtung (93) zu führendes Prüfmuster erzeugt, – eine Verzögerungseinheit (100), die einen Verzögerungstakt mit einem Verzögerungswert entsprechend einer Operationscharakteristik der Halbleitervorrichtung erzeugt, – einen Generator (92) für geformte Prüfmuster, der ein geformtes Prüfmuster erzeugt durch Formen des Prüfmusters auf der Grundlage des Verzögerungstaktes, – eine Vorrichtungseinsetzeinheit (94), die zum Befestigen der Halbleitervorrichtung auf dieser und zum Eingeben des geformten Prüfmusters in die Halbleitervorrichtung verwendet wird, und – einen Komparator (95), welcher beurteilt, ob die Halbleitervorrichtung gut ist oder nicht, auf der Grundlage des von der Halbleitervorrichtung als Antwort auf das geformte Prüfmuster ausgegebenen Ausgangssianals, wobei die Verzögerungseinheit (100) ein Verzögerungselement (DL) enthält, das von zwei Leis tungszuführungsspannungen Vss und Vdd betrieben wird und das einen Eingangstakt um den Verzögerungswert verzögert, um den Verzögerungstakt zu erzeugen, und wobei die Spannung Vss kleiner als die Spannung Vdd ist, dadurch gekennzeichnet, dass – das Verzögerungselement (DL) in Abhängigkeit von dem Eingangssignal eine der Leistungszuführungsspannungen Vss und Vdd ausgibt, – die Verzögerungseinheit weiterhin eine Ergänzungsschaltung (ADC) enthält, die mit dem Ausgang des Verzögerungselements (DL) verbunden ist und die eine vorbestimmte Spannung (Vc) ausgibt, die zwischen den Spannungen Vss und Vdd liegt und im Wesentlichen gleich einer Schwellenspannung ist, so dass die Spannung (Vc) der Ergänzungsschaltung (ADC) die Änderung der von dem Verzögerungselement (DL) ausgegebenen Spannung reduziert.
Halbleiterprüfvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Verzögerungseinheit (100) weiterhin mehrere Verzögerungselemente (DL) in Reihe miteinander sowie mehrere Ergänzungsschaltungen (ADC), die jeweils mit einem der Ausgänge der mehreren Verzögerungselemente verbunden sind, enthält.
Halbleiterprüfvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Verzögerungselement (DL) eine digitale Schaltung enthält und die Spannung (Vc) der Ergänzungsschaltung (ADC) im Wesentlichen gleich der Schwellenspannung ist, die der Ausgang der digitalen Schaltung von einer der Ausgangsspannungen mit den beiden möglichen Werten in die andere von diesen invertiert.