DE69833595T2

DE69833595T2 - Synchrones Verzögerungsschaltkreissystem

Info

Publication number: DE69833595T2
Application number: DE69833595T
Authority: DE
Inventors: Kouichirou Minato-ku Minami
Original assignee: NEC Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 1997-10-06
Filing date: 1998-10-06
Publication date: 2006-10-05
Anticipated expiration: 2018-10-07
Also published as: EP0909031B1; US6194937B1; DE69833595D1; JPH11112308A; CN1164034C; KR100319504B1; KR19990036848A; CN1213897A; TW465181B; EP0909031A3; EP0909031A2

Description

HINTERGRUND DER ERFINDUNG
Bereich der Erfindung
Die vorliegende Erfindung bezieht sich auf einen Schaltkreis mit integriertem Halbleiter, und spezifischer gesehen auf ein synchrones Verzögerungsschaltkreissystem, das einen synchronen Verzögerungsschaltkreis enthält, der in einem Schaltkreis mit integriertem Halbleiter gebildet wird und die Funktion hat, die Verzögerungszeit des Taktsignals zu steuern.
Beschreibung des Stands der Technik
Beim Stand der Technik wird im Hinblick auf einen einfachen Schaltkreisaufbau und einen geringen Stromverbrauch ein synchroner Verzögerungsschaltkreis, der die Beseitigung einer Taktschräge für kurze Zeit ermöglicht in einem synchronen Hochleistungs-Schaltkreis eingesetzt. Beispiele für Synchron-Schaltkreise nach dem Stand der Technik sind in der japanischen Patentanmeldung mit der Vorprüfungs-Veröffentlichungsnr. JP-A-08-237091 (entsprechend der Europäische Patentanmeldung mit der Vorprüfungs-Veröffentlichungsnr. EP-720291-A2) offenbart, Toshio Yamada und andere, "Capacitance coupled Bus with Negative Delay Circuit for High Speed and Low Power (10GB/s < 500mW) Sychronous DRAMs", 1996 Symp. auf VLSI Circ. S. 112–113, Jim-Man Han und andere, "Skew Minimization Technique for 256M-bit Synchronous DRAM and beyond", 1996 Symp. auf VLSI Circ. S. 192–193, Richard B. Watson und andere, "Clock Buffer Chip with Absolute Delay Regulation Over Process and Environment Variations", Proc. von IEEE 1992 CICC (Custom Intergrated Circuits Conference) 25.2, und Yoshinori OKAJIMA und andere, "Digital Delay Locked Loop and Design Technique for High-Speed Synchronous Interface" IEICE TRANS. ELECTRON., VOL.E79-C, Nr. 6, Juni 1996 S. 798–807.
7 ist ein Schaltkreisdiagramm, das einen grundlegenden Aufbau von einem synchronen Verzögerungsschaltkreis nach dem ersten Stand der Technik zeigt. Dieser synchrone Verzögerungsschaltkreis enthält im Folgenden: einen Eingabepuffer 3, der eine erste Verzögerungszeit td1 aufweist und ein externes Taktsignal CLK1 mit einer Taktperiode tCK empfängt, einen Takttreiber 4, der eine zweite Verzögerungszeit td2 aufweist und ein internes Taktsignals CLK2 ausgibt, einen Pseudo-Verzögerungsschaltkreis 5, der eine Verzögerungszeit td1 + td2 aufweist, die der Summe der ersten und zweiten Verzögerungszeit td1 und td2 des Eingabepuffers 3 und des Takttreibers 4 entsprechen, eine erste Verzögerungsschaltkreisanordnung 1, die aus einer vorbestimmten Anzahl an Verzögerungsschaltkreisen mit einer vorbestimmten Verzögerungszeit gebildet ist und eine Zeitdifferenz einer konstanten Periode von einer Ausgabe des Pseudo-Verzögerungsschaltkreises 5 misst, und eine zweite Verzögerungsschaltkreisanordnung 2, die aus einer vorbestimmten Anzahl an Verzögerungsscahltkreisen mit einer vorbestimmten Verzögerungszeit gebildet ist und die gemessene Zeitdifferenz wiedergibt, um die wiedergegebene Zeitdifferenz an den Takttreiber 4 auszugeben.
Hier enthält der Pseudo-Verzögerungsschaltkreis 5 einen Pseudo-Eingabepuffer 5a, der dem Eingabepuffer 3 genau entspricht, und einen Pseudo-Takttreiber 5b, der dem Takttreiber 4 genau entspricht, um die Verzögerungsschaltkreisanordnungen 1 und 2 den Verzögerungszeiten td1 und td2 des Eingabepuffers 3 und des Takttreibers 4 gleichzumachen.
Jede der Verzögerungsschaltkreisanordnungen 1 und 2 ist aus einer vorbestimmten Anzahl an Verzögerungsschaltkreisen mit einer entsprechenden vorbestimmten Verzögerungszeit gebildet. Der konstante Zeitraum wird mit der Verzögerungsschaltkreisanordnung 1 gemessen und mit der Verzögerungsschaltkreisanordnung 2 wiedergegeben. Diese Funktion wird dadurch realisiert, dass ein Signal dazu gebracht wird, dass es sich während eines zu messenden Zeitraums in der Verzögerungsschaltkreisanordnung 1 ausbreitet, und dass ein Signal in der Verzögerungsschaltkreisanordnung 2 die gleiche Anzahl an Verzögerungsschaltkreisen durchfließt, in denen sich das erste genannte Signal ausgebreitet hat.
Ein System, in dem ein Signal dazu gebracht wird, in der Verzögerungsschaltkreisanordnung 2 durch die gleiche Anzahl an Verzögerungsschaltkreisen zu fließen, in denen sich das Signal in der Verzögerungsschaltkreisanordnung 1 ausgebreitet hat, kann in zwei eingeteilt werden, anhand von denen ein Pfadende und der gesamte Pfad zur Bestimmung der Länge der Verzögerungsschaltkreisanordnung 2 ausgewählt wird. Das mit diesen Verfahren angewandte synchrone Verzögerungsschaltkreissystem wird anhand der Signalausbreitungsrichtungen der Verzögerungsschaltkreisanordnungen ebenfalls in zwei aufgeteilt, und daher kann das System in vier Arten eingeteilt werden.
Wird das System nämlich anhand der Signalausbreitungsrichtungen der Verzögerungsschaltkreisanordnungen 1 und 2 eingeteilt, so wird es in eines eingeteilt, in dem – wie in 8 (Stand der Technik 2) und 9 (Stand der Technik 3) dargestellt ist – die entsprechenden Signalausbreitungssrichtungen der Verzögerungsschaltkreisanordnungen 1 und 2 entgegengesetzt zueinander sind, und die Anzahl der Verzögerungsschaltkreise in der Verzö gerungsschaltkreisanordnung 2 wird durch die Seite eines Eingabeanschlusses der Verzögerungsschaltkreisanordnung 2 bestimmt, und in ein anderes, in dem – wie in 10 (Stand der Technik 4) und 11 (Stand der Technik 5) dargestellt ist – die entsprechenden Signalausbreitungsrichtungen der Verzögerungsschaltkreisanordnungen 1 und 2 sich entsprechen, und die Anzahl der Verzögerungsschaltkreise in der Verzögerungsschaltkreisanordnung 2 durch die Seite eines Ausgabeanschlusses der Verzögerungsschaltkreisanordnung 2 bestimmt wird.
Durch die Einteilung, auf deren Grundlage ein Pfadende und der gesamte Pfad zur Bestimmung der Länge der Verzögerungsschaltkreisanordnung 2 ausgewählt wird, entsprechen die Beispiele, die in 8 (Stand der Technik 2) und 11 (Stand der Technik 5) dargestellt sind, dem Beispiel, das Pfadende auszuwählen und die Beispiele, die in 9 (Stand der Technik 3) und 10 (Stand der Technik 4) dargestellt sind, entsprechen dem Beispiel, den gesamten Pfad auszuwählen. In dem Beispiel, das in 10 (Stand der Technik 4) dargestellt ist, befindet sich zwischen den Verzögerungsschaltkreisanordnungen 1 und 2 übrigens eine Steuerschaltkreisanordnung 6, die aus einer Anzahl an Steuergattern gebildet ist, die der Anzahl der Verzögerungsschaltkreise in jeder der Verzögerungsschaltkreisanordnungen 1 und 2 entspricht, und an der Ausgabeseite der Verzögerungsschaltkreisanordnung 2 befindet sich ein Multiplexer (MUX) 7.
Als Hinweis, das Beispiel, das in 8 dargestellt ist entspricht einem Beispiel, das in JP-A-08-237091 (entsprechend EP-0 720 291-A2) offenbart ist, und das Beispiel, das in 9 dargestellt ist, entspricht einem Beispiel, das in Yoshinori OKI-JIMA und andere, "Digital Delay Locked Loop and Design Technique for High-Speed Synchronous Interface", IEICE TRANS. ELECTRON.; VOL.E79-C, Nr. 6, Juni 1996 S. 798–807, offenbart ist. Das Beispiel, das in 10 dargestellt ist, entspricht einem Beispiel, das in Jim-Man Han und andere, "Skew Minimization Technique for 256M-bit Synchronous DRAM and beyond", 1996 Symp. auf VLSI Circ. S. 192–193 offenbart ist, und das Beispiel, das in
11 dargestellt ist, entspricht einem Beispiel, das in Toshio Yamada und andere, "Capacitance coupled Bus with Negative Delay Circuit for High Speed and Low Power (10GB/s < 500mW) Synchronous DRAMs", 1996 Symp. auf VLSI Circ. S. 112–113, offenbart ist.
Da die Fortbewegungsgeschwindigkeit eines Impulses oder einer Signalflanke in den beiden Verzögerungsschaltkreisanordnungen (erste Verzögerungsschaltkreisanordnung und zweite Verzögerungsschaltkreisanordnung) bei Verwendung des synchronen Verzögerungsschaltkreissystems auf einer niedrigen Frequenz konstant ist, fließt der Impuls oder die Signalflanke in den oben erwähnten synchronen Verzögerungsschaltkreissystemen von der ersten Verzögerungsschaltkreisanordnung über, abhängig von der Taktperiode des externen Taktsignals, so dass das synchrone Verzögerungsschaltkreissystem nicht normal arbeitet.
Dieses Problem kann bewältigt werden, indem zuvor sowohl jede der ersten Verzögerungsschaltkreisanordnungen als auch die zweite Verzögerungsschaltkreisanordnung verlängert wird, um so eine große Verzögerungszeit zu erreichen. Die Anzahl der Verzögerungsschaltkreise, die notwendig ist, um sowohl die erste als auch die zweite Verzögerungsschaltkreisanordnung zu bilden, wird jedoch hoch, so dass eine für die Verzögerungsschaltkreisanordnungen benötigte Fläche gross wird, und somit der Gesamtumfang des Schaltkreises gross wird.
Zusammenfassung der Erfindung
Folglich ist es eine Aufgabe der vorliegenden Erfindung, für ein synchrones Verzögerungsschaltkreissystem zu sorgen, dass den oben erwähnten Defekt des herkömmlichen Verzögerungsschaltkreissystems überwunden hat.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, für ein synchrones Verzögerungsschaltkreissystem zu sorgen, das präzise arbeitet, eine passende Verzögerungszeit gewährleistet und in kleinem Umfang hergestellt werden kann.
Die oben erwähnten und andere Aufgaben der vorliegenden Erfindung werden im Hinblick auf die vorliegende Erfindung mit einem synchronen Verzögerungsschaltkreissystem erreicht, das im Folgenden aufweist: einen Eingabepuffer, der eine erste Verzögerungszeit aufweist und ein externes Taktsignal empfängt, einen Takttreiber, der eine zweite Verzögerungszeit aufweist und zur Ausgabe eines internen Taktsignals ausgelegt ist, einen Pseudo-Verzögerungsschaltkreis, der eine Verzögerungszeit aufweist, die einer Summe aus der ersten Verzögerungszeit und der zweiten Verzögerungszeit des Eingabepuffers und des Takttreibers entspricht, eine erste Verzögerungsschaltkreisanordnung, die aus einer vorbestimmten Anzahl an Verzögerungsschaltkreisen mit einer vorbestimmten Verzögerungszeit gebildet ist und eine Zeitdifferenz einer konstanten Periode von einem Ausgangssignal des Pseudo-Verzögerungsschaltkreises misst, eine zweite Verzögerungsschaltkreisanordnung, die aus einer vorbestimmten Anzahl an Verzögerungsschaltkreisen mit einer vorbestimmten Verzögerungszeit gebildet ist und die gemessene Zeitdifferenz zur Ausgabe der wiedergegebenen Zeitdifferenz an den Takttreiber wiedergibt, eine Systemstatus-Messvorrichtung zur Ausgabe eines Systemstatus-Messsignals, welches das durch das Messen des Systemstatus erhaltene Ergebnis anzeigt, und eine Verzögerungszeit-Steuervorrichtung, welche auf das Systemstatus-Messsignal zur Steuerung der Fortbewegungsgeschwindigkeit eines sich in der ersten Verzögerungsschaltkreisanordnung und in der zweiten Verzögerungsschaltkreisanordnung ausbreitenden Impulses oder einer Signalflanke reagiert, wodurch die oben erwähnte vorbestimmte Verzögerungszeit gesteuert wird.
Die oben erwähnten und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden durch die folgende Beschreibung der bevorzugten Ausführungsformen der Erfindung mit Bezug auf die beiliegenden Zeichnungen ersichtlich.
Kurzbeschreibung der Zeichnungen
1 ist ein Schaltkreisdiagramm, das ein Grundprinzip des synchronen Verzögerungsschaltkreissystems gemäß der vorliegenden Erfindung veranschaulicht;
2 ist ein Schaltkreisdiagramm, das den Aufbau einer ersten Ausführungsform des synchronen Verzögerungsschaltkreissystems gemäß der vorliegenden Erfindung veranschaulicht;
3 ist ein Schaltkreisdiagramm, das den Aufbau einer zweiten Ausführungsform des synchronen Verzögerungsschaltkreissystems gemäß der vorliegenen Erfindung veranschaulicht;
4 ist ein Schaltkreisdiagramm, das den Aufbau einer dritten Ausführungsform des synchronen Verzögerungsschaltkreissystems gemäß der vorliegenden Erfindung veranschaulicht;
5 ist ein Schaltkreisdiagramm, das den Aufbau einer vierten Ausführungsform des synchronen Verzögerungsschaltkreissystems gemäß der vorliegenden Erfindung veranschaulicht;
6 ist ein Schaltkreisdiagramm, das den Aufbau einer fünften Ausführungsform des synchronen Verzögerungsschaltkreissystems gemäß der vorliegenden Erfindung veranschaulicht;
7 ist ein Schalkreisdiagramm, das den Aufbau eines Beispiels des synchronen Verzögerungsschaltkreissystems veranschaulicht, das auf einem ersten Stand der Technik basiert;
8 ist ein Schaltkreisdiagramm, das den Aufbau eines Beispiels des synchronen Verzögerungsschaltkreissystems veranschaulicht, das auf einem zweiten Stand der Technik basiert;
9 ist ein Schaltkreisdiagramm, das den Aufbau eines Beispiels des synchronen Verzögerungsschaltkreissystems veranschaulicht, das auf einem dritten Stand der Technik basiert;
10 ist ein Schaltkreisdiagramm, das den Aufbau eines Beispiels des synchronen Verzögerungsschaltkreissystems veranschaulicht, das auf einem vierten Stand der Technik basiert; und
11 ist ein Schaltkreisdiagramm, das den Aufbau eines Beispiels eines Verzögerungsschaltkreissystems veranschaulicht, das auf einem fünften Stand der Technik basiert.
Beschreibung der bevorzugten Ausführungsformen
Mit Bezug auf die Zeichnungen werden im Folgenden die Ausführungsformen der synchronen Verzögerungsschaltkreissysteme gemäß der vorliegenden Erfindung im Detail beschrieben.
1 ist ein Schaltkreisdiagramm, das ein Grundprinzip des synchronen Verzögerungsschaltkreissystems gemäß der vorliegenden Erfindung veranschaulicht.
Das dargestellte synchrone Verzögerungsschaltkreissystem enthält, ähnlich wie das System gemäß dem ersten Stand der Technik, einen Eingabepuffer 3, der eine erste Verzögerungszeit td1 aufweist und ein externes Taktsignal CLK1 mit einer Taktperiode tCK empfängt, einen Takttreiber 4, der eine zweite Verzögerungszeit td2 aufweist und zur Ausgabe eines internen Taktsignals CLK2 ausgelegt ist, einen Pseudo-Verzögerungsschaltkreis 5, der eine Verzögerungszeit td1 + td2 aufweist, die einer Summe aus der ersten Verzögerungszeit und zweiten Verzögerungszeit td1 und td2 des Eingabepuffers 3 und des Takttreibers 4 entspricht, eine erste Verzögerungsschaltkreisanordnung 1, die aus einer vorbestimmten Anzahl an Verzögerungsschaltkreisen mit einer vorbestimmten Verzögerungszeit gebildet ist und eine Zeitdifferenz einer konstanten Periode von einem Ausgangssignal des Pseudo-Verzögerungsschaltkreises 5 misst, eine zweite Verzögerungsschaltkreisanordnung 2, die aus einer vorbestimmten Anzahl an Verzögerungsschaltkreisen mit einer vorbestimmten Verzögerungszeit gebildet ist und die gemessene Zeitdifferenz zur Ausgabe der reproduzierten Zeitdifferenz an den Takttreibers 4 wiedergibt.
Zusätzlich zu den oben erwähnten Bestandteilen weist das dargestellte synchrone Verzögerungsschaltkreissystem ausserdem eine Systemstatus-Messvorrichtung zur Ausgabe eines Systemstatus-Messsignals auf, welches das durch das Messen des Systemstatus (in diesem Beispiel ein Frequenz-Messschaltkreis 10 zur Ausgabe eines Frequenz-Messsignals, welches das durch das Messen der Frequenz des externen Taktsignals CLK1 erhaltene Ergebnis anzeigt) erhaltene Ergebnis anzeigt, und ein Verzögerungszeit-Steuerstromkreis 11, welcher auf das Systemstatus-Messsignal (in diesem Beispiel, Frequenz-Messsignal) zur Steuerung der Fortbewegungsgeschwindigkeit eines sich in der ersten Verzögerungsschaltkreisanordnung und in der zweiten Verzögerungsschaltkreisanordnung ausbreitenden Impulses oder einer Signalflanke reagiert, wodurch die oben erwähnte vorbestimmte Verzögerungszeit gesteuert wird.
In dem dargestellten synchronen Verzögerungsschaltkreissystem enthält der Pseudo-Verzögerungsschaltkreis 5 übrigens einen Pseudo-Eingabepuffer 5a, der dem Eingabepuffer 3 genau entspricht, und einen Pseudo-Takttreiber 5b, der dem Takttreiber 4 genau entspricht, um die Verzögerungszeiten des Pseudo-Eingabepuffers 5a und Pseudo-Takttreiber 5b entsprechend den Verzögerungszeiten td1 und td2 des Eingabepuffers 3 und Takttreiber 4 gleichzumachen.
Im dargestellten synchronen Verzögerungsschaltkreissystem sind die Verzögerungsschaltkreisanordnungen 1 und 2 so eingestellt, dass mit Hilfe eines externen Steuersignals die Fortbewegungsgeschwindigkeit von einem Impuls oder einer Signalflanke gesteuert wird, die sich in der ersten Verzögerungsschaltkreisanordnung 1 und in der zweiten Verzögerungsschaltkreisanordnung 2 ausbreiten. Beide Verzögerungsschaltkreisanordnungen 1 und 2 sind an den Verzögerungszeit-Steuerstromkreis 11 angeschlossen. In dieser Verbindung wäre es für Fachleute ersichtlich, dass zur Steuerung oder Änderung der Fortbewegungsgeschwindigkeit eines Impulses oder einer Signalflanke, die sich in der ersten Verzögerungsschaltkreisanordnung und der zweiten Verzögerungsschaltkreisanordnung 1 und 2 ausbreiten, die Verzögerungszeit von allen Verzögerungsschaltkreisen in den Verzögerungsschaltkreisanordnungen 1 und 2 auf verschiedene Arten gesteuert oder geändert werden kann. Da die Verzögerungsschaltkreisanordnungen ein solches Merkmal aufweisen, dass bei Zufuhr von hoher Stromversorgungsspannung an die Verzögerungsschaltkreisanordnung die Verzögerungszeit von jedem Verzögerungsschaltkreis kurz wird, und dass bei Zufuhr von niedriger Stromversorgungsspannung an die Verzögerungsschaltkreisanordnung die Verzögerungszeit von jedem Verzögerungsschaltkreis lang wird, kann zum Beispiel die Verzögerungszeit von jedem Verzögerungsschaltkreis in der Verzögerungsschaltkreisanordnung durch Anpassen oder Ändern der Zufuhr der Stromversorgungsspannung an jeden Verzögerungsschaltkreis in der Verzögerungsschaltkreisanordnung gesteuert werden. Wenn eine Ausgabe von jedem Verzögerungsschaltkreis durch einen spannungsgesteuerten variablen Kondensator mit der Erde verbunden ist, kann alternativ die Verzögerungszeit von jedem Verzögerungsschaltkreis durch Anpassen einer Spannung, die einem spannungsgesteuerten variablen Kondensator zugeführt wird, gesteuert werden. Wenn eine Ausgabe von jedem Verzögerungsschaltkreis durch einen Serienschaltkreis, der durch eine Schaltvorrichtung und einen Kondensator gebildet wird, mit der Erde verbunden ist, kann als weitere Alternative die Verzögerungszeit von jedem Verzögerungsschaltkreis durch Einschalten der Schaltvorrichtung vergrössert werden. Wenn der Serienschalkreis durch eine Vielzahl an parallel geschalteten Serienschaltkreisen ersetzt wird, von denen jeder durch eine Schaltvorrichtung und einen Serienkondensator gebildet wird, ist es in dieser Verbindung möglich, die Anpassungsreichweite der Verzögerungszeit von jedem Verzögerungsschaltkreis zu vergrössern.
Die Systemstatus-Messvorrichtung ist nicht nur auf den Frequenz-Messschaltkreis 10 begrenzt, sondern kann von einer Spannungs-Messvorrichtung zur Erzeugung eingesetzt werden, als Systemstatus-Messsignal, als Spannungswert-Messsignal, welches das durch das Messen einer Stromversorgungsspannung erhaltene Ergebnis anzeigt, oder von einer Abweichungs-Messvorrichtung zur Erzeugung, als Systemstatus-Messsignal, als Abweichungszustand-Messsignal, welches das durch das Messen einer Chipvorrichtungsabweichung erhaltene Ergebnis anzeigt. Zusätzlich kann die Systemstatus-Messvorrichtung durch die Verbindung von zwei oder mehr der oben erwähnten verschiedenen Messvorrichtungen verwendet werden.
Bei Eingabe des externen Taktsignals CLK1, das die Periode von tCK aufweist, breitet sich in dem in 4 dargestellten synchronen Verzögerungsschaltkreissystem der Impuls oder die Flanke des externen Taktsignals CLK1 in dem Eingabepuffer 3, dem Pseudo-Verzögerungsschaltkreis 5 und der ersten Verzögerungsschaltkreisanordnung 1 aus. Bei Eingabe des nächsten Taktsignals in den Pseudo-Verzögerungsschaltkreis 5 wird der sich in der ersten Verzögerungsschaltkreisanordnung 1 ausbreitetende Impuls oder die Signalflanke daher in die zweite Verzögerungsschaltkreisanordnung 2 übertragen.
Wenn die gesamte Verzögerungszeit der ersten Verzögerungsschaltkreisanordnung 1 kürzer ist als tCK – (td1 + td2), wird in dem System gemäß dem Stand der Technik der sich in der ersten Verzögerungsschaltkreisanordnung 1 ausbreitende Impuls oder die Signalflanke nicht in die zweite Verzögerungsschaltkreisanordnung 2 übertragen, was dazu führt, dass das synchrone Verzögerungsschaltkreissystem nicht genau arbeitet.
Als Reaktion auf das durch das Messen der Frequenz des externen Taktsignals CLK1 mit Hilfe des Frequenz-Messschaltkreis 10 erhaltene Frequenz-Messsignal, steuert in dem dem dargestellten synchronen Verzögerungsschaltkreissystem der Verzögerungszeit-Steuerstromkreis 11 jedoch die gesamte Verzögerungszeit der Verzögerungsschaltkreisanordnungen 1 und 2 und daher kann das dargestellte Verzögerungsschaltkreissystem genau arbeiten. Wenn tCK – (td1 + td2) größer als die Verzögerungszeit der ersten Verzögerungsschaltkreisanordnung 1 ist, steuert der Verzögerungszeit-Steuerstromkreis 11 zum Beispiel die Verzögerungsschaltkreisanordnungen 1 und 2, um die gesamte Verzögerungszeit der Verzögerungsschaltkreisanordnungen 1 und 2 zu vergrössern, was dazu führt, dass die Verzögerungszeit der ersten Verzögerungszeitanordnung 1 größer wird als tCK – (td1 + td2) und daher das synchrone Verzögerungsschaltkreissystem genau arbeiten kann.
Durch Messen der Frequenz des externen Taktsignals und Steuerung der Fortbewegungsgeschwindigkeit des Impulses oder der Signalflanke, die sich in der Verzögerungsschaltkreisanordnung ausbreiten, kann das synchrone Verzögerungsschaltkreissystem dementsprechend sogar bei einer niedrigen Frequenz des externen Taktsignals genau arbeiten.
Im Folgenden werden eine Anzahl von spezifischen Ausführungsformen des synchronen Verzögerungsschaltkreissystems beschrieben.
Ausführungsform 1
2 ist ein Schaltkreisdiagramm, das den Aufbau einer ersten Ausführungsform des synchronen Verzögerungsschaltkreissystems gemäß der vorliegenden Erfindung veranschaulicht. In
2 weisen die Elemente, die den in 1 dargestellten Elementen entsprechen, die gleichen Bezugsnummern auf und werden daher zur Vereinfachung der Beschreibung weggelassen.
Die erste Ausführungsform des synchronen Verzögerungsschaltkreissystems enthält eine Steuerstromkreisanordnung 6, welche aus einer Anzahl an Steuergattern gebildet ist, die der Anzahl an Verzögerungsstromkreisen in jeder der Verzögerungsszeitschaltkreisanordnungen 1 und 2 entspricht, und welche sich zwischen den Verzögerungsszeitschaltkreisanordnungen 1 und 2 befindet. Diese erste Ausführungsform enthält ausserdem einen Selektor 12, der sich vor dem Eingabepuffer 3 befindet, sowie einen Ringoszillator 13 und einen Zähler 14, die zum Messen der Frequenz des externen Taktsignals CLK1 vorhanden sind. Jede der Verzögerungsschaltkreisanordnungen 1 und 2 ist so eingestellt, dass sie durch ein digitales Signal gesteuert wird, um so die Fortbewegungsgeschwindigkeit des Impulses oder der Signalflanke zu steuern, die sich in der Verzögerungsszeitschaltkreisanordnung ausbreiten. Der Selektor 12 ist so eingestellt, dass er das externe Taktsignal CLK1 empfängt und das empfangene externe Taktsignal entweder nur an den Ringoszillator 13 oder den Eingabepuffer 12 ausgibt. Während einer Periode zum Messen der Fre quenz des externen Taktsignals CLK1, wird das externe Taktsignal CLK1 daher dem Ringoszillator 13 durch den Selektor 12 zugeführt, wird aber nie dem Eingabepuffer 3 zugeführt, so dass der Impuls oder die Signalflanke auf keinen Fall den Verzögerungsstromkreisanordnungen 1 und 2 zugeführt wird.
Bei Eingabe des externen Taktsignals CLK1, wird in dem dargestellten Verzögerungsschaltkreissystem zuerst das externe Taktsignal CLK1 dem Ringoszillator 13 durch den Selektor 12 zugeführt, so dass der Ringoszillator 13 zur Oszillation einer konstanten Frequenz während nur einer Periode des externen Taktsignals CLK1 freigegeben ist. Beispielsweise wird der Ringoszillator 13 durch den Selektor 12 bei einer Anstiegsflanke eines ersten Taktsignals des zugeführten externen Taktsignals CLK freigegeben, und durch den Selektor 12 bei einer Anstiegsflanke eines zweiten Taktsignals des zugeführten externen Taktsignals CLK gesperrt. Der Zähler 14 zählt die Oszillationstakte hoch, die während einer Periode des externen Taktsignals CLK1 durch den Ringoszillator 13 entstehen, und ein Zählwert des Zählers 14 zeigt die Frequenz des externen Taktsignals CLK als digitalen Wert an. Daher legt der Zählwert des Zählers 14 das Frequenz-Messsignal fest. Dieses Frequenz-Messsignal wird der Verzögerungszeit-Steuervorrichtung zugeführt, die in dieser Figur weggelassen wurde.
Mit der Verzögerungszeit-Steuervorrichtung, die in dieser Figur weggelassen wurde, wird die Fortbewegungsgeschwindigkeit des Impulses oder der Signalflanke, die sich in jeder der Verzögerungsschaltkreisanordnungen 1 und 2 ausbreiten, gemäß der durch das Frequenz-Messsignal angezeigten Frequenz gesteuert, um so die Verzögerungszeit von jeder der Verzögerungsschaltkreisanordnungen 1 und 2 größer als tCK – (td1 + td2) zu machen.
Daraufhin unterbricht der Selektor 12 die Zufuhr des externen Taktsignals an den Ringoszillator 13, d.h. er sperrt den Ringoszillator 13, und beginnt die Zufuhr des externen Taktsignals an den Eingabepuffer 3, so dass ein gewöhnlicher synchroner Ver zögerungszeitablauf ausgeführt wird. In dieser Ausführungsform führt der Selektor 12 dem Ringoszillator 13 automatisch nur ein erstes der zugeführten externen Taktsignale zu, d.h. er gibt den Ringoszillator 13 automatisch während einer Periode des externen Taktsignals CLK frei. Es wäre jedoch für Fachleute selbstverständlich, dass der Selektor 12 dem Ringoszillator 13 automatisch nur eine vorbestimmte Anzahl an Signaltakten des zugeführten externen Taktsignals zuführen kann, d.h. den Ringoszillator 13 automatisch nur während einer vorbestimmten Anzahl von Perioden des externen Taktsignals CLK freigibt.
Eine Erläuterung der Details der ersten und zweiten Verzögerungsschaltkreisanordnungen 1 und 2 und der Steuerstromkreisanordnung 6 werden mit Bezug auf JP-A-08-237091 oder EP-0720 291-A2 weggelassen. Kurz gesagt, die Signalausbreitungsrichtung der ersten Verzögerungsschaltkreisanordnung 1 ist entgegengesetzt zu der Signalausbreitungsrichtung der zweiten Verzögerungsschaltkreisanordnung 2. Jede der Steuergatter in der Steuerstromkreisanordnung 6 hat eine Eingabe, die mit einer Ausgabe eines entsprechenden Verzögerungsstromkreises in der ersten Verzögerungsstromkreisanordnung 1 geschaltet ist, sowie eine Ausgabe, die mit einer Eingabe eines entsprechenen Verzögerungsstromkreises in der zweiten Verzögerungsstromkreisanordnung 2 geschaltet ist. Jede der Steuergatter in der Steuerstromkreisanordnung 6 hat außerdem eine Steuereingabe, die gemeinsam geschaltet ist, um die Ausgabe des Eingabepuffers zu erhalten. Nach Eingabe eines ersten Impulses des externen Taktsignals CLK1 an den Eingabepuffer 3 breitet sich beim gewöhnlichen synchronen Verzögerungszeitablauf dieser Impuls in dem Eingabepuffer 3, dem Pseudo-Verzögerungsschaltkreis 5 und in der ersten Verzögerungsschaltkreisanordnung 1 aus. Bei Eingabe eines zweiten Impulses des externen Taktsignals CLK1 an den Eingabepuffer 3, wird der sich in der ersten Verzögerungsschaltkreisanordnung 1 ausbreitende erste Impuls dann durch das aktivierte Steuergatter zu der zweiten Verzögerungsschaltkreisanordnung 2 geleitet, wenn der zweite vom Eingabepuffer 3 ausgegebene Impuls allen Steuergattern in der Steuerstromkreisanordnung 6 zugeführt wird. Danach breitet sich der erste Impuls in der zweiten Verzögerungsschaltkreisanordnung 2 aus und wird von der zweiten Verzögerungsschaltkreisanordnung 2 als internes Taktsignal CLK2 an den Takttreiber 4 ausgeben.
Die Abschnitte, durch die der erste Impuls in dem oben erwähnten Ablauf geflossen ist, sind in 2 und auch in den anderen Figuren schraffiert dargestellt. Wie schon weiter oben erkennbar wurde, ist der erste Impuls während der Zeit tCK – (td1 + td2) in die zweite Verzögerungsschaltkreisanordnung 2 zurückgeflossen, nachdem der erste Impuls sich während der Zeit tCK – (td1 + td2) in der ersten Verzögerungsschaltkreisanordnung 1 ausgebreitet hat. Daher ist die gesamte Verzögerungszeit des internen Taktsignals CLK2 td1 + (td1 + td2) + tCK – (td1 + td2) + tCK – (td1 + td2) + td2 = 2tCK. D.h., das interne Taktsignal CLK2 ist synchron mit dem externen Taktsignal CLK1 mit einer Verzögerungszeit von 2tCK.
Ausführungsform 2
3 ist ein Schaltkreisdiagramm, das den Aufbau einer zweiten Ausführungsform des synchronen Verzögerungsschaltkreissystems gemäß der vorliegenen Erfindung veranschaulicht. In 3 weisen die Elemente, die den in 1 dargestellten Elementen entsprechen, die gleichen Bezugsnummern auf und werden daher zur Vereinfachung der Beschreibung weggelassen.
Die zweite Ausführungsform des synchronen Verzögerungsschaltkreissystems enthält eine Steuerstromkreisanordnung 6, welche aus einer Anzahl an Steuergattern gebildet ist, die der Anzahl an Verzögerungsstromkreisen in jeder der Verzögerungsszeitschaltkreisanordnungen 1 und 2 entspricht, und welche sich zwischen den Verzögerungsszeitschaltkreisanordnungen 1 und 2 befindet. Außerdem enthält diese zweite Ausführungsform einen Selektor 12, der sich vor dem Eingabepuffer 3 befindet, sowie einen Frequenz-Messschaltkreis 10, der zum Messen der Frequenz des externen Taktsignals CLK1 ausgelegt ist, und als Verzögerungszeit-Steuerstromkreis zum Steuern der Fortbewegungsge schwindigkeit des Impulses oder der Signalflanke, die sich in den Verzögerungsschaltkreisanordnungen ausbreiten, mit der Spannungsversorgung 8 geschaltet ist. Jede der Verzögerungsschaltkreisanordnungen 1 und 2 ist so eingestellt, dass sie durch ein Spannungssignal gesteuert wird, um so die Fortbewegungsgeschwindigkeit des Impulses oder der Signalflanke zu steuern, die sich in der Verzögerungsszeitschaltkreisanordnung ausbreiten. Der Selektor 12 ist so eingestellt, dass er ein externes Taktsignal CLK1 empfängt und das empfangene externe Taktsignal nur an den Frequenz-Messschaltkreis 10 während einer Periode zum Messen der Frequenz des externen Taktsignals CLK1 ausgibt. D.h., während einer Messperiode wird das externe Taktsignal CLK1 nie dem Eingabepuffer 3 zugeführt, sodass der Impuls oder die Signalflanke auf keinen Fall den Verzögerungsstromkreisanordnungen 1 und 2 zugeführt wird.
Bei Eingabe des externen Taktsignals CLK1 wird das externe Taktsignal CLK1 in dem dargestellten Verzögerungsschaltkreissystem zuerst dem Frequenz-Messschaltkreis 10 durch den Selektor 12 zugeführt, so dass der Frequenz-Messschaltkreis 10 ein Frequenzmesssignal als digitales Signal erzeugt, das die Frequenz des externen Taktsignals CLK anzeigt. Dieses Frequenz-Messsignal wird der Spannungsversorgung 8 zugeführt, wo das Frequenz-Messsignal in ein Spannungssignal umgewandelt wird. Dieses Spannungssignal wird der Verzögerungszeit-Steuervorrichtung zugeführt, die in dieser Figur weggelassen wurde.
Mit der Verzögerungszeit-Steuervorrichtung, die in dieser Figur weggelassen wurde, wird die Fortbewegungsgeschwindigkeit des Impulses oder der Signalflanke, die sich in jeder der Verzögerungsschaltkreisanordnungen 1 und 2 ausbreiten, gemäß der durch das Frequenz-Messsignal angezeigten Frequenz gesteuert, um so die Verzögerungszeit der gesamten Verzögerungsschaltkreisanordnungen 1 und 2 größer als tCK – (td1 + td2) zu machen.
Danach unterbricht der Selektor 12 die Zufuhr des externen Taktsignals an den Ringoszillator 13 und beginnt die Zufuhr des externen Taktsignals an den Eingabepuffer 3, so dass ein gewöhnlicher synchroner Verzögerungszeitablauf ausgeführt wird.
Ausführungsform 3
4 ist ein Schaltkreisdiagramm, das den Aufbau einer dritten Ausführungsform des synchronen Verzögerungsschaltkreissystems gemäß der vorliegenden Erfindung veranschaulicht. In 4 weisen die Elemente, die den in 1 dargestellten Elementen entsprechen, die gleichen Bezugsnummern auf und werden daher zur Vereinfachung der Beschreibung weggelassen.
Die dritte Ausführungsform des synchronen Verzögerungsschaltkreissystems enthält eine Steuerstromkreisanordnung 6, welche aus einer Anzahl an Steuergattern gebildet ist, die der Anzahl an Verzögerungsstromkreisen in jeder der Verzögerungsszeitschaltkreisanordnungen 1 und 2 entspricht, und welche sich zwischen den Verzögerungszeitschaltkreisanordnungen 1 und 2 befindet. Außerdem enthält die dritte Ausführungsform einen Flanken-Detektorschaltkreis 9, der zum Messen der Frequenz des externen Taktsignals CLK1 ausgelegt ist, und einen Verzögerungszeit-Steuerstromkreis 11, der zum Steuern der Fortbewegungsgeschwindigkeit des Impulses oder der Signalflanke, die sich in der Verzögerungsschaltkreisanordnungen ausbreiten, eine Ausgabe der Signalflanke empfängt. Jede der Verzögerungsschaltkreisanordnungen 1 und 2 ist so eingestellt, dass sie durch ein digitales Signal gesteuert wird, um so die Fortbewegungsgeschwindigkeit des Impulses oder der Signalflanke zu steuern, die sich in der Verzögerungsszeitschaltkreisanordnung ausbreiten.
Vor der Eingabe des externen Taktsignals CLK1 an die Verzögerungsschaltkreisanordnungen 1 und 2 wird in den oben erwähnten ersten und zweiten Ausführungsformen die Frequenz des externen Taktsignals CLK1 gemessen. In dieser dritten Ausführungsform erfolgt die Eingabe des externen Taktsignals CLK1 an die Verzögerungsschaltkreisanordnung 1 jedoch durch den ersten Impuls des externen Taktsignals CLK1, und ob der externe Impuls von der Verzögerungsschaltkreisanordnung 1 überfließt oder nicht, wird durch den Flanken-Detektorschaltkreis 9 festgestellt.
Aus diesem Grund ist der Flanken-Detektorschaltkreis 9 geschaltet, um die Ausgabe eines Endstufen-Verzögerungsstromkreises in der ersten Verzögerungsschaltkreisanordnung 1 zu empfangen. Im Betrieb wird das externe Taktsignal CLK1 durch den ersten Impuls des externen Taktsignals CLK1 der Verzögerungsschaltkreisanordnung 1 zugeführt, und breitet sich in der ersten Verzögerungsschaltkreisanordnung aus, bis der zweite Impuls des externen Taktsignals CLK1 der Steuerstromkreisanordnung 6 zugeführt wird. Wenn der zum Empfang der Ausgabe eines Endstufen-Verzögerungsstromkreises in der ersten Verzögerungsschaltkreisanordnung 1 geschaltete Flanken-Detektorschaltkreis 9 einen Impuls empfängt, bedeutet das daher, dass der von dem Endstufen-Verzögerungsstromkreis in der ersten Verzögerungsschaltkreisanordnung 1 ausgegebene Impuls nicht zur zweiten Verzögerungsschaltkreisanordnung 2 übertragen wird, und daher die Verzögerungszeit von den gesamten Verzögerungsschaltkreisanordnungen 1 und 2 kleiner als tCK – (td1 + td2) ist. Als Reaktion auf die Feststellung des Flanken-Detektorschaltkreises steuert der Verzögerungszeit-Steuerstromkreis 11 die Verzögerungsschaltkreisanordnungen 1 und 2, um so die Verzögerungszeit von den gesamten Verzögerungsschaltkreisanordnungen 1 und 2 größer als tCK – (td1 + td2) zu machen. Dies hat zur Folge, dass das synchrone Verzögerungsschaltkreissystem vom nächsten Zyklus des externen Taktsignals an genau zu arbeiten beginnt. Wenn der Flanken-Detektorschaltkreis 9 jedoch keinen Impuls feststellt, bedeutet das, dass die Verzögerungszeit von den gesamten Verzögerungsschaltkreisanordnungen 1 und 2 grösser als tCK – (td1 + td2) ist, und daher das synchrone Verzögerungsschaltkreissystem vom ersten Zyklus des externen Taktsignals an genau arbeitet.
Ausführungsform 4
5 ist ein Schaltkreisdiagramm, das den Aufbau einer vierten Ausführungsform des synchronen Verzögerungsschaltkreissystems gemäß der vorliegenden Erfindung veranschaulicht. In 5 weisen die Elemente, die den in 1 dargestellten Elementen entsprechen, die gleichen Bezugsnummern auf und werden daher zur Vereinfachung der Beschreibung weggelassen.
Als externe Systemstatus-Messvorrichtung benötigt diese vierte Ausführungsform des synchronen Verzögerungsschaltkreissystems im Folgenden: einen Frequenz-Messschaltkreis 10 (der die gleiche Funktionsweise wie der Frequenz-Messschaltkreis in 3 aufweist, sich aber ausserhalb des synchronen Verzögerungsschaltkreissystems befindet) zur Ausgabe eines Frequenz-Messsignals, das die Frequenz des externen Taktsignals CLK1 anzeigt, sowie einen Spannungs-Messschaltkreis 15 zur Erzeugung eines Spannungs-Messsignals, das die Stromversorgungsspannung anzeigt, die dem synchronen Verzögerungsschaltkreissystem zugeführt wird. Zum Steuern der Fortbewegungsgeschwindigkeit des Impulses oder der Signalflanke auf der Basis des Frequenz-Messsignals und des Spannungs-Messsignals in den Verzögerungsschaltkreisanordnungen 1 und 2 enthält die vierte Ausführungsform einen Verzögerungszeit-Steuerstromkreis 11A, der das Frequenz-Messsignal und das Spannungs-Messsignal durch die externen Eingabeanschlüsse TIN und TIN empfängt. Sogar in dieser Ausführungsform ist jede der Verzögerungsschaltkreisanordnungen 1 und 2 so eingestellt, dass sie durch ein digitales Signal gesteuert werden, um so die Fortbewegungsgeschwindigkeit des Impulses oder der Signalflanke zu steuern, die sich in den Verzögerungsschaltkreisanordnungen 1 und 2 aubreiten.
Die erste bis dritte Ausführungsform ist zur Bewältigung des Problems ausgelegt, bei dem das synchrone Verzögerungsschaltkreissystem nicht genau arbeitet, wenn die Frequenz des externen Taktsignals CLK1 niedrig ist und tCK – (td1 + td2) grösser als die Verzögerungszeit der gesamten Verzögerungsschaltkreisanordnung 1 ist. Diese vierte Ausführungsform ist zur Bewältigung des Problems ausgelegt, bei dem das synchrone Verzögerungsschaltkreissystem nicht genau arbeitet, wenn eine Mehrzahl an Stromversorgungsspannungen verwendet wird. Die Verzögerungsschaltkreisanordnungen weisen in dem synchronen Verzögerungsschaltkreissystem ein solches Merkmal auf, dass die Verzögerungszeit der gesamten Verzögerungsschaltkreisanordnung klein wird, wenn die der Verzögerungsschaltkreisanordnung zugeführte Stormversorgungsspannung hoch ist, und dass die Verzögerungszeit der gesamten Verzögerungsschaltkreisanordnung gross wird, wenn die der Verzögerungsschaltkreisanordnung zugeführte Stormversorgungsspannung niedrig ist. Wenn die Verzögerungszeit der gesamten Verzögerungsschaltkreisanordnung kleiner als tCK – (td1 + td2) ist, kann daher bei hoher Stromversorgungsspannung das synchrone Verzögerungsschaltkreissystem nicht genau arbeiten. Daher steuert der Verzögerungszeit-Steuerstromkreis 11A die Verzögerungszeit der gesamten Verzögerungsschaltkreisanordnungen anhand des Frequenz-Messsignals und des Spannungs-Messsignals.
Da der Verzögerungszeit-Steuerstromkreis 11A die Fortbewegungsgeschwindigkeit des Impulses oder der Signalflanke, die sich in der Verzögerungsschaltkreisanordnung ausbreiten, anhand des durch den externen Eingabeanschluss TIN zugeführten Frequenz-Messsignals und Spannungs-Messsignals steuert, wird das synchrone Verzögerungsschaltkreissystem daher so gesteuert, dass es sogar bei einer anderen Stromversorgungsspannung und gemäß der Frequenz des verwendeten externen Taktsignals genau arbeitet. Mit anderen Worten, das synchrone Verzögerungsschaltkreissystem kann bei einer Vielzahl von unterschiedlichen Taktfrequenzen und bei einer Vielzahl von unterschiedlichen Stromversorgungsspannungen genau arbeiten.
Ausführungsform 5
6 ist ein Schaltkreisdiagramm, das den Aufbau einer fünften Ausführungsform des synchronen Verzögerungsschaltkreissystems gemäß der vorliegenden Erfindung veranschaulicht. In
5 weisen die Elemente, die den in 1 dargestellten Elementen entsprechen, die gleichen Bezugsnummern auf und werden daher zur Vereinfachung der Beschreibung weggelassen.
Als Systemstatus-Messvorrichtung verwendet die fünfte Ausführungsform des synchronen Verzögerungsschaltkreissystems eine Abweichungs-Messvorrichtung zum Messen einer Chipvorrichtungsabweichung. Zum Messen einer Chipvorrichtungsabweichung werden zwei externe Ausgabeanschlüsse TOUT1 und TOUT2 an die Eingabe der Anfangsstufe bzw. an die Ausgabe der Endstufe in der Verzögerungsschaltkreisanordnung 1 geschaltet, damit die Verzögerungszeit der gesamten Verzögerungsschaltkreisanordnung extern gemessen wird.
Andererseits besteht jede der Verzögerungsschaltkreise in den Verzögerungsschaltkreisanordnungen 1 und 2 aus zwei Kaskadenwechselrichtern, wobei ein Verbindungsknoten zwischen den beiden Kaskadenwechselrichtern durch drei parallel geschaltete Serienschaltkreise mit der Erde verbunden ist, von denen jeder aus einem MOS Schalttransistor und einem Kondensator C1, C2 oder C3 zur Anpassung der Verzögerungszeit besteht. Gatter der jeweiligen Schalttransistoren der drei Serienschaltkreise sind entsprechend mit drei Einstellstromkreisen geschaltet, von denen jeder eine Schmelzsicherung H1, H2 oder H3 enthält. Diese Einstellstromkreise sind gemeinsam mit den entsprechenden MOS Schalttransistoren in allen Verzögerungschaltkreisen der Verzögerungschaltkreisanordnungen 1 und 2 geschaltet. Die Schmelzsicherungen H1, H2 und H3, die in drei Einstellstromkreisen vorhanden sind, sind so eingestellt, dass sie selektiv durch ein Steuersignal von einem externen Anschluss abgeschaltet werden. Wenn die Schmelzsicherung H1, H2 oder H3 abgeschaltet wird, wird eine Ausgabe des Einstellstromkreises, einschliesslich der abgeschalteten Schmelzsicherung, auf eine hohe Stufe gebracht, wodurch der entsprechende MOS Schalttransistor eingeschaltet wird, und der an den eingeschalteten MOS Schalttransistor geschaltete Kondensator C1, C2 oder C3 wird mit dem Verbindungsknoten zwischen den beiden Kaskadenwechselrichtern geschaltet, was zu einer vergrösserten Verzögerungszeit des Verzögerungsschaltkreises führt.
MOS Transistoren, die jeden der Wechselrichter in jedem Verzögerungsschaltkreis ausmachen, neigen in dem synchronen Verzögerungsschaltkreissystem dazu, einen niedrigen Grenzwert aufgrund einer Ablaufsabweichung aufzuweisen, was dazu führt, dass die Verzögerungszeit dazu neigt, niedrig zu werden, d.h. die Fortbewegungsgeschwindigkeit des Impulses oder der Signalflanke neigt dazu, hoch zu werden. Wenn daher das Taktsignal aus der Verzögerungsschaltkreisanordnung 1 überfließt, wodurch das synchrone Verzögerungsschaltkreissystem versagt, werden die Schmelzsicherungen H1, H2 und H3 selektiv abgeschaltet, um so die Verzögerungszeit der gesamten Verzögerungsschaltkreisanordnung zu vergrößern, so dass das synchrone Verzögerungsschaltkreissystem genau arbeiten kann.
Wenn PMOS Transistoren oder NMOS Transistoren, die jeden der Wechselrichter in jedem Verzögerungsschaltkreis ausmachen, dazu neigen, einen niedrigen Grenzwert aufgrund einer Abweichung im Ablauf aufzuweisen, wird die Fortbewegungsgeschwindigkeit des Impulses oder der Signalflanke, die sich in den Verzögerungsschaltkreisanordnungen ausbreiten, hoch, wodurch der Chip fehlerhaft wird. Die fünfte Ausführungsform des synchronen Verzögerungschaltkreissystems kann den fehlerhaften Chip wieder brauchbar machen.
Spezifisch gesehen: ein Taktsignal CLK1 mit einer Frequenz, die wesentlich niedrieger ist als die Frequenz bei einem gewöhnlichen Ablauf, wird vom Eingabepuffer 3 zugeführt; die durch die Ablaufsabweichung bestimmte Fortbewegungsgeschwindigkeit des sich in der Verzögerungsschaltkreisanordnung ausbreitenden Impulses oder der Signalflanke wird mit einem externen Prüfungsgerät unter Verwendung der externen Ausgabeanschlüsse TOUT1 und TOUT2 gemessen. Ob der Chip fehlerhaft oder brauchbar ist, wird mit dem gemessenen Ergebniss festgestellt. Wenn der Chip fehlerhaft ist, werden die Schmelzsicherungen H1, H2 und H3 je nach Grad der Fehlerhaftigkeit selektiv abgeschaltet, um so die Fortbewegungsgeschwindigkeit des sich in der Verzögerungsschaltkreisanordnung ausbreitenden Impulses oder der Signalflanke anzupassen. Die Folge ist, dass der Chip brauchbar wird. Wenn die Kapazität der Kondensatoren C1, C2 und C3 im Verhältnis von z.B. 1:2:4 festgelegt wird, kann die Kapazität übrigens auf acht unterschiedliche Werte angepasst werden. Wenn vier Kondensatoren verschiedene Kapazitäten im Verhältnis 1:2:4:8 aufweisen, kann die Kapazität auf 16 unterschiedliche Werte angepasst werden.
Wie oben bereits erwähnt wurde, ist das synchrone Verzögerungsschaltkreissystem gemäß der vorliegenden Erfindung so eingestellt, dass die Verzögerungszeit der gesamten Verzögerungsschaltkreisanordnung durch das Messergebnis des Systemstatus, wie z.B. der Frequenz des externen Taktsignals, der verwendeten Stromversorgungsspannung und der Chipvorrichtungsabweichung gesteuert wird. Selbst bei Verwendung des synchronen Verzögerungsschaltkreissystems auf einer niedrigen Frequenz wird der Überfluss des Taktsignals von der Verzögerungsschaltkreisanordnung verhindert, wodurch das synchrone Verzögerungsschaltkreissystem genau arbeiten kann und eine genaue Verzögerungszeit sichergestellt werden kann. Zusätzlich kann das synchrone Verzögerungsschaltkreissystem in kleinem Maßstab hergestellt werden.
Die Erfindung wurde daher mit Bezug auf die spezifischen Ausführungsformen dargestellt und beschrieben. Es sollte jedoch erwähnt werden, dass die vorliegende Erfindung hinsichtlich der Details des veranschaulichten Aufbaus in keiner Art und Weise eingeschränkt ist, sondern Änderungen und Modifizierungen im Rahmen der beigefügten Ansprüche getätigt werden dürfen.

Claims

Synchrones Verzögerungsschaltkreissystem, welches Folgendes aufweist: einen Eingabepuffer (3), der eine erste Verzögerungszeit (td1) aufweist und ein externes Taktsignal (CLK1) empfängt, einen Takttreiber (4), der eine zweite Verzögerungszeit (td2) aufweist und zur Ausgabe eines internen Taktsignals (CLK2) ausgelegt ist, einen Pseudo-Verzögerungsschaltkreis (5), der eine Verzögerungszeit aufweist, die gleich einer Summe aus der ersten Verzögerungszeit und der zweiten Verzögerungszeit ist, eine erste Verzögerungsschaltkreisanordnung (1), die aus einer vorbestimmten Anzahl an Verzögerungsschaltkreisen mit einer vorbestimmten Verzögerungszeit gebildet ist, zum Messen einer Zeitdifferenz einer konstanten Periode von einem Ausgangssignal des Pseudo-Verzögerungsschaltkreises (5), eine zweite Verzögerungsschaltkreisanordnung (2), die aus einer vorbestimmten Anzahl an Verzögerungsschaltkreisen mit einer vorbestimmten Verzögerungszeit gebildet ist, zur Wiedergabe der gemessenen Zeitdifferenz zur Ausgabe der reproduzierten Zeitdifferenz an den Takttreiber (4), eine Systemstatus-Messvorrichtung (10) zur Ausgabe eines Systemstatus-Messsignals, welches das durch Messen des Systemstatus erhaltene Ergebnis anzeigt, und eine Verzögerungszeit-Steuervorrichtung (11), welche auf das Systemstatus-Messsignal zur Steuerung der Fortbewegungsgeschwindigkeit eines sich in der ersten Verzögerungsschaltkreisanordnung und in der zweiten Verzögerungsschaltkreisanordnung ausbreitenden Impulses oder einer Signalflanke anspricht, wodurch die vorbestimmte Verzögerungszeit gesteuert wird.
Synchrones Verzögerungsschaltkreissystem nach Anspruch 1, dadurch gekennzeichnet, dass die Systemstatus-Messvorrichtung eine Frequenz-Messvorrichtung zur Ausgabe eines Frequenz-Messsignals, welches die Frequenz des externen Taktsignals anzeigt, aufweist, und dass die Verzögerungszeit-Steuervorrichtung die vorstehend genannte vorbestimmte Verzögerungszeit auf der Basis des Frequenz-Messsignals steuert.
Synchrones Verzögerungsschaltkreissystem nach Anspruch 1, dadurch gekennzeichnet, dass die Systemstatus-Messvorrichtung eine Spannungs-Messvorrichtung zur Ausgabe eines Spannungs-Messsignals, das eine Stromversorgungsspannung anzeigt, aufweist, und dass die Verzögerungszeit-Steuervorrichtung die vorstehend genannte vorbestimmte Verzögerungszeit auf der Basis des Spannungs-Messsignals steuert.
Synchrones Verzögerungsschaltkreissystem nach Anspruch 1, dadurch gekennzeichnet, dass die Systemstatus-Messvorrichtung eine Abweichungs-Messvorrichtung zum Messen einer Chipvorrichtungsabweichung aufweist, und dass die Verzögerungszeit-Steuervorrichtung die vorstehend genannte vorbestimmte Verzögerungszeit auf der Basis der gemessenen Chipvorrichtungsabweichung steuert.
Synchrones Verzögerungsschaltkreissystem nach Anspruch 4, dadurch gekennzeichnet, dass die erste Verzögerungsschaltkreisanordnung zwei externe Ausgangsanschlüsse aufweist, die für das Messen einer Chipvorrichtungsabweichung in der Verzögerungszeit der Verzögerungsschaltkreisanordnung verwendet werden, und dass die erste und die zweite Verzögerungsschaltkreisanordnung jeweils so konfiguriert sind, dass sie die Verzögerungszeit der Verzögerungsschaltkreis anordnung anpassen, indem sie eine Schmelzsicherung mit Hilfe eines externen Signals basierend auf der gemessenen Chipvorrichtungsabweichung selektiv abschalten.
Synchrones Verzögerungsschaltkreissystem nach Anspruch 1, dadurch gekennzeichnet, dass die Systemstatus-Messvorrichtung eine Frequenz-Messvorrichtung zur Ausgabe eines Frequenz-Messsignals, welches die Frequenz des externen Taktsignals anzeigt, sowie eine Spannungs-Messvorrichtung zur Ausgabe eines Spannungs-Messsignals, welches eine Stromversorgungsspannung anzeigt, aufweist, und dass eine Verzögerungszeit-Steuervorrichtung die vorstehend genannte vorbestimmte Verzögerungszeit auf der Basis des Frequenz-Messsignals und des Spannungs-Messsignals steuert.