KR19990036848A - 동기 지연 회로 장치 - Google Patents

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Abstract

본 발명은 정확히 동작하여 최적의 지연 시간을 확보할 수 있으며, 소규모로 구성될 수 있는 동기 지연 회로 장치를 제공하는 것이다.
본 발명의 동기 지연 회로 장치는 종래의 장치와 동일한 구성의 입력 버퍼(3), 클럭 드라이버(4), 더미 지연 회로(5) 및 소정의 지연 시간을 갖는 소정 수의 지연 회로로 이루어지는 지연 회로열(1, 2)을 구비하는 것 이외에, 외부 클럭(CLK1)의 주파수를 측정한 결과를 나타내는 주파수 측정 신호를 출력하는 주파수 측정 회로(10), 주파수 측정 신호에 따라 지연 회로열(1, 2)의 펄스 또는 에지의 진행 속도를 제어함으로써 소정의 지연 시간을 제어하는 지연 시간 제어 회로(11)를 구비한다. 지연 시간 제어 회로(11)에 의해서 외부 클럭(CLK1)의 주파수의 측정 결과에 따라 소정의 지연 시간을 제어함으로써, 저주파수 사용시에 클럭 또는 에지가 지연 회로열(1)을 초과하는 것을 방지한다.

Description

동기 지연 회로 장치
본 발명은 반도체 집적 회로에 의한 동기 지연 회로를 포함함과 함께, 클럭 신호의 지연 시간을 제어하는 기능을 갖는 동기 지연 회로 장치에 관한 것이다.
종래, 짧은 동기 시간에 클럭 스큐를 제거하는 동기 지연 회로는, 회로 구성이 단순하고 소비 전력이 적다는 특징으로 인해 고속 클럭 동기 회로에 사용되고 있다. 이에 관련되는 주지 기술로서, 예를 들면 일본 특허 공개 공보 평8-237091호에 개시된 지연 회로 장치나, 1996 Symp. on VLSI Circ. 112-113쪽, 192-193쪽, Proc. of IEEE 1992 CICC 25.2 IEICE TRANCE. ELECTRON.., VOL. E79-C, NO. 6, 1996년 6월, 798-807쪽에 기재된 것 등을 들 수 있다.
도 7은 종래예 1에 관한 동기 지연 회로 장치의 기본 구성을 도시한 회로도이다. 이 동기 지연 회로 장치는 주기(tCK)의 외부 클럭(CLK1)을 입력하여 제1 지연 시간(td1)을 요하여 출력하는 입력 버퍼(3), 내부 클럭(CLK2)을 제2 지연 시간(td2)를 요하여 출력하는 클럭 드라이버(4), 입력 버퍼(3) 및 클럭 드라이버(4)에서의 제1 및 제2 지연 시간(td1, td2)의 총 합인 지연 시간(td1+td2)을 갖는 더미 지연 회로(5), 소정의 지연 시간을 갖는 소정 수의 지연 회로로 이루어지며 더미 지연 회로(5)의 출력으로부터 일정 기간의 시간차를 측정하는 제1 지연 회로열(1), 및 소정의 지연 시간을 갖는 소정 수의 지연 회로로 이루어지며, 측정된 시간차를 재현하여 클럭 드라이버(4)에 출력하는 제2 지연 회로열(2)로 구성되어 있다.
여기서 더미 지연 회로(5)는 지연 회로열(1, 2)을 입력 버퍼(3) 및 클럭 드라이버(4)의 지연 시간(td1, td2)과 같게 하기 위하여, 입력 버퍼(3)와 완전히 동일한 회로를 사용한 입력 버퍼 더미(5a)와 클럭 드라이버 더미(5b)로 구성된다.
지연 회로열(1, 2)은 각각 동일한 소정의 지연 시간을 갖는 소정 수의 지연 회로의 열로 구성되며, 일정 기간을 지연 회로열(1)로 측정하고, 지연 회로열(2)로 재현하도록 기능한다. 이러한 기능은, 측정하고자 하는 기간 중에 신호를 지연 회로열(1)에 진행시키고, 그 신호가 통과한 지연 회로수 (지연 소자수)와 동일한 지연 회로수를 갖는 지연 회로열(2)에서 신호를 통과시키도록 함으로써 구현된다.
이와 같이, 신호가 지연 회로열(1)을 통과하고, 그 지연 소자수와 동일한 지연 소자수를 갖는 지연 회로열(2)을 통과할 수 있도록 하는 경우, 지연 회로열(2)의 길이를 결정하는 것에 단부를 선택하거나, 혹은 경로 전체를 선택하거나 하는 2 방법으로 나뉘어지며, 이러한 방법을 적용한 동기 지연 회로 장치는 각각 서로 2 종류씩 4 종류로 분류된다.
즉, 지연 회로열(1, 2)의 방향으로 나누면, 예를 들어 도 8 (종래예 2)이나 도 9 (종래예 3)에 도시한 회로 구성과 같이, 지연 회로열(1, 2)의 방향이 서로 반대이며 지연 회로열(2)의 회로 소자수를 결정하는 것에 지연 회로열(2)의 입력 단측에서 길이가 결정되는 것과, 도 10 (종래예 4)이나 도 11 (종래예 5)에 도시한 회로 구성과 같이, 지연 회로열(1, 2)의 방향이 서로 같고, 지연 회로열(2)의 회로 소자수를 결정하는 것에 지연 회로열(2)의 출력측에서 길이가 결정되는 것으로 분류된다.
지연 회로열(2)의 길이를 결정하는 것에 단부를 선택하는지, 경로 전체를 선택하는지를 살펴보면, 도 8 (종래예 2) 및 도 11 (종래예 5)의 경우가 단부를 선택하는 경우에 해당하고, 도 9 (종래예 3) 및 도 10 (종래예 4)의 경우가 경로 전체를 선택하는 경우에 해당한다. 또, 도 10 (종래예 4)의 경우에 관해서는, 지연 회로열(1, 2)의 사이에 지연 회로수에 대응하는 수의 래치 회로에 의한 래치 회로열(6)이 배치되며, 지연 회로열(2)의 출력측에는 다중화 장치(MUX)(7)가 배치되어 있다. 이와 관련하여, 도 8은 일본 특허 공개 공보 평8-137091호에 개시된 것이고, 도 9는 주지 기술로서 IEICE TRANS. ELECTRON.., VOL. E79-C, NO. 6, 1996년 6월, 798-807쪽에 기재된 것이며, 도 10은 주지 기술로서 1996 Symp. on VLSI Circ. 192-113쪽에 기재된 것이며, 도 11은 주지 기술로서 1996 Symp. on VLSI Circ. pp. 112-113, Proc. of IEEE 1992 CICC 25.2에 기재된 것에 각각 상당한다.
상술한 동기 지연 회로 장치의 경우, 2 개의 지연 회로열 (제1 지연 회로열, 제2 지연 회로열)에서의 펄스나 에지의 진행 속도가 일정하므로, 낮은 주파수에서 사용하면, 외부 클럭의 주기에 의해 펄스나 에지가 제1 지연 회로열을 초과하여 정상으로 동작하지 않게 되는 경우가 있다.
그러므로, 이러한 문제에 대처하기 위해, 미리 제1 지연 회로열 및 제2 지연 회로열을 각각 길게 하여 지연 시간을 크게 하면 해결할 수 있으나, 그 반면 제1 지연 회로열 및 제2 지연 회로열에 요하는 지연 회로의 수가 많아져 지연 회로열의 면적의 증대를 초래하여 점유율이 커지므로, 회로 전체가 대규모화 되는 것을 막을 수 없다는 문제가 있다.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 그 기술적 과제는 정확히 동작하여 최적의 지연 시간을 확보할 수 있음과 함께, 소규모로 구성될 수 있는 동기 지연 회로 장치를 제공하는 것이다.
본 발명에 따르면, 외부 클럭을 입력하여 제1 지연 시간을 요하여 출력하는 입력 버퍼, 내부 클럭을 제2 지연 시간을 요하여 출력하는 클럭 드라이버, 상기 제1 지연 시간 및 상기 제2 지연 시간의 총 합인 지연 시간을 갖는 더미 지연 회로, 소정의 지연 시간을 갖는 소정 수의 지연 회로로 이루어지며 상기 더미 지연 회로의 출력으로부터 일정 기간의 시간차를 측정하는 제1 지연 회로열, 및 소정의 지연 시간을 갖는 소정 수의 지연 회로로 이루어지며 측정된 시간차를 재현하여 상기 클럭 드라이버에 출력하는 제2 지연 회로열을 구비한 동기 지연 회로 장치에 있어서, 상기 장치의 상태를 측정한 결과를 나타내는 장치 상태 측정 신호를 출력하는 장치 상태 측정 수단, 및 상기 장치 상태 측정 신호에 따라 상기 제1 지연 회로열 및 상기 제2 지연 회로열의 펄스 또는 에지의 진행 속도를 제어함으로써 상기 소정의 지연 시간을 제어하는 지연 시간 제어 수단을 구비한 동기 지연 회로 장치를 얻을 수 있다.
도 1은 본 발명의 동기 지연 회로 장치의 기본 구성을 나타내는 회로도.
도 2는 본 발명의 실시예 1의 동기 지연 회로 장치의 기본 구성을 나타내는 회로도.
도 3은 본 발명의 실시예 2의 동기 지연 회로 장치의 기본 구성을 나타내는 회로도.
도 4는 본 발명의 실시예 3의 동기 지연 회로 장치의 기본 구성을 나타내는 회로도.
도 5은 본 발명의 실시예 4의 동기 지연 회로 장치의 기본 구성을 나타내는 회로도.
도 6는 본 발명의 실시예 5의 동기 지연 회로 장치의 기본 구성을 나타내는 회로도.
도 7은 종래예 1에 따른 동기 지연 회로의 기본 구성을 나타내는 회로도.
도 8은 종래예 2에 따른 동기 지연 회로의 기본 구성을 나타내는 회로도.
도 9는 종래예 3에 따른 동기 지연 회로의 기본 구성을 나타내는 회로도.
도 10은 종래예 4에 따른 동기 지연 회로의 기본 구성을 나타내는 회로도.
도 11은 종래예 5에 따른 동기 지연 회로의 기본 구성을 나타내는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2 : 지연 회로열
3 : 입력 버퍼
4 : 클럭 드라이버
5 : 더미 지연 회로
5a : 입력 버퍼 더미
5b : 클럭 드라이버 더미
6 : 래치 회로열
7 : 다중화 장치(MUX)
8 : 전압원
9 : 에지 검지 회로
10 : 주파수 측정 회로
11, 11' : 지연 시간 제어 회로
12 : 셀렉터
13 : 링 오실레이터
14 : 카운터
CLK1 : 외부 클럭
CLK2 : 내부 클럭
C1, C2, C3 : 용량
H1, H2, H3 : 휴즈
TIN: 외부 입력 단자
TOUT1, TOUT2 : 외부 출력 단자
이하, 본 발명의 몇 가지 실시예를 들어, 본 발명의 동기 지연 회로 장치에 대하여 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 동기 지연 회로 장치의 기본 구성을 도시한 회로도이다. 이 동기 지연 회로 장치도 종래 장치와 마찬가지로 주기(tCK)의 외부 클럭(CLK1)을 입력하여 제1 지연 시간(td1)을 요하여 출력하는 입력 버퍼(3), 내부 클럭(CLK2)을 제2 지연 시간(td2)을 요하여 출력하는 클럭 드라이버(4), 입력 버퍼(3) 및 클럭 드라이버(4)에서의 제1 및 제2 지연 시간(td1, td2)의 총 합인 지연 시간(td1+td2)을 갖는 더미 지연 회로(5), 소정의 지연 시간을 갖는 소정수의 지연 회로로 이루어지며 더미 지연 회로(5)의 출력으로부터 일정 기간의 시간차를 측정하는 제1 지연 회로열(1), 및 소정의 지연 시간을 갖는 소정 수의 지연 회로로 이루어지며 측정된 시간차를 재현하여 클럭 드라이버(4)에 출력하는 제2 지연 회로열(2)을 구비하지만, 이 이외에 장치의 상태를 측정한 결과를 나타내는 장치 상태 측정 신호를 출력하는 장치 상태 측정 수단 [여기서는 외부 클럭(CLK1)의 주파수를 측정한 결과를 나타내는 주파수 측정 신호를 출력하는 주파수 측정 회로(10)]과, 장치 상태 측정 신호 (여기서는 주파수 측정 신호)에 따라 제1 지연 회로열(1) 및 제2 지연 회로열(2)의 펄스 또는 에지의 진행 속도를 제어함으로써 소정의 지연 시간을 제어하는 지연 시간 제어 회로(11)를 구비하고 있다. 또, 여기서도 더미 지연 회로(5)는 지연 회로열(1, 2)을 입력 버퍼(3) 및 클럭 드라이버(4)의 지연 시간(td1, td2)과 같게 하기 위해, 입력 버퍼(3)와 완전히 동일한 회로를 사용한 입력 버퍼 더미(5a)와 클럭 드라이버 더미(5b)로 구성된다.
즉, 여기서의 지연 회로열(1, 2)은 외부로부터의 제어 신호에 의해 펄스 또는 에지의 진행 속도를 변경 가능한 것이며, 이들은 지연 시간 제어 회로(11)에 접속되어 있다. 장치 상태 측정 수단으로서는, 상술한 주파수 측정 회로(10) 이외에, 장치 상태 측정 신호로서 사용되는 전원 전압을 측정한 결과를 나타내는 전압값 측정 신호를 출력하는 전압 측정 수단, 장치 상태 측정 신호로서 칩 디바이스의 오차를 측정한 결과를 나타내는 오차 상태 측정 신호를 출력하는 오차 측정 수단 등이 있고, 이들을 개별적으로 혹은 조합하여 병용해도 좋다.
도 1에 도시하는 동기 지연 회로 장치의 경우, 주기(tCK)의 외부 클럭(CLK1)이 입력되면, 펄스 또는 에지가 입력 버퍼(3), 더미 지연 회로(5) 및 지연 회로열(1)로 진행한다. 그 후에 다음의 클럭이 더미 지연 회로(5)에 입력되면, 지연 회로열(1)을 진행 중의 펄스 또는 에지가 지연 회로열(2)에 전송된다. 종래 장치에서는 지연 회로열(1)의 지연 시간이 tCK-(td1+td2)보다 작을 때, 지연 회로열(1)을 진행 중의 펄스 또는 에지가 지연 회로열(2)에 전송되지 않기 때문에 동작하지 않게 되지만, 여기서는 주파수 측정 회로(10)에 의해 외부 클럭(CLK1)의 주파수를 측정한 결과의 주파수 측정 신호에 따라 지연 시간 제어 회로(11)가 지연 회로열(1, 2)의 전체의 지연 시간을 제어하므로 동작이 가능해진다. 예를 들면, tCK-(td1+td2)가 지연 회로열(1)의 지연 시간보다 큰 경우, 지연 시간 제어 회로(11)가 지연 회로열(1, 2)의 전체의 지연 시간을 마찬가지로 지연시켜, 지연 회로열(1)의 전체의 지연 시간을 tCK-(td1+td2)보다 크게 하여 동작을 가능하게 한다.
따라서, 이 동기 지연 회로 장치에서는, 주파수를 측정하고, 지연 회로열 중에서의 펄스 또는 에지의 진행 속도를 제어함으로써, 주파수가 늦은 클럭에 대해서도 정상 동작을 행하게 할 수 있다.
이하, 몇가지 실시예들을 들어 본 발명의 동기 지연 회로 장치의 구체적 구성을 설명한다.
(실시예 1)
도 2는 본 발명의 실시예 1의 동기 지연 회로 장치의 기본 구성을 도시한 회로도이다. 이 동기 지연 회로 장치는, 지연 회로열(1, 2)간에 지연 회로수에 대응하는 수의 래치 회로에 의한 래치 회로열(6)이 배치됨과 함께, 입력 버퍼(3)의 입력측에 셀렉터(12)가 개재되어 있으며, 외부 클럭(CLK1)의 주파수 측정 수단으로서 링 오실레이터(13) 및 카운터(14)를 사용하고 있다. 지연 회로열(1, 2)은 디지털 신호에 의해 펄스 또는 에지의 진행 속도가 가변 제어 가능하게 되어 있으며, 셀렉터(12)는 외부 클럭(CLK1)의 주파수의 측정 기간 중에 펄스 또는 에지가 지연 회로열(1, 2) 중에 입력되지 않게 하기 위해 사용되고 있다.
이 동기 지연 회로 장치에서는 외부 클럭(CLK1)이 입력되면, 셀렉터(12)를 통해서 링 오실레이터(13)로 전송되고, 그 주기만큼 링 오실레이터(13)를 발진시킨다. 여기서 얻어진 발진 클럭의 회수를 카운터(14)로 계수하여 외부 클럭(CLK1)의 주파수를 디지털값으로서 검출하여 주파수 측정 신호를 얻을 수 있다. 그 후에, 도시 생략된 지연 시간 제어 회로(11)에 의해서 주파수 측정 신호가 나타내는 주파수에 따라 지연 회로열(1, 2)의 펄스 또는 에지의 진행 속도를 제어하여, 지연 회로열(1, 2) 전체의 지연 시간이 tCK-(td1 + td2)보다 크게 되도록 제어한다. 또, 셀렉터(12)를 전환하여 외부 클럭(CLK1)을 입력 버퍼(3)측으로 입력시키면, 통상의 동기 지연 동작이 행해져 정상으로 동작한다.
(실시예 2)
도 3은 본 발명의 실시예 2의 동기 지연 회로 장치의 기본 구성을 나타낸 회로도이다. 이 동기 지연 회로 장치는 지연 회로열(1, 2)간에 지연 회로수에 대응하는 수의 래치 회로에 의한 래치 회로열(6)이 배치됨과 동시에, 입력 버퍼(3)의 입력측에 셀렉터(12)가 개재되어 있고, 외부 클럭(CLK1)의 주파수 측정 수단으로서 주파수 측정 회로(10)를 사용하고 있고, 주파수 측정 회로(10)에 진행 속도를 제어하는 지연 시간 제어 수단으로서의 전압원(8)이 접속되어 있다. 여기에서도 지연 회로열(1, 2)은 디지털 신호에 의해서 펄스 또는 에지의 진행 속도가 가변 제어가능하게 되어 있고, 셀렉터(12)는 외부 클럭(CLK1)의 주파수의 측정 기간 중에 펄스 또는 에지가 지연 회로열(1, 2) 중에 입력되지 않도록 하기 위해서 사용되고 있다.
이 동기 지연 회로 장치에서는 외부 클럭(CLK1)이 입력되면, 셀렉터(12)를 통해서 주파수 측정 회로(10)로 전송되고, 그 주기만큼 발진시켜 얻어진 외부 클럭(CLK1)의 에지의 회수를 카운트하고, 외부 클럭(CLK1)의 주파수를 디지털값으로서 검출하여, 주파수 측정 신호를 얻을 수 있다. 그 후에, 전압원(8)에 의해서 주파수 측정 신호가 나타내는 주파수에 대응하여 지연 회로열(1, 2)의 펄스 또는 에지의 진행 속도를 제어하고, 지연 회로열(1, 2)의 전체의 지연 시간이 tCK-(td1 + td2)보다 크게 되도록 제어한다. 또, 셀렉터(12)를 전환하여 외부 클럭(CLK1)을 입력 버퍼(3)측으로 입력시키면, 통상의 동기 지연 동작이 행해져 정확히 동작한다.
(실시예 3)
도 4는 본 발명의 실시예 3의 동기 지연 회로 장치의 기본 구성을 나타낸 회로도이다. 이 동기 지연 회로 장치는 지연 회로열(1, 2)간에 지연 회로수에 대응하는 수의 래치 회로에 의한 래치 회로열(6)이 배치됨과 동시에, 외부 클럭(CLK1)의 주파수 측정 수단으로서 에지 검지 회로(9)를 사용하고 있고, 이 에지 검지 회로(9)에 지연 시간 제어 회로(11)를 접속하고 있다. 여기에서도 지연 회로열(1, 2)은 디지털 신호에 의해서 펄스 또는 에지의 진행 속도가 가변 제어가능하게 되어 있다.
이 동기 지연 회로 장치의 경우, 실시예 1 및 실시예 2의 장치에서는 펄스 또는 에지를 지연 회로열(1, 2)에 입력하기 전에 외부 클럭(CLK1)의 주파수를 측정하는 구성인 것에 반해, 펄스 또는 에지를 최초에 지연 회로열(1)에 입력하고, 이것이 지연 회로열(1)을 초과하는 지를 검출하여 지연 회로열(1, 2)의 전체의 지연 시간을 제어하는 구성으로 되어 있다.
이 동기 지연 회로 장치에서는 펄스 또는 에지를 최초의 사이클로부터 지연 회로열(1)에 입력하고, 다음의 펄스열 또는 에지가 들어올 때까지 지연 회로열(1)을 계속 진행시키도록 한다. 지연 회로열(1)의 최종단에 접속된 에지 검지 회로(9)가 에지를 검출한 경우에 지연 회로열(1)의 최종단에 도달한 펄스 또는 에지는 지연 회로열(2)로 전송되지 않고 정상 동작하지 않지만, 에지 검지 회로(9)로부터의 신호를 지연 시간 제어 회로(11)에 전송하여 지연 회로열(1, 2)의 전체의 지연 시간을 tCKL-(td1 + td2)보다 크게 함으로써 다음 사이클로부터 정상 동작한다.
(실시예 4)
도 5는 본 발명의 실시예 4의 동기 지연 회로 장치의 기본 구성을 나타낸 회로도이다. 이 동기 지연 회로 장치는 도시 생략한 장치 상태 측정 수단으로서 외부 클럭(CLK1)의 주파수를 측정한 결과를 나타내는 주파수 측정 신호를 출력하는 주파수 측정 수단 및 사용하는 전원 전압을 측정한 결과를 나타내는 전압값 측정 신호를 출력하는 전압 측정 수단을 필요로 함과 동시에 주파수 측정 신호 및 전압값 측정 신호를 입력하는 외부 입력 단자(TIN)를 갖고 펄스 또는 에지의 진행 속도의 제어를 주파수 측정 신호 및 전압값 측정 신호에 따라 행하는 지연 시간 제어 회로(11')를 사용하고 있다. 여기서도, 지연 회로열(1, 2)은 디지털 신호에 의해 펄스 또는 에지의 진행 속도가 가변 제어가능하게 되어 있다.
이 동기 지연 회로 장치의 경우, 실시예 1 내지 실시예 3의 장치와 같이, 외부 클럭(CLK1)의 주파수가 낮고, tCK-(td1 + td2)가 지연 회로열(1)의 지연 시간보다 크게 된 경우에 정상 동작하지 않는 것을 해결한 것과는 달리, 복수의 전원 전압에 대하여 사용하는 경우에 정상 동작하지 않는 것을 해결한 것으로 되어 있다. 즉, 이 동기 지연 회로 장치의 경우, 지연 회로열(1, 2)의 전체 지연 시간이 전원 전압에 대해 의존하여, 전원 전압이 높아지면 지연 시간이 작아지며, 전원 전압이 낮아지면 지연 시간이 커지는 특색이 있어, 전원 전압이 높은 때에 지연 회로열(1, 2)의 전체 지연 시간이 tCK - (td1 + td2)보다 작아지면 정상 동작하지 않기 때문에, 지연 시간 제어 회로(11')에 의해 지연 회로열(1, 2)의 전체 지연 시간을 미리 사용하는 전원 전압과 사용할 주파수에 따라 제어하도록 하고 있다.
이 동기 지연 회로 장치에서는 외부 입력 단자(TIN)로부터 주파수 측정 신호 및 전압값 측정 신호를 입력한 지연 시간 제어 회로(11')가 주파수 측정 신호 및 전압값 측정 신호에 따라 지연 회로열(1, 2)에 대한 펄스 또는 에지의 진행 속도의 제어를 행하기 위해, 서로 다른 전원 전압에서도 사용하는 주파수에 따라 정상 동작이 가능하게 되도록 지연 회로열(1, 2)의 전체의 지연 시간을 제어하기 때문에, 복수의 주파수 및 전원 전압에 대해서도 정상 동작이 가능하게 된다.
(실시예 5)
도 6은 본 발명의 실시예 5의 동기 지연 회로 장치의 기본 구성을 나타낸 회로도이다. 이 동기 지연 회로 장치는 장치 상태 측정 수단으로서 칩 디바이스의 오차를 측정한 결과를 나타내는 오차 상태 측정 신호를 출력하는 오차 측정 수단이 사용되고 있고, 오차 측정 수단은 오차 상태 측정 신호로서 외부로부터의 입력 신호에 의해서 휴즈를 절단하여, 지연 회로열(1, 2)에서의 펄스 또는 에지의 진행 속도를 제어하고, 회로열 전체의 지연 시간을 측정한 결과를 나타내는 칩 프로세스의 오차를 평가한 프로세스 오차 신호를 출력시키기 위한 지연 회로열(1)에 설정된 2개의 외부 출력 단자(TOUT1, TOUT2)를 포함하는 것으로 되어 있다.
여기서의 오차 측정 회로는 지연 회로열(1, 2)에 각각 MOS 트랜지스터를 개재하여 지연 시간 제어용의 용량(C1, C2, C3)이 접속되고, 외부 단자로부터의 입력 신호에 의해서, 휴즈(H1, H2, H3)를 절단함으로써 전하의 충방전량을 제어하여, 지연 회로열(1, 2)의 전체 지연 시간이 제어가능하게 되어 있다. 즉, 이 동기 지연 회로 장치의 경우, 프로세스 오차에 의해서 MOS 트랜지스터가 저 임계값이 되므로, 클럭 또는 에지의 진행 속도가 빠르게 되어, 지연 회로열(1)에서 클럭 또는 에지가 초과함으로써 오동작하는 칩에 대하여 휴즈(H1, H2, H3)의 절단에 의해서 지연 회로열(1, 2)의 전체의 지연 시간을 증가시켜 이것을 억제가능하도록 구성되어 있다.
이 동기 지연 회로 장치에서는, 장치 전체에 탑재된 칩에서 프로세스 오차에 의해서 P형 MOS 트랜지스터 또는 N형 MOS 트랜지스터의 임계값이 낮은 것이 얻어지면, 지연 회로열(1, 2)의 펄스 또는 에지의 진행 시간이 빠르게 되어, 다른 칩에 대해서도 외부 클럭(CLK1)의 주기가 상대적으로 크게 되어 불량품이 되는 칩을 양품으로 하는 것을 목적으로 하고 있다.
구체적으로 말하면, 통상의 사용시보다 충분히 주파수가 낮은 외부 클럭(CLK1)을 입력하고, 외부 출력 단자(TOUT1, TOUT2)로부터의 프로세스 오차 신호에서의 펄스 또는 에지의 진행 시간을 외부의 테스터로 측정하여 양품인지 불량품인지를 선별한다. 불량품에 대해서는, 그 형편에 따라서, 휴즈(H1, H2, H3)를 절단하여 지연 회로열(1, 2)중에서의 펄스 또는 에지의 진행 속도를 제어하여, 양품으로 할 수 있다. 또한, 용량(C1, C2, C3)의 크기를, 예를 들면 1ː2ː4로 하면, 8 단계의 제어가 가능하게 되어, 마찬가지로 용량(C1, C2, C3)으로 하여 4 종류 준비하면, 16 단계의 제어가 가능하게 된다.
이상 설명한 바와 같이, 본 발명의 동기 지연 회로 장치에 의하면, 외부 클럭의 주파수의 측정, 사용하는 전원 전압의 측정, 칩의 디바이스의 오차 등의 측정에 의한 장치 상태의 결과에 따라 지연 회로열의 전체의 지연 시간을 제어하고 있으므로, 저 주파수에서 사용했을 때에도 클럭 또는 에지가 초단 (제1)의 지연 회로열을 초과하는 것이 방지되어, 결과적으로 정확히 동작하여 최적의 지연 시간을 확보할 수 있고, 소규모로 구성될 수 있게 된다.

Claims (6)

  1. 외부 클럭을 입력하여 제1 지연 시간을 요하여 출력하는 입력 버퍼, 내부 클럭을 제2 지연 시간을 요하여 출력하는 클럭 드라이버, 상기 제1 지연 시간 및 상기 제2 지연 시간의 총 합인 지연 시간을 가진 더미 지연 회로, 소정의 지연 시간을 갖는 소정 수의 지연 회로로 이루어지며 상기 더미 지연 회로의 출력으로부터 일정 기간의 시간차를 측정하는 제1 지연 회로열, 및 소정의 지연 시간을 갖는 소정 수의 지연 회로로 이루어지며 측정된 시간차를 재현하여 상기 클럭 드라이버에 출력하는 제2 지연 회로열을 구비한 동기 지연 회로 장치에 있어서,
    상기 장치의 상태를 측정한 결과를 나타내는 장치 상태 측정 신호를 출력하는 장치 상태 측정 수단, 및
    상기 장치 상태 측정 신호에 따라 상기 제1 지연 회로열 및 상기 제2 지연 회로열의 펄스 또는 에지의 진행 속도를 제어함으로써 상기 소정의 지연 시간을 제어하는 지연 시간 제어 수단
    을 구비한 것을 특징으로 하는 동기 지연 회로 장치.
  2. 제1항에 있어서, 상기 장치 상태 측정 수단은 상기 장치 상태 측정 신호로서 상기 외부 클럭의 주파수를 측정한 결과를 나타내는 주파수 측정 신호를 출력하는 주파수 측정 수단이며, 상기 지연 시간 제어 수단은 상기 주파수 측정 신호에 따라 상기 소정의 지연 시간을 제어하는 것을 특징으로 하는 동기 지연 회로 장치.
  3. 제1항에 있어서, 상기 장치 상태 측정 수단은 상기 장치 상태 측정 신호로서 사용하는 전원 전압을 측정한 결과를 나타내는 전압값 측정 신호를 출력하는 전압 측정 수단이며, 상기 지연 시간 제어 수단은 상기 전압값 측정 신호에 따라 상기 소정의 지연 시간을 제어하는 것을 특징으로 하는 동기 지연 회로 장치.
  4. 제1항에 있어서, 상기 장치 상태 측정 수단은 상기 장치 상태 측정 신호로서 칩 디바이스의 오차를 측정한 결과를 나타내는 오차 상태 측정 신호를 출력하는 오차 측정 수단이며, 상기 지연 시간 제어 수단은 상기 오차 상태 측정 신호에 따라 상기 소정의 지연 시간을 제어하는 것을 특징으로 하는 동기 지연 회로 장치.
  5. 제1항에 있어서, 상기 장치 상태 측정 수단은 상기 장치 상태 측정 신호로서 상기 외부 클럭의 주파수를 측정한 결과를 나타내는 주파수 측정 신호를 출력하는 주파수 측정 수단, 및 상기 장치 상태 측정 신호로서 사용하는 전원 전압을 측정한 결과를 나타내는 전압값 측정 신호를 출력하는 전압 측정 수단으로 이루어지며,
    상기 지연 시간 제어 수단은 상기 주파수 측정 신호 및 상기 전압값 측정 신호를 입력하는 외부 입력 단자를 가지며, 상기 펄스 또는 상기 에지의 진행 속도를 그 주파수 측정 신호 및 그 전압값 측정 신호에 따라 제어하는 것을 특징으로 하는 동기 지연 회로 장치.
  6. 제4항에 있어서, 상기 오차 측정 수단은 상기 오차 상태 측정 신호로서 외부로부터의 입력 신호에 의해 휴즈를 절단하여 상기 제1 지연 회로열 및 상기 제2 지연 회로열에서의 상기 펄스 또는 상기 에지의 진행 속도를 제어하여, 회로열 전체의 지연 시간을 측정한 결과를 나타내는 칩 프로세스의 오차를 평가한 프로세스 오차 신호를 출력시키기 위한 상기 제1 지연 회로열에 설치된 2 개의 외부 출력 단자를 포함하는 것을 특징으로 하는 동기 지연 회로 장치.
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