KR100319504B1 - 동기지연회로시스템 - Google Patents

동기지연회로시스템 Download PDF

Info

Publication number
KR100319504B1
KR100319504B1 KR1019980041643A KR19980041643A KR100319504B1 KR 100319504 B1 KR100319504 B1 KR 100319504B1 KR 1019980041643 A KR1019980041643 A KR 1019980041643A KR 19980041643 A KR19980041643 A KR 19980041643A KR 100319504 B1 KR100319504 B1 KR 100319504B1
Authority
KR
South Korea
Prior art keywords
delay circuit
delay
delay time
measuring
frequency
Prior art date
Application number
KR1019980041643A
Other languages
English (en)
Other versions
KR19990036848A (ko
Inventor
고이찌로 미나미
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19990036848A publication Critical patent/KR19990036848A/ko
Application granted granted Critical
Publication of KR100319504B1 publication Critical patent/KR100319504B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/30—Time-delay networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/26—Time-delay networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Acoustics & Sound (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Networks Using Active Elements (AREA)

Abstract

본 발명은 정확히 동작하여 최적의 지연 시간을 확보할 수 있으며, 소규모로 구성될 수 있는 동기 지연 회로 시스템을 제공하는 것이다.
본 발명의 동기 지연 회로 시스템은 종래의 시스템과 동일한 구성의 입력 버퍼(3), 클럭 드라이버(4), 더미 지연 회로(5) 및 소정의 지연 시간을 갖는 소정 수의 지연 회로로 이루어지는 지연 회로열(1, 2)을 구비하는 것 이외에, 외부 클럭(CLK1)의 주파수를 측정한 결과를 나타내는 주파수 측정 신호를 출력하는 주파수 측정 회로(10), 주파수 측정 신호에 따라 지연 회로열(1, 2)의 펄스 또는 에지의 진행 속도를 제어함으로써 소정의 지연 시간을 제어하는 지연 시간 제어 회로(11)를 구비한다. 지연 시간 제어 회로(11)에 의해서 외부 클럭(CLK1)의 주파수의 측정 결과에 따라 소정의 지연 시간을 제어함으로써, 저주파수 사용시에 클럭 또는 에지가 지연 회로열(1)을 초과하는 것을 방지한다.

Description

동기 지연 회로 시스템{SYNCHRONOUS DELAY CIRCUIT}
본 발명은 반도체 집적 회로에 의한 동기 지연 회로를 포함함과 함께, 클럭 신호의 지연 시간을 제어하는 기능을 갖는 동기 지연 회로 시스템에 관한 것이다.
종래, 짧은 동기 시간에 클럭 스큐를 제거하는 동기 지연 회로는, 회로 구성이 단순하고 소비 전력이 적다는 특징으로 인해 고속 클럭 동기 회로에 사용되고 있다. 이에 관련되는 주지 기술로서, 예를 들면 일본 특허 공개 공보 평8-237091호에 개시된 지연 회로 장치나, 1996 Symp. on VLSI Circ. 112-113쪽, 192-193쪽, Proc. of IEEE 1992 CICC 25.2 IEICE TRANCE. ELECTRON.., VOL. E79-C, NO. 6, 1996년 6월, 798-807쪽에 기재된 것 등을 들 수 있다.
도 7은 종래예 1에 관한 동기 지연 회로 시스템의 기본 구성을 도시한 회로도이다. 이 동기 지연 회로 시스템은 주기(tCK)의 외부 클럭(CLK1)을 입력하여 제1 지연 시간(td1)을 요하여 출력하는 입력 버퍼(3), 내부 클럭(CLK2)을 제2 지연 시간(td2)를 요하여 출력하는 클럭 드라이버(4), 입력 버퍼(3) 및 클럭 드라이버(4)에서의 제1 및 제2 지연 시간(td1, td2)의 총 합인 지연 시간(td1+td2)을 갖는 더미 지연 회로(5), 소정의 지연 시간을 갖는 소정 수의 지연 회로로 이루어지며 더미 지연 회로(5)의 출력으로부터 일정 기간의 시간차를 측정하는 제1 지연 회로열(1), 및 소정의 지연 시간을 갖는 소정 수의 지연 회로로 이루어지며, 측정된 시간차를 재현하여 클럭 드라이버(4)에 출력하는 제2 지연 회로열(2)로 구성되어 있다.
여기서 더미 지연 회로(5)는 지연 회로열(1, 2)을 입력 버퍼(3) 및 클럭 드라이버(4)의 지연 시간(td1, td2)과 같게 하기 위하여, 입력 버퍼(3)와 완전히 동일한 회로를 사용한 입력 버퍼 더미(5a)와 클럭 드라이버 더미(5b)로 구성된다.
지연 회로열(1, 2)은 각각 동일한 소정의 지연 시간을 갖는 소정 수의 지연 회로의 열로 구성되며, 일정 기간을 지연 회로열(1)로 측정하고, 지연 회로열(2)로 재현하도록 기능한다. 이러한 기능은, 측정하고자 하는 기간 중에 신호를 지연 회로열(1)에 진행시키고, 그 신호가 통과한 지연 회로수 (지연 소자수)와 동일한 지연 회로수를 갖는 지연 회로열(2)에서 신호를 통과시키도록 함으로써 구현된다.
이와 같이, 신호가 지연 회로열(1)을 통과하고, 그 지연 소자수와 동일한 지연 소자수를 갖는 지연 회로열(2)을 통과할 수 있도록 하는 경우, 지연 회로열(2)의 길이를 결정하는 것에 단부를 선택하거나, 혹은 경로 전체를 선택하거나 하는 2 방법으로 나뉘어지며, 이러한 방법을 적용한 동기 지연 회로 시스템은 각각 서로 2 종류씩 4 종류로 분류된다.
즉, 지연 회로열(1, 2)의 방향으로 나누면, 예를 들어 도 8 (종래예 2)이나 도 9 (종래예 3)에 도시한 회로 구성과 같이, 지연 회로열(1, 2)의 방향이 서로 반대이며 지연 회로열(2)의 회로 소자수를 결정하는 것에 지연 회로열(2)의 입력 단측에서 길이가 결정되는 것과, 도 10 (종래예 4)이나 도 11 (종래예 5)에 도시한 회로 구성과 같이, 지연 회로열(1, 2)의 방향이 서로 같고, 지연 회로열(2)의 회로 소자수를 결정하는 것에 지연 회로열(2)의 출력측에서 길이가 결정되는 것으로 분류된다.
지연 회로열(2)의 길이를 결정하는 것에 단부를 선택하는지, 경로 전체를 선택하는지를 살펴보면, 도 8 (종래예 2) 및 도 11 (종래예 5)의 경우가 단부를 선택하는 경우에 해당하고, 도 9 (종래예 3) 및 도 10 (종래예 4)의 경우가 경로 전체를 선택하는 경우에 해당한다. 또, 도 10 (종래예 4)의 경우에 관해서는, 지연 회로열(1, 2)의 사이에 지연 회로수에 대응하는 수의 래치 회로에 의한 래치 회로열(6)이 배치되며, 지연 회로열(2)의 출력측에는 다중화 장치(MUX)(7)가 배치되어 있다. 이와 관련하여, 도 8은 일본 특허 공개 공보 평8-137091호에 개시된 것이고, 도 9는 주지 기술로서 IEICE TRANS. ELECTRON.., VOL. E79-C, NO. 6, 1996년 6월, 798-807쪽에 기재된 것이며, 도 10은 주지 기술로서 1996 Symp. on VLSI Circ. 192-113쪽에 기재된 것이며, 도 11은 주지 기술로서 1996 Symp. on VLSI Circ. pp. 112-113, Proc. of IEEE 1992 CICC 25.2에 기재된 것에 각각 상당한다.
상술한 동기 지연 회로 시스템의 경우, 2 개의 지연 회로열 (제1 지연 회로열, 제2 지연 회로열)에서의 펄스나 에지의 진행 속도가 일정하므로, 낮은 주파수에서 사용하면, 외부 클럭의 주기에 의해 펄스나 에지가 제1 지연 회로열을 초과하여 정상으로 동작하지 않게 되는 경우가 있다.
그러므로, 이러한 문제에 대처하기 위해, 미리 제1 지연 회로열 및 제2 지연회로열을 각각 길게 하여 지연 시간을 크게 하면 해결할 수 있으나, 그 반면 제1 지연 회로열 및 제2 지연 회로열에 요하는 지연 회로의 수가 많아져 지연 회로열의 면적의 증대를 초래하여 점유율이 커지므로, 회로 전체가 대규모화 되는 것을 막을 수 없다는 문제가 있다.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 그 기술적 과제는 정확히 동작하여 최적의 지연 시간을 확보할 수 있음과 함께, 소규모로 구성될 수 있는 동기 지연 회로 시스템을 제공하는 것이다.
본 발명에 따르면, 제1 지연 시간을 가지며 외부 클럭을 수신하는 입력 버퍼; 상기 입력 버퍼로부터 출력 신호를 수신하도록 결합되며, 상기 제1 지연 시간과 제2 지연 시간의 합과 동일한 지연 시간을 갖는 더미 지연 회로; 소정 지연 시간을 갖는 소정 개수의 지연 회로들을 포함하여, 상기 더미 지연 회로의 출력으로부터 일정 기간의 시간차를 측정하기 위한 제1 지연 회로 어레이; 소정 지연 시간을 갖는 소정 개수의 지연 회로들을 포함하여, 상기 측정된 시간차를 재생하고 이 재생된 시간차를 출력하는 제2 지연 회로 어레이; 상기 재생된 시간차를 수신하도록 결합되며, 상기 제2 지연 시간을 가지고 내부 클럭을 출력하는 클럭 드라이버; 상기 제1 지연 회로 어레이와 상기 제2 지연 회로 어레이에서 진행되는 펄스 또는 신호 에지의 진행 속도를 제어함으로써, 상기 제1 및 제2 지연 회로 어레이의 전체적인 소정 지연 시간을 제어하기 위한 지연 시간 제어 수단; 및 상기 지연 시간 제어 수단에 결합되어, 상기 시스템의 상태를 측정함으로써 구해진 결과를 나타내는시스템 상태 측정 신호를 출력하기 위한 시스템 상태 측정 수단을 포함하되, 상기 지연 시간 제어 수단은 상기 시스템 상태 측정 신호에 응답하여 상기 진행 속도를 제어하는 동기 지연 회로 시스템을 얻을 수 있다.
도 1은 본 발명의 동기 지연 회로 시스템의 기본 구성을 나타내는 회로도.
도 2는 본 발명의 실시예 1의 동기 지연 회로 시스템의 기본 구성을 나타내는 회로도.
도 3은 본 발명의 실시예 2의 동기 지연 회로 시스템의 기본 구성을 나타내는 회로도.
도 4는 본 발명의 실시예 3의 동기 지연 회로 시스템의 기본 구성을 나타내는 회로도.
도 5은 본 발명의 실시예 4의 동기 지연 회로 시스템의 기본 구성을 나타내는 회로도.
도 6는 본 발명의 실시예 5의 동기 지연 회로 시스템의 기본 구성을 나타내는 회로도.
도 7은 종래예 1에 따른 동기 지연 회로의 기본 구성을 나타내는 회로도.
도 8은 종래예 2에 따른 동기 지연 회로의 기본 구성을 나타내는 회로도.
도 9는 종래예 3에 따른 동기 지연 회로의 기본 구성을 나타내는 회로도.
도 10은 종래예 4에 따른 동기 지연 회로의 기본 구성을 나타내는 회로도.
도 11은 종래예 5에 따른 동기 지연 회로의 기본 구성을 나타내는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2 : 지연 회로열
3 : 입력 버퍼
4 : 클럭 드라이버
5 : 더미 지연 회로
5a : 입력 버퍼 더미
5b : 클럭 드라이버 더미
6 : 래치 회로열
7 : 다중화 장치(MUX)
8 : 전압원
9 : 에지 검지 회로
10 : 주파수 측정 회로
11, 11' : 지연 시간 제어 회로
12 : 셀렉터
13 : 링 오실레이터
14 : 카운터
CLK1 : 외부 클럭
CLK2 : 내부 클럭
C1, C2, C3 : 용량
H1, H2, H3 : 휴즈
TIN: 외부 입력 단자
TOUT1, TOUT2 : 외부 출력 단자
이하, 본 발명의 몇 가지 실시예를 들어, 본 발명의 동기 지연 회로 시스템에 대하여 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 동기 지연 회로 시스템의 기본 구성을 도시한 회로도이다. 이 동기 지연 회로 시스템도 종래 시스템과 마찬가지로 주기(tCK)의 외부 클럭(CLK1)을 입력하여 제1 지연 시간(td1)을 요하여 출력하는 입력 버퍼(3), 내부 클럭(CLK2)을 제2 지연 시간(td2)을 요하여 출력하는 클럭 드라이버(4), 입력 버퍼(3) 및 클럭 드라이버(4)에서의 제1 및 제2 지연 시간(td1, td2)의 총 합인 지연 시간(td1+td2)을 갖는 더미 지연 회로(5), 소정의 지연 시간을 갖는 소정수의 지연 회로로 이루어지며 더미 지연 회로(5)의 출력으로부터 일정 기간의 시간차를 측정하는 제1 지연 회로열(1), 및 소정의 지연 시간을 갖는 소정 수의 지연 회로로 이루어지며 측정된 시간차를 재현하여 클럭 드라이버(4)에 출력하는 제2 지연 회로열(2)을 구비하지만, 이 이외에 시스템의 상태를 측정한 결과를 나타내는 시스템 상태 측정 신호를 출력하는 시스템 상태 측정 수단 [여기서는 외부 클럭(CLK1)의 주파수를 측정한 결과를 나타내는 주파수 측정 신호를 출력하는 주파수 측정 회로(10)]과, 시스템 상태 측정 신호 (여기서는 주파수 측정 신호)에 따라 제1 지연 회로열(1) 및 제2 지연 회로열(2)의 펄스 또는 에지의 진행 속도를 제어함으로써 소정의 지연 시간을 제어하는 지연 시간 제어 회로(11)를 구비하고 있다. 또, 여기서도 더미 지연 회로(5)는 지연 회로열(1, 2)을 입력 버퍼(3) 및 클럭 드라이버(4)의 지연 시간(td1, td2)과 같게 하기 위해, 입력 버퍼(3)와 완전히 동일한 회로를 사용한 입력 버퍼 더미(5a)와 클럭 드라이버 더미(5b)로 구성된다.
즉, 여기서의 지연 회로열(1, 2)은 외부로부터의 제어 신호에 의해 펄스 또는 에지의 진행 속도를 변경 가능한 것이며, 이들은 지연 시간 제어 회로(11)에 접속되어 있다. 시스템 상태 측정 수단으로서는, 상술한 주파수 측정 회로(10) 이외에, 시스템 상태 측정 신호로서 사용되는 전원 전압을 측정한 결과를 나타내는 전압값 측정 신호를 출력하는 전압 측정 수단, 시스템 상태 측정 신호로서 칩 디바이스의 오차를 측정한 결과를 나타내는 오차 상태 측정 신호를 출력하는 오차 측정 수단 등이 있고, 이들을 개별적으로 혹은 조합하여 병용해도 좋다.
도 1에 도시하는 동기 지연 회로 시스템의 경우, 주기(tCK)의 외부 클럭(CLK1)이 입력되면, 펄스 또는 에지가 입력 버퍼(3), 더미 지연 회로(5) 및 지연 회로열(1)로 진행한다. 그 후에 다음의 클럭이 더미 지연 회로(5)에 입력되면, 지연 회로열(1)을 진행 중의 펄스 또는 에지가 지연 회로열(2)에 전송된다. 종래 시스템에서는 지연 회로열(1)의 지연 시간이 tCK-(td1+td2)보다 작을 때, 지연 회로열(1)을 진행 중의 펄스 또는 에지가 지연 회로열(2)에 전송되지 않기 때문에 동작하지 않게 되지만, 여기서는 주파수 측정 회로(10)에 의해 외부 클럭(CLK1)의 주파수를 측정한 결과의 주파수 측정 신호에 따라 지연 시간 제어 회로(11)가 지연 회로열(1, 2)의 전체의 지연 시간을 제어하므로 동작이 가능해진다. 예를 들면,tCK-(td1+td2)가 지연 회로열(1)의 지연 시간보다 큰 경우, 지연 시간 제어 회로(11)가 지연 회로열(1, 2)의 전체의 지연 시간을 마찬가지로 지연시켜, 지연 회로열(1)의 전체의 지연 시간을 tCK-(td1+td2)보다 크게 하여 동작을 가능하게 한다.
따라서, 이 동기 지연 회로 시스템에서는, 주파수를 측정하고, 지연 회로열 중에서의 펄스 또는 에지의 진행 속도를 제어함으로써, 주파수가 늦은 클럭에 대해서도 정상 동작을 행하게 할 수 있다.
이하, 몇가지 실시예들을 들어 본 발명의 동기 지연 회로 시스템의 구체적 구성을 설명한다.
(실시예 1)
도 2는 본 발명의 실시예 1의 동기 지연 회로 시스템의 기본 구성을 도시한 회로도이다. 이 동기 지연 회로 시스템은, 지연 회로열(1, 2)간에 지연 회로수에 대응하는 수의 래치 회로에 의한 래치 회로열(6)이 배치됨과 함께, 입력 버퍼(3)의 입력측에 셀렉터(12)가 개재되어 있으며, 외부 클럭(CLK1)의 주파수 측정 수단으로서 링 오실레이터(13) 및 카운터(14)를 사용하고 있다. 지연 회로열(1, 2)은 디지털 신호에 의해 펄스 또는 에지의 진행 속도가 가변 제어 가능하게 되어 있으며, 셀렉터(12)는 외부 클럭(CLK1)의 주파수의 측정 기간 중에 펄스 또는 에지가 지연 회로열(1, 2) 중에 입력되지 않게 하기 위해 사용되고 있다.
이 동기 지연 회로 시스템에서는 외부 클럭(CLK1)이 입력되면, 셀렉터(12)를 통해서 링 오실레이터(13)로 전송되고, 그 주기만큼 링 오실레이터(13)를 발진시킨다. 여기서 얻어진 발진 클럭의 회수를 카운터(14)로 계수하여 외부 클럭(CLK1)의 주파수를 디지털값으로서 검출하여 주파수 측정 신호를 얻을 수 있다. 그 후에, 도시 생략된 지연 시간 제어 회로(11)에 의해서 주파수 측정 신호가 나타내는 주파수에 따라 지연 회로열(1, 2)의 펄스 또는 에지의 진행 속도를 제어하여, 지연 회로열(1, 2) 전체의 지연 시간이 tCK-(td1 + td2)보다 크게 되도록 제어한다. 또, 셀렉터(12)를 전환하여 외부 클럭(CLK1)을 입력 버퍼(3)측으로 입력시키면, 통상의 동기 지연 동작이 행해져 정상으로 동작한다.
(실시예 2)
도 3은 본 발명의 실시예 2의 동기 지연 회로 시스템의 기본 구성을 나타낸 회로도이다. 이 동기 지연 회로 시스템은 지연 회로열(1, 2)간에 지연 회로수에 대응하는 수의 래치 회로에 의한 래치 회로열(6)이 배치됨과 동시에, 입력 버퍼(3)의 입력측에 셀렉터(12)가 개재되어 있고, 외부 클럭(CLK1)의 주파수 측정 수단으로서 주파수 측정 회로(10)를 사용하고 있고, 주파수 측정 회로(10)에 진행 속도를 제어하는 지연 시간 제어 수단으로서의 전압원(8)이 접속되어 있다. 여기에서도 지연 회로열(1, 2)은 디지털 신호에 의해서 펄스 또는 에지의 진행 속도가 가변 제어가능하게 되어 있고, 셀렉터(12)는 외부 클럭(CLK1)의 주파수의 측정 기간 중에 펄스 또는 에지가 지연 회로열(1, 2) 중에 입력되지 않도록 하기 위해서 사용되고 있다.
이 동기 지연 회로 시스템에서는 외부 클럭(CLK1)이 입력되면, 셀렉터(12)를 통해서 주파수 측정 회로(10)로 전송되고, 그 주기만큼 발진시켜 얻어진 외부클럭(CLK1)의 에지의 회수를 카운트하고, 외부 클럭(CLK1)의 주파수를 디지털값으로서 검출하여, 주파수 측정 신호를 얻을 수 있다. 그 후에, 전압원(8)에 의해서 주파수 측정 신호가 나타내는 주파수에 대응하여 지연 회로열(1, 2)의 펄스 또는 에지의 진행 속도를 제어하고, 지연 회로열(1, 2)의 전체의 지연 시간이 tCK-(td1 + td2)보다 크게 되도록 제어한다. 또, 셀렉터(12)를 전환하여 외부 클럭(CLK1)을 입력 버퍼(3)측으로 입력시키면, 통상의 동기 지연 동작이 행해져 정확히 동작한다.
(실시예 3)
도 4는 본 발명의 실시예 3의 동기 지연 회로 시스템의 기본 구성을 나타낸 회로도이다. 이 동기 지연 회로 시스템은 지연 회로열(1, 2)간에 지연 회로수에 대응하는 수의 래치 회로에 의한 래치 회로열(6)이 배치됨과 동시에, 외부 클럭(CLK1)의 주파수 측정 수단으로서 에지 검지 회로(9)를 사용하고 있고, 이 에지 검지 회로(9)에 지연 시간 제어 회로(11)를 접속하고 있다. 여기에서도 지연 회로열(1, 2)은 디지털 신호에 의해서 펄스 또는 에지의 진행 속도가 가변 제어가능하게 되어 있다.
이 동기 지연 회로 시스템의 경우, 실시예 1 및 실시예 2의 시스템에서는 펄스 또는 에지를 지연 회로열(1, 2)에 입력하기 전에 외부 클럭(CLK1)의 주파수를 측정하는 구성인 것에 반해, 펄스 또는 에지를 최초에 지연 회로열(1)에 입력하고, 이것이 지연 회로열(1)을 초과하는 지를 검출하여 지연 회로열(1, 2)의 전체의 지연 시간을 제어하는 구성으로 되어 있다.
이 동기 지연 회로 시스템에서는 펄스 또는 에지를 최초의 사이클로부터 지연 회로열(1)에 입력하고, 다음의 펄스열 또는 에지가 들어올 때까지 지연 회로열(1)을 계속 진행시키도록 한다. 지연 회로열(1)의 최종단에 접속된 에지 검지 회로(9)가 에지를 검출한 경우에 지연 회로열(1)의 최종단에 도달한 펄스 또는 에지는 지연 회로열(2)로 전송되지 않고 정상 동작하지 않지만, 에지 검지 회로(9)로부터의 신호를 지연 시간 제어 회로(11)에 전송하여 지연 회로열(1, 2)의 전체의 지연 시간을 tCKL-(td1 + td2)보다 크게 함으로써 다음 사이클로부터 정상 동작한다.
(실시예 4)
도 5는 본 발명의 실시예 4의 동기 지연 회로 시스템의 기본 구성을 나타낸 회로도이다. 이 동기 지연 회로 시스템은 도시 생략한 시스템 상태 측정 수단으로서 외부 클럭(CLK1)의 주파수를 측정한 결과를 나타내는 주파수 측정 신호를 출력하는 주파수 측정 수단 및 사용하는 전원 전압을 측정한 결과를 나타내는 전압값 측정 신호를 출력하는 전압 측정 수단을 필요로 함과 동시에 주파수 측정 신호 및 전압값 측정 신호를 입력하는 외부 입력 단자(TIN)를 갖고 펄스 또는 에지의 진행 속도의 제어를 주파수 측정 신호 및 전압값 측정 신호에 따라 행하는 지연 시간 제어 회로(11')를 사용하고 있다. 여기서도, 지연 회로열(1, 2)은 디지털 신호에 의해 펄스 또는 에지의 진행 속도가 가변 제어가능하게 되어 있다.
이 동기 지연 회로 시스템의 경우, 실시예 1 내지 실시예 3의 시스템과 같이, 외부 클럭(CLK1)의 주파수가 낮고, tCK-(td1 + td2)가 지연 회로열(1)의 지연 시간보다 크게 된 경우에 정상 동작하지 않는 것을 해결한 것과는 달리, 복수의 전원 전압에 대하여 사용하는 경우에 정상 동작하지 않는 것을 해결한 것으로 되어 있다. 즉, 이 동기 지연 회로 시스템의 경우, 지연 회로열(1, 2)의 전체 지연 시간이 전원 전압에 대해 의존하여, 전원 전압이 높아지면 지연 시간이 작아지며, 전원 전압이 낮아지면 지연 시간이 커지는 특색이 있어, 전원 전압이 높은 때에 지연 회로열(1, 2)의 전체 지연 시간이 tCK - (td1 + td2)보다 작아지면 정상 동작하지 않기 때문에, 지연 시간 제어 회로(11')에 의해 지연 회로열(1, 2)의 전체 지연 시간을 미리 사용하는 전원 전압과 사용할 주파수에 따라 제어하도록 하고 있다.
이 동기 지연 회로 시스템에서는 외부 입력 단자(TIN)로부터 주파수 측정 신호 및 전압값 측정 신호를 입력한 지연 시간 제어 회로(11')가 주파수 측정 신호 및 전압값 측정 신호에 따라 지연 회로열(1, 2)에 대한 펄스 또는 에지의 진행 속도의 제어를 행하기 위해, 서로 다른 전원 전압에서도 사용하는 주파수에 따라 정상 동작이 가능하게 되도록 지연 회로열(1, 2)의 전체의 지연 시간을 제어하기 때문에, 복수의 주파수 및 전원 전압에 대해서도 정상 동작이 가능하게 된다.
(실시예 5)
도 6은 본 발명의 실시예 5의 동기 지연 회로 시스템의 기본 구성을 나타낸 회로도이다. 이 동기 지연 회로 시스템은 시스템 상태 측정 수단으로서 칩 디바이스의 오차를 측정한 결과를 나타내는 오차 상태 측정 신호를 출력하는 오차 측정수단이 사용되고 있고, 오차 측정 수단은 오차 상태 측정 신호로서 외부로부터의 입력 신호에 의해서 휴즈를 절단하여, 지연 회로열(1, 2)에서의 펄스 또는 에지의 진행 속도를 제어하고, 회로열 전체의 지연 시간을 측정한 결과를 나타내는 칩 프로세스의 오차를 평가한 프로세스 오차 신호를 출력시키기 위한 지연 회로열(1)에 설정된 2개의 외부 출력 단자(TOUT1, TOUT2)를 포함하는 것으로 되어 있다.
여기서의 오차 측정 회로는 지연 회로열(1, 2)에 각각 MOS 트랜지스터를 개재하여 지연 시간 제어용의 용량(C1, C2, C3)이 접속되고, 외부 단자로부터의 입력 신호에 의해서, 휴즈(H1, H2, H3)를 절단함으로써 전하의 충방전량을 제어하여, 지연 회로열(1, 2)의 전체 지연 시간이 제어가능하게 되어 있다. 즉, 이 동기 지연 회로 시스템의 경우, 프로세스 오차에 의해서 MOS 트랜지스터가 저 임계값이 되므로, 클럭 또는 에지의 진행 속도가 빠르게 되어, 지연 회로열(1)에서 클럭 또는 에지가 초과함으로써 오동작하는 칩에 대하여 휴즈(H1, H2, H3)의 절단에 의해서 지연 회로열(1, 2)의 전체의 지연 시간을 증가시켜 이것을 억제가능하도록 구성되어 있다.
이 동기 지연 회로 시스템에서는, 시스템 전체에 탑재된 칩에서 프로세스 오차에 의해서 P형 MOS 트랜지스터 또는 N형 MOS 트랜지스터의 임계값이 낮은 것이 얻어지면, 지연 회로열(1, 2)의 펄스 또는 에지의 진행 시간이 빠르게 되어, 다른 칩에 대해서도 외부 클럭(CLK1)의 주기가 상대적으로 크게 되어 불량품이 되는 칩을 양품으로 하는 것을 목적으로 하고 있다.
구체적으로 말하면, 통상의 사용시보다 충분히 주파수가 낮은 외부 클럭(CLK1)을 입력하고, 외부 출력 단자(TOUT1, TOUT2)로부터의 프로세스 오차 신호에서의 펄스 또는 에지의 진행 시간을 외부의 테스터로 측정하여 양품인지 불량품인지를 선별한다. 불량품에 대해서는, 그 형편에 따라서, 휴즈(H1, H2, H3)를 절단하여 지연 회로열(1, 2)중에서의 펄스 또는 에지의 진행 속도를 제어하여, 양품으로 할 수 있다. 또한, 용량(C1, C2, C3)의 크기를, 예를 들면 1ː2ː4로 하면, 8 단계의 제어가 가능하게 되어, 마찬가지로 용량(C1, C2, C3)으로 하여 4 종류 준비하면, 16 단계의 제어가 가능하게 된다.
이상 설명한 바와 같이, 본 발명의 동기 지연 회로 시스템에 의하면, 외부 클럭의 주파수의 측정, 사용하는 전원 전압의 측정, 칩의 디바이스의 오차 등의 측정에 의한 시스템 상태의 결과에 따라 지연 회로열의 전체의 지연 시간을 제어하고 있으므로, 저 주파수에서 사용했을 때에도 클럭 또는 에지가 초단 (제1)의 지연 회로열을 초과하는 것이 방지되어, 결과적으로 정확히 동작하여 최적의 지연 시간을 확보할 수 있고, 소규모로 구성될 수 있게 된다.

Claims (17)

  1. 동기 지연 회로 시스템에 있어서,
    제1 지연 시간을 가지며 외부 클럭을 수신하는 입력 버퍼;
    상기 입력 버퍼로부터 출력 신호를 수신하도록 결합되며, 상기 제1 지연 시간과 제2 지연 시간의 합과 동일한 지연 시간을 갖는 더미 지연 회로;
    소정 지연 시간을 갖는 소정 개수의 지연 회로들을 포함하여, 상기 더미 지연 회로의 출력으로부터 일정 기간의 시간차를 측정하기 위한 제1 지연 회로 어레이;
    소정 지연 시간을 갖는 소정 개수의 지연 회로들을 포함하여, 상기 측정된 시간차를 재생하고 이 재생된 시간차를 출력하는 제2 지연 회로 어레이;
    상기 재생된 시간차를 수신하도록 결합되며, 상기 제2 지연 시간을 가지고 내부 클럭을 출력하는 클럭 드라이버;
    상기 제1 지연 회로 어레이와 상기 제2 지연 회로 어레이에서 진행되는 펄스 또는 신호 에지의 진행 속도를 제어함으로써, 상기 제1 및 제2 지연 회로 어레이의 전체적인 소정 지연 시간을 제어하기 위한 지연 시간 제어 수단; 및
    상기 지연 시간 제어 수단에 결합되어, 상기 시스템의 상태를 측정함으로써 구해진 결과를 나타내는 시스템 상태 측정 신호를 출력하기 위한 시스템 상태 측정 수단을 포함하되,
    상기 지연 시간 제어 수단은 상기 시스템 상태 측정 신호에 응답하여 상기진행 속도를 제어하는 것을 특징으로 하는 동기 지연 회로 시스템.
  2. 제1항에 있어서, 상기 시스템 상태 측정 수단은 상기 외부 클럭의 주파수를 나타내는 주파수 측정 신호를 출력하기 위한 주파수 측정 수단을 포함하고, 상기 지연 시간 제어 수단은 상기 주파수 측정 신호에 기초하여 전체적인 소정 지연 시간을 제어하는 것을 특징으로 하는 동기 지연 회로 시스템.
  3. 제1항에 있어서, 상기 시스템 상태 측정 수단은 전원 전압을 나타내는 전압 측정 신호를 출력하기 위한 전압 측정 수단을 포함하고, 상기 지연 시간 제어 수단은 상기 전압 측정 신호에 기초하여 전체적인 소정 지연 시간을 제어하는 것을 특징으로 하는 동기 지연 회로 시스템.
  4. 제1항에 있어서, 상기 시스템 상태 측정 수단은 상기 동기 지연 회로 시스템과 접속된 칩 디바이스의 칩 디바이스 변동을 측정하기 위한 변동 측정 수단을 포함하고, 상기 지연 시간 제어 수단은 상기 측정된 칩 디바이스 변동에 기초하여 상기 전체적인 소정 지연 시간을 제어하는 것을 특징으로 하는 동기 지연 회로 시스템.
  5. 제4항에 있어서, 상기 제1 및 제2 지연 회로 어레이들은 전체 지연 회로 어레이를 형성하고, 상기 제1 지연 회로 어레이는 2개의 외부 출력 단자를 가지고,상기 제1 및 제2 지연 회로 어레이들 각각은 상기 측정된 칩 디바이스 변동에 따른 외부 제어 신호를 이용하여 퓨즈를 선택적으로 절단함으로써 상기 전체 지연 회로 어레이의 지연 시간을 조절하도록 구성되는 것을 특징으로 하는 동기 지연 회로 시스템.
  6. 제1항에 있어서, 상기 시스템 상태 측정 수단은 상기 외부 클럭의 주파수를 나타내는 주파수 측정 신호를 출력하기 위한 주파수 측정 수단과, 전원 전압을 나타내는 전압 측정 신호를 출력하기 위한 전압 측정 수단을 포함하고, 상기 지연 시간 제어 수단은 상기 주파수 측정 신호와 상기 전압 측정 신호에 기초하여 상기 전체적인 소정 지연 시간을 제어하는 것을 특징으로 하는 동기 지연 회로 시스템.
  7. 동기 지연 회로 시스템에 있어서,
    제1 지연 시간을 가지며 외부 클럭을 수신하는 입력 버퍼;
    상기 제1 지연 시간과 제2 지연 시간의 합과 동일한 지연 시간을 갖는 상기 입력 버퍼로부터 출력 신호를 수신하는 더미 지연 회로;
    소정 지연 시간을 갖는 소정 개수의 지연 회로를 포함하여, 상기 더미 지연 회로의 출력으로부터 일정 기간의 시간차를 측정하기 위한 제1 지연 회로 어레이;
    소정 지연 시간을 갖는 소정 개수의 지연 회로를 포함하며, 상기 측정된 시간차를 재생하고 이 재생된 시간차를 출력하기 위한 제2 지연 회로 어레이;
    상기 재생된 시간차를 수신하도록 결합되며, 상기 제2 지연 시간을 가지며내부 클럭을 출력하는 클럭 드라이버; 및
    상기 제1 지연 회로 어레이 및 상기 제2 지연 회로 어레이에서 진행되는 펄스 또는 신호 에지의 진행 속도를 제어하기 위한 지연 시간 제어기
    를 포함하는 것을 특징으로 하는 동기 지연 회로 시스템.
  8. 제7항에 있어서, 상기 지연 시간 제어기는 전체적인 소정 지연 시간을 제어하는 것을 특징으로 하는 동기 지연 회로 시스템.
  9. 제8항에 있어서, 상기 지연 시간 제어기에 결합되며, 상기 시스템의 상태를 측정함으로써 구해진 결과를 나타내는 시스템 상태 측정 신호를 출력하기 위한 시스템 상태 측정부를 더 포함하며, 상기 지연 시간 제어기는 상기 시스템 상태 측정 신호에 응답하여 상기 진행 속도를 제어하는 것을 특징으로 하는 동기 지연 회로 시스템.
  10. 제9항에 있어서, 상기 시스템 상태 측정부는 상기 외부 클럭의 주파수를 나타내는 주파수 측정 신호를 출력하기 위한 주파수 측정부를 포함하고, 상기 지연 시간 제어기는 상기 주파수 측정 신호에 기초하여 상기 전체적인 소정 지연 시간을 제어하는 것을 특징으로 하는 동기 지연 회로 시스템.
  11. 제9항에 있어서, 상기 시스템 상태 측정부는 전원 전압을 나타내는 전압 측정 신호를 출력하기 위한 전압 측정 디바이스를 포함하고, 상기 지연 시간 제어기는 상기 전압 측정 신호에 기초하여 상기 전체적인 소정 지연 시간을 제어하는 것을 특징으로 하는 동기 지연 회로 시스템.
  12. 제9항에 있어서, 상기 시스템 상태 측정부는 상기 동기 지연 회로 시스템과 접속된 칩 디바이스의 칩 디바이스 변동을 측정하기 위한 변동 측정 디바이스를 포함하고, 상기 지연 시간 제어기는 상기 측정된 칩 디바이스 변동에 기초하여 상기 전체적인 소정 지연 시간을 제어하는 것을 특징으로 하는 동기 지연 회로 시스템.
  13. 제12항에 있어서, 상기 제1 및 제2 지연 회로 어레이는 전체 지연 회로 어레이를 형성하고,
    상기 제1 지연 회로 어레이는 2개의 외부 출력 단자를 가지고, 상기 제1 및 제2 지연 회로 어레이들 각각은 상기 측정된 칩 디바이스 변동에 따른 외부 제어 신호를 이용하여 퓨즈를 선택적으로 절단함으로써 상기 지연 회로 어레이의 지연 시간을 조절하도록 구성되는 것을 특징으로 하는 동기 지연 회로 시스템.
  14. 제9항에 있어서, 상기 시스템 상태 측정부는 상기 외부 클럭의 주파수를 나타내는 주파수 측정 신호를 출력하기 위한 주파수 측정부와, 전원 전압을 나타내는 전압 측정 신호를 출력하기 위한 전압 측정부를 포함하고, 상기 지연 시간 제어기는 상기 주파수 측정 신호와 상기 전압 측정 신호에 기초하여 상기 전체적인 소정지연 시간을 제어하는 것을 특징으로 하는 동기 지연 회로 시스템.
  15. 제9항에 있어서, 상기 지연 시간 제어기는 전압 제어 가변 커패시터에 인가된 전압을 조절함으로써 전체적인 소정 지연 시간을 제어하는 것을 특징으로 하는 동기 지연 회로 시스템.
  16. 제9항에 있어서, 상기 제1 및 제2 지연 회로 어레이는 직렬 회로를 통해 접지에 접속되고, 상기 직렬 회로는 트랜지스터에 결합된 커패시터와, 퓨즈를 포함하는 세팅 회로에 결합된 스위치부를 포함하며,
    상기 스위치부는 외부 단자로부터의 제어 신호에 의해 활성화되어 상기 제1 및 제2 지연 회로 각각의 지연 시간을 선택적으로 증가시키는 것을 특징으로 동기 지연 회로 시스템.
  17. 동기 지연 회로 시스템에 있어서,
    더미 지연 회로;
    소정 지연 시간을 갖는 소정 개수의 지연 회로들을 포함하여, 상기 더미 지연 회로의 출력으로부터 일정 기간의 시간차를 측정하기 위한 제1 지연 회로 어레이;
    소정 지연 시간을 갖는 소정 개수의 지연 회로를 포함하며, 상기 일정 기간의 측정된 시간차를 재생하여 상기 재생된 시간차를 출력하기 위한 제2 지연 회로어레이;
    상기 제1 지연 회로 어레이 및 상기 제2 지연 회로 어레이에서 진행되는 펄스 또는 신호 에지의 진행 속도를 제어함으로써, 상기 제1 및 제2 지연 회로 어레이의 전체적인 소정 지연 시간을 제어하는 지연 시간 제어기; 및
    상기 지연 시간 제어기에 결합되며, 상기 시스템의 상태를 측정함으로써 구해진 결과를 나타내는 시스템 상태 측정 신호를 출력하기 위한 시스템 상태 측정부를 포함하되,
    상기 지연 시간 제어기는 상기 시스템 상태 측정 신호에 응답하여 상기 진행 속도를 제어하는 것을 특징으로 하는 동기 지연 회로 시스템.
KR1019980041643A 1997-10-06 1998-10-02 동기지연회로시스템 KR100319504B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP97-272289 1997-10-06
JP9272289A JPH11112308A (ja) 1997-10-06 1997-10-06 同期遅延回路装置

Publications (2)

Publication Number Publication Date
KR19990036848A KR19990036848A (ko) 1999-05-25
KR100319504B1 true KR100319504B1 (ko) 2002-03-08

Family

ID=17511792

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980041643A KR100319504B1 (ko) 1997-10-06 1998-10-02 동기지연회로시스템

Country Status (7)

Country Link
US (1) US6194937B1 (ko)
EP (1) EP0909031B1 (ko)
JP (1) JPH11112308A (ko)
KR (1) KR100319504B1 (ko)
CN (1) CN1164034C (ko)
DE (1) DE69833595T2 (ko)
TW (1) TW465181B (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3415444B2 (ja) * 1998-06-12 2003-06-09 Ｎｅｃエレクトロニクス株式会社 クロック制御方法および回路
US6445661B1 (en) * 1999-08-11 2002-09-03 Oak Technology, Inc. Circuit, disk controller and method for calibrating a high precision delay of an input signal
JP4608701B2 (ja) 1999-11-11 2011-01-12 クラウン ブランズ リミテッド 乳化重合方法およびその方法のための反応器
JP3790076B2 (ja) * 1999-11-15 2006-06-28 株式会社東芝 アナログ同期回路
JP3386031B2 (ja) * 2000-03-06 2003-03-10 日本電気株式会社 同期遅延回路及び半導体集積回路装置
JP2001332693A (ja) * 2000-05-23 2001-11-30 Nec Corp バッファ回路ブロック及びこれを用いた半導体集積回路装置の設計方法
JP3807593B2 (ja) 2000-07-24 2006-08-09 株式会社ルネサステクノロジ クロック生成回路および制御方法並びに半導体記憶装置
US6563358B1 (en) * 2000-09-20 2003-05-13 Nortel Networks Limited Technique for distributing common phase clock signals
KR100370134B1 (ko) * 2000-12-05 2003-01-29 주식회사 하이닉스반도체 반도체 메모리 장치
US6664838B1 (en) * 2001-08-31 2003-12-16 Integrated Device Technology, Inc. Apparatus and method for generating a compensated percent-of-clock period delay signal
US6930525B2 (en) * 2002-06-12 2005-08-16 Micron Technology, Inc. Methods and apparatus for delay circuit
US7155630B2 (en) * 2002-06-25 2006-12-26 Micron Technology, Inc. Method and unit for selectively enabling an input buffer based on an indication of a clock transition
US6856558B1 (en) 2002-09-20 2005-02-15 Integrated Device Technology, Inc. Integrated circuit devices having high precision digital delay lines therein
US6885230B2 (en) * 2003-03-31 2005-04-26 Intel Corporation Adaptive delay of timing control signals
US7279938B1 (en) 2004-01-05 2007-10-09 Integrated Device Technology, Inc. Delay chain integrated circuits having binary-weighted delay chain units with built-in phase comparators therein
US7109760B1 (en) 2004-01-05 2006-09-19 Integrated Device Technology, Inc. Delay-locked loop (DLL) integrated circuits that support efficient phase locking of clock signals having non-unity duty cycles
IL166292A (en) * 2005-01-13 2009-11-18 Nexense Ltd Method and apparatus for high-precision measurement of frequency
JP2007288749A (ja) * 2005-04-28 2007-11-01 Sanyo Electric Co Ltd 遅延回路
JP2007141383A (ja) * 2005-11-18 2007-06-07 Elpida Memory Inc 半導体記憶装置
TWI305651B (en) * 2006-09-11 2009-01-21 Nanya Technology Corp Latency counter having frequency detector and latency counting method thereof
JP2009232381A (ja) * 2008-03-25 2009-10-08 Advantest Corp 半導体回路および試験装置
JP5458546B2 (ja) * 2008-10-27 2014-04-02 富士通セミコンダクター株式会社 遅延クロック発生装置
KR101710669B1 (ko) 2010-09-15 2017-02-27 삼성전자주식회사 클록 지연 회로, 지연 동기 회로, 및 그것을 포함하는 반도체 메모리 장치
US10944385B1 (en) 2020-01-17 2021-03-09 Qualcomm Incorporated Delay circuit that accurately maintains input duty cycle
US11190174B1 (en) 2021-04-26 2021-11-30 Qualcomm Incorporated Delay interpolator

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5245231A (en) * 1991-12-30 1993-09-14 Dell Usa, L.P. Integrated delay line
US5252867A (en) * 1992-02-14 1993-10-12 Vlsi Technology, Inc. Self-compensating digital delay semiconductor device with selectable output delays and method therefor
DE69526419T2 (de) * 1994-12-20 2002-11-21 Nec Corp Zeitverzögerungsschaltung

Also Published As

Publication number Publication date
CN1213897A (zh) 1999-04-14
US6194937B1 (en) 2001-02-27
EP0909031A3 (en) 2001-01-17
DE69833595T2 (de) 2006-10-05
JPH11112308A (ja) 1999-04-23
TW465181B (en) 2001-11-21
EP0909031B1 (en) 2006-03-01
EP0909031A2 (en) 1999-04-14
CN1164034C (zh) 2004-08-25
DE69833595D1 (de) 2006-04-27
KR19990036848A (ko) 1999-05-25

Similar Documents

Publication Publication Date Title
KR100319504B1 (ko) 동기지연회로시스템
US11139805B1 (en) Bi-directional adaptive clocking circuit supporting a wide frequency range
US6421784B1 (en) Programmable delay circuit having a fine delay element selectively receives input signal and output signal of coarse delay element
US6815971B2 (en) Method and apparatus for stress testing integrated circuits using an adjustable AC hot carrier injection source
US7137022B2 (en) Timing adjustment circuit and semiconductor device including the same
US7119596B2 (en) Wide-range programmable delay line
US5570294A (en) Circuit configuration employing a compare unit for testing variably controlled delay units
US8627160B2 (en) System and device for reducing instantaneous voltage droop during a scan shift operation
US5430394A (en) Configuration and method for testing a delay chain within a microprocessor clock generator
US6313622B1 (en) Power source voltage controller
US20040015759A1 (en) Mux scan cell with delay circuit for reducing hold-time violations
CN101297209A (zh) 具有测试电路的模拟ic和用于这种ic的测试方法
US5869983A (en) Method and apparatus for controlling compensated buffers
US7508246B2 (en) Performance variation compensating circuit and method
US6891410B2 (en) Method and apparatus for determining a processing speed of an integrated circuit
US20050216808A1 (en) Method and circuit arrangement for testing electrical modules
US6370676B1 (en) On-demand process sorting method and apparatus
US20060215467A1 (en) Method of increasing data setup and hold margin in case of non-symmetrical PVT
US7352252B2 (en) Circuit and method to measure threshold voltage distributions in SRAM devices
US6628157B1 (en) Variable delay element for use in delay tuning of integrated circuits
JP2000002755A (ja) 直列伝送を用いたコンポ―ネントの動作特性の試験装置
US20050162181A1 (en) Adaptive integrated circuit based on transistor current measurements
US5894081A (en) Method and apparatus for adjusting output signals from a semiconductor device to fulfill a timing specification
CN113884865B (zh) 一种d触发器的测试电路及其测试方法
JPH05102831A (ja) 半導体集積回路の出力回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111118

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee