JP2000002755A - 直列伝送を用いたコンポ―ネントの動作特性の試験装置 - Google Patents
直列伝送を用いたコンポ―ネントの動作特性の試験装置Info
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- G01R31/30—Marginal testing, e.g. by varying supply voltage
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Abstract
(57)【要約】
【解決手段】 直列伝送を用いて電子回路の動作特性を
試験するための試験装置。上記回路は、コンポーネント
または回路内で直列リンクを実現するための多重化装置
および逆多重化装置を含む。上記試験装置は、多重化装
置に２進信号を送信する送信機と、逆多重化装置から２
進信号を受信する受信機と、送信機および受信機間の結
合を選択的に実施するリンクとを含む。さらに、クロッ
ク発生器が、第１のクロック信号を送信機に送信し、周
波数が異なる第２のクロック信号を受信機に送信する。
好ましい態様では、上記クロック発生器は、単一のプロ
グラム可能周波数発振器と、可変遅延回路とを含む。プ
ログラム可能周波数発振器は、第１のクロック信号を発
信し、可変遅延回路は、第１のクロック信号を遅延させ
て、第２のクロック信号を発信する。試験装置は、100M
Hzの範囲の周波数で動作する回路について使用すること
ができる。
試験するための試験装置。上記回路は、コンポーネント
または回路内で直列リンクを実現するための多重化装置
および逆多重化装置を含む。上記試験装置は、多重化装
置に２進信号を送信する送信機と、逆多重化装置から２
進信号を受信する受信機と、送信機および受信機間の結
合を選択的に実施するリンクとを含む。さらに、クロッ
ク発生器が、第１のクロック信号を送信機に送信し、周
波数が異なる第２のクロック信号を受信機に送信する。
好ましい態様では、上記クロック発生器は、単一のプロ
グラム可能周波数発振器と、可変遅延回路とを含む。プ
ログラム可能周波数発振器は、第１のクロック信号を発
信し、可変遅延回路は、第１のクロック信号を遅延させ
て、第２のクロック信号を発信する。試験装置は、100M
Hzの範囲の周波数で動作する回路について使用すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、直列伝送を用いて
コンポーネントまたは回路の動作特性を試験すること、
さらに具体的には、周波数分散および周波数の揺らぎに
対するコンポーネントまたは回路の抵抗を評価すること
に関する。
コンポーネントまたは回路の動作特性を試験すること、
さらに具体的には、周波数分散および周波数の揺らぎに
対するコンポーネントまたは回路の抵抗を評価すること
に関する。
【０００２】
【従来の技術】周波数分散の現象は、同じ公称周波数を
持つ複数の石英結晶間で観測される周波数変化に相当す
る。この変化の発生源は、多くの場合、回路のコンポー
ネントに固有である。さらに、周波数の揺らぎの原因は
通常、回路とは無関係であるが、回路自体に起因する場
合もある。周波数の揺らぎは、受信された信号および送
信された信号間のランダムな低周波数変動として表され
る。この現象は、一般に「ジッタ」として知られてい
る。周波数分散および周波数の揺らぎは、データを伝送
する際、考慮に入れなければならない。
持つ複数の石英結晶間で観測される周波数変化に相当す
る。この変化の発生源は、多くの場合、回路のコンポー
ネントに固有である。さらに、周波数の揺らぎの原因は
通常、回路とは無関係であるが、回路自体に起因する場
合もある。周波数の揺らぎは、受信された信号および送
信された信号間のランダムな低周波数変動として表され
る。この現象は、一般に「ジッタ」として知られてい
る。周波数分散および周波数の揺らぎは、データを伝送
する際、考慮に入れなければならない。
【０００３】送信機および受信機間の有線伝送には、大
きく分けて二つのタイプがある。一つは、並列伝送であ
り、これは、２進信号とクロック信号として情報を送る
ことを特徴とし、情報は、送信機および受信機間の別々
のリンクを用いて伝送される。受信機では、情報要素
は、クロック信号によって標本化される。このタイプの
伝送では、情報が、受信機に同時に到達しないため、周
波数が大きく制限される。従って、送信データの第１群
に属する全ての情報要素が受信機に到達するまで待って
から、次のデータ群を送らなければならない。各データ
信号とクロック間の走行時間の差は、このタイプの通信
に固有であり、一般に「スキュー」として知られてい
る。
きく分けて二つのタイプがある。一つは、並列伝送であ
り、これは、２進信号とクロック信号として情報を送る
ことを特徴とし、情報は、送信機および受信機間の別々
のリンクを用いて伝送される。受信機では、情報要素
は、クロック信号によって標本化される。このタイプの
伝送では、情報が、受信機に同時に到達しないため、周
波数が大きく制限される。従って、送信データの第１群
に属する全ての情報要素が受信機に到達するまで待って
から、次のデータ群を送らなければならない。各データ
信号とクロック間の走行時間の差は、このタイプの通信
に固有であり、一般に「スキュー」として知られてい
る。
【０００４】第２のタイプの有線伝送は、直列伝送であ
り、伝送すべきデータとクロック信号を含む情報を単一
の信号として送ることを特徴とする。この単一信号は、
データ情報とクロック情報とを同時に伝送しなければな
らない。受信機では、受信したビット列から、クロック
信号を抽出しなければならない。次に、クロック信号を
使用して、同じビット列に含まれるデータを標本化す
る。その結果、並列伝送により指定された周波数の制限
（すなわち、スキュー）が直列伝送では取り除かれるた
め、はるかに高いビット伝送速度で、データを単線で送
信することができる。従って、コストが融通のきかない
銅ケーブルもしくは光ファイバーのいずれかであるリン
クは、前者のタイプより経済的になる。
り、伝送すべきデータとクロック信号を含む情報を単一
の信号として送ることを特徴とする。この単一信号は、
データ情報とクロック情報とを同時に伝送しなければな
らない。受信機では、受信したビット列から、クロック
信号を抽出しなければならない。次に、クロック信号を
使用して、同じビット列に含まれるデータを標本化す
る。その結果、並列伝送により指定された周波数の制限
（すなわち、スキュー）が直列伝送では取り除かれるた
め、はるかに高いビット伝送速度で、データを単線で送
信することができる。従って、コストが融通のきかない
銅ケーブルもしくは光ファイバーのいずれかであるリン
クは、前者のタイプより経済的になる。
【０００５】
【発明が解決しようとする課題】しかし、直列リンクに
は、主に二つの現象によって起こる周波数制限もある。
第１に、あらゆるリンクは、その通過帯域のために、そ
れが伝送した信号の周波数制限を指定する。特定の周波
数を超えると、ケーブル中の信号の減衰は、受信機で利
用すべき伝送情報に対して、あまりにも大きすぎる。さ
らに、リンクにおいて所定の役割を果たす各要素は、周
波数擾乱を招き、これを被る。この現象は、送信機それ
自体から、リンクのキャリア（銅ケーブルまたは光ファ
イバーのいずれであっても）、あるいは、電気ノイズに
起因する。しかし、並列リンクが100MHZで動作できる場
合には、直列リンクは、一般的に、毎秒数メガビットで
動作することができる。
は、主に二つの現象によって起こる周波数制限もある。
第１に、あらゆるリンクは、その通過帯域のために、そ
れが伝送した信号の周波数制限を指定する。特定の周波
数を超えると、ケーブル中の信号の減衰は、受信機で利
用すべき伝送情報に対して、あまりにも大きすぎる。さ
らに、リンクにおいて所定の役割を果たす各要素は、周
波数擾乱を招き、これを被る。この現象は、送信機それ
自体から、リンクのキャリア（銅ケーブルまたは光ファ
イバーのいずれであっても）、あるいは、電気ノイズに
起因する。しかし、並列リンクが100MHZで動作できる場
合には、直列リンクは、一般的に、毎秒数メガビットで
動作することができる。
【０００６】経済的に実現可能な並列リンクを実施する
上で重要なのは、安価なコンポーネントであり、多重化
装置および逆多重化装置として知られるコンポーネント
を使用することである。多重化装置を用いて、伝送すべ
きデータをただ一つの線に通すことができる。逆多重化
装置は、直列信号中のクロック信号を回復し、受信した
データを逆多重化するために使用することができる。こ
のようなコンポーネント（すなわち、エスジェーエスト
ムソンにより開発された商品番号FC106、GE105およびSB
PH400-3）は、特に製造試験に関して、多くの問題を引
き起こすことが多い。実際、市販されているどんな集積
回路テスターも、毎秒ギガビット（109ビット）の通信
速度範囲の信号を調べたり、発生させるのに使用するこ
とはできない。
上で重要なのは、安価なコンポーネントであり、多重化
装置および逆多重化装置として知られるコンポーネント
を使用することである。多重化装置を用いて、伝送すべ
きデータをただ一つの線に通すことができる。逆多重化
装置は、直列信号中のクロック信号を回復し、受信した
データを逆多重化するために使用することができる。こ
のようなコンポーネント（すなわち、エスジェーエスト
ムソンにより開発された商品番号FC106、GE105およびSB
PH400-3）は、特に製造試験に関して、多くの問題を引
き起こすことが多い。実際、市販されているどんな集積
回路テスターも、毎秒ギガビット（109ビット）の通信
速度範囲の信号を調べたり、発生させるのに使用するこ
とはできない。
【０００７】従って、上記コンポーネントは、その動作
範囲で回路を作動させる内部発振器を含む自己試験装置
と、疑似乱数発生器等のデータ発生器を備えていなけれ
ばならない。データ要素は、多重化装置に２進信号とし
て伝送され、多重化装置は、これらの信号を直列信号に
変換する。自己試験モード状態にあるコンポーネント
は、直列信号を逆多重化装置の入力に送らなければなら
ない。逆多重化装置は、クロック信号を回復し、２進信
号を逆多重化する。その後、回復された２進信号は、論
理回路に送られ、論理回路はこれら信号の適合性を確認
し、あらゆるエラーを検出し、カウントする。このよう
に、自己試験モードの回路を初期化し、数ミリ秒間独立
して動作させた後、エラーカウンターを再読取りするこ
とによって、あらゆる低周波数テスターで、コンポーネ
ントの動作を試験することができる。このタイプの試験
は、集積回路レベルおよび組立回路（すなわち、パッケ
ージレベル）の両方で適用することができる。
範囲で回路を作動させる内部発振器を含む自己試験装置
と、疑似乱数発生器等のデータ発生器を備えていなけれ
ばならない。データ要素は、多重化装置に２進信号とし
て伝送され、多重化装置は、これらの信号を直列信号に
変換する。自己試験モード状態にあるコンポーネント
は、直列信号を逆多重化装置の入力に送らなければなら
ない。逆多重化装置は、クロック信号を回復し、２進信
号を逆多重化する。その後、回復された２進信号は、論
理回路に送られ、論理回路はこれら信号の適合性を確認
し、あらゆるエラーを検出し、カウントする。このよう
に、自己試験モードの回路を初期化し、数ミリ秒間独立
して動作させた後、エラーカウンターを再読取りするこ
とによって、あらゆる低周波数テスターで、コンポーネ
ントの動作を試験することができる。このタイプの試験
は、集積回路レベルおよび組立回路（すなわち、パッケ
ージレベル）の両方で適用することができる。
【０００８】図１は、このような自己試験装置の概略図
である。クロック発生器１は、送信機２および受信機３
の両方にクロック信号CLK1を送る。送信機２の出力は、
多重化装置４に送られ、逆多重化装置５は、受信機３の
入力に接続される。多重化装置４は、データ処理回路７
に信号を送り、このデータ処理回路７は、逆多重化装置
５に信号を送る。スイッチ８によって制御されるリンク
６は、多重化装置４の出力を逆多重化装置５の入力に直
接接続する。通常の動作では、リンク６は開いており、
使用されない。リンク６は、自己試験の場合に使用され
る。
である。クロック発生器１は、送信機２および受信機３
の両方にクロック信号CLK1を送る。送信機２の出力は、
多重化装置４に送られ、逆多重化装置５は、受信機３の
入力に接続される。多重化装置４は、データ処理回路７
に信号を送り、このデータ処理回路７は、逆多重化装置
５に信号を送る。スイッチ８によって制御されるリンク
６は、多重化装置４の出力を逆多重化装置５の入力に直
接接続する。通常の動作では、リンク６は開いており、
使用されない。リンク６は、自己試験の場合に使用され
る。
【０００９】この自己試験方法は、非常に効率的であ
る。しかし、コンポーネントの実際の使用条件に対応し
ないため、コンポーネントの動特性すべてを試験するの
に使用することはできない。実際の適用では、直列リン
クを介して互いに通信するコンポーネントは、クロック
によって作動するが、これらクロックの信号は、同じ公
称周波数の複数の石英結晶発振器によって発生させる。
しかし、これら石英結晶発振器は、必ず周波数分散（典
型的に、100ppmの）を伴い、コンポーネントは、これら
周波数分散を補償しなければならない。自己試験発生器
は、内部発振器だけで発生させたクロック信号を用い
て、送信機および受信機を作動させる。これは、周波数
分散がないという理想的な場合であって、実際の環境か
らはほど遠い。
る。しかし、コンポーネントの実際の使用条件に対応し
ないため、コンポーネントの動特性すべてを試験するの
に使用することはできない。実際の適用では、直列リン
クを介して互いに通信するコンポーネントは、クロック
によって作動するが、これらクロックの信号は、同じ公
称周波数の複数の石英結晶発振器によって発生させる。
しかし、これら石英結晶発振器は、必ず周波数分散（典
型的に、100ppmの）を伴い、コンポーネントは、これら
周波数分散を補償しなければならない。自己試験発生器
は、内部発振器だけで発生させたクロック信号を用い
て、送信機および受信機を作動させる。これは、周波数
分散がないという理想的な場合であって、実際の環境か
らはほど遠い。
【００１０】さらに、送信機および受信機間のリンクが
コンポーネントの内部であり、ほとんど擾乱を被らない
ため、実際の使用条件も満たされない。従って、この方
法は、外部周波数の揺らぎに対するリンクの強固さを測
定することができない。直列リンクを組込んだコンポー
ネントを試験するための自己試験方法が知られている。
現時点で、このような試験の制限は、コンポーネントを
標本化し、これらをカードに組み立て、さらに広範囲の
試験を標本に対して実施することにより、ある程度まで
避けられる。しかし、これらの試験を行うと、製造費が
高くなり、しかも、すべてのコンポーネントに適用でき
るわけではない。
コンポーネントの内部であり、ほとんど擾乱を被らない
ため、実際の使用条件も満たされない。従って、この方
法は、外部周波数の揺らぎに対するリンクの強固さを測
定することができない。直列リンクを組込んだコンポー
ネントを試験するための自己試験方法が知られている。
現時点で、このような試験の制限は、コンポーネントを
標本化し、これらをカードに組み立て、さらに広範囲の
試験を標本に対して実施することにより、ある程度まで
避けられる。しかし、これらの試験を行うと、製造費が
高くなり、しかも、すべてのコンポーネントに適用でき
るわけではない。
【００１１】
【課題を解決するための手段】以上の問題点を鑑み、本
発明の目的は、上記の問題点を解決し、これらの試験の
問題を解決するシステムを提供することにある。このシ
ステムによって、自己試験モードで周波数分散および周
波数の揺らぎに対する各コンポーネントの強固さを試験
することができる。従って、大量生産の制約と両立する
コストで、コンポーネントの動的性能特性の徹底的な特
性決定を行うことが可能である。主な制約は、約１ギガ
ヘルツの伝送速度を有することが可能な外部クロック信
号を発生させるのが依然として困難であり、たとえその
ようなクロック信号を発生させることができたとして
も、回路の受信機に与えられたクロック信号のエッジに
関して、回路の送信機に与えられたクロック信号のエッ
ジの間のドリフトを観察することを可能にするために
は、上記の単一信号に基づき、わずかに異なる時間を持
つ二つのクロック信号を発生させる必要がある。
発明の目的は、上記の問題点を解決し、これらの試験の
問題を解決するシステムを提供することにある。このシ
ステムによって、自己試験モードで周波数分散および周
波数の揺らぎに対する各コンポーネントの強固さを試験
することができる。従って、大量生産の制約と両立する
コストで、コンポーネントの動的性能特性の徹底的な特
性決定を行うことが可能である。主な制約は、約１ギガ
ヘルツの伝送速度を有することが可能な外部クロック信
号を発生させるのが依然として困難であり、たとえその
ようなクロック信号を発生させることができたとして
も、回路の受信機に与えられたクロック信号のエッジに
関して、回路の送信機に与えられたクロック信号のエッ
ジの間のドリフトを観察することを可能にするために
は、上記の単一信号に基づき、わずかに異なる時間を持
つ二つのクロック信号を発生させる必要がある。
【００１２】コンポーネントでは、一つではなく、二つ
のクロック信号が発生される。第１のクロック信号は、
多重化装置用に、また、第２のクロック信号は、逆多重
化装置用に使用される。二つのクロック信号は、全く違
った周波数を持ち、周波数差は、石英結晶発振器の周波
数分散モデルを設定するよう、一定でよい。また、この
周波数差は、ライン上の周波数の揺らぎを影響のモデル
を設定するよう、可変であってもよい。送信機クロック
信号の周波数の疑似乱数変動は、制御されていない周波
数の揺らぎに類似した同一発生直列信号の変動を引き起
こす。この周波数差を制御することによって、周波数分
散および周波数の揺らぎに対するコンポーネントの耐性
を測定することができる。この目的のためには、徐々に
周波数差を増加し、自己試験回路が伝送エラーを検出す
る基準となる閾値を高くするだけでよい。
のクロック信号が発生される。第１のクロック信号は、
多重化装置用に、また、第２のクロック信号は、逆多重
化装置用に使用される。二つのクロック信号は、全く違
った周波数を持ち、周波数差は、石英結晶発振器の周波
数分散モデルを設定するよう、一定でよい。また、この
周波数差は、ライン上の周波数の揺らぎを影響のモデル
を設定するよう、可変であってもよい。送信機クロック
信号の周波数の疑似乱数変動は、制御されていない周波
数の揺らぎに類似した同一発生直列信号の変動を引き起
こす。この周波数差を制御することによって、周波数分
散および周波数の揺らぎに対するコンポーネントの耐性
を測定することができる。この目的のためには、徐々に
周波数差を増加し、自己試験回路が伝送エラーを検出す
る基準となる閾値を高くするだけでよい。
【００１３】本発明の一態様では、直列伝送を用いた電
子コンポーネントまたは回路の動作特性の試験装置が提
供される。コンポーネントまたは回路は、コンポーネン
トまたは回路において直列リンクを実現する多重化装置
および逆多重化装置を含む。試験装置は、多重化すべき
データ要素を多重化装置に送信するための送信機と、逆
多重化装置の出力からの多重化データ要素を受信するた
めの受信機と、送信機の出力および受信機の入力の間の
結合を行うリンクとを備える。さらに、試験装置は、第
１のクロック信号と第２のクロック信号とを送信するた
めの装置を含むが、第１のクロック信号は送信機に、ま
た第２のクロック信号は受信機に送信される。第１のク
ロック信号および第２のクロック信号は、異なる周波数
を有する。従って、周波数分散と周波数の揺らぎに対す
るコンポーネントの強固さを観測することができる。ま
た、本発明は、試験装置を用いて、電子回路の動的特性
を試験する方法も提供する。
子コンポーネントまたは回路の動作特性の試験装置が提
供される。コンポーネントまたは回路は、コンポーネン
トまたは回路において直列リンクを実現する多重化装置
および逆多重化装置を含む。試験装置は、多重化すべき
データ要素を多重化装置に送信するための送信機と、逆
多重化装置の出力からの多重化データ要素を受信するた
めの受信機と、送信機の出力および受信機の入力の間の
結合を行うリンクとを備える。さらに、試験装置は、第
１のクロック信号と第２のクロック信号とを送信するた
めの装置を含むが、第１のクロック信号は送信機に、ま
た第２のクロック信号は受信機に送信される。第１のク
ロック信号および第２のクロック信号は、異なる周波数
を有する。従って、周波数分散と周波数の揺らぎに対す
るコンポーネントの強固さを観測することができる。ま
た、本発明は、試験装置を用いて、電子回路の動的特性
を試験する方法も提供する。
【００１４】本発明のその他の特徴および利点は、以下
の詳細な説明から明らかになるであろう。しかし、これ
らの詳細な説明ならびに具体的実施例は、本発明の好ま
しい態様を示すものであるが、例示として挙げたにすぎ
ず、本発明の範囲を超えることなく、様々な変更が可能
であることは言うまでもない。
の詳細な説明から明らかになるであろう。しかし、これ
らの詳細な説明ならびに具体的実施例は、本発明の好ま
しい態様を示すものであるが、例示として挙げたにすぎ
ず、本発明の範囲を超えることなく、様々な変更が可能
であることは言うまでもない。
【００１５】
【実施例】本発明の好ましい態様について、添付の図面
を参照にしながら、以下に詳しく説明することにする。
を参照にしながら、以下に詳しく説明することにする。
【００１６】図２は、本発明の一実施例に従う自己試験
システムを示す。図２のクロック発生器９は、図１のク
ロック発生器とは異なる。特に、図２のクロック発生器
９は、二つのクロック信号CLK2およびCLK3を送信し、第
１のクロック信号CLK2は送信機２に、また、第２のクロ
ック信号CLK3は受信機３によって受信される。好ましい
態様では、送信機２は、疑似乱数データの発生器であ
り、受信機３は、受信したデータの完全性を確認する論
理回路である。受信機３は、受信した信号の完全性を確
認するエラーカウンタに、また、送信機２の出力は第１
の回路４に接続され、第１の回路４は、好ましくは多重
化回路である。第１の回路４は、データ処理回路７の入
力に信号を送信し、データ処理回路７は、第２の回路５
の入力に信号を送信する。ここで、第２の回路５は、好
ましくは逆多重化装置であり、その出力は、受信機３の
入力に接続される。
システムを示す。図２のクロック発生器９は、図１のク
ロック発生器とは異なる。特に、図２のクロック発生器
９は、二つのクロック信号CLK2およびCLK3を送信し、第
１のクロック信号CLK2は送信機２に、また、第２のクロ
ック信号CLK3は受信機３によって受信される。好ましい
態様では、送信機２は、疑似乱数データの発生器であ
り、受信機３は、受信したデータの完全性を確認する論
理回路である。受信機３は、受信した信号の完全性を確
認するエラーカウンタに、また、送信機２の出力は第１
の回路４に接続され、第１の回路４は、好ましくは多重
化回路である。第１の回路４は、データ処理回路７の入
力に信号を送信し、データ処理回路７は、第２の回路５
の入力に信号を送信する。ここで、第２の回路５は、好
ましくは逆多重化装置であり、その出力は、受信機３の
入力に接続される。
【００１７】図１に示した装置のように、第１の回路４
の出力と第２の回路５の入力は、リンク６を通して直接
接続され、スイッチ８によってこの短絡が制御される。
装置を二つの別々のブロックに分割するように、クロッ
ク発生器９、送信機２、受信機３、ならびにデータ処理
回路の短絡を可能にするリンク６が、試験装置Ａを構成
する。第１の回路４、第２の回路５およびデータ処理回
路７は、試験対象となるコンポーネント、すなわち、回
路Ｂを構成する。スイッチ８を閉じると、第１のクロッ
ク信号CLK2とは異なる第２のクロック信号CLK3によっ
て、実際の使用条件に対応する自己試験を実施すること
ができる。
の出力と第２の回路５の入力は、リンク６を通して直接
接続され、スイッチ８によってこの短絡が制御される。
装置を二つの別々のブロックに分割するように、クロッ
ク発生器９、送信機２、受信機３、ならびにデータ処理
回路の短絡を可能にするリンク６が、試験装置Ａを構成
する。第１の回路４、第２の回路５およびデータ処理回
路７は、試験対象となるコンポーネント、すなわち、回
路Ｂを構成する。スイッチ８を閉じると、第１のクロッ
ク信号CLK2とは異なる第２のクロック信号CLK3によっ
て、実際の使用条件に対応する自己試験を実施すること
ができる。
【００１８】さらに具体的には、受信機３は、送信機２
が使用するものとは異なるクロック信号を考慮に入れな
がら、送信機２によって直接送信された２進信号と、第
２の回路５から来た２進信号とを比較することができ
る。このようにして、回路またはコンポーネントの機能
不全を試験し、実際の使用条件の下で観測することがで
きる。送信機２と受信機３は、二つの異なるクロック信
号CLK2およびCLK3を受信するので、これら二つの信号を
制御することにより、実際の動作条件に近い条件下で、
被試験コンポーネントに対して、周波数分散および周波
数の揺らぎが及ぼす影響をシミュレートすることができ
る。
が使用するものとは異なるクロック信号を考慮に入れな
がら、送信機２によって直接送信された２進信号と、第
２の回路５から来た２進信号とを比較することができ
る。このようにして、回路またはコンポーネントの機能
不全を試験し、実際の使用条件の下で観測することがで
きる。送信機２と受信機３は、二つの異なるクロック信
号CLK2およびCLK3を受信するので、これら二つの信号を
制御することにより、実際の動作条件に近い条件下で、
被試験コンポーネントに対して、周波数分散および周波
数の揺らぎが及ぼす影響をシミュレートすることができ
る。
【００１９】図３は、二つのクロック信号CLK2およびCL
K3の可能な形態に対応するタイミング図である。第１の
クロック信号CLK2は第１のクロックを表し、第２のクロ
ック信号CLK3は、可変な遅延Ｘによって、第１のクロッ
ク信号CLK2を遅延させることにより得られる。遅延Ｘ
が、第１のクロック信号CLK2の二つの連続した周期の間
で一定に保持される場合には、第２のクロック信号CLK3
の周期は、第１のクロック信号CLK2のそれに等しい。遅
延Ｘを値Ｘ'＝Ｘ＋dXに変えることにより、第２のクロ
ック信号CLK3の対応する周期は、第１のクロック信号CL
K2の対応する周期に対して、値dXだけ変わる（値dXは、
正または負である）。その結果、第２のクロック信号CL
K3の平均周期、従って、第２のクロック信号CLK3の周波
数は、第１のクロック信号CLK2の周期および周波数に対
して変化する。このように、差dXと、遅延Ｘだけ変化し
た周波数とを制御することによって、信号CLK2およびCL
K３間の周波数の変動を制御する。
K3の可能な形態に対応するタイミング図である。第１の
クロック信号CLK2は第１のクロックを表し、第２のクロ
ック信号CLK3は、可変な遅延Ｘによって、第１のクロッ
ク信号CLK2を遅延させることにより得られる。遅延Ｘ
が、第１のクロック信号CLK2の二つの連続した周期の間
で一定に保持される場合には、第２のクロック信号CLK3
の周期は、第１のクロック信号CLK2のそれに等しい。遅
延Ｘを値Ｘ'＝Ｘ＋dXに変えることにより、第２のクロ
ック信号CLK3の対応する周期は、第１のクロック信号CL
K2の対応する周期に対して、値dXだけ変わる（値dXは、
正または負である）。その結果、第２のクロック信号CL
K3の平均周期、従って、第２のクロック信号CLK3の周波
数は、第１のクロック信号CLK2の周期および周波数に対
して変化する。このように、差dXと、遅延Ｘだけ変化し
た周波数とを制御することによって、信号CLK2およびCL
K３間の周波数の変動を制御する。
【００２０】例えば、第１のクロック信号CLK2の周期nT
が、10ナノセカンド（100MHZの周波数に相当する）、差
dXが、20ピコセカンドに等しいとして、信号CLK2の各周
期で、遅延Ｘの制御が変わると、信号CLK3は、値が10.0
2ナノセカンドの同一周期によって形成されることにな
る。これは、信号CLK2とCLK3との間の２％の周波数差に
相当する。同じ仮定の下で、遅延Ｘの制御が、信号CLK2
の10周期毎に変わるとすると、信号CLK3は、10ナノセカ
ンドの９周期と10.02ナノセカンドの１周期によって形
成されることになり、平均周期は10.002ナノセカンドと
なる。これは、信号CLK2およびCLK3間の２／10,000の周
波数差に相当する。
が、10ナノセカンド（100MHZの周波数に相当する）、差
dXが、20ピコセカンドに等しいとして、信号CLK2の各周
期で、遅延Ｘの制御が変わると、信号CLK3は、値が10.0
2ナノセカンドの同一周期によって形成されることにな
る。これは、信号CLK2とCLK3との間の２％の周波数差に
相当する。同じ仮定の下で、遅延Ｘの制御が、信号CLK2
の10周期毎に変わるとすると、信号CLK3は、10ナノセカ
ンドの９周期と10.02ナノセカンドの１周期によって形
成されることになり、平均周期は10.002ナノセカンドと
なる。これは、信号CLK2およびCLK3間の２／10,000の周
波数差に相当する。
【００２１】同様に、遅延Ｘが、信号CLK2の奇数パリテ
ィ周期（すなわち、第１、第３・・・等）で、Ｘから
Ｘ'に増加する場合、ならびに信号CLK2の偶数パリティ
周期（すなわち、第２、第４・・・等）で、Ｘ'からＸ
に減少する場合には、信号CLK3は、値が10.02ナノセカ
ンドの奇数パリティ周期、ならびに、値が9.98ナノセカ
ンドの偶数パリティ周期によって形成されることにな
る。従って、平均周期が10ナノセカンドであり、40ピコ
セカンドの揺らぎ、すなわちジッタがある。このよう
に、ＸおよびＸ'間の差、あるいは、これらの変化を含
む周波数のいずれかによって、遅延Ｘを変化させ、説明
した実施例におけるピコセカンドで測定した揺らぎの振
幅、これら揺らぎの変調周波数を変化させる。このよう
にして、種類の異なる様々な周波数の揺らぎについて、
コンポーネントの強固さを測定することができる。
ィ周期（すなわち、第１、第３・・・等）で、Ｘから
Ｘ'に増加する場合、ならびに信号CLK2の偶数パリティ
周期（すなわち、第２、第４・・・等）で、Ｘ'からＸ
に減少する場合には、信号CLK3は、値が10.02ナノセカ
ンドの奇数パリティ周期、ならびに、値が9.98ナノセカ
ンドの偶数パリティ周期によって形成されることにな
る。従って、平均周期が10ナノセカンドであり、40ピコ
セカンドの揺らぎ、すなわちジッタがある。このよう
に、ＸおよびＸ'間の差、あるいは、これらの変化を含
む周波数のいずれかによって、遅延Ｘを変化させ、説明
した実施例におけるピコセカンドで測定した揺らぎの振
幅、これら揺らぎの変調周波数を変化させる。このよう
にして、種類の異なる様々な周波数の揺らぎについて、
コンポーネントの強固さを測定することができる。
【００２２】二つの異なる発振器を用いて、互いに周波
数差がほとんどない二つのクロック信号を生成するのは
不可能である。同じ集積回路のトランジスタ間の分散
は、百分率で計数されるが、数％に等しく、これは、図
２に示した装置のクロック信号として使用するにはあま
りにも大きすぎるのである。その代わり、第２のクロッ
ク信号は、可変遅延回路を用いて第１のクロック信号を
遅延することにより、発生させる。図４は、このような
可変遅延回路の一実施例を示すが、これは、基本的な可
変遅延回路として示したものである。この回路は、第１
の中間クロック信号CLK2iを受信し、第１および第２の
中間信号m0およびm1を発信する一次固定遅延回路Ｄ１を
含む。
数差がほとんどない二つのクロック信号を生成するのは
不可能である。同じ集積回路のトランジスタ間の分散
は、百分率で計数されるが、数％に等しく、これは、図
２に示した装置のクロック信号として使用するにはあま
りにも大きすぎるのである。その代わり、第２のクロッ
ク信号は、可変遅延回路を用いて第１のクロック信号を
遅延することにより、発生させる。図４は、このような
可変遅延回路の一実施例を示すが、これは、基本的な可
変遅延回路として示したものである。この回路は、第１
の中間クロック信号CLK2iを受信し、第１および第２の
中間信号m0およびm1を発信する一次固定遅延回路Ｄ１を
含む。
【００２３】送信される信号m0およびm1間には、固定遅
延がある。信号m0およびm1は、組合せ回路Ｃの入力Ｘお
よびＹに入力され、この組合せ回路Ｃは、組合せ信号fK
を出力する。組合せ回路Ｃは、制御入力CDを含み、回路
Ｃによって作成された組合せの重み係数を表すコマンド
Ｋを受信する。コマンドＫは、指示された遅延値CNの関
数である。組合せ信号fKは、整形回路Ｆの入力に送信さ
れ、回路Ｆの出力は、第２の中間クロック信号CLK3iを
与える。説明を簡単にするために、この推論は、該当す
る信号の標準化された振幅に基づき、また、信号m0およ
びm1に割り当てられる重み係数は、それぞれ値Ｋおよび
１−Ｋ（ただし、Ｋは、０〜１）であるとする。これら
の条件の下で、回路Ｃは、組合せgKから組合せ信号fKを
得ることを目的として、gK＝Ｋ×m0＋（１−Ｋ）×m1
と、時間に関する積分との組合せを達成するよう設計さ
れている。
延がある。信号m0およびm1は、組合せ回路Ｃの入力Ｘお
よびＹに入力され、この組合せ回路Ｃは、組合せ信号fK
を出力する。組合せ回路Ｃは、制御入力CDを含み、回路
Ｃによって作成された組合せの重み係数を表すコマンド
Ｋを受信する。コマンドＫは、指示された遅延値CNの関
数である。組合せ信号fKは、整形回路Ｆの入力に送信さ
れ、回路Ｆの出力は、第２の中間クロック信号CLK3iを
与える。説明を簡単にするために、この推論は、該当す
る信号の標準化された振幅に基づき、また、信号m0およ
びm1に割り当てられる重み係数は、それぞれ値Ｋおよび
１−Ｋ（ただし、Ｋは、０〜１）であるとする。これら
の条件の下で、回路Ｃは、組合せgKから組合せ信号fKを
得ることを目的として、gK＝Ｋ×m0＋（１−Ｋ）×m1
と、時間に関する積分との組合せを達成するよう設計さ
れている。
【００２４】信号CLK2iは、第１のバッファメモリT1で
回路の入力Ｅに達する。好ましい態様では、三つの同一
バッファメモリT1、T2、およびT3が直列に接続され、信
号CLK2iへの固定遅延の直列導入のために使用される。
好ましくは、固定遅延はすべて等しく、しかも、信号CL
K2iがＴ、2T、3T等だけ遅延されるように、Ｔに等し
い。しかし、別の態様では、遅延は互いに異なる。信号
r1は、バッファメモリT1の出力から送信され、信号r2
は、バッファメモリT2の出力から送信され、また信号r3
は、バッファメモリT3の出力から送信される。
回路の入力Ｅに達する。好ましい態様では、三つの同一
バッファメモリT1、T2、およびT3が直列に接続され、信
号CLK2iへの固定遅延の直列導入のために使用される。
好ましくは、固定遅延はすべて等しく、しかも、信号CL
K2iがＴ、2T、3T等だけ遅延されるように、Ｔに等し
い。しかし、別の態様では、遅延は互いに異なる。信号
r1は、バッファメモリT1の出力から送信され、信号r2
は、バッファメモリT2の出力から送信され、また信号r3
は、バッファメモリT3の出力から送信される。
【００２５】第１のバッファメモリの入力が、第１のマ
ルチプレクサMUX0の二つの入力のうちの一つに、また、
第２のバッファメモリT2の出力が、第１のマルチプレク
サMUX0の他方の入力に接続される。第１および第３のバ
ッファメモリT1およびT3の出力は、第２のマルチプレク
サMUX1の二つの入力に接続される。第１のおよび第２の
マルチプレクサMUX0およびMUX1は、組合せ回路Ｃの入力
に接続されて、遅延補間を達成し、組合せ回路の出力
は、信号fKを整形回路Ｆに送る。組合せ回路は、二つの
モジュールU0およびU1によって形成されるため、補間
は、信号CLK2iおよびr1間、信号r2およびr1間、あるい
は信号r2およびr3間のいずれかで行うことができる。
ルチプレクサMUX0の二つの入力のうちの一つに、また、
第２のバッファメモリT2の出力が、第１のマルチプレク
サMUX0の他方の入力に接続される。第１および第３のバ
ッファメモリT1およびT3の出力は、第２のマルチプレク
サMUX1の二つの入力に接続される。第１のおよび第２の
マルチプレクサMUX0およびMUX1は、組合せ回路Ｃの入力
に接続されて、遅延補間を達成し、組合せ回路の出力
は、信号fKを整形回路Ｆに送る。組合せ回路は、二つの
モジュールU0およびU1によって形成されるため、補間
は、信号CLK2iおよびr1間、信号r2およびr1間、あるい
は信号r2およびr3間のいずれかで行うことができる。
【００２６】信号間のＴに等しい一定遅延を実現するた
めには、これら三つの組合せしかなく、これら三つの組
合せの信号を組合せ回路の入力に提示することによっ
て、確実に一定の遅延範囲が得られる。このような回路
の目標は、デジタルコマンドCNと、信号CLK2iに対する
信号CLK3iの遅延との間に、最適な線形性を達成するこ
とである。信号CLK2iおよびr3の組合せが、組合せ回路
に送られることは決してない。というのは、両信号間の
遅延はあまりにも大きすぎて、線形性の条件を満たさな
いからである。
めには、これら三つの組合せしかなく、これら三つの組
合せの信号を組合せ回路の入力に提示することによっ
て、確実に一定の遅延範囲が得られる。このような回路
の目標は、デジタルコマンドCNと、信号CLK2iに対する
信号CLK3iの遅延との間に、最適な線形性を達成するこ
とである。信号CLK2iおよびr3の組合せが、組合せ回路
に送られることは決してない。というのは、両信号間の
遅延はあまりにも大きすぎて、線形性の条件を満たさな
いからである。
【００２７】従って、いくつかの遅延範囲を次々に設置
することができる。次々にこれら遅延の範囲を設置する
ことは、第１の組合せCLK2iおよびr1を用いて、０〜Ｔ
まで可変の遅延を生成し、第２の組合せr1およびr2を用
いて、Ｔ〜2Tまで可変の遅延を生成し、第３の組合せr2
およびr3を用いて、2T〜32Tまで可変の遅延を生成し、
と続けることによって実施する。使用したバッファメモ
リの数と、マルチプレクサの容量が、遅延回路の全動的
遅延範囲を条件付ける。このような回路は周知であるの
で、これ以上詳しく説明しない。しかし、回路は、フラ
ンス国特許第2,690,022号（名称「可変遅延回路」）に
記載されたタイプのものが好ましい。この特許は、指定
された遅延値に応じて、回路の入出力間に最適の遅延線
形性を持つ可変遅延回路に関する。
することができる。次々にこれら遅延の範囲を設置する
ことは、第１の組合せCLK2iおよびr1を用いて、０〜Ｔ
まで可変の遅延を生成し、第２の組合せr1およびr2を用
いて、Ｔ〜2Tまで可変の遅延を生成し、第３の組合せr2
およびr3を用いて、2T〜32Tまで可変の遅延を生成し、
と続けることによって実施する。使用したバッファメモ
リの数と、マルチプレクサの容量が、遅延回路の全動的
遅延範囲を条件付ける。このような回路は周知であるの
で、これ以上詳しく説明しない。しかし、回路は、フラ
ンス国特許第2,690,022号（名称「可変遅延回路」）に
記載されたタイプのものが好ましい。この特許は、指定
された遅延値に応じて、回路の入出力間に最適の遅延線
形性を持つ可変遅延回路に関する。
【００２８】別の好ましい態様では、フランス国特許第
2,689,339号（名称「複数の範囲を持つ遅延の設定方法
と装置」）に記載された可変遅延回路を使用する。これ
らの回路は、指定された数値に応じて、入力信号と出力
信号間の完全に線形の遅延応答をもたらすことにより、
1.5ナノセカンドの遅延範囲を対象とする。このような
基本的可変遅延回路を図５の自己試験装置に示した。
2,689,339号（名称「複数の範囲を持つ遅延の設定方法
と装置」）に記載された可変遅延回路を使用する。これ
らの回路は、指定された数値に応じて、入力信号と出力
信号間の完全に線形の遅延応答をもたらすことにより、
1.5ナノセカンドの遅延範囲を対象とする。このような
基本的可変遅延回路を図５の自己試験装置に示した。
【００２９】クロック発生器９は、クロック信号CLK2お
よびCLK3を生成し、第１のクロック信号CLK2を生成する
発振器10を備える。第１のクロック信号CLK２は、クロ
ック発生器９から送信機２への出力であり、可変遅延回
路11の入力にも供給される。可変遅延回路11は、直列に
接続された10個の基本可変回路12から構成される。基本
可変回路12は、図４を参照してすでに説明したタイプの
ものである。制御回路13は、指定された数値CN2をもと
にして、制御振幅K1、K2、およびK10を生成し、基本可
変遅延回路の遅延を制御する。
よびCLK3を生成し、第１のクロック信号CLK2を生成する
発振器10を備える。第１のクロック信号CLK２は、クロ
ック発生器９から送信機２への出力であり、可変遅延回
路11の入力にも供給される。可変遅延回路11は、直列に
接続された10個の基本可変回路12から構成される。基本
可変回路12は、図４を参照してすでに説明したタイプの
ものである。制御回路13は、指定された数値CN2をもと
にして、制御振幅K1、K2、およびK10を生成し、基本可
変遅延回路の遅延を制御する。
【００３０】試験の始めに、10個の基本可変遅延回路に
対するコマンドは最小値を設定して、可変遅延回路11の
出力に、約５ナノセカンドの遅延を生成した。このよう
にして、可変遅延回路11から発した第２のクロック信号
CLK3は、第１のクロック信号CLK2に対して、５ナノセカ
ンド位相が変化する。試験を実施する際、第１の基本可
変遅延回路12のコマンドK1の値を徐々に増加してゆく。
次に、少しずつ、その他の基本可変回路12の制御変数を
増加させる。このようにして、最小伝搬時間から最大伝
搬時間までの伝搬時間の範囲を次第に広げてゆく。例示
した態様では、最大伝搬時間を約15ナノセカンドとす
る。
対するコマンドは最小値を設定して、可変遅延回路11の
出力に、約５ナノセカンドの遅延を生成した。このよう
にして、可変遅延回路11から発した第２のクロック信号
CLK3は、第１のクロック信号CLK2に対して、５ナノセカ
ンド位相が変化する。試験を実施する際、第１の基本可
変遅延回路12のコマンドK1の値を徐々に増加してゆく。
次に、少しずつ、その他の基本可変回路12の制御変数を
増加させる。このようにして、最小伝搬時間から最大伝
搬時間までの伝搬時間の範囲を次第に広げてゆく。例示
した態様では、最大伝搬時間を約15ナノセカンドとす
る。
【００３１】可変遅延回路12の各々が、持続時間がわず
か1.5ナノセカンドにすぎないデジタル信号の関数とし
て、遅延の線形応答を受け入れたため、10個の基本可変
遅延回路12を直列に配置するのが有利である。約10個の
基本可変遅延回路12の直列接続によって、約100MHZの周
波数について、第１のクロック信号CLK2の周期より長い
伝搬時間を確実に利用可能にすることができる。このよ
うに、二つの異なる発振器によって、それらの信号の立
上り区間に、現れる場合があるドリフトの調査が最適に
なる。図２を参照して説明したように、装置９からの第
２のクロック信号CLK3が、受信機３に送られる。
か1.5ナノセカンドにすぎないデジタル信号の関数とし
て、遅延の線形応答を受け入れたため、10個の基本可変
遅延回路12を直列に配置するのが有利である。約10個の
基本可変遅延回路12の直列接続によって、約100MHZの周
波数について、第１のクロック信号CLK2の周期より長い
伝搬時間を確実に利用可能にすることができる。このよ
うに、二つの異なる発振器によって、それらの信号の立
上り区間に、現れる場合があるドリフトの調査が最適に
なる。図２を参照して説明したように、装置９からの第
２のクロック信号CLK3が、受信機３に送られる。
【００３２】一つの好ましい態様では、発振器10は、図
４で説明したような五つの基本可変遅延回路によって構
成される環状発振器（リング発振器）である。このよう
にして、発振器10は、デジタル指令によって制御し、第
１のクロック信号CLK2の周期を測定する上で、さらに精
度を高めることができる。
４で説明したような五つの基本可変遅延回路によって構
成される環状発振器（リング発振器）である。このよう
にして、発振器10は、デジタル指令によって制御し、第
１のクロック信号CLK2の周期を測定する上で、さらに精
度を高めることができる。
【００３３】現時点で、本発明の好ましい態様と考えら
れるものを図示しながら説明してきたが、本発明の範囲
を超えることなく、様々な変更が可能であり、また同様
の態様を代用することも可能であることは、当業者には
理解されるであろう。さらに、本文で説明した発明の主
旨から逸脱することなく、本発明の内容に特殊なケース
を適合させるため、様々な変更を加えることもできる。
さらにまた、本発明の態様は、以上述べた特徴をすべて
備えているとも限らない。従って、本発明をここに開示
した特定の態様に限定するのではなく、本発明が、添付
の請求の範囲に含まれる態様をすべて含むことに留意さ
れたい
れるものを図示しながら説明してきたが、本発明の範囲
を超えることなく、様々な変更が可能であり、また同様
の態様を代用することも可能であることは、当業者には
理解されるであろう。さらに、本文で説明した発明の主
旨から逸脱することなく、本発明の内容に特殊なケース
を適合させるため、様々な変更を加えることもできる。
さらにまた、本発明の態様は、以上述べた特徴をすべて
備えているとも限らない。従って、本発明をここに開示
した特定の態様に限定するのではなく、本発明が、添付
の請求の範囲に含まれる態様をすべて含むことに留意さ
れたい
【図１】 従来の自己試験装置を示すブロック図であ
る。
る。
【図２】 本発明の一実施例に従う自己試験装置を示す
ブロック図である。
ブロック図である。
【図３】 図２の装置に使用される二つのクロック信号
を示すタイミング図である。
を示すタイミング図である。
【図４】 本発明の好ましい態様に従う第１のクロック
信号から第２のクロック信号を生成するのに使用される
可変遅延回路を示すブロック図である。
信号から第２のクロック信号を生成するのに使用される
可変遅延回路を示すブロック図である。
【図５】 本発明の一実施例に従う自己試験装置の詳細
を示すブロック図である。
を示すブロック図である。
１ クロック発生器 ２ 送信機 ３ 受信機 ７ データ処理回路 ９ クロック発生器 １０ 発振器 １３ 制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レザ ネザンザデ フランス国 38240 メイラン リュ ド ゥ ロイサン ５
Claims (21)
- 【請求項１】 直列伝送を用いてコンポーネントまたは
回路の動的特性を試験するための試験装置であって、前
記コンポーネントまたは回路が、その内部で直列リンク
を実現するための多重化装置および逆多重化装置を含
み、前記試験装置が、 多重化すべき２進信号を多重化装置に送信する送信機
と；逆多重化装置から、多重化された２進信号を受信す
る受信機と；送信機および受信機間の結合を選択的に実
施し、かつ、スイッチを含むリンクと；第１のクロック
信号と、この第１のクロック信号とは周波数が異なる第
２のクロック信号とを発生するクロック発生器とを含
み、 前記第１のクロック信号が、送信機に、前記第２のクロ
ック信号が、受信機に、それぞれ送信されることを特徴
とする試験装置。 - 【請求項２】 前記クロック発生器は、単一のプログラ
ム可能な周波数発振器と、可変遅延回路とを含み、前記
プログラム可能な周波数発振器が、第１のクロック信号
を出力し、前記可変遅延回路が、第１のクロック信号を
遅延させて、第２のクロック信号を出力することを特徴
とする請求項１に記載の試験装置。 - 【請求項３】 可変遅延回路が、指定されたデジタル値
の関数として、線形的に調節可能であり、 第１のクロック信号と第２のクロック信号との間の遅延
が、少なくとも第１のクロック信号の１周期に達し得る
ことを特徴とする請求項２に記載の試験装置。 - 【請求項４】 可変遅延回路が、直列に接続された複数
の基本可変遅延回路を含み、 各基本可変遅延回路が、第１の中間クロック信号に対し
て遅延を有する第２の中間クロック信号を発信し、この
遅延は、指定された遅延値の関数として調節可能であ
り、 基本可変遅延回路の各々が：直列接続された一組のバッ
ファメモリを含む一次回路であって、前記バッファメモ
リの各々が、信号を遅延させ、第１の中間クロック信号
と遅延した信号が、第１および第２の多重化装置に送ら
れて、第１および第２の中間信号を発生させ、少なくと
も第１および第２の中間信号を出力する一次回路と；第
１および第２の中間信号を受信する二つの入力と、指定
された遅延値を受信する制御入力とを備える組合せ回路
であって、一つの共通線と、第１および第２の中間信号
の制御の下で、この共通線をチャージおよびディスチャ
ージするための第１および第２のモジュールとを含み、
制御振幅の関数である重み付けとの重ね合せと、第１お
よび第２の中間信号の統合効果とによって生じた組合せ
信号を出力する組合せ回路と；前記組合せ信号を受信
し、閾値効果に基づく第２の中間クロック信号を発信す
る整形回路とを含むことを特徴とする請求項２に記載の
試験装置。 - 【請求項５】 第１のクロック信号と第２のクロック信
号が、約100MHzの周波数である請求項１に記載の試験装
置。 - 【請求項６】 第１のクロック信号と第２のクロック信
号間の周波数差が、約２／10,000である請求項１に記載
の試験装置。 - 【請求項７】 前記送信機が、疑似乱数データ発生器で
ある請求項１に記載の試験装置。 - 【請求項８】 前記受信機が、受信した２進信号の完全
性を確認するための論理回路である請求項１に記載の試
験装置。 - 【請求項９】 データ処理システムであって：データ処
理回路と；データ処理回路の入力に接続された出力を備
える多重化装置と；データ処理回路の出力に接続された
入力を備える逆多重化装置と；多重化装置の入力に接続
された出力を備える送信機と；逆多重化装置の出力に接
続された入力を備える受信機と；データ経路からデータ
処理回路を排除する送信機および受信機間の結合を選択
的に実施するリンクと、 送信機に第１のクロック信号を、受信機に、第１のクロ
ック信号とは異なる周波数の第２のクロック信号をそれ
ぞれ送信するクロック発生器とを備えるデータ処理シス
テム。 - 【請求項10】 前記クロック発生器は、単一のプログラ
ム可能な周波数発振器と、可変遅延回路とを含み、前記
プログラム可能な周波数発振器が、第１のクロック信号
を出力し、前記可変遅延回路が、第１のクロック信号を
遅延させて、第２のクロック信号を出力することを特徴
とする請求項９に記載のデータ処理システム。 - 【請求項11】 可変遅延回路が、指定されたデジタル値
の関数として、線形的に調節可能であり、 第１のクロック信号と第２のクロック信号との間の遅延
が、少なくとも第１のクロック信号の１周期に達し得る
ことを特徴とする請求項10に記載のデータ処理システ
ム。 - 【請求項12】 可変遅延回路が、直列に接続された複数
の基本可変遅延回路を含み、 各基本可変遅延回路が、第１の中間クロック信号に対し
て遅延を有する第２の中間クロック信号を発信し、この
遅延は、指定された遅延値の関数として調節可能であ
り、 基本可変遅延回路の各々が：直列接続された一組のバッ
ファメモリを含む一次回路であって、前記バッファメモ
リの各々が、信号を遅延させ、第１の中間クロック信号
と遅延した信号が、第１および第２の多重化装置に送ら
れて、第１および第２の中間信号を発生させ、少なくと
も第１および第２の中間信号を出力する一次回路と；第
１および第２の中間信号を受信する二つの入力と、指定
された遅延値を受信する制御入力とを備える組合せ回路
であって、一つの共通線と、第１および第２の中間信号
の制御の下で、この共通線をチャージおよびディスチャ
ージするための第１および第２のモジュールとを含み、
制御振幅の関数である重み付けとの重ね合せと、第１お
よび第２の中間信号の統合効果とによって生じた組合せ
信号を出力する組合せ回路と；前記組合せ信号を受信
し、閾値効果に基づく第２の中間クロック信号を発信す
る整形回路とを含むことを特徴とする請求項１０に記載
のデータ処理システム。 - 【請求項13】 第１のクロック信号と第２のクロック信
号間の周波数差が、約２／10,000である請求項９に記載
のデータ処理システム。 - 【請求項14】 前記送信機が、疑似乱数データ発生器で
ある請求項９に記載のデータ処理システム。 - 【請求項15】 前記受信機が、受信した２進信号の完全
性を確認するための論理回路である請求項９に記載のデ
ータ処理システム。 - 【請求項16】 試験装置を用いて、電子回路の動的特性
を試験する方法であって、前記回路が、回路内にリンク
を実現するための多重化装置および逆多重化装置を含
み、前記試験装置が、多重化装置の入力に接続された出
力を備える送信機と、逆多重化装置の出力に接続された
入力を備える受信機とを含み、：第１のクロック信号を
送信機に送信する段階と；前記第１のクロック信号とは
周波数が異なる第２のクロック周波数を受信機に送信す
る段階とを含むことを特徴とする方法。 - 【請求項17】 前記第１のクロック信号を出力する段階
が、単一のプログラム可能周波数発振器を用いて、第１
のクロック信号を発生する段階を含み、 前記第２のクロック信号を出力する段階が、第１のクロ
ック信号を可変的に遅延させることによって、第２のク
ロック信号を発生する段階を含む請求項16に記載の方
法。 - 【請求項18】 前記第２のクロック信号を発信する段階
が、指定されたデジタル値の関数として、可変遅延を線
形的に調節する段階を含む請求項17に記載の方法。 - 【請求項19】 第１のクロック信号と第２のクロック信
号間の周波数差が、約２／10,000である請求項16に記載
の方法。 - 【請求項20】 送信機を用いて、疑似乱数データを発生
する段階を含む請求項16に記載の方法。 - 【請求項21】 受信機を用いて、受信したデータの完全
性を確認する段階を含む請求項16に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9802401A FR2775526B1 (fr) | 1998-02-27 | 1998-02-27 | Dispositif de test en production des caracteristiques dynamiques de composants utilisant des transmissions serie |
| FR9802401 | 1998-02-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000002755A true JP2000002755A (ja) | 2000-01-07 |
Family
ID=9523450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11053406A Pending JP2000002755A (ja) | 1998-02-27 | 1999-03-01 | 直列伝送を用いたコンポ―ネントの動作特性の試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6476615B1 (ja) |
| EP (1) | EP0939372B1 (ja) |
| JP (1) | JP2000002755A (ja) |
| DE (1) | DE69904864D1 (ja) |
| FR (1) | FR2775526B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2021527807A (ja) * | 2018-06-14 | 2021-10-14 | テクトロニクス・インコーポレイテッドＴｅｋｔｒｏｎｉｘ，Ｉｎｃ． | 統合通信リンク試験 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE19933491A1 (de) * | 1999-07-09 | 2001-02-01 | Walter Mehner | Verfahren zur seriellen Übertragung von digitalen Meßdaten |
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| JP4477388B2 (ja) * | 2004-03-24 | 2010-06-09 | Ｎｅｃエレクトロニクス株式会社 | 集積回路装置及びその評価方法 |
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Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| IT1159851B (it) * | 1978-06-20 | 1987-03-04 | Cselt Centro Studi Lab Telecom | Perfezionamenti ai sistemi di trasmissione a divisione di lunghezza d'onda |
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-
1998
- 1998-02-27 FR FR9802401A patent/FR2775526B1/fr not_active Expired - Fee Related
-
1999
- 1999-02-25 EP EP99400461A patent/EP0939372B1/fr not_active Expired - Lifetime
- 1999-02-25 DE DE69904864T patent/DE69904864D1/de not_active Expired - Lifetime
- 1999-02-26 US US09/258,476 patent/US6476615B1/en not_active Expired - Lifetime
- 1999-03-01 JP JP11053406A patent/JP2000002755A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2775526B1 (fr) | 2000-04-21 |
| EP0939372A1 (fr) | 1999-09-01 |
| US6476615B1 (en) | 2002-11-05 |
| EP0939372B1 (fr) | 2003-01-15 |
| DE69904864D1 (de) | 2003-02-20 |
| FR2775526A1 (fr) | 1999-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081222 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090526 |