JP2021527807A - 統合通信リンク試験 - Google Patents

Abstract

試験測定装置は、被試験デバイス（ＤＵＴ）からアナログ信号を受けるように構成された入力部と、入力部に結合されてアナログ信号をデジタル信号に変換するよう構成されたアナログ・デジタル・コンバータ（ＡＤＣ）と、第１フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）で実現され、デジタル信号を受けてデジタル信号の信号分析を行うよう構成された受信部と、第２ＦＰＧＡで実現され、デジタル出力信号を生成するように構成された送信部と、送信部に結合され、送信部からのデジタル出力信号をアナログ信号に変換するよう構成されると共に、アナログ信号をＤＵＴに送信するよう構成されるデジタル・アナログ・コンバータ（ＤＡＣ）とを有している。受信部と送信部は、高速データ・リンクで互いに結合され、これを通して、現在の試験環境に関するデータを共有できる。

Description

本開示は、試験測定装置、特に、高精度信号受信装置と密接に連携して動作する高精度出力信号発生装置を使用して、通信リンクや装置を試験するためのシステム及び方法に関する。

現代の電子装置の精密試験には、現在、必ずしも協調して動作するようには設計されていない高価な装置のグループ（collection）を必要とする。通信リンク又は通信装置について高精度分析又は高周波信号分析を実行するために、今日必要な装置としては、典型的には、ビット・エラー・レート・テスタ（ＢＥＲＴ）、任意波形発生装置（ＡＷＧ）、潜在的にはプログラマブル・パターン・生成部（ＰＰＧ）、オシロスコープ、これら装置の機能を統合するコンピュータ、このコンピュータ上で動作するソフトウェア、そして、これら全ての装置を互いに接続すると共に被試験デバイス（ＤＵＴ）に接続する複数のケーブルがある。

米国特許第５２８９１１６号明細書 欧州特許出願公開第２３８３９２５号明細書 欧州特許出願公開第２２８５０３５号明細書 米国特許第１０５０２７６３号明細書

試験を実行するのに、このように全く異なる装置や機器のグループ（collection）を使用することは、試験アセンブリ中の複数の試験部品を、購入する費用、管理すること及びメンテナンスすることという明らかな問題に加えて、多くの問題に苦しんでいる。

このような装置のグループを使用する場合の問題の１つは、測定の非再現性に関連している。精密試験では、多くの場合、システム内の小さな違いが、特定の測定に大きな違いを生み出す。例えば、異なる長さのケーブルを使用すると、ＡＷＧの出力インピーダンスやオシロスコープが受ける信号の伝搬時間に影響を与える可能性がある。従って、同じ主要なコンポーネントが２つの異なる試験アセンブリで使用されている場合でさえ、接続ケーブルの長さに基づいて、アセンブリ毎で測定値が異なることがある。精密な試験装置は非常に高価であるため、多くの場合、主要なコンポーネントでさえ、様々な試験アセンブリ間で同じではない。例えば、ある試験アセンブリでＡＷＧの第２バージョンを使用している一方で、別の試験アセンブリでは第１バージョンを使用している場合、機能が制限されることがある。このような状況では、ＡＷＧコンポーネントだけの機能制限のために、第２試験アセンブリが、第１アセンブリと同じ試験を実行できないことがある。更に、測定値に影響を及ぼすいくつかの差は、外見から検出さえできないことがある。例えば、接続ケーブルのインピーダンスが時間の経過とともに変化したり、ケーブルの端部が摩耗しても、ケーブルの内部なので、ユーザには見えない。加えて、高精度の装置は、一般に、工場でか、定期的にか、又はその両方で校正され、校正における差分は、たとえ小さな差分であっても、試験システム全体に影響を与えるかどうか、視覚的に判断するのは不可能である。よって、同じケーブルを使用して同じように構成して、外見的に同じように見えるように装置の同一のコピーを構成して複数の試験アセンブリを使う場合には、最良の状況であっても、ある試験アセンブリと次の試験アセンブリで、測定の再現がいつも可能なわけではない。

試験アセンブリで複数の装置を使用する場合のもう１つの問題は、様々なコンポーネント間のタイミング調整の不足である。高精度の試験では、通常、非常に高い動作クロック・レートを伴い、試験アセンブリ内の装置は、一般に、試験の品質（integrity：完全性、忠実性）を確保するために同時に動作する必要がある。クロック信号が共通の信号源から来ている場合でも、クロック信号を受け入れて処理するのにかかる時間の変動、又は、上述したケーブルのインピーダンスの違い、又はその他の理由により、別々の装置間でクロック信号を完全に同期することは困難又は不可能である。

試験アセンブリで複数の装置を使用する場合の更なる問題は、各装置に個別に電力を供給するために使用される過剰な電力である。ＡＷＧなどの装置の電力要件は、一般に、装置がピーク・エネルギーを吸引しているときにフル稼働が可能で、更に電力ヘッドルーム（上位のあき領域）が追加されて設定される。従って、試験アセンブリでは、別々のコンポーネント夫々に最大サイズの電源が含まれているため、アセンブリ自体は、概して、アセンブリ全体が動作するのに必要な電力よりも多くの電力を吸引する。過剰なエネルギー消費に加えて、過剰な電力を使用すると余分な熱を発生させ、その様々な動作条件のために、測定結果に悪影響を及ぼしたり、測定結果を再現しなかったりすることがある。

試験アセンブリ中に複数の装置を使用する場合の更なる問題点は、通常、完全な試験のセットアップを行うのに、一貫性がなく（disjointed）且つその場限り（ad-hoc）のソフトウェア環境を必要とする。例えば、ある試験アセンブリには、制御信号の第１セットを使用する第１メーカーのＢＥＲＴが含まれていることがあるが、別の試験アセンブリには、制御信号の第２セットを使用する第２メーカーのＢＥＲＴが含まれている。従って、これら試験アセンブリ夫々の制御ソフトウェアは、２つの異なるＢＥＲＴを動作させるための適切な制御信号を生成するように、カスタマイズする必要があるが、複雑さ、遅延及び費用が追加される。これは、上述した再現性のある結果を生み出すのに伴う問題を更に悪化させる。

開示技術の実施形態は、これら及び他の従来技術の欠陥に取り組むものである。

本開示発明の実施形態の態様、特徴及び効果は、添付の図面を参照し、以下の実施形態の説明を読むことで明らかとなろう。

図１は、開示技術のいくつかの実施形態による受信部と送信部を含む単一チャンネル通信リンク・テスタの機能ブロック図である。 図２は、図１による通信リンク・テスタのマルチ・チャンネル・バージョンの機能ブロック図である。 図３は、本発明の実施形態による図１の通信リンク・テスタの受信コンポーネントの機能ブロック図である。 図４は、本発明の実施形態による図１の通信リンク・テスタの送信コンポーネントのデジタル・コンポーネントの機能ブロック図である。 図５は、本発明の実施形態による図１の通信リンク・テスタの送信コンポーネントのアナログ・コンポーネントの機能ブロック図である。

図１は、開示技術のいくつかの実施形態による受信部と送信部を含む単一チャンネル通信リンク・テスタ１００の機能ブロック図である。図１は、単一のチャンネルを示し、単一の被試験デバイス（ＤＵＴ）１１０が送信部と受信部の信号データ・チャンネルに接続されているが、本発明の実施形態は、図２を参照して図示し、更に説明するように、複数のチャンネルを含んでもよい。ＤＵＴの例としては、高速データ通信及び電気通信ネットワーキング装置（スイッチやルータなど）、コンポーネント、リンクやチャンネルを含む光ファイバ・システム、ケーブル、シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）などのチップ・トゥ・チップ通信リンクなど、非常に高速に信号を送受信するコンポーネント又は製品があっても良い。

一般に、通信リンク・テスタ１００は、試験信号を生成し、次いでそれらをＤＵＴの入力部へ送信する。ＤＵＴは、試験信号で動作し、通信リンク・テスタ１００に出力信号を返信する。通信リンク・テスタ１００は、ＤＵＴから送信された出力信号を受信して分析する。このように、通信リンク・テスタ１００は、非常に制御された環境でＤＵＴの動作及び機能を試験できる。通信リンク・テスタ１００は、ＤＵＴの開発又は製造中に使用されても良いし、又は、完成したＤＵＴの製品で発生することがある問題の解決に使用されても良い。

ＤＵＴ１１０から送信される出力信号は、通信リンク・テスタ１００に対するデータ入力信号である。通信リンク・テスタ１００は、データ入力信号に対する分析をリアルタイムで行うこともできる。オシロスコープを含むアセンブリのような従来の多くの試験アセンブリでは、入力信号を分析する処理時間が長いために入力信号を受信する時間の多くは、リンク・テスタが「ブラインド（blind：観測不能）」又は「オフライン」であった。例えば、以前の装置では、数十億又は数億のデータ・サンプルのような多数のサンプルを収集していたが、サンプル・データの分析中は、追加の入力データの受け入れは停止していた。サンプル数と比べて非常にまれにしかエラーが発生しない場合、試験装置が既に受け入れたサンプルを分析するためにサンプルの受け入れを停止している間にエラーが発生する可能性が高かった。よって、まれなエラーが見つかるのは、データを受け入れたときに、たまたまエラーが発生していたという、まぐれ当たりになっていた。また、「オフライン」期間は、例えば、ジッタ、ビット・エラー・レート（ＢＥＲ）、アイ・ダイアグラムのマージンのような統計的測定値の精度を低下させる。本発明の実施形態を用いると、反対に、通信リンク・テスタ１００は、ＤＵＴから受けるデータの分析及びサンプリングをリアルタイムで行うことができ、前のサンプルが分析されている間に新しいサンプルの受け入れを停止する必要がない。

図１の通信リンク・テスタ１００は、送信部に加えて、受信部を有する。図１では、受信部は、大まかに言って、受信部１２０として示され、これは、入力信号調整部（input signal conditioner）１３０を介してＤＵＴ１１０に接続可能である。入力信号調整部１３０は、１つ以上のプログラマブル増幅回路を有し、図３を参照して以下で説明するアナログ連続時間線形等化処理（Continuous Time Linear Equalization：ＣＴＬＥ）のような入力信号のプリコンディショニング（前置調整）を行うことができても良い。入力信号調整部１３０は、ＤＵＴから入力信号を受けるためにＤＵＴ１１０に物理的に取り付けられたリモート（遠隔にある）ヘッド（別個に図示していない）に収容され、ＤＵＴと受信部１２０との間に電気的に（又は光学的に）及び物理的に接続される。いくつかの実施形態では、入力信号調整部１３０は、受信部１２０の一部であると考えても良いが、図１では、わかりやすくするために受信部から独立して図示している。いくつかの実施形態では、入力信号調整部１３０はバイパス・モードで動作し、この場合、ＤＵＴからの入力信号の信号調整は、入力信号調整部内で行われる必要はない。本願では、概して、電気信号を受信するとして説明するが、本発明の実施形態は、これに加えて、又は、これに代えて、光信号を受信しても良い。このような実施形態では、入力信号調整部１３０には、光信号を受信する光受信回路もあり、加えて、処理や分析するために、受信した光信号を電気信号に変換する変換回路を含んでもよい。

受信部１２０には、アナログ・デジタル・コンバータ（ＡＤＣ）１２２があり、これは、入力信号調整部１３０からのアナログ信号か又はＤＵＴからの直接のアナログ信号をデジタル信号に変換する。いくつかの実施形態において、ＡＤＣ１２２は、高精度コンバータであって、高精度又は高分解能デジタル出力信号を生成できる。いくつかの実施形態において、ＡＤＣ１２２としては、１つ又は複数のｎビット・コンバータが含まれ、これらは、アナログ信号を２ｎ個のとびとびのレベル（discrete level：離散レベル）のいずれか１つにエンコード（符号化）できる。例えば、ＡＤＣ１２２に８ビットのコンバータが含まれている場合、入力信号は２５６個の個別の離散レベルのいずれかにエンコードされる。一般に、ＡＤＣ１２２は、ＤＵＴから受けた入力信号のビット入力レートと比較して、オーバー・サンプリング又は大幅にオーバー・サンプリングされる。ＡＤＣ１２２から出力されるデジタル信号は、次に、以下に説明するように、処理のためにデジタル・プロセッサ１２６に与えられる。このデジタル信号及び他の関連する信号は、プロセッサ１２６によって処理される前又は後に、メモリ１２８に記憶されても良い。いくつかの実施形態では、デジタル・プロセッサ１２６は、メモリ１２８に記憶される前及び後の両方の信号を処理しても良く、また、実際的には、複数の処理機能の間で、信号又は他のデータを複数回記憶しても良い。

受信部１２０は、クロック及びデータ・リカバリ、エッジ検出、デシメーション（間引き処理）、デジタル等化処理（digital equalization）、ダウン・コンバージョン、デジタル信号処理、チャンネル推定、トリガ処理、エラー・チェック処理、特定プロトコルの処理、ビット・エラー・レート（ＢＥＲ）計算、及び、以下で詳細に説明する他の機能のような様々な機能をデジタル信号について実行できる。受信部１２０は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）で実現されても良く、これによって、受信部１２０の機能及び動作を容易にアップデート又は変更することが可能になる。また、ＦＰＧＡは、組み込みソフトウェア又は外部ソフトウェアによって制御することもできる。他の実施形態では、受信部１２０は、特定のソフトウェア・プログラムによって、そして、これを実行することで制御される汎用又は専用プロセッサによって実現されても良いが、これらの実施形態で受信部１２０をアップデート及び変更するのは、ＦＰＧＡの実施形態と比較すると難しくなることがある。他の実施形態では、目標再設定可能（retargetable）又は再構成可能（reconfigurable）な商用のロジック・デバイスやカスタム・ロジック・デバイス上で動作しても良い。受信部１２０を実装するプラットフォームとして使用できるＦＰＧＡの例としては、例えば、インテル（INTEL）社又はザイリンクス（XILINX）社によって製造されるＦＰＧＡの様々なバージョンが含まれる。

図１の通信リンク・テスタ１００には、出力信号調整部（output signal conditioner）１６０を介してＤＵＴ１１０に接続可能な送信部１５０もある。出力信号調整部１６０は、通信リンク・テスタ１００から信号を出力する前に、ケーブルの補償や他の調整などの出力信号の調整を行うことができる。出力信号調整部１６０は、ＤＵＴに信号を供給するためにＤＵＴ１１０に物理的に取り付けられているリモート・ヘッド（別個に図示していない）に収容され、ＤＵＴ１１０と送信部１５０との間に、電気的に（又は光学的に）及び物理的に接続される。いくつかの実施形態では、出力信号調整部１６０は、送信部１５０の一部であると考えても良いが、図１では、わかりやすくするために、送信部から独立して図示している。いくつかの実施形態では、出力信号調整部１６０は、バイパス・モードで動作し、この場合、送信部１５０からの出力信号の信号調整は、ＤＵＴ１１０に与えられる前に行われる必要はない。先の受信部１２０と同様に、送信部１５０は、電気出力信号に加えて、又は、これに代えて、光出力信号を生成しても良い。このような実施形態では、出力信号調整部１６０が、光出力信号を生成する電気光学変換回路又は電気光学生成回路を有していても良い。

送信部１５０には、メモリ１５８に関連付けられたデジタル・プロセッサ１５６がある。デジタル・プロセッサ１５６の主な機能は、通信リンク・テスタ１００からＤＵＴ１１０に出力される信号を生成することである。送信部１５０によって生成される信号には、以下に詳述する様々なプロトコル及びパターン化された信号のような試験信号が含まれても良い。いくつかの実施形態では、メモリ１５８が、プロセッサ１５６から出て行く前の最終的な信号を記憶していても良い。他の実施形態では、メモリ１５８が、最終的な試験信号を生成するためにプロセッサ１５６によって使用されるデータ又はプログラムを有していても良い。試験信号は、ＤＵＴ１１０にストレス試験を行うために、以下で詳細に説明するように、振幅、持続時間、タイミング又は信号のその他の特性（ジッタ及び障害など）を変更するなどして、標準形態から変更しても良い。送信部１５０は、デジタル・プロセッサ１５６によって生成された信号を変形及び変更するフィルタがあっても良く、この変更された信号をデジタル・アナログ・コンバータ（ＤＡＣ）１５２へと送っても良い。ＤＡＣ１５２は、デジタル・プロセッサ１５８で生成されたデジタル信号をアナログ信号に変換してから、もし使用する場合には出力信号調整部１６０へと送り、そして、通信リンク・テスタ１００からＤＵＴ１１０に送出する。

デジタル・プロセッサ１５６は、また、ＤＡＣ１５２を制御するための１つ以上の機能、例えば、特に言えば、プリ・ディストーション、線形性試験（出力信号に非線形性を導入することによる）、立ち上がり及び立ち下がりエッジ制御及び電圧振幅制御など、を有していても良い。これらの機能は、デジタル信号をＤＡＣ１５２へ送る前に変更し、通信リンク・テスタ１００がＤＵＴ１１０へ出力するのに、適切に構築された信号をＤＡＣが生成するのを助ける。

送信部１５０は、ＦＰＧＡにおいて実現され、これによって、送信部１５０の機能性と動作を容易にアップデート又は変更可能になる。いくつかの実施形態では、単一のＦＰＧＡで、送信部１５０及び受信部１２０の両方の機能性及び動作を可能にしても良い。受信部１２０と同様に、送信部１５０を実現するＦＰＧＡも、埋め込み又は外部ソフトウェアによって制御されても良い。他の実施形態では、送信部１５０は、特定のソフトウェア・プログラムによって、そして、これを実行することで制御される汎用又は専用プロセッサによって実現されても良いが、これらの実施形態で送信部１５０をアップデート及び変更するのは、ＦＰＧＡの実施形態と比較すると難しくなることがある。いくつかの実施形態では、受信部１２０及び送信部１５０が、単一のＦＰＧＡ上に実装されても良い。

リンク・ユーザ・インタフェース１４０は、受信部１２０と送信部１５０に連結され、かつ、図示されていないが、通信リンク・テスタ１００の他のコンポーネントにも連結されていても良い。ユーザ・インタフェース１４０は、ユーザが通信リンク・テスタ１００をインタラクティブに利用できる、キーボード、マウス、トラックボール、タッチスクリーン、スイッチ、ロータリー・スイッチ、ボタン、メニュー・セレクタ、その他の操作装置を有していても良い。ユーザ・インタフェース１４０は、また、デジタル画面、ディスプレイその他のモニタを有していても良いグラフィカル・ユーザ・インタフェース（ＧＵＩ）を有しているか又はＧＵＩに結合されていても良い。ＧＵＩは、本願で説明するように、例えば、通信リンク・テスタ１００の動作を制御したり、試験又は測定結果、タイムスタンプ、捕捉（キャプチャ）された波形、パケット・データを表示したり、出力信号その他の結果をユーザに対して表示したりするのに利用されても良い。更に、ＧＵＩは、実行する特定の試験を選択したり、パラメータを変更したり、トリガ条件を設定したり、使用する入力及び出力を選択するなど、通信リンク・テスタ１００の機能を制御するためにオペレータによって使用されても良い。別の実施形態では、ユーザは、グラフィカル・ユーザ・インタフェースではなくて、プログラマティック・ユーザ・インタフェース（programmatic user interface）を通して、通信リンク・テスタ１００をインタラクティブに操作しても良い。プログラマティック・ユーザ・インタフェースは、グラフィカルな機能を持たないユーザ・インタフェースである。試験、セットアップ又は校正のプログラムのようなコンピュータ・プログラムが、試験アプリケーション記憶部１４２内に記憶されるか、又はユーザ・インタフェース１４０によってアクセス可能としても良い。これらのアプリケーション１４２は、通信リンク・テスタ１００上で動作させるために、インタフェース１４０を使用して、ユーザによって選択されても良い。いくつかの実施形態では、特定のアプリケーション１４２が、一部のユーザには利用可能であり、他のユーザは利用できない。例えば、複数の特定アプリケーション１４２のスイート（suite：一式）は、それら特定アプリケーションが提供する追加機能を購入したユーザは利用可能としても良い。ユーザ・インタフェース１４０は、通信リンク・テスタ１００内に統合されているように描写されているが、当業者であれば、これらのコンポーネントのいずれかが通信リンク・テスタの外部にあっても良く、そして、例えば、有線や無線の通信媒体やメカニズムを使用するなど、任意の従来の方法でリンク・テスタに結合しても良いことが理解できよう。

図１に示すように、通信リンク・テスタ１００は、コンピュータ１７０に連結されても良いし、コンピュータ１７０上で、１つ以上のコンピュータ・アプリケーション１７２を実行しても良い。コンピュータ１７０は、通信リンク・テスタ１００の動作を制御しても良いし、又は、リンク・ユーザ・インタフェース１４０と連動して、テスタ１００の機能を制御しても良い。例えば、コンピュータ１７０上で動作するコンピュータ・アプリケーション１７２は、接続されたＤＵＴ１１０に関する特定のプロトコル・システム分析又は他の試験シーケンスを、通信リンク・テスタ１００に実行させるように動作しても良い。通信リンク・テスタ１００は、また、コンピュータ１７０にデータ又はその他の情報を直接送信しても良い。そのような情報には、受信部１２０がＤＵＴ１１０から受信したデータを含んでも良いし、又は、ＤＵＴに送信される通信リンク・テスタ１００に関する情報又は他の情報を含んでも良い。いくつかの実施形態では、コンピュータ１７０が、スケジューラとして、即ち、自動的に又は定期的に、通信リンク・テスタ１００に、ＤＵＴ１１０に対する特定の試験を行わせるか、又は、リンク・テスタ自体内で校正などの内部試験を行わせるために使用されても良い。

通信リンク・テスタ１００には、ローカル出力部１１２とローカル入力部１１４があっても良い。ローカル出力部１１２及びローカル入力部１１４のそれぞれは、データの複数チャンネルを有していても良い。ローカル出力部１１２は、データ・ロギングに用いても良いし、又は、通信リンク・テスタ１００によって生成されたデータを受信するために用いても良い。ローカル入力部１１４は、試験データなどのデータを、通信リンク・テスタ１００に供給するのに使用されても良い。いくつかの実施形態では、ローカル出力部１１２とローカル入力部１１４は、通信リンク・テスタ１００の必ずしも別々のポートではなく、むしろリンク・テスタとコンピュータ１７０との間の接続に含まれる。また、通信リンク・テスタ１００は、出力データやＤＵＴ１１０から受信したデータなどの出力をクラウド出力部１１６に送信する能力を有していても良い。更に、通信リンク・テスタ１００は、クラウド入力部１１８に結合され、クラウド入力部１１８からデータや命令（instructions）を受けても良い。クラウド出力部１１６は、通信リンク・テスタ１００からデータをストリーミングし、インターネットなどを通して、クラウド・ベースのネットワークにデータを記憶させても良く、この場合、データは、地理的に分散した位置で、複数の人が閲覧できるようになる。例えば、ユーザは、インターネット（図示せず）を通して、コンピュータ１７０にログインし、ＤＵＴ１１０についての特定のプログラム又は試験を通信リンク・テスタ１００に実行させ、次いで、リンク・テスタ１００が、クラウド出力部１１６を介して、クラウドに特定の所望データを保存させるように指示しても良い。同様に、通信リンク・テスタ１００は、クラウド入力部１１８からデータ又は指示を受けても良く、このとき、リンク・テスタ１００は、データに直接アクセスでき、別のコンピュータを介してデータにアクセスする必要はない。いくつかの実施形態では、クラウド出力部１１６とクラウド入力部１１８は、同一の物理的デバイスに収容されている。このようなクラウド・アクセスにより、通信リンク・テスタ１００のユーザは、通信リンク・テスタで使用するデータにアクセスしたり、通信リンク・テスタによって生成されたデータを記憶するために、通信リンク・テスタ１００と物理的に同じ場所にいる必要なしに、又は、コンピュータ１７０を通して通信リンク・テスタ１００からデータにアクセスする必要なしに、インターネット又は他の非公開でアクセス可能なデータ・ネットワークのようなクラウド・データ・ネットワークに直接行き来できる。更なる実施形態では、クラウド出力部１１６及びクラウド入力部１１８は、大きな距離で互いに分離されていることがある複数の分散リンク・テスタ１００にまたがって、協調及び集約された試験、測定及び分析をサポートするために使用されても良い。例えば、第１リンク・テスタ１００の送信部１５０が、長距離光ファイバ・ネットワークに結合される一方で、第２リンク・テスタ１００の受信部１２０が、この光ファイバ・ネットワークの他端に結合されても良い。また、両方のリンク・テスタは、それぞれのクラウド出力部及び入力部１１６及び１１８を介して互いに結合されても良い。こうして、光ファイバ・ネットワークは、ＤＵＴ１１０を表し、第１及び第２リンク・テスタ１００の間に結合されると同時に、リンク・テスタ１００も、それぞれクラウド出力部及び入力部１１６及び１１８を介して結合される。更に、図１では、クラウド入力部１１８が、送信部１５０に直接結合されるように図示されているが、リンク・テスタ１００内の受信部１２０又は他の場所に結合されても良い。同様に、クラウド出力部１１６が、受信部１２０に直接結合されるように図示されているが、リンク・テスタ１００内の送信部１５０又は他の場所に結合されても良い。つまり、通信リンク・テスタ１００の任意の部分は、クラウド又はインターネットなどの通信ネットワークと信号を直接送受信できる。

いくつかの実施形態では、図１に示される通信リンク・テスタ１００の機能ブロックの全てが、単一の物理的ユニット内に統合されても良く、この物理的ユニットは、スタンド・アローン（独立型ユニット）であっても良いし、又は、試験ラック内にマウントされても良い。通信リンク・テスタ１００には、受信部１２０及び送信部１５０の両方に加えて、図１の通信リンク・テスタ１００内に示された他のコンポーネントに関し、物理的なユニットの全ての回路に電力を供給する電源１８０がある。加えて、受信部１２０と送信部１５０は、高速パラレル・バス１８２を介して互いに連結され、これは、データ、通信、命令、制御情報等を、受信部と１２０との間で搬送するために使用される。個別に示されていないが、パラレル・バス１８２は、また、通信リンク・テスタ１００内の受信部１２０若しくは送信部１５０のいずれか又はその他の場所によって生成された１つ以上のクロック信号を搬送し、通信リンク・テスタ１００内の他のコンポーネントに送っても良い。他の実施形態では、通信リンク・テスタ１００は、複数のコンポーネントの形で物理的に組み立てても良い。例えば、送信部１５０は、第１のコンポーネントに収容する一方で、受信部１２０は、物理的に別のコンポーネントに収容しても良い。

図１は、単一のＤＵＴに結合された単一の送信部と受信部を例示したが、本発明の実施形態による通信リンク・テスタは、複数のチャンネルを含んでもよい。図２に示す通信リンク・テスタ２００は、複数のチャンネルを有していても良い。図２の通信リンク・テスタ２００には、チャンネル１、チャンネル２、チャンネル３、チャンネルＮと名付けられた少なくとも４つのチャンネルが含まれる。実施形態に応じて、通信リンク・テスタ２００に含まれるチャンネルの数は、任意であって良い。図２では、各ＤＵＴが、１つの特定のチャンネルに結合されるように図示されているが、いずれのチャンネルも、通信リンク・テスタ２００に接続された任意のＤＵＴから複数の信号を受けることが可能である。これらチャンネルは、図２に示すように、通信リンク・テスタ２００内で、内部的に相互結合されても良い。従って、ＤＵＴ３ ２３２を、チャンネル１ ２１０に結合することも可能である。また、例えば、チャンネル１ ２１０の送信部が、ＤＵＴ３ ２３２に関する信号を生成しても良く、チャンネル１ ２１０の受信部が、ＤＵＴ３ ２３２から信号を受けても良い。更に、複数の試験チャンネルは、同期化され、アライメントされても良い、つまり、ＤＵＴ１〜Ｎからの複数の出力信号は、波形タイミングで同期及びアライメントされるのに加えて、可能であれば、チャンネル・パケット・データで同期及びアライメントされて、チャンネル１〜Ｎの一部又は全部の中の一部又は全部の受信部で受信されても良い。同期処理及びアライメントは、チャンネル１〜Ｎのいずれかの入力信号調整部１３０や受信部１２０（図１）によって制御されても良い。入力信号調整部１３０は、ＤＵＴ１〜Ｎの一部又は全部からのシングル・エンド信号又は差動信号を受けても良く、交流（ＡＣ）結合又は直流（ＤＣ）結合されても良い。いくつかの実施形態において、受信部１２０は、その入力信号調整部１３０を介して、０.５〜５００ギガ・サンプル毎秒（ＧＳ／ｓ）を超えるサンプルを受けることができ、全てのチャンネル１〜Ｎで同時に１００〜２００ＧＨｚまでの帯域幅の入力信号を受けることができる。

図２のＤＵＴ１〜Ｎからの様々な入力信号のグルーピングが、同期時間インターリーブ（Synchronous Time Interleave：STI）機能によって行われても良く、この機能は、入力信号調整部１３０内に存在するか、又は、独立したコンポーネントとして存在する。ＳＴＩによって、通信リンク・テスタ２００内の任意のチャンネルの受信部１２０による分析のために、ＤＵＴ１〜Ｎからの単一又は複数の差動入力チャンネルをグルーピングでき、同期させてインターリーブできる。ＳＴＩ機能は、プログラム可能（programmable）又は選択可能（selectable）であり、これは、ユーザが、ユーザ・リンク・インタフェース１４０、コンピュータ１７０、コンピュータ１７０若しくは他の場所で動作するアプリケーション１７２、ユーザ・リンク・インタフェース１４０上で動作するアプリケーション１４２又はその他の制御方法を通じて制御できる。通信リンク・テスタ２００は、受信部１２０と送信部１５０の信号処理機能を用いて、複数の入出力チャンネルを時間的に同期及びアライメントする機能を有しても良い。このような同期処理及びアライメントには、ＡＤＣ１２２（図１）に加えてＤＡＣ１５２における調整を含めて良い。

入力信号調整部１３０による複数のＤＵＴからの入力信号のグルーピングによって、データを別々のチャンネルへ複数のストライプ（stripes）にしてストリーミングし、特定のストライプ・データがＤＵＴ１〜Ｎの一部又は全部とで送受信される規格（standards）の試験を可能にする。複数のＤＵＴを、通信リンク・テスタ２００内の様々なチャンネルに結合することで、特定の通信又は試験規格で大まかに記述されているように、プロトコル・スタック全体の試験及び実装も可能になる。

受信部１２０は、その入力信号調整部１３０を通して、例えば０〜２０Ｖの入力信号ダイナミック・レンジを有するＤＵＴ１〜Ｎから入力信号を受けても良い。いくつかの実施形態では、入力信号ダイナミック・レンジは、５０ｍＶと４.５Ｖ以上の間であっても良い。入力信号調整部１３０は、受信部１２０での分析用に信号を調整するのに、多数のプログラマブル・アンプに加えて、アッテネータ（減衰回路）を有していても良い。

上述したように、入力信号調整部１３０は、本発明の譲受人に譲渡された米国特許出願第１５/３９５,４１６号（２０１６年１２月３０日出願、発明の名称「デジタル化システムにおけるノイズ低減」、この出願は、参照することで、本願に組み入れられる）に記載されているようなアナログ領域で行われるＣＴＬＥを有していても良い。ＣＴＬＥを使用することで、入力信号調整部１３０は、周波数をブーストして（持ち上げて）帯域幅を向上させ、信号経路全体の周波数応答とノイズ性能を最適化し、もって、１００ＧＨｚを超える信号経路帯域幅を提供できる。周波数をブーストしてＤＵＴ１１０の入力チャンネルをディエンベッドするのに、アナログＣＴＬＥの等化処理（equalization）も利用して良い。いくつかの実施形態では、周波数をブーストする処理は、ボー・レート（baud rate）の関数であり、よって、アナログＣＴＬＥは、広い周波数帯域について周波数ブーストをサポートする機能を有し、これによって、通信リンク・テスタ１００は、非常に多数の各種通信規格（例えば、IEEE 802.3bs, IEEE 802.3bj, OIF CEI-56G そして、CEI-112G, OIF CEI-11G, OIF CEI-6G, PCI-e に加えて、他の高速データ通信規格）を試験することが可能になる。アナログ入力信号調整部１３０内にアナログＣＴＬＥ機能を含めることで、入力信号の周波数応答を整形（shape）し、入力信号コンディショナ１３０及び受信部１２０の信号対ノイズ比（ＳＮＲ）性能を向上させることが可能になる。アナログＣＴＬＥを用いることで、入力信号調整部１３０において、入力信号の周波数整形における欠点を補償できる。アナログ入力信号調整部１３０のアナログＣＴＬＥ機能は、プログラム可能又は選択可能であり、これは、ユーザが、ユーザ・リンク・インタフェース１４０、ユーザ・リンク・インタフェース上で動作するアプリケーション１４２、コンピュータ１７０、コンピュータ１７０若しくは他の場所で動作するアプリケーション１７２、又はその他の制御方法を通じて制御できる。

また、図２に示すように、光入出力部２１１、２２１、２３１及び２４１のセットは、通信リンク・テスタ２００とＤＵＴ１〜Ｎの一部又は全部との間に結合されても良い。光入出力部２１１、２２１、２３１及び２４１によって、通信リンク・テスタ２００は、電気信号ではなく、光を用いてＤＵＴと交信することが可能になる。これにより、通信リンク・テスタ２００の機能性が向上する。このような光入出力部２１１、２２１、２３１及び２４１を更に有することにより、通信リンク・テスタ２００は、６４ギガ・ボー毎秒（ＧＢｄ／ｓ）以上のレートで、ＱＡＭのようなコヒーレント光規格を試験できる。

図３は、本発明の実施形態による図１の通信リンク・テスタの受信部のコンポーネントの機能的ブロック図である。図３に示す受信部３００は、図１のデジタル・プロセッサ１２６の例又は実施形態であっても良く、また、受信部１２０のデジタル・プロセッサ１２６を参照して上述した機能を実行しても良い。また、上述のように、受信部３００は、ＦＰＧＡによって実現されても良く、これにより、受信部３００は、ＦＰＧＡ自体を再プログラミングすることによって、迅速にアップグレード及び機能強化できる。

受信部は、プログラマブル・アンプ３０２で１つ以上の入力信号を受けるが、これは、入力信号調整部１３０を参照して上述したように機能しても良い。また、プログラマブル・アンプ３０２には、入力信号を等化処理してからＡＤＣ３０６に与えるプログラマブル・アナログＣＴＬＥ機能を含んでいても良いし、又は、アナログＣＴＬＥブロック３０４が、図３に示すように、プログラマブル・アンプ３０２から独立していても良い。アナログＣＴＬＥブロック３０４で行われるＣＴＬＥは、アナログＣＴＬＥであり、１つ以上のＤＵＴから受信したアナログ信号に対して等化処理を行う。アナログＣＴＬＥ３０４は、入力信号の周波数応答を整形し、ノイズを低減してＳＮＲを向上させてからＡＤＣ３０６に等化処理された入力信号を渡すのに役立つ。ＡＤＣ３０６は、複数の別々のＡＤＣで実現されても良く、これらは、入力信号調整部１３０中のプリ・サンプラから受ける入力信号をインターリーブできる。このプリ・サンプラは、入力信号をアナログ領域において非常に高いサンプル・レートでサンプルし、位相がインターリーブされた複数の波形を、低いレートで複数のＡＤＣに分配する。入力信号は、プログラマブル・アンプ３０２、アナログＣＴＬＥ３０４及びＡＤＣ３０６によって処理された後、デジタル形式で受信部３００に与えられる。ＡＤＣ３０６は、入力データ信号のボー・レートと比較して高いサンプル・レートで動作する能力を有する。上述したように、ＡＤＣ３０６は、例えば、８、１０又は１２ビットのコンバータであっても良く、アナログ入力波形のデジタル・キャプチャを効果的に生成できる。ＡＤＣ３０６は、偶数ビットである必要はなく、代わりに、例えば、７、９、１１又は１３ビットを有していても良い。本発明の実施形態は、いかなる特定の分解能にも限定されず、かつＡＤＣ３０６は、任意のビット数を有していて良い。図３を参照すると、プログラマブル・アンプ３０２とＡＤＣ３０６は、アナログ領域で動作する一方、受信部ブロック３００内の残りのコンポーネントは、デジタル領域で動作する。

アナログ入力信号は、ＡＤＣ３０６で受けてデジタル化された後、デジタル領域での処理のために受信部３００に渡される。図３に示す受信部３００の各種機能ブロックは、入力信号を処理するために協調して動作する。ここでは、個別の処理ブロックとして図示するが、上述したように、図３に示す個々の機能ブロックは、ＦＰＧＡ又は他のデジタル・プロセッサ（複数可）のような１つ以上のカスタム・ロジック・デバイスにプログラムされた機能であっても良い。当業者であれば、図３が受信部３００の機能を示す機能的ブロック図であって、物理的な境界に必ずしも一致するわけではなく、ディスクリート部品を必ずしも特定するものではないと理解できよう。また、機能的ブロックの一部は互いに接続されているように図示されているが、当業者であれば、図３の機能的ブロックのいずれかからの出力が、他のブロックのいずれかによってアクセスされても良いことが理解できよう。高速ＡＤＣを１つ以上のＦＰＧＡに結合して受信部１２０を実現させることにより、受信部のアルゴリズム及び機能を、通信リンク・テスタ１００が受信した入力データ信号に対してリアルタイムで実行できる。この複合機能（combined functionality）は、通信リンク・テスタ１００内でのコンポーネントの緊密な統合の利点と合わせて、限定されたいくつかの機能のみを実行するのに、ＢＥＲＴ、サンプリング・オシスコープやリアルタイム・オシロスコープを組み合わせて使用する必要性を置き換えることができる。代わりに、受信部１２０と送信部１５０を同じ装置内に統合する手法（物理的に単一の装置内か、又は、受信装置や送信装置を仮想的に緊密に結合するかのいずれか）を使用することで、ユーザは、従来の試験アセンブリに比べて、より多くの機能を使用して、ＤＵＴ又はリンク・チャンネルを、より正確かつ効率的に、そして低コストで試験できる。

デジタル化された入力信号は、受信部３００が受信した後、デジタル・ダウン・コンバータ（ＤＤＣ）３１０によって、関心のある特定の周波数帯域を選択するようにデジタル的にダウン・コンバートされても良い。受信部３００内にＤＤＣ３１０を含めることによって、通信リンク・テスタ１００のユーザは、ＲＦ信号のスペクトル試験及び分析が可能になる。いくつかの実施形態では、ＤＤＣ３１０は、数値制御発振器（Numerically Controlled Oscillator：ＮＣＯ）を使用して入力信号の関心のある中心周波数を選択してから、データを間引きしてサンプル・レートを低減する。ＤＤＣ３１０は、単一のＡＤＣから実数（real）の入力信号データを受けるか、又は、もし入力信号調整部１３０におけるアナログ・ダウン・コンバートにＲＦローカル発振器（ＬＯ）、ミキサ及びフィルタの回路段が使用されて、その結果生じる中間周波数（ＩＦ）のＩ及びＱ波形成分が別々のＡＤＣでサンプングされる場合には、２つのＡＤＣからの複素同相（Ｉ）／直交（Ｑ）データを受けることができる。ＤＤＣ３１０は、低減されたサンプル・レートで目的の正確な周波数ウィンドウを選択するために使用でき、固定メモリ・サイズに対して、より長い時間スパンの取得を可能とするのに加えて、ダウン・ストリームの測定及び分析機能の実現を容易なものにする。

同様に、デシメータ（間引き部）３１２は、デジタル入力信号をリサンプルして、リンク・テスタ１００で使用する低サンプル・レート信号にする間引きフィルタを有していても良い。特定の周波数、出力サンプル・レート並びにＤＤＣ３１０及びデシメータ３１２のフィルタ係数は、上述のように、リンク・ユーザ・インタフェース１４０、アプリケーション１４２を通してか、又は、外部コンピュータ１７０若しくはこのコンピュータ上で動作するアプリケーション１７２を通して、ユーザによって制御されても良い。

ＤＤＣ３１０及びデシメータ３１２からの出力は、データ取り込み（アクイジション）メモリ３１４に送られても良く、これは、ダウン・コンバート処理又は間引き処理後の入力信号を記憶する。加えて、ＤＤＣ３１０及びデシメータ３１２からの出力は、ライブ・ストリーム・データ出力部３１６へ送られるが、これは、図１のローカル出力部１１２の実施形態であっても良く、そのため、ユーザは、ダウン・コンバート処理又は間引き処理されたデータのストリーミングに直接アクセスできる。ＤＤＣ３１０又はデシメータ３１２の機能は、ＡＤＣ３０６によって捕捉された完全な（フル）サンプル・レートのデータを、取り込みメモリ３１４、３２４若しくは３７４又はライブ・ストリーム・データ出力部３１６に送信するために、バイパスされても良い。更に、ライブ・ストリーム・データ出力部３１６が、図１のクラウド出力部１１６の実施形態であっても良く、この場合、データがクラウド・ストレージ・ネットワークにストリーミングされ、データへのアクセス権限を有する誰もが、ストリーミングされているときに、例えば、インターネット経由で、データにアクセスできる。又は、このライブ・データは、ライブ・ストリーム・データ出力部３１６から送信され、後からアクセスするために、クラウドのストレージ処理で保存されても良い。いくつかの実施形態では、ライブ・ストリーム・データ出力部３１６が、リンク・テスタ１００のローカル・ポート１１２であるのに加えて、クラウド出力部１１６のコンポーネントを有しているという両方であっても良く、物理的なローカル・ポート１１２からストリーミングされているデータが、これに加えて、又は、これに代えて、クラウド・ストレージ・ポート１１６を介してクラウドにストリーミングされるようにユーザが選択できても良い。

ＡＤＣ３０６によって生成され、受信部３００に与えられるデータが、更に、デジタルＣＴＬＥプロセッサ３０８によって実行される別のＣＴＬＥ等化処理を経てもよい。デジタルＣＴＬＥプロセッサ３０８は、上述のアナログＣＴＬＥブロック３０４で行われるＣＴＬＥ機能又は処理とは異なる。大まかに言えば、アナログＣＴＬＥブロック３０４で行われるＣＴＬＥ処理は、アナログ領域で行われるアナログ処理である一方、デジタルＣＴＬＥプロセッサ３０８によって行われるＣＴＬＥ等化処理は、デジタル領域で行われる。即ち、デジタルＣＴＬＥプロセッサ３０８は、ＡＤＣ３０６によってデジタル信号に変換された後の入力信号に等化処理を提供する。デジタルＣＴＬＥプロセッサ３０８は、上述したように、そして、組み入れた'４１６号特許出願を参照して説明したように、デジタル入力信号の等化処理を行う。大まかに言えば、デジタルＣＴＬＥプロセッサ３０８は、デジタル入力信号を修正してノイズを低減し、入力信号のＳＮＲを改善するのに加えて、入力アナログ信号経路を補償するのに、様々な技術を用いる。デジタルＣＴＬＥプロセッサ３０８は、入力信号調整部１３０内にあっても良いアナログＣＴＬＥ機能３０４と組み合わせて使用できる。

チャンネル推定ブロック３２０は、ＡＤＣ３０６からデジタル入力信号を受信し、ＤＵＴと受信部３００との間の通信チャンネルのノイズ、周波数応答、その他のチャンネル状態を推定するために使用される。以下に説明するように、ノイズやその他のチャンネル状態が判明すると、それらは送信部１５０に送られて、送信部が通信チャンネルについての情報をＤＵＴに送信する際に考慮されても良い。チャンネル推定ブロック３２０は、最初に、通信チャンネルの特性を評価し、送信部の初期設定中に、このチャンネル特性の評価を送信部１５０やＤＵＴ１１０に考慮させるために使用されても良いし、又は、チャンネル推定ブロックを継続的に使用して通信チャンネルを絶えず監視し、その結果を送信部に送信して、送信部が、その送信するパラメータを変更するか、若しくは、送信部が、チャンネル状態の変化に応答して、ＤＵＴ内のパラメータを変更するのに利用されても良い。チャンネル推定ブロック３２０が求めるチャンネル推定特性は、以下に説明するように、等化処理の有効性、ストレス障害の発生、並びにクロック及びデータ・リカバリを向上させるためにも使用されて良い。チャンネル推定ブロック３２０は、送信部１５０を協調動作させて様々な周波数で特定のデータ又は信号（例えば、正弦波）を送信させ、ＤＵＴに結合された通信チャンネル又はＤＵＴ内の通信チャンネルが、送られた信号について有する影響を測定できる。ＤＤＣ３１０及びデシメータ３１２を参照した上述のように、チャンネル推定ブロック３２０の出力は、受信部３００内の取り込みメモリ３２４４又は他のメモリに送られて、即時性の（instant）チャンネル情報を蓄積して、後でアクセスされても良いようにしても良い。

タイミング及びクロック・リカバリ・プロセッサ３３０は、デジタルＣＴＬＥプロセッサ３０８によって修正された後の入力信号を受ける。クロック・リカバリ・プロセッサ３３０は、詳しくは後述するように、クロック・データ・リカバリ（Clock Data Recovery：ＣＤＲ）処理を行って、受信した入力信号からクロック信号を生成する。大まかに言えば、クロック・リカバリ・プロセッサ３３０は、入力波形に比較してオーバー・サンプルされたクロック・レートで動作する１つ以上の位相検出器を、受信した入力信号について使用して、ＤＵＴが入力データ波形を生成するために使用したクロック信号を、非常に正確に推定したクロック信号を生成する。ＡＤＣ３０６は、入力波形を、そのボー・レートに比較して、オーバー・サンプリングするので、タイミング及びクロック・リカバリ・プロセッサ３３０は、補間的なクロック及びデータ・リカバリ方法を使用しても良い。クロック・リカバリ・プロセッサ３３０は、最初、入力シンボル周期に基づいて、データ波形クロックをリカバリ又は生成し、次いで、ＡＤＣ３０６のサンプル・レートからリカバリ・ボー・レート・クロックまで、入力信号をリサンプリングする。クロック・リカバリ・プロセッサ３３０は、入力信号の分析からボー・レートを求める。大まかに言えば、クロック・リカバリ・プロセッサ３３０は、サンプル・レートを内部的に低減し、以下で説明する判定帰還型イコライザ（Decision Feedback Equalizer：ＤＦＥ）３３４と連携して動作して、入力サンプルに関して、どの位相及びシンボル・クロック・レートがアイ・ダイアグラムに関して最良のマージンを提供するかを決定することによって実際のボー・レートを決定する。ただし、全ての実施形態がＤＦＥを必要とするわけではない。クロック・リカバリ・プロセッサは、複数の潜在的なシンボル・クロック・レートを評価し、入力波形を追跡（トラッキング）するのに使用する最適なシンボル・クロック・レートを決定する。クロック・リカバリ・プロセッサ３３０中のループ・フィルタには、クロック変動に追従すると共に様々な規格と試験要件をサポートするために、帯域幅及び他のフィルタ特性に関する調整機能がある。クロック・リカバリ・プロセッサ３３０は、例えば、バンバン（Bang Bang）、ミューラー・ミュラー（Mueller-Muller）、ガードナー（Gardner）、最小平均二乗誤差（Minimum Mean Squared Error）などの既知の技術を用いる位相検出器を含んでいても良い。

イコライザ３３２は、以下で更に説明する適応エンジン３４０と連動して、リカバリ・クロック信号に対して更なる等化処理を行う。イコライザ３３２は、受信部の精度に影響を与えることがある温度のような変化していく条件に受信部３００が適応するのを自動的に促進する適応型フィード・フォワード・イコライザ（feed forward equalizer）であっても良い。リンク・テスタ１００のユーザは、ユーザ・インタフェース１４０（図１）を通して、イコライザ３３２を制御できる、つまり、イコライザ３３２の動作のためのパラメータを設定しても良い。イコライザは、概して、ボー・レート（即ち、サンプリングされたデータ群のレート）で等化処理を行うが、断片的に間隔を開けた等化処理も、説明したアーキテクチャを使って実現される。この等化処理（equalization）は、上述のＣＴＬＥ３０８によって行われる等化処理とは異なっても良く、代わりに、例えば、非整数（fractional）ＵＩ分解能を持つ等化処理フィルタ用に、ＡＤＣ３０６からの入力サンプルのレート又はシンボル・ボー・レートの倍数で実行される。フィルタは、ケーブル、パッケージ・モデル、又は装置とＤＵＴの間にある他の相互接続をディエンベッドするためにも使用されても良い。また、フィルタは、物理的な測定にはない相互接続やパッケージのモデルをエンベッドするために使用されても良い。

イコライザ３２２及びクロック・リカバリ・プロセッサ３３０からの出力は、判定帰還型イコライザ３３４と連動して使用されて、ヒストグラムの形態であるアイ・ダイアグラムと呼ばれる視覚的なデータ出力を生成しても良い。アイ・ダイアグラム出力自体は、ユーザ・インタフェース１４０（図１）上に表示され、後の分析のためにメモリ３２０に記憶され、リンク・テスタ１００上の他の場所や、ライブ・ストリーム・データ出力部３１６を介してクラウド上や、又は接続されたコンピュータ１７０中に記憶される。一般に、アイ・ダイアグラムは、リンクの性能を評価するために、多くの高速データ通信規格の試験測定アプリケーションで使用される入力波形のグラフィカルな図である。入力信号を試験するための従来の試験装置の１つの問題は、受信信号からアイ・ダイアグラムを生成するために必要な大量のコンピュータ処理のために、入力信号を処理し、リアルタイムでアイ・ダイアグラムを生成できないということである。アイ・ダイアグラム分析機能には、リアルタイムのジッタ及びノイズの分析及び測定機能、又はＴＤＥＣＱ（Transmitter Dispersion Eye Closure：アイ開口の測定値）やＣＯＭなどのより複雑なリンク性能測定基準（metrics）が含まれることがある。本発明の実施形態は、逆に、クロック・リカバリ・プロセッサ３３０、イコライザ３３２及び判定帰還型イコライザ３３４を用いて、アイ・ダイアグラム３３６がリアルタイムで生成されるような、入力波形のボー・レートに比較して高いサンプル・レートで連続的に動作できる。更に、クロック・リカバリ・プロセッサ３３０、イコライザ３３２及び判定帰還型イコライザ３３４からなるこれら機能ブロックは、以下に詳述するように、クロック・データ・リカバリを正確に行うために使用されても良い。

適応エンジン３４０は、独立して動作しても良いし、又は、リンク・ユーザ・インタフェース１４０（図１）を介したユーザ入力によって動作しても良い。適合エンジン３４０は、特定のフィルタ係数を受けても良いし、又は、あらかじめ保存された値を用いて、特定のフィルタ係数を自動的に計算若しくは選択しても良い。また、適応エンジン３４０は、送信部によって送信される波形の特性を学習することによって、送信部１５０（図１）と連動して動作しても良い。従って、送信部１５０がＤＵＴに既知の信号を送信する際に、適応エンジン３４０は、受信信号の品質（integrity：忠実性）を最大化するように、適合エンジン内のフィルタ又は他の係数を変更するのに既知の値を使用しても良い。別のモードでは、適応エンジン３４０は、特定の既知の受信部の動作をエミュレートするために使用されても良い。例えば、通信リンク・テスタ１００のユーザが、ＤＵＴ１１０（図１）からの入力信号を、３つの異なる既知の受信部に現れるように、表示したい場合には、適応エンジンは、これら既知の受信部をエミュレートするための特定の係数を事前に記憶することもできる。その後、ユーザは、エミュレートする様々な受信部を選択して、まるで入力信号がこれら既知の受信部の１つで受信されたかのように、リカバリされた波形の特性がどのように変化するか分析できる。

適応エンジン３４０は、様々なモードで動作しても良い。例えば、ユーザは、上述のように、１つの特定の受信部がエミュレートされる固定（fix）モードを選択できる。別のモードでは、適応エンジン３４０は、自動モードで動作しても良く、この場合、特定の係数及び設定が自動的に変更され、そのような変更の効果が内部的に試験されて、特定の目的に最適又は最良の設定を決定する。

本発明の実施形態のような試験測定システムにおける受信部の主な機能の１つは、特定の事象又は状況が発生した後にのみ入力データを捕捉できることである。この概念は、トリガと呼ばれ、次のように動作する。一般に、上述のように、ＤＵＴによって受信部１２０に送信される情報量は膨大であり得る。入力信号がしきい値を超えた場合、又は、２つの信号があまりに速く連続して受信された、つまり、タイミング・エラーの場合のような特殊な条件の間にのみ、試験情報が求められる場合がある。トリガ・システムによって、受信部３００は、トリガ条件が満たされた場合のみデータを捕捉することが可能になり、トリガを満たさないデータは、廃棄又は上書きすることが可能となる。これらの実施形態では、トリガ条件が満たされたときのみ、受信部が入力データを記憶する。トリガは、上述のトリガのように、入力データ自体に関連しても良く、リセット条件後の最初のデータの捕捉のようにタイミングに関連しても良く、入力波形中に検出された異常に基づいて、又は、入力波形中の符号化されたプロトコル内のある１つの特定パターン又は複数のパターンのセットを検出することに基づくこともできる。トリガを特徴付ける２つの特性としては、どのようにトリガを定義できるかというトリガの柔軟性に加えて、データの取り込みと取り込みの間で、どのくらい長く受信側が動作してしまうかというトリガのデッド・タイムがある。つまり、オシロスコープのような従来の試験装置の一部では、データがトリガ条件を満たしているときに、そのデータをトリガに対して同時には評価できず、記憶もできないので、受信側には「見えない」期間がある。本発明の実施形態は、両方の問題に対処する。第１に、トリガは非常に柔軟で、以下に説明するように、正確な制御と組み合わせを可能にする。第２に、本発明の実施形態は、入力データをリアルタイムに分析し、入力データ自体に加えて、トリガ条件に基づいて判断できる。従来の受信部とは異なり、データの取り込みと取り込みの間にデッド・タイムはない。これは、受信部３００が、極めて高いサンプル・レートで連続的に動作し、受信され続けるデータを分析して処理し続けるため、リアルタイムでデータを保存できるからである。従って、本発明の実施形態を用いることで、トリガを取り逃がすことがなく、「アクイジション（データ取り込み）デッド・タイム」がない。

図３は、いくつかの異なるタイプのトリガを示し、これらは、通信リンク・テスタ１００にプリセットされても良いし、又は、例えば、リンク・インタフェース１４０又は接続されたコンピュータ１７０（図１）を介してユーザによって設定されても良い。擬似ランダム・バイナリ・シーケンス（Pseudo-Random Binary Sequence：ＰＲＢＳ）は、生成された数値のバイナリ・シーケンスで、本当にランダムなシーケンスに似た統計的挙動を示す。これは、電気通信その他の高速データ通信業界、特に通信規格の試験に広く使用されている。本発明の実施形態には、擬似ランダム・バイナリ・シーケンス（ＰＲＢＳ）パターン生成部３５２があり、これにより、ユーザがビット・エラー・レート（ＢＥＲ）分析に使用する様々なＰＲＢＳパターンを選択又は生成することが可能になる。動作中、ユーザは、あるＰＲＢＳパターンを選択し、受信部は、入力データを受信する。ＰＲＢＳパターン生成部３５２は、リカバリされた入力波形に同期されて、入力波形の位相とアライメントされる。位相がアライメントされると、エラー・チェッカー３６０のプロセッサを使用して、リカバリされた入力データをＰＲＢＳパターンと照合してチェックし、ビット・エラーを検出できる。エラー・チェッカー３６０のプロセッサは、ビット・エラーが検出されるとトリガを発生させ、次いで、受信部３００は、ビット・エラー発生の前後の事前に定義された期間について、入力データを自動的に記憶する。

エラー・チェッカー３６０のプロセッサは、また、他の波形（一般的な複数のパターン・タイプ用のパターン生成部３５４や、カスタム波形パターン・メモリ３５６など）を受けて、エラー・チェックのために、入力波形と比較できる。カスタム波形パターン・メモリ３５６によって、ユーザは、エラー・チェック又はトリガ処理に使用する任意の波形を指定できる。トリガ処理に使用される波形は、デジタル又はアナログであり得る。大まかに言えば、パターン発生部３５２、２５４、及び３５６は、入力データに同期され、比較される。一致が発生した場合又は一致が発生しない場合に、トリガが満たされる。

パターン生成部３３５２、３５４、３５６は、マルチプレクサ３５８によって選択されても良く、これは、複数のパターン生成部の中の１つを選択して有効とする。受信部３００は、エラー・チェッカー３６０に加えてプロセッセにおけるビット・エラー・レート（ＢＥＲ）計算処理３６２によって、エラー・チェックを実行する。これらは、以下で詳しく説明する。

ブロック３６０、３６２によるエラー・チェック及びＢＥＲ計算並びに関連するトリガ機能に加えて、ブロック３６４に示すように、他の一般的なトリガも可能である。例えば、外部トリガを設定して、この外部トリガが満たされたときに、受信部３００に入力データを記憶させるか、又は、別の機能を実行させても良い。ブロック３６４のトリガには、更に、従来のオシロスコープの機能と同様に、プロトコル・ベースのトリガ処理（ブロック３７０でリカバリされたプロトコルをベースとする）、強制トリガ処理、サンプリングされた入力データについてのトリガが含まれても良い。また、トリガ・ブロック３６４は、エラーについてトリガをかけるように設定されても良く、その場合、受信部３００は、エラーが発生した後に入力データを記憶する。受信部３００に入力されるデータが、パターン生成部３５２、２５４、３５６から期待されていた入力データと一致しない場合（これはエラーが発生したことを示す証拠である）に、エラーが発生しても良い。いくつかの実施形態では、入力データを循環メモリ・バッファで受信し、エラーが発生したとき、エラーが発生する前からの入力データの一部も記憶することで、場合によっては、分析用の強化されたツールを提供することになる。エラーについてのトリガ処理は、以下で更に詳細に説明する。

特定プロトコル処理ブロック３７０は、入力信号が特定のプロトコルに適合する場合に、受信部３００が、特定の試験を行うことを可能にする。そのプロトコルは、受信部３００によって自動的に識別（特定）されても良い。例えば、受信部３００は、ＡＤＣ３０６からの入力信号を絶えず比較し、上述のようなパターンに基づいてトリガをかける。よって、トリガ条件が満たされたとき、即ち、受信部３００が事前に定義されたデータと一致するデータを受信しているときに、受信部３００は、特定のプロトコルを受信していることを反映するように状態を変化させる。次いで、特定プロトコル処理ブロック３７０は、受信しているプロトコルに基づいて、データに対して特定の機能を実行しても良い。特定のプロトコルとしては、例えば、イーサネット、ＰＣＩ（Peripheral Component Interconnect）、ＰＣＩ−ｅ（Peripheral Component Interconnect Express）、ＨＤＭＩ（登録商標）（High Definition Multimedia Interface）、シリアルＦＰＤＰ（Serial Front Panel Data Port）及びコヒーレント光規格などがある。いくつかの実施形態では、通信リンク・テスタ１００が、例えば、ネットワーク・プロトコル、バス・プロトコル、無線プロトコル、又は、インターネット・プロトコル用のハードウェアその他を評価又は試験するために使用されても良い。

他のコンポーネントと同様に、特定プロトコル処理ブロック３７０は、取り込みメモリ３７４やライブ・ストリーム・データ出力部３１６にデータを出力しても良い。例えば、特定プロトコル処理ブロック３７０は、受信部３００がイーサネット・ベースのフレーム（又は、フレーム・プロトコルのサブセット）を受信している場合にのみ、取り込みメモリ３７４やライブ・ストリーム・データ出力部３１６に入力データを渡し、入力波形中のアイドル期間を無視しても良い。

図３では、３つの別々の取り込みメモリ３１４、３２４及び３７４が示されているが、当業者であれば、これらメモリが、単一のメモリで実現されても良いし、別々のメモリで実現されても良いし、これらの任意の組み合わせで実現されても良いことが理解できよう。また、取り込みメモリ３１４、３２４及び３７４に格納された記憶は、図３に示されたいずれの処理及び操作によっても取り出すことができて良い。また、紙幅の制約から、全ての場合について具体的には説明していないが、取り込みメモリ３１４、３２４及び３７４のいずれかにデータを記憶させる受信部３００内の任意のコンポーネントは、ライブ・ストリーム・データ出力部３１６からもデータをストリーミングで出力して良い。図３には、更なるメモリ及びコントローラ３４４が、追加的に示されている。このメモリ及びコントローラ３４４は、取り込みメモリの代わりに、又は、取り込みメモリと組み合わせて使用されても良い。例えば、特定の設定又は特定の係数が、このメモリ及びコントローラ３４４に記憶されても良い。これらは、必ずしも「取り込み」メモリとして分類される必要はないため、別個に示されている。当業者であれば、特定のコンポーネントに関連付けられた様々なメモリをどのように使うかや、様々なメモリを受信部のために、一般的にどのように使うかは、理解できるであろう。

図４は、本発明の実施形態による図１の通信リンク・テスタの送信部のコンポーネントの機能ブロック図である。図４に示す送信部４００は、図１のデジタル・プロセッサ１５６の例又は実施形態であっても良く、送信部１１５０のデジタル・プロセッサ１５６を参照して上述した機能を実行しても良い。また、上述のように、送信部４００は、１つ以上のＦＰＧＡで実現されても良く、これにより、送信部４００をＦＰＧＡ自体の再プログラミングによって、迅速にアップグレード及び機能強化できる。このアーキテクチャにより、様々なアナログ方式に加えてデジタル信号処理（ＤＳＰ）技術によって、特定の規格夫々で定義されたデータ波形を生成し、障害を加えたストレス試験が可能になる。更に、送信部には、高速ＤＡＣが含まれているため、ＡＷＧと同様に、多くの異なるタイプの波形を生成できる。従来の試験装置のセットアップでは、試験測定アプリケーションによっては、信号源としてＢＥＲＴを使用する必要があったが、本発明の実施形態は、これも置き換えできる。更に、ＤＳＰ機能を高速ＤＡＣに緊密に結合させることにより、通信リンク・テスタ１００は、ＤＡＣサンプリング・レートを大きく変更することなく、低ボー・レートから高ボー・レートの最先端規格まで、複数の規格をサポートできる。代わりに、送信部４００において、比較的高いサンプル・レートのＤＡＣのために、ＤＳＰ技術を使用して、比較的低いボー・レートのデータ波形をリサンプリングしても良い。

波形トリガ処理、アライメント及び同期処理ブロック４１０は、送信部４００が信号を生成する準備を整え、生成された波形は、変更されて、最終的には、ＤＵＴ１１０（図１）へ送信するために、ＤＡＣ４４０（図５）に送られても良い。波形トリガ処理、アライメント及び同期処理ブロック４１０の主な機能は、１つ以上のチャンネルを校正し、アライメントすることで、これらチャンネルを時間的にきっちりとアライメントさせて、送信部４００から最終出力波形を生成するようにすることである。波形トリガ処理、アライメント及び同期処理ブロック４１０も、タイミング同期及びパターン制御のための外部トリガをサポートする。波形トリガ、アライメント、及び同期ブロック４１０は、受信部３００からトリガ信号を受信し、これにより、受信部３００の機能に応答して、送信部が波形生成を開始する。なお、受信部３００を参照して上述したように、トリガ信号は、この場合も、外部トリガ、即ち、外部ソースから通信リンク・テスタ１００に送信されるトリガであっても良い。波形トリガ処理、アライメント及び同期処理ブロック４１０は、同期信号も受けても良く、これによって、送信部４００は、その出力信号を、受信部３００用の予想される任意の入力信号にきっちりとアライメントさせると共に、上記の図２を参照して説明したように、送信部４００の出力信号を複数の出力チャンネル間できっちりとアライメントさせる。

生成部４２０、４２２、４２４、４２６及び４２８のセットは、送信部４００が出力する特定の所望の波形及び障害を生成する能力がある。デジタル・マーカ波形生成部４２０は、出力アナログ信号に関連付けられると共に同期された１つ以上のデジタル・マーカ波形を生成するのに使用される。例えば、トリガが、出力アナログ信号用の長くて複雑なパターンの生成を開始させることがある。デジタル・マーカは、波形の処理の同期用にＤＵＴに対して若しくは通信リンク・テスタ１００内の他の部分に対して示すために、又は、特定の時間に特定の処理をトリガする必要があることを示すために、波形の最後に使用されても良い。図５を参照すると、デジタル・マーカ波形生成部４２０からの出力信号は、送信部４００の最終出力信号の１つとなることに注意されたい。デジタル・マーカ波形生成部４２０からのデジタル・マーカ出力信号は、出力信号の関心のある特定の部分をマークするためにも使用できる。この機能を使用すると、オペレータが関心を持つ可能性のあるアナログ信号の一部を記述するために、最終的なアナログ信号とは別のチャンネルを提供したり、出力信号の特定の部分にフラグを立てることができる。

振幅ノイズ障害波形生成部４２２は、既存の波形に加える特定の障害を発生させるか、又は、障害のある波形の全体を生成させても良い。振幅ノイズ障害波形生成部４２２が生成する波形障害は、例えば、ＤＵＴ１１０の現実の世界の使用状態をシミュレートするために、完全な形状ではない信号をＤＵＴに供給するなど、ＤＵＴ１１０のストレス試験において特に有用である。このように、送信部４００は、入力信号が完全な形状ではないときに、ＤＵＴ１１０がどの程度うまく動作するかを試験するために、不完全な波形を生成しても良い。いくつかの実施形態では、振幅ノイズ波形生成部４２２は、出力波形に振幅ノイズを追加する機能を果たしており、これは、開発中又は試験中のデバイスをストレス試験するのに特に有用である。波形のノイズ障害を別個に生成するもう１つの利点は、ＤＡＣ４４０に単にノイズ付加機能を含めるのとは異なり、ノイズが、ダイナミック・レンジに関して、別のスケールと分解能を有することができることである。言い換えると、振幅ノイズ障害波形生成部４２２は、出力信号に比べて、少量のノイズを生成させることも、多量のノイズを生成させることもでき、また、ノイズの生成が、出力波形生成の中で他の部分とは完全に独立している。

波形パターン生成部４２４は、送信部４００から出力されることが望ましい特定の波形パターンに合致する波形を生成する。実際には、任意の所望の波形又は波形パターンを、ユーザがリンク・ユーザ・インタフェース１４０（図１）を介して選択しても良く、これが波形パターン生成部４２４で生成される。特に注意すべき点として、波形パターン生成部４２４は、いくつかの実施形態において、波形の出力ボー・レートに対してオーバー・サンプリングされても良い。このオーバー・サンプリングにより、ジッタなどのタイミング関連の障害を出力波形に追加するための時間分解能が向上し、ストレス試験のために出力波形に障害を与える処理をより良く制御可能になる。波形パターン生成部４２４への入力信号としては、受信部３００から受けるライブ・ストリーム・データからの入力波形パターン又は通信リンク・テスタ１００の外部からの入力波形パターンと、波形トリガ処理、アライメント及び同期処理ブロック４１０からのデータ出力アライメント制御信号と、クロック生成部／ＰＬＬ４３２からのクロック及び出力波形タイミング制御信号とがあっても良い。

波形パターン生成部４２４の後には、デジタル・アップ・コンバータ及び補間機能４３０が続いても良い。デジタル・アップ・コンバータ及び補間機能４３０は、波形パターン生成部４２４によって生成された波形を、ＤＡＣ４４０の下流で使用されるもっと高い出力サンプル・レートに補間すると共に、必要に応じて波形パターン生成部４２４から受信した入力波形を変調して、波形を低い出力周波数レンジから高い出力周波数レンジにシフトさせることもできる。デジタル・アップ・コンバートを使用する場合、波形パターン生成部は、実数（real）又は複素数（complex）のベースバンド波形形式を生成でき、次いで、これらは、デジタル・アップ・コンバータ及び補間機能４３０において、もっと高い周波数に変調される。

クロック生成部／ＰＬＬ４３２は、位相ロック・ループ（ＰＬＬ）その他のオシレータ（発振回路）を使用してベース・クロックを生成しても良い。クロック生成部／ＰＬＬ４３２は、従来のアナログＰＬＬをエミュレートするクロック波形をデジタル的に表現したものを合成できる。また、クロック生成部／ＰＬＬ４３２は、外部基準クロックを、通信リンク・テスタ１００（図１）の別のコンポーネントからか、又は、ローカル入力部１１４などを通して、テスタ自体の外から受けても良い。クロック生成部／ＰＬＬ４３２は、ストレスを受けたか（送信部４００によってエミュレートされたクロック障害を含む）又はストレスを受けていない（送信部４００によってエミュレートされたクロック障害なし）クロック出力信号の生成をサポートするように構成されても良い。このクロック出力信号は、生成される波形パターンのボー・レート／シンボル期間に同期され、他の装置との同期のために利用できる。クロック生成部／ＰＬＬ４３２によって生成されたクロック出力信号は、出力信号ボー・レートであるか又は所定の比率で分周されても良い。

ジッタ障害生成部４２６は、クロック生成部／ＰＬＬ４３２に結合され、元のクロックから制御可能な方法で変化する波形をクロック生成部に生成させる。振幅ノイズ障害波形生成部４２２によって生成される障害と同様に、中程度又は重度のジッタその他のタイミング関連障害を被っているクロック・レートをＤＵＴ１１０に与えることは、そのような不完全な入力に対してＤＵＴ１１０がどの程度うまく反応するかを試験するために、有用なことがある。

ジッタ障害生成部４２６によって引き起こされるジッタの挿入は、通信規格で使用されるストレス試験の一つの態様である。ジッタの種類は、低周波数ジッタから高周波ジッタまで広がり、周期的又は非周期的なジッタの形で生じる。また、ランダム・ジッタ、有界非相関ジッタ（bounded uncorrelated jitter）及びスペクトル拡散クロック（spread spectrum clocking）は、全て、本願で説明する送信部がサポートするよう構成できるクロック・エッジ変調形式の例である。

シリアルや他の高速データ規格（PCI-eなど）の一部では、スペクトル拡散クロックを使用する。スペクトル拡散生成部４２８は、クロック生成部４３２の位相を内部で変調するために用いられ、これは、以下で詳述される。スペクトル拡散生成部４２８は、制御可能な量だけクロックの位相をシフトさせる。クロック・シフト処理の利点の１つは、電磁干渉（ＥＭＩ）の低減であり、これは、スペクトル・エネルギーを、より多くの周波数に分散させて、システム全体のＥＭＩの大きさを減少させるからである。

ジッタ障害生成部４２６及びスペクトル拡散生成部４２８からのジッタ及びスペクトル拡散クロックは、本発明の実施形態では、いくつかの潜在的な方法によって挿入させることができる。例えば、ジッタ障害生成部４２６からのジッタ挿入は、上述のリサンプリング処理と連動して行われても良い。これは、ジッタ波形を使用して、各シンボル遷移の位相を時間的に変調することによって行うことができる。別の例では、ジッタ障害生成部が、連続的に可変な非整数遅延フィルタ（fractional delay filter）を通して信号を通過させても良い。この場合、リサンプリングされた信号を、時間の経過と共に異なる量で遅延させることによって、ジッタの効果を生じさせる。他の実施形態では、アナログ位相補間器（phase interpolator：PI）その他の手段を用いることにより、ＤＡＣ４４０（図５）のＤＡＣサンプル・クロックの位相を動かすことによってジッタを挿入しても良い。アナログＰＩは、ＤＡＣのサンプル周期のレンジ全体を通して位相回転でき、グリッチなしでロールオーバー（周期の繰り越し）ができる。ジッタ波形は、ＤＡＣ４４０のアナログＰＩの位相を変調するために使用されよう。また、ジッタ障害生成部４２６は、ＤＡＣ４４０のサンプル・クロックを生成するために使用される基準クロックに位相変調を加えることによって、低周波ジッタを波形に挿入することもできる。

クロック生成部／ＰＬＬ４３２は、ジッタ障害生成部４２６とスペクトル拡散生成部４２８からのクロック障害を制御入力として用いて、クロックのエッジを正確に制御する。

波形パターン生成部４２４によって波形が生成された後、クロック生成部／ＰＬＬ４３２によって生成されたクロックを用いて、送信部４００は、様々な要因に応じて、波形を更に変更しても良い。例えば、フィード・フォワード・イコライザ４３４は、送信部４００（又は、場合によっては受信部３００）のチャンネル状態又は動作状態に基づいて、波形にプリ・エンファシスによる等化処理を提供しても良い。フィード・フォワード・イコライザ４３４は、受信部３００から又は外部ソースからのダイナミックな等化処理（equalization）制御信号を受けても良い。いくつかの実施形態では、フィード・フォワード・イコライザ４３４によって等化処理を行う必要はない。

ＩＳＩ障害及びチャンネル・エミュレーション・ブロック４３６によって、更なる障害を波形に挿入しても良く、これは、シンボル間干渉（Inter Symbol Interference：ＩＳＩ）の生成に使用されるのに加えて、特定の選択された通信チャンネルにマッチングさせるよう波形を変更するのにも使用されて良い。例えば、特定の基準チャンネルが高周波ロールオフを経験する場合、ＩＳＩ及びチャンネル・エミュレーション・ブロック４３６が、同量のロールオフを行うことによって、これをエミュレートすることが可能になる。このように送信部４００は、障害のあるチャンネルに波形を実際に送信することなく、特定の形式の試験チャンネルをエミュレートできる。同様に、チャンネル非線形性エミュレーション・ブロック４３８は、いくつかの特定の形式のコンポーネント及びチャンネルで経験される非線形の影響によって波形を変更しても良い。エミュレーション・ブロック４３６及び４３８を含めることによって、通信リンク・テスタのユーザは、特定のチャンネル障害をエミュレートするためにフィクスチャ・ボードを使用する必要がなくなり、デジタル信号処理を使用して正確かつ制御可能にエミュレートできる。

図４に示す特定のブロックの機能は、ＤＳＰ技術を用いて、デジタル領域で実行される。また、図４に示すブロックは、上述のように、完全にＦＰＧＡ内で実装されても良い。図４には、メモリ及びコントローラ４４４が含まれている。当業者であれば、多くのパラメータ、制御（controls）、波形の例、パターン等が、図４に示す任意のコンポーネントで使用するために、メモリ及びコントローラ４４４に記憶されていても良いと理解できよう。更に、図４に示す個々のブロックの機能のそれぞれは、それ自身の目的のために、それ自身の独立したメモリを有していても良い。

図５は、送信部１５０（図１）の実施形態を示し、この中で、ＤＡＣ４４０より後の全ての機能は、アナログ領域で実行される。なお、送信部アナログ部分４０２内のいずれの機能も、異なる実施形態では、デジタル領域で実現されても良いが、その場合には、図４の送信部４００中に現れるであろう。本発明の実施形態は、この点で、極めて高い柔軟性を提供する。

ＤＡＣ４４０は、送信部４００（図４）のデジタル部分で生成されたデジタル波形を受けて、アナログ波形信号に変換する。上述したように、ＤＡＣ４４０は、出力波形に比べてオーバー・サンプリングされても良い。オーバー・サンプリングによって、発明の実施形態によるクロック・ジッタ、スペクトル拡散の制御及びその他の機能のためのオーバーヘッドが提供される。ＤＡＣ４４０は、８ビット以上の分解能を持っていても良い。

送信部４００の送信部アナログ部分４０２は、アナログ波形信号が、送信部１５０（図１）から送出される前に、追加的な変更を行っても良い。いくつかの態様では、図５に示される送信部アナログ部分４０２が、図１の出力信号調整部１６０の実施形態であっても良い。

まず、送信部可変利得／減衰アンプ４５０は、通信リンク・テスタ１００の送信部の部分から最終的に出力される波形についての出力利得を設定する。送信部可変利得／減衰アンプ４５０を用いることによって、ユーザは、出力信号の強度又は振幅を増減しても良い。

次に、信号合成部（combiner）４５２は、図４の振幅ノイズ障害波形生成部４２２によって発生される選択可能な量の障害と合成できる。このようにして、振幅ノイズ障害波形生成部４２２によって発生する選択可能なレベルの障害が出力波形に追加されても良い。振幅ノイズ障害波形生成部４２２は、図４に図示され、デジタル的な生成部として説明されているが、ノイズやその他の障害は、アナログ回路を用いて生成することもでき、その後、送信部４００の送信部アナログ部分４０２に与えることもできる。アナログの場合では、制御可能な増幅回路（図５に示さず）を信号合成部４５２の入力部として与えて、どの程度の障害が望ましいかで制御して合成しても良い。

障害エミュレータ４５４は、制御可能な量の差動スキュー及びコモン・モード障害を出力波形に追加できる。差動スキューを追加することにより、ユーザは、差分出力信号のどちらかの側の出力パスに追加の遅延を設定できる。このような遅延は、リレーにより、特定の差分出力信号の１つの出力信号に、もっと長いか又はもっと短いトレース長のパスを強制することによって追加される。障害エミュレータ４５４のコモン・モード障害部分は、差動信号のコモン・モードにノイズを発生させる。例えば、障害エミュレータのこの部分によって、コモン・モード電圧を変化させることで、合計が正確には０ボルトにならない差動信号に対して、受信部がどの程度うまく反応するかを試験したり、受信部が入力差動信号からどの程度うまくコモン・モード・ノイズを除去するかを試験できる。

クロストーク・エミュレーション・ブロック４５６は、出力波形をＤＵＴ１１０（図１）に送る前に、合成されたクロストークを出力波形に追加しても良い。このブロック４５６は、出力波形に加えて、隣接するチャンネル又は他のチャンネルが生成されることによる影響をエミュレートする。図２を参照すると、本発明の実施形態は、複数のチャンネルで動作することがあり、これは、電気機器では一般的であることを思いだそう。クロストーク・エミュレーション・ブロック４５６は、実際には単一のチャンネルのみが生成されているときに、そのようなクロストークを合成又はエミュレートすることを可能にする。大まかに言えば、クロストーク・エミュレーション・ブロック４５６は、隣接するチャンネルからメインの出力波形へと、最終波形の小さな部分に混入（blend）する。隣接するチャンネルからの振幅量は、クロストーク・エミュレーション・ブロック４５６で制御できる。隣接するチャンネルは、アグレッサ（aggressor：侵略者）チャンネルと呼ばれることも多い。クロストーク・エミュレーション・ブロック４５６は、ある量のアグレッサ・チャンネルを最終波形に混入する。最終的な結果は、送信部４００からのメイン出力波形が、小さな割合でアグレッサ・チャンネルのクロストークを含むことになる。これは、送信部４００に結合されたＤＵＴが、エラーが発生するまでに、どの程度のクロストークであれば受け入れ可能であるかを求めるという試験方法で利用できる。本発明の実施形態は、クロストークに関して、単一のアグレッサ・チャンネルに限定されない。むしろ、多数のチャンネルを、それぞれ量を制御して混入できる。クロストーク・エミュレーション・ブロック４５６の出力は、送信部４００によって生成されたメイン出力波形である。

出力クロック・シンセサイザ４６０は、クロック生成部／ＰＬＬ４３２からの出力信号を入力信号として受けて、送信部４００によって出力される最終的なクロック信号を生成する。いくつかの実施形態では、送信部４００からのクロック出力は、ＤＳＰ合成クロックである。出力クロック・シンセサイザ４６０は、クロック生成部／ＰＬＬ４３２からのカウンタ（counters）、数値（numbers）その他のデータのストリームを受け、指示されたレートで物理的なクロック出力信号を作成する。出力クロック・シンセサイザ４６０は、出力波形の出力レートで動作する１つ以上のＤＡＣで形成されても良い。出力クロック・シンセサイザ４６０内のこれらＤＡＣは、ＤＡＣ４４０と同じ精度を持つ必要はなく、それどころか、１ビット又は２ビットＤＡＣであっても良い。

図１を参照すると、受信部１２０と送信部１５０を同じユニット内に含めると共に、受信部と送信部間に高速パラレル・データ・バス１８２を含めることによる通信リンク・テスタ１００内のコンポーネントの緊密な統合によって、リンク・テスタ１００は、上述した異なる機種が含まれる従来の試験アセンブリ・システムよりも、はるかに効率的かつ正確な方法で、様々な動作の実行が可能になる。高速パラレル・データ・バス１８２は、受信部１２０と送信部１５０との間で優れた高速通信を提供する。リンク・ユーザ・インタフェース１４０及び試験アプリケーション１４２は、通信リンク・テスタ１００の制御された動作のための完成された単一のシステムを提供するもので、従来のシステムを制御するためにアセンブルされたその場限りの（ad-hoc）ソフトウェアとは異なっている。通信リンク・テスタ１００内の全てのコンポーネントは制御可能であり、それらの機能が、組み合わされたユニットのニーズに正確に一致するように正確に指定される。通信リンク・テスタ１００の複数のコンポーネントは、共通の電源１８０を共有するため、電力使用が最小限に抑えられる。更に、共有電源とは、もし電源が最適な出力から逸脱した場合に、通信リンク・テスタ１００の全てのコンポーネントが等しく影響を受けることを意味する。

別の実施形態では、受信部１２０及び送信部１５０は、別々の物理的ユニットに収容されても良いが、受信部と送信部の間の高速パラレル・データ・バス１８２を介してか、又は、他の電気的接続、光学的接続又は無線接続などの他の通信手段を介して、緊密に結合して交信する。更に、多数の受信部１２０と多数の送信部１５０が、多数の高速パラレル・バス１８２又は他の通信手段を介して、互いに結合されても良い。この結合は、複数の物理的なコンポーネントに渡って行われても良い。受信部の数と送信部の数は、全てのシステムで同じである必要はない。パラレル・バス１８２として上述したが、通信パス１８２は、実際には、シリアル・バス、光接続、無線接続、又は他の任意の形式の通信パスであっても良い。

統合通信リンク・テスタ１００のもう１つの利点は、従来の試験アセンブリでは不可能な機能を実行できることである。こうした機能がビット・エラー試験に関連した場合では、入力信号を効果的に捕捉してリアルタイムで処理できる高速な受信部の利点を利用でき、合わせて、ストレス障害やビット・エラーを誘発する他の状態を意図的に生成できる高速な送信部の利点を利用できる。

通信リンク・テスタ１００の受信部１２０は、所定のパターン又はエラー基準にトリガをかけるように構成できる。例えば、受信部１２０は、ＤＵＴ１１０から受けた入力ストリームを、送信部１５０によってＤＵＴに送信された出力ストリームと比較するように構成されても良い。ＤＵＴ１１０から受信部１２０が受けたいずれかのビットが、送信部１５０によって送信されたものと一致しない場合、ビット・エラー・トリガが生成され、これによって、受信部は、データを直ちに保存する。ビット・エラー・トリガを受けた後、受信部１５０は、複数の入力チャンネルに渡ってパターンとイベントを組み合わせて、集約し、保存できる。いくつかの実施形態では、図３を参照すると、ビット・エラー・トリガを受信した後、ＤＵＴ１１０からの入力データは、取り込みメモリ３１４、３２４、３７４及び３４４のいずれかに保存されても良いし、又は、ライブ・ストリーム・データ出力部３１６に送られても良い。例示的な波形が、クロック・リカバリ・プロセッサ３３０によって実行されるクロック・データ・リカバリの前に、ＡＤＣ３０６の出力信号から保存されても良い。これに代えて、又は、これに加えて、入力信号データが、クロック・リカバリ・プロセッサ３３０で処理された後に、波形シンボルとして記憶されても良く、これは、更に、取り込みメモリ３１４、３２４、３７４及び３４４のいずれかにも保存されても良いし、又は、ライブ・ストリーム・データ出力部３１６に送られても良い。アイ・ダイアグラム３３６も保存されると共に、入力波形に連結（リンク）されても良い。加えて、送信部１５０は、ビット・エラー・イベントを生じさせた正確な出力波形信号を保存しても良い。また、送信部は、ビット・エラーが発生したときに出力波形信号に適用された条件を保存できる。例えば、クロストーク・エミュレータ４５６（図５）によって閾値を超えるクロストーク干渉の量が加えられたときにビット・エラーが発生した場合、クロストーク干渉を引き起こした設定は、上述した入力波形及びデータと共に保存できる。更に、通信リンク・テスタ１００は、受信部１２０及び送信部１５０のいずれか又は両方のコンポーネント部分の一部又は全部の適応の状態を保存できる。例えば、図３を参照すると、クロック・リカバリ・プロセッサ３３０と、イコライザ３３２と、適合エンジン３４０と、ＤＦＥ３３４と、特定プロトコル・プロセッサ３７０と、トリガ・パターン生成部３５２、３５４、３５６のいずれかと、トリガ３６４のいずれかの状態が、図４に示された送信部４００に関連付けられた任意の状態データと共に保存できる。このとき、状態データは、例えば、波形トリガ処理、アライメント及び同期処理ブロック４１０と、障害生成部４２２、４２６、４２８のいずれかと、波形パターン生成部４２４と、デジタル・マーカ波形生成部４２０と、クロック生成部／ＰＬＬ４３２とからのデータや、フィード・フォワード・イコライザ４３４からのイコライザ設定に加えて、エミュレータ４３６及び４３３からのエミュレーション設定などである。要するに、通信リンク・テスタ１００のどこかからの任意の設定又は波形データは、ビット・エラーが発生する前のある期間と、その後の指定された期間の間、ビット・エラーが発生した仕組みと理由をユーザが理解するに役立てるために、捕捉されても良い。この捕捉されたデータは、リアルタイムでユーザに出力されても良いし、取り込みメモリ３１４、３２４、３７４及び３４４のいずれに保存されても良いし、ライブ・ストリーム・データ出力部３１６に送られても良い。

更に、全ての設定及び波形を時間的にアライメントして、包括的な１つ又は複数のグラフその他の視覚的な出力としても良く、これによって、ユーザが、ビット・エラーを引き起こした条件とその結果を視覚的に特定できるようにしても良い。別の実施形態では、試験又はデバッグ・プログラムが、ユーザ・リンク・インタフェース１４０又は外部コンピュータ１７０上で夫々動作するアプリケーション１４２、１７２の例であり得る。これらの試験及びデバッグ・プログラムは、保存されているビット・エラー・イベントの周囲のデータについての分析を自動的に実行し、ビット・エラーの原因を特定しようと試みるようにできる。このようなプログラムは、特定の形式の保存データに関するしきい値や他のしきい値レベルの組み合わせを含んでいても良い。例えば、アプリケーション１４２、１７２は、特定の形式のクロック・ジッタ又は追加された障害に対するＤＵＴの特定の感度を特定するようにプログラムされるか又は学習しても良い。その後、ビット・エラーの後に、ユーザが分析プログラム１４２、１７２を実行すれば、発生した特定のエラーの原因を特定するのに役立つ。別の実施形態では、通信リンク・テスタ１００に供給されるか又は通信リンク・テスタ１００から送信される試験若しくはデバッグ・プログラム又はデータは、クラウド入力部１１８及びクラウド出力部１１６を通して送信され、これによって通信リンク・テスタ１００に遠隔からアクセスできる。また、クラウド出力部１１６及びクラウド入力部１１８は、結合された複数の通信リンク・テスタ１００を同期させるために使用されても良いし、１つ以上の通信リンク・テスタ間でデータを送受信するために使用されても良い。

ビット・エラー試験に加えて、図２の受信部１２０は、ＡＤＣ１２２で生成された特定のデータにトリガをかけるように構成できる。このような実施形態では、パターンが保存されても良く、ＡＤＣ１２２の出力と比較される。ＡＤＣからの出力がトリガ・パターンと一致する場合、上述のような波形及び他の制御データの全ては、後で分析するために保存されても良い。いくつかの実施形態では、トリガは、特定の状況と、特定のデータ・プロトコルに関して設定できる。このトリガは、特定プロトコル処理ブロック３７０中に設定されるか、又は、特定プロトコル処理ブロック３７０と連携して設定される。動作中、受信部３００（図３）で受けたデータが、受信した時に分析される。特定プロトコル処理ブロック３７０は、特定のデータを受信部が受け、その入力データが関心のある特定のデータ・プロトコルと一致したときに、トリガを生成するように設定されても良い。両方のイベントが同時に発生した場合、即ち、特定プロトコル処理ブロック３７０が、受信されたデータが特定のプロトコルに一致していると特定すると共に、受信部３００で受信した入力データが、所望のパターンに一致すると、受信部３００内の特定プロトコル処理ブロック又は他のコンポーネントがトリガを生成しても良い。このような実施形態では、受信部１２０は、リンク・プロトコル・ステート・マシンの複数の遷移を効果的にゲート（gate：パスさせたり、パスさせなかったり）し、遷移をトリガ・イベントとして使用できる。そして、トリガが生成されると、ビット・エラーを参照して、上述の入力データ又は出力データの一部又は全部が、直ちにか又は後で分析するために、保存される。

受信部１２０と送信部１５０を同じ装置中に組み合わせることによる統合的解決手法（integrated solution）によれば、測定セットアップの組み立てが容易になり、デバッグに関するあらゆるニーズをより簡単かつ迅速にできる。従って、機能試験に費やす時間を少なくでき、特定の通信規格に依存及び関連するもののような専門的な試験にもっと時間を費やすことができる。先に概説したアーキテクチャに関連する利点の更なる例としては、カスタム使用のためのファームウェア変更機能と、異なる種類の装置を組み合わせた試験アセンブリ用のソフトウェア・ベースの解決手法では不可能な待ち時間（latency：レイテンシ、遅延時間）の短縮とがある。

統合的解決手法は、送信部と受信部の両方が完全に統合されていることを受けて、通信チャンネルの特性を直接評価するための測定の実行と、ループバック試験も容易になる。

また、統合的解決手法は、受信部１２０でリカバリされた任意のデータ・ストリームに意図的にエラーを追加し、結果として得られた波形を送信部１５０に送信するような別のタイプの試験アプリケーションへの道も開く。上記の利点は、このシステムが提供できる利点の単なる例示であり、当業者であれば、開示された統合的解決手法又は開示された態様を利用することによる更なる利点も容易に理解できよう。

統合通信リンク・テスタ１００の更なる利点は、これまでにない精度でループバック試験を行うことができることである。ループバック試験は、通信リンクの実行可能性を試験するための方法である。統合通信リンク・テスタ１００は、低遅延でリアルタイムの試験を可能にするが、これは、送信部１５０がチャンネルにデータを配置した正にそのときに受信部１２０がデータを受信できるからである。更に、受信部１２０は、高速データ接続１８２を介して、送信部１５０がどのようなデータを送信しているかを正確に知ることができる。

統合通信リンク・テスタ１００では、ループバック試験の別のバリエーションをサポートでき、この場合では、受信部がユーザからの任意の波形を捕捉し、次いで、統合テスタを使って、データ・エラーやジッタ、ノイズその他の信号障害を伴う波形パターンを広く再配信（re-broadcast：再放送）する。このようなループバック試験では、受信部１２０は、ＤＵＴ１１０から波形を受信するように設定され、それ自体が特定の形式のデータ・チャンネルであっても良い。最初に、受信部１２０は、データ・チャンネルから任意の波形を受信する。次いで、捕捉された波形が送信部１５０に送られ、送信部１５０は、図４及び５の送信部４００を参照して説明したジッタ、クロストーク、又は、その他の何らかの障害のような制御された障害をデータに適用する。送信部は、受信部１２０が送信した波形に所望の障害を適用し、次いで障害のある波形をデータ・チャンネルに送り返す。

本開示技術の態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータ上で動作できる。本願における「コントローラ」又は「プロセッサ」という用語は、マイクロプロセッサ、マイクロコンピュータ、ＡＳＩＣ及び専用ハードウェア・コントローラ等を意図する。本開示技術の態様は、１つ又は複数のコンピュータ（モニタリング・モジュールを含む）その他のデバイスによって実行される、１つ又は複数のプログラム・モジュールなどのコンピュータ利用可能なデータ及びコンピュータ実行可能な命令で実現できる。概して、プログラム・モジュールとしては、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含み、これらは、コンピュータその他のデバイス内のプロセッサによって実行されると、特定のタスクを実行するか、又は、特定の抽象データ形式を実現する。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、ＲＡＭなどのコンピュータ可読記憶媒体に記憶しても良い。当業者には理解されるように、プログラム・モジュールの機能は、様々な実施例において必要に応じて組み合わせられるか又は分散されても良い。更に、こうした機能は、集積回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのようなファームウェア又はハードウェア同等物において全体又は一部を具体化できる。特定のデータ構造を使用して、本開示技術の１つ以上の態様をより効果的に実施することができ、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。

開示された態様は、場合によっては、ハードウェア、ファームウェア、ソフトウェア又はこれらの任意の組み合わせで実現されても良い。開示された態様は、１つ以上のプロセッサによって読み取られ、実行され得る１つ又は複数のコンピュータ可読媒体によって運搬されるか又は記憶される命令として実現されても良い。そのような命令は、コンピュータ・プログラム・プロダクトと呼ぶことができる。本願で説明するコンピュータ可読媒体は、コンピューティング装置によってアクセス可能な任意の媒体を意味する。限定するものではないが、一例としては、コンピュータ可読媒体は、コンピュータ記憶媒体及び通信媒体を含んでいても良い。

コンピュータ記憶媒体とは、コンピュータ読み取り可能な情報を記憶するために使用することができる任意の媒体を意味する。限定するものではないが、例としては、コンピュータ記憶媒体としては、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリやその他のメモリ技術、コンパクト・ディスク読み出し専用メモリ（ＣＤ-ＲＯＭ）、ＤＶＤ（Digital Video Disc）やその他の光ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置やその他の磁気記憶装置、及び任意の技術で実装された任意の他の揮発性又は不揮発性の取り外し可能又は取り外し不能の媒体を含んでいても良い。コンピュータ記憶媒体としては、信号そのもの及び信号伝送の一時的な形態は除外される。

通信媒体とは、コンピュータ可読情報の通信に利用できる任意の媒体を意味する。限定するものではないが、例としては、通信媒体には、電気、光、無線周波数（ＲＦ）、赤外線、音又はその他の形式の信号の通信に適した同軸ケーブル、光ファイバ・ケーブル、空気又は任意の他の媒体を含むことができる。
実施例

以下では、本願で開示される技術の理解に有益な実施例が提示される。この技術の実施形態は、以下で記述する実施例の１つ以上及び任意の組み合わせを含んでいても良い。

実施例１は、試験測定装置であって、被試験デバイス（ＤＵＴ）からアナログ信号を受けるように構成された入力部と、該入力部に結合され、上記アナログ信号をデジタル信号に変換するよう構成されたアナログ・デジタル・コンバータ（ＡＤＣ）と、上記デジタル信号を受けて、第１デジタル・シグナル・プロセッサを使用して、上記デジタル信号について、信号調整、シンボル・リカバリ及び分析を行うよう構成された受信部と、第２デジタル・シグナル・プロセッサを使用して、デジタル出力信号を生成するように構成された送信部と、該送信部に結合され、該送信部からの上記デジタル出力信号をアナログ信号に変換するように構成されると共に、該アナログ信号を上記ＤＵＴに送信するように構成されたデジタル・アナログ・コンバータ（ＤＡＣ）と、上記ＤＵＴを通過しない、上記受信部と上記送信部の間の通信パスとを具えている。

実施例２は、実施例１の試験測定装置であって、上記第１デジタル・プロセッサの少なくとも一部が、再構成可能プロセッサで物理的に実現される。

実施例３は、実施例１の試験測定装置であって、上記第１デジタル・プロセッサの少なくとも一部が、フィールド・プログラマブル・ゲート・アレイで物理的に実現される。

実施例４は、実施例１〜３のいずれかの試験測定装置であって、上記第２デジタル・プロセッサの少なくとも一部が、再構成可能プロセッサで物理的に実現される。

実施例５は、実施例１〜４のいずれかの試験測定装置であって、上記第２デジタル・プロセッサの少なくとも一部が、フィールド・プログラマブル・ゲート・アレイで物理的に実現される。

実施例６は、実施例１〜５のいずれかの試験測定装置であって、上記第１デジタル・プロセッサ及び上記第２デジタル・プロセッサの少なくとも一部が、フィールド・プログラマブル・ゲート・アレイで物理的に実現される。

実施例７は、実施例１〜６のいずれかの試験測定装置であって、上記送信部と上記受信部は、同じ物理的デバイス（装置）に収容される。

実施例８は、実施例１〜７のいずれかの試験測定装置であって、上記送信部と上記受信部は、別々の物理的デバイスに収容され、上記送信部と上記受信部との間の上記通信パスは、有線接続である。

実施例９は、実施例１〜８のいずれかの試験測定装置であって、上記送信部と上記受信部は別々の物理的デバイスに収容され、上記送信部と上記受信部との間の上記通信パスは無線接続である。

実施例１０は、実施例１〜９のいずれかの試験測定装置であって、上記ＤＵＴが通信チャンネルである。

実施例１１は、試験測定装置であって、被試験デバイス（ＤＵＴ）からアナログ信号を受けるように構成された入力部と、該入力部に結合され、上記アナログ信号をデジタル信号に変換するよう構成されたアナログ・デジタル・コンバータ（ＡＤＣ）と、上記デジタル信号を受けて、第１デジタル・シグナル・プロセッサを使用して、上記デジタル信号についての信号調整、シンボル・リカバリ及び分析を、上記ＤＵＴから上記アナログ信号を受けたレート以上のレートで行い、上記ＤＵＴからの上記アナログ信号を連続的に処理するよう構成された受信部とを具えている。

実施例１２は、実施例１１の試験測定装置であって、上記アナログ信号が５００メガ・サンプル毎秒を超えるレート（速度）でデジタル信号に変換される。

実施例１３は、実施例１１〜１２の試験測定装置であって、上記受信部が、上記ＤＵＴからの上記アナログ信号の受信を停止することなく、上記デジタル信号に関するアイ・ダイアグラムを連続的に生成するように構成されたアイ・ダイアグラム生成部を有している。

実施例１４は、実施例１１〜１３の試験測定装置であって、上記受信部が、第２被試験デバイス（ＤＵＴ）から第２アナログ信号を受ける第２入力部を有する。

実施例１５は、実施例１１〜１４の試験測定装置であって、上記アナログ信号と上記第２アナログ信号は、互いに同期される。

実施例１６は、実施例１１〜１５の試験測定装置であって、上記アナログ信号と上記第２アナログ信号の夫々は、特定のプロトコルに従って、信号の第１成分と第２成分を搬送する。

実施例１７は、実施例１１〜１６の試験測定装置であって、上記受信部は、上記アナログ信号と上記第２アナログ信号との組み合わせから、上記特定のプロトコルに従って、プロトコル信号をリカバリするように構成される。

実施例１８は、試験測定装置の送信部であって、デジタル・シグナル・プロセッサに結合され、基本（ベース）出力信号を生成するように構成された信号生成部と、上記基本出力信号に１つ以上の障害を追加して合成出力信号を形成するように構成されたデジタル・シグナル・プロセッサと、上記合成出力信号をアナログ信号に変換し、該アナログ信号を試験用のデバイスに送信するよう構成されたデジタル・アナログ・コンバータ（ＤＡＣ）とを具えている。

実施例１９は、実施例１８の試験測定装置の送信部であって、第２出力信号を生成する第２信号生成部を更に具えている。

実施例２０は、実施例１８〜１９の試験測定装置の送信部であって、上記基本出力信号及び上記第２出力信号は、それぞれプロトコル信号の一部を搬送する。

実施例２１は、実施例１８〜２０の試験測定装置の送信部であって、差動スキュー生成部を更に具え、生成された差動スキューが、試験用デバイスに出力される前の上記アナログ信号に加えられる。

実施例２２は、実施例１８〜２１の試験測定装置の送信部であって、コモン・モード障害エミュレータを更に具え、生成されたコモン・モード障害が試験用のデバイスに出力される前の上記アナログ信号に追加される。

実施例２３は、実施例１８〜２２による試験測定装置の送信部であって、１つ以上の障害のうちの１つに、シンボル間干渉エミュレータによって生成されるシンボル間干渉が含まれる。

実施例２４は、実施例１８〜２３による試験測定装置の送信部であって、１つ以上の障害のうちの１つに、クロストーク・エミュレータによって生成されるクロストーク・エミュレーションが含まれる。

実施例２５は、実施例１８〜２４による試験測定装置の送信部であって、クロック生成部を更に具え、上記試験測定装置の上記送信部が、上記クロック生成部によって生成されたクロック信号を上記デバイスに送信するように構成される。

実施例２６は、実施例１８〜２５による試験測定装置の送信部であって、上記デバイスに送られる前の上記クロック信号を変更するように構成されたクロック・ストレス生成部を更に具える。

実施例２７は、実施例１８〜２６による試験測定装置の送信部であって、上記クロック・ストレス生成部は、ジッタ障害生成部である。

実施例２８は、実施例１８〜２７による試験測定装置の送信部であって、上記クロック・ストレス生成部は、クロック・スキューを生成するように構成されている。

実施例２９は、実施例１８〜２８による試験測定装置の送信部であって、デジタル・マーカ波形生成部を更に具え、上記試験測定装置の上記送信部が、上記デジタル・マーカ波形生成部によって生成されたデジタル・マーカ信号を上記デバイスに送信するように構成される。

実施例３０は、実施例１８〜２９による試験測定装置の送信部であって、上記デジタル・マーカ信号は、上記アナログ信号に関係付けられる。

実施例３１は、実施例１８〜３０による試験測定装置の送信部であって、上記デジタル・マーカ信号は、上記アナログ信号に同期される。

実施例３２は、実施例１８〜３１による試験測定装置の送信部であって、ノイズ障害波形生成部を更に具え、生成されたノイズ障害が、試験用デバイスに出力される前の上記アナログ信号に追加される。

実施例３３は、試験測定装置であって、１つ以上の入力信号を受けて、これから入力データ・ストリームを生成するように構成された信号受信部と、静的なトリガ・パターンと上記入力データ・ストリームの一部との比較に基づいてビット・エラーを生成するように構成されたビット・エラー・トリガ生成部と、上記ビット・エラー・トリガが生成された後に、１つ以上の上記入力信号の少なくとも１つを、上記ビット・エラー・トリガが生成される前から存在した保存された信号の一部分を含むメモリ中の関連するデータ及び測定値と共に格納するメモリ格納部とを具えている。

実施例３４は、実施例３３による試験測定装置であって、上記静的トリガ・パターンは、上記試験測定装置のユーザによって指定される。

実施例３５は、実施例３３〜３４による試験測定装置であって、上記静的トリガ・パターンは、アナログ信号である。

実施例３６は、実施例３３〜３５による試験測定装置であって、上記信号受信部は、上記ビット・エラーがトリガされる前に、第１試験を実行するように構成されると共に、上記信号受信部は、上記ビット・エラーがトリガされた後に第２試験を実行するように構成されている。

実施例３７は、実施例３３〜３６による試験測定装置であって、１つ以上の上記入力信号は、デバイス又は通信リンクから受信され、上記試験測定装置が、障害生成部と、上記デバイス又は上記通信リンクに結合された送信部とを更に具えている。

実施例３８は、実施例３３〜３７による試験測定装置であって、上記障害生成部は、上記ビット・エラーがトリガされる前に障害の第１セットを生成するよう構成される共に、上記障害生成部は、上記ビット・エラーがトリガされた後に、障害の第１セットを生成するよう構成される。

開示された主題の上述のバージョンは、記述したか又は当業者には明らかであろう多くの効果を有する。それでも、開示された装置、システム又は方法のすべてのバージョンにおいて、これらの効果又は特徴のすべてが要求されるわけではない。

加えて、本願の記述は、特定の特徴に言及している。本明細書における開示には、これらの特定の特徴の全ての可能な組み合わせが含まれると理解すべきである。ある特定の特徴が特定の態様又は実施例の状況において開示される場合、その特徴は、可能である限り、他の態様及び実施例の状況においても利用できる。

また、本願において、２つ以上の定義されたステップ又は工程を有する方法に言及する場合、これら定義されたステップ又は工程は、状況的にそれらの可能性を排除しない限り、任意の順序で又は同時に実行しても良い。

説明の都合上、本発明の具体的な実施例を図示し、説明してきたが、本発明の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。従って、本発明は、添付の請求項以外では、限定されるべきではない。

Claims (38)

1. 被試験デバイス（ＤＵＴ）からアナログ信号を受けるように構成された入力部と、
   上記入力部に結合され、上記アナログ信号をデジタル信号に変換するよう構成されたアナログ・デジタル・コンバータ（ＡＤＣ）と、
   上記デジタル信号を受けて、第１デジタル・シグナル・プロセッサを使用して、上記デジタル信号について、信号調整、シンボル・リカバリ及び分析を行うよう構成された受信部と、
   第２デジタル・シグナル・プロセッサを使用して、デジタル出力信号を生成するように構成された送信部と、
   該送信部に結合され、該送信部からの上記デジタル出力信号をアナログ信号に変換するように構成されると共に、該アナログ信号を上記ＤＵＴに送信するように構成されたデジタル・アナログ・コンバータ（ＤＡＣ）と、
   上記ＤＵＴを通過しない、上記受信部と上記送信部の間の通信パスと
   を具える試験測定装置。
2. 上記第１デジタル・プロセッサの少なくとも一部が、再構成可能プロセッサで物理的に実現される請求項１による試験測定装置。
3. 上記第１デジタル・プロセッサの少なくとも一部が、フィールド・プログラマブル・ゲート・アレイで物理的に実現される請求項１による試験測定装置。
4. 上記第２デジタル・プロセッサの少なくとも一部が、再構成可能プロセッサで物理的に実現される請求項１による試験測定装置。
5. 上記第２デジタル・プロセッサの少なくとも一部が、フィールド・プログラマブル・ゲート・アレイで物理的に実現される請求項１による試験測定装置。
6. 上記第１デジタル・プロセッサ及び上記第２デジタル・プロセッサの少なくとも一部が、フィールド・プログラマブル・ゲート・アレイで物理的に実現される請求項１による試験測定装置。
7. 上記送信部と上記受信部が、同じ物理的デバイスに収容される請求項１による試験測定装置。
8. 上記送信部と上記受信部が、別々の物理的デバイスに収容され、上記送信部と上記受信部との間の上記通信パスが、有線接続である請求項１による試験測定装置。
9. 上記送信部と上記受信部が、別々の物理的デバイスに収容され、上記送信部と上記受信部との間の上記通信パスが、無線接続である請求項１による試験測定装置。
10. 上記ＤＵＴが、通信チャンネルである請求項１による試験測定装置。
11. 被試験デバイス（ＤＵＴ）からアナログ信号を受けるように構成された入力部と、
    上記入力部に結合され、上記アナログ信号をデジタル信号に変換するよう構成されたアナログ・デジタル・コンバータ（ＡＤＣ）と、
    上記デジタル信号を受けて、第１デジタル・シグナル・プロセッサを使用して、上記デジタル信号についての信号調整、シンボル・リカバリ及び分析を、上記ＤＵＴから上記アナログ信号を受けたレート以上のレートで行い、上記ＤＵＴからの上記アナログ信号を連続的に処理するよう構成された受信部と
    を具える試験測定装置。
12. 上記アナログ信号が、５００メガ・サンプル毎秒を超えるレートでデジタル信号に変換される請求項１１による試験測定装置。
13. 上記受信部が、上記ＤＵＴからの上記アナログ信号の受信を停止することなく、上記デジタル信号に関するアイ・ダイアグラムを連続的に生成するように構成されたアイ・ダイアグラム生成部を有する請求項１２による試験測定装置。
14. 上記受信部が、第２被試験デバイス（ＤＵＴ）から第２アナログ信号を受ける第２入力部を有する請求項１３による試験測定装置。
15. 上記アナログ信号と上記第２アナログ信号は、互いに同期される請求項１３による試験測定装置。
16. 上記アナログ信号と上記第２アナログ信号の夫々は、特定のプロトコルに従って、信号の第１成分と第２成分を搬送する請求項１５による試験測定装置。
17. 上記受信部は、上記アナログ信号と上記第２アナログ信号との組み合わせから、上記特定のプロトコルに従って、プロトコル信号をリカバリするように構成される請求項１５による試験測定装置。
18. 基本出力信号を生成するように構成された信号生成部と、
    上記基本出力信号に１つ以上の障害を追加して合成出力信号を形成するように構成されたデジタル・シグナル・プロセッサと、
    該デジタル・シグナル・プロセッサに結合され、上記合成出力信号をアナログ信号に変換し、該アナログ信号を試験用のデバイスに送信するよう構成されたデジタル・アナログ・コンバータ（ＤＡＣ）と
    を具える試験測定装置の送信部。
19. 第２出力信号を生成する第２信号生成部を更に具える請求項１８による試験測定装置の送信部。
20. 上記基本出力信号及び上記第２出力信号は、それぞれプロトコル信号の一部を搬送する請求項１９による試験測定装置の送信部。
21. 差動スキュー生成部を更に具え、生成された差動スキューが、試験用の上記デバイスに出力される前の上記アナログ信号に加えられる請求項１８による試験測定装置の送信部。
22. コモン・モード障害エミュレータを更に具え、生成されたコモン・モード障害が、試験用の上記デバイスに出力される前の上記アナログ信号に追加される請求項１８による試験測定装置の送信部。
23. １つ以上の障害のうちの１つに、シンボル間干渉エミュレータによって生成されるシンボル間干渉が含まれる請求項１８による試験測定装置の送信部。
24. １つ以上の障害のうちの１つに、クロストーク・エミュレータによって生成されるクロストーク・エミュレーションが含まれる請求項１８による試験測定装置の送信部。
25. クロック生成部を更に具え、上記試験測定装置の上記送信部が、上記クロック生成部によって生成されたクロック信号を上記デバイスに送信するように構成される請求項１８による試験測定装置の送信部。
26. 上記デバイスに送られる前の上記クロック信号を変更するように構成されたクロック・ストレス生成部を更に具える請求項１８による試験測定装置の送信部。
27. 上記クロック・ストレス生成部が、ジッタ障害生成部である請求項２６による試験測定装置の送信部。
28. 上記クロック・ストレス生成部が、クロック・スキューを生成するように構成される請求項２６による試験測定装置の送信部部分。
29. デジタル・マーカ波形生成部を更に具え、上記試験測定装置の上記送信部が、上記デジタル・マーカ波形生成部によって生成されたデジタル・マーカ信号を上記デバイスに送信するよう構成される請求項１８による試験測定装置の送信部。
30. 上記デジタル・マーカ信号が、上記アナログ信号に関係付けられる請求項２９による試験測定装置の送信部。
31. 上記デジタル・マーカ信号が、上記アナログ信号に同期される請求項３０による試験測定装置の送信部。
32. ノイズ障害波形生成部を更に具え、生成されたノイズ障害が、試験用の上記デバイスに出力される前の上記アナログ信号に追加される請求項１８による試験測定装置の送信部。
33. １つ以上の入力信号を受けて、これから入力データ・ストリームを生成するように構成された信号受信部と、
    静的なトリガ・パターンと上記入力データ・ストリームの一部との比較に基づいてビット・エラーを生成するように構成されたビット・エラー・トリガ生成部と、
    上記ビット・エラー・トリガが生成された後に、１つ以上の上記入力信号の少なくとも１つを、上記ビット・エラー・トリガが生成される前から存在した保存された信号の一部分を含むメモリ中の関連するデータ及び測定値と共に格納するメモリ格納部と
    を具える試験測定装置。
34. 上記静的トリガ・パターンが、上記試験測定装置のユーザによって指定される請求項３３による試験測定装置。
35. 上記静的トリガ・パターンが、アナログ信号である請求項３３による試験測定装置。
36. 上記信号受信部が、上記ビット・エラーがトリガされる前に、第１試験を実行するように構成されると共に、上記信号受信部が、上記ビット・エラーがトリガされた後に第２試験を実行するように構成されている請求項３３による試験測定装置。
37. １つ以上の上記入力信号は、デバイス又は通信リンクから受信され、上記試験測定装置が、障害生成部と、上記デバイス又は上記通信リンクに結合された送信部とを更に具える請求項３３による試験測定装置。
38. 上記障害生成部が、上記ビット・エラーがトリガされる前に障害の第１セットを生成するよう構成される共に、上記障害生成部が、上記ビット・エラーがトリガされた後に、障害の第１セットを生成するよう構成される請求項３７による試験測定装置。

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