TW202225714A - 用於高速輸入／輸出餘裕測試的系統、方法和裝置 - Google Patents

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蜜雪兒 鮑德恩
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Abstract

用於高速I/O裕度測試的系統、裝置和方法可以篩選大量的預生產和生產零件，並識別電性特性已發生足夠變化以影響操作的情況。所揭露的裕度測試器比傳統的BERT和示波器成本更低、更易於使用和更快，並且可以在具有滿載和串擾的標準運行狀態下在完整的多線路I/O鏈路上運行。裕度測試器在一個或兩個方向上同時評估與受測試裝置的操作多線路高速I/O鏈路的電性接收器裕度。在特定技術的形式中，裕度測試器的實施方式可以施行為插卡裕度測試器，以測試被測主機板的主機板插槽，或者被施行為帶有插槽的主機板以測試插卡。

Description

用於高速輸入／輸出餘裕測試的系統、方法和裝置
本揭露涉及測試和測量系統，並且更具體地涉及用於對電性受測試裝置(DUT)執行高速電性裕度測試的系統和方法。 優先權
本揭露是2020年1月31日提出的申請號為16/778,249，名稱為「SYSTEMS, METHODS, AND DEVICES FOR HIGH-SPEED INPUT/OUTPUT MARGIN TESTING」的美國部分連續申請案、以及2020年1月31日提出的申請號為16/778,262，名稱為「SYSTEMS, METHODS, AND DEVICES FOR HIGH-SPEED INPUT/OUTPUT MARGIN TESTING」的美國部分連續申請案，並且還請求2020年11月9日提出的申請號為63/111,533，名稱為「SYSTEMS, METHODS, AND DEVICES FOR HIGH-SPEED INPUT/OUTPUT MARGIN TESTING」的美國臨時申請案之權益，其各者係藉由以其整體之引用而併入於此。
傳統的BERT和示波器一次只允許在單線路上進行測試，因此測試發生在與這些I/O鏈路的實際操作不同的環境中，這些I/O鏈路通常形成多線路鏈路並且可能會遭受嚴重的串擾(cross-talk)和實際操作期間的加載問題，即使該測試確實/可能發生，這些問題可能會被傳統的BERT和示波器測試忽略。同樣，在製造測試環境中，當組裝和測試給定設計的多個PCB時，由於成本、時間和複雜性限制，生產線通常也不使用BERT和示波器進行高速I/O測試。
及
電性裝置的設計者和製造者需要測試和測量儀器以及適當的測試程序，以確保裝置正常運行。這種測試可以在設計新裝置的工程特性化階段進行，以便例如將裝置的實際電性性能與模擬性能進行比較，以確保裝置按設計運行。這樣的測試也可以在工程設計完成後在生產製造環境中進行，以便發現每個生產的裝置中的任何製造缺陷。
許多電性裝置被設計成包含高速I/O信號路徑或匯流排。例如，現代個人電腦(PC)主機板以及其他類型的電性裝置通常包含高速串行快速PCI(也縮寫為PCIe，或PCI-e)匯流排，這些匯流排符合併執行根據快速PCI高速串行電腦擴展匯流排標準。快速PCI標準的格式規範由PCI特別興趣小組(PCI-SIG)維護和開發。這些匯流排通常用於主機板和插入主機板上PCIe連接器插槽或埠的插/子卡之間的通訊。除了主機板之外，許多其他電子裝置也採用PCIe匯流排和連接器來實現高速I/O。PCIe第4代(第4代或第4版)裝置可實現高達每秒16千兆傳輸(GT/s)的頻寬。PCIe第5代(第5代或第5版)裝置可實現高達32GT/s的頻寬。
PCIe裝置透過稱為互連或鏈路的邏輯連接進行通訊。鏈路是兩個PCIe埠之間的點對點通訊通道，允許同時進行雙向通信。在實體層，一條鏈路由一個或多個線路組成。低速PCIe裝置使用單線路(x1)鏈路，而高速PCIe裝置(例如圖形配接器)通常使用更寬、更快的16線路(x16)鏈路。一條線路由兩對差分信號對所組成，一對用於接收資料，另一對用於傳送。因此，每個線路由四根導線或信號跡線所組成。習用上，使用位元錯誤率測試器(BERT)及/或高速信號產生器和示波器(示波器)測試PCIe裝置的線路性能。
在印刷電路板(PCB)開發的工程台架測試及/或工程特性化階段，模擬電路板設計高速路線(例如PCIe互連)，或遵循設計“配方”或參考設計。然後通常會構建和測試預生產的電路板樣品。然而，由於成本、時間和複雜性限制，使用位元錯誤率測試器(BERT)和示波器測試所有高速I/O的每個電路板樣品和每個線路通常是不可行的。特別是，隨著資料速率的提高，用於測試高速I/O標準(如PCIe)的傳統BERT和示波器的成本和複雜性不斷增加。一次測試單PCIe線路的單Tx和Rx測試站的成本可能超過一百萬美元。這些儀器也難以用於傳統的Tx和Rx測試和校準以及專家(通常是博士級別)使用者，並且需要大量時間來確保正確進行測量並且儀器保持良好的工作狀態。由於這些限制，傳統的BERT和示波器很少用於預生產矽、電路板、PCB和電纜的批量電性測試，並且通常根本不用於生產測試。
但是，隨著快速PCI 5.0等I/O鏈路的資料速率提高到32.0 GT/s，即使是很小或細微的問題也會顯著影響這些I/O鏈路的性能的風險也在增加，並且進行一些測試以標記每個生產前樣品、埠和線路的電性性能問題，以防止生產前出現問題，並測試生產線上每個單元的電性性能，以在導致客戶問題和退貨之前發現與生產相關的問題(壞零件等)之重要性增加。此外，傳統的BERT和示波器一次只允許在單線路上進行測試，因此測試發生在與這些I/O鏈路的實際操作不同的環境中，這些I/O鏈路通常形成多線路鏈路並且可能會遭受嚴重的串擾(cross-talk)和實際操作期間的加載問題，即使該測試確實/可能發生，這些問題可能會被傳統的BERT和示波器測試忽略。同樣，在製造測試環境中，當組裝和測試給定設計的多個PCB時，由於成本、時間和複雜性限制，生產線通常也不使用BERT和示波器進行高速I/O測試。
因此，對一種新型儀器的需求不斷增長，該儀器可以篩選大量的預生產和生產零件，並識別電性特性已發生足夠變化以影響操作的情況。與傳統的BERT和示波器相比，該儀器具有低成本、非常易於使用和非常快速的最大價值，並且可以在具有滿載和串擾的標準運行狀態下在完整的多線路I/O鏈路上運行。總體而言，了解每個方向上每個高速I/O線路的電性裕度(統計上有效的操作裕度)對於增加找到橫跨所有生產樣品的設計(例如，所有生產樣品的每個線路)和組合件(例如，特定板/線路實例)兩者的問題的可能性是具有價值的。
一些傳統的解決方案僅依靠功能測試作為最佳近似值(例如，簡單地插入“黃金”或參考裝置並測試鏈路將全速啟動)。其他公司在其電路板的矽中使用晶粒上電性裕度，但這僅在一個方向上向他們提供資訊，並且不像測試器那樣進行被校準/特徵化，並且需要大量工作來處理和理解他們為此目的選擇的插卡中的單元到單元的變化。
本文揭露了解決上述技術問題的用於高速輸入/輸出(I/O)裕度測試的系統、裝置和方法。
圖1是繪示示例環境的概覽方塊圖，在該示例環境中可以施行用於高速I/O裕度測試的系統、裝置和方法的實施方式，根據示例實施方式。在一個實施方式中，顯示了裕度測試器102，其評估示例DUT 104的操作多線路高速I/O鏈路110在Tx和Rx方向中的一個或兩個方向上的電性接收器裕度。圖1的裕度測試器102代表本文所揭露的裕度測試器的一個或多個實施方式。
裕度測試器102可以耦接到測試站、PC、終端或其他顯示裝置106，其可以處理、複製及/或呈現代表多線路高速I/O鏈路110的各個態樣的眼圖顯示或資料眼圖108。在一些實施方式中，測試站、PC、終端或其他顯示裝置106可以與裕度測試器102整合或作為其一部分。眼圖顯示或資料眼圖108是高速數位信號的表示，其允許信號的電性品質的關鍵參數被快速可視化和確定，因此來自其的資料可用於確定DUT的統計上有效的操作裕度。眼圖顯示或資料眼圖108由數位波形所構成，藉由將對應於每個單獨位元的波形部分折疊成單圖形，信號幅度在垂直軸上，時間在水平軸上。藉由在波形的許多樣品上重複這種構造，產生的圖形將代表信號的平均統計資料，並且將類似於眼。眼開口對應於一個位元週期，通常稱為眼圖顯示或資料眼圖108的單位間隔(UI)寬度。位元週期是眼圖在眼交叉點處水平開口的度量，並且對於高速數位信號，通常以皮秒為單位來測量(即，200 ps用於5 Gbps信號)。資料速率是位元週期的倒數(1/位元週期)。在描述眼圖時，位元週期通常稱為單元間隔(UI)。在水平軸上使用UI而不是實際時間的優點是它是標準化的，並且可以輕鬆比較具有不同資料速率的眼圖。眼寬是眼圖水平開口的度量。它是藉由測量眼交叉點的統計平均值之間的差異來計算的。上升時間是眼圖上升斜率上資料的平均轉換時間的度量。通常在20%和80%或10%和90%的斜率程度下進行測量。下降時間是眼圖下降斜率上資料的平均轉換時間的度量。通常在20%和80%或10%和90%的斜率程度下進行測量。抖動(Jitter)是資料位元事件的理想時序的時間偏差，是高速數位資料信號的一個重要特徵。為了計算抖動，需要測量交叉點處眼圖上升沿和下降沿轉換的時間偏差。波動可以是隨機的及/或確定性的。可以分析偏差的時間直方圖以確定抖動量。峰-峰(p-p)抖動定義為直方圖的整個寬度，即所有資料點都存在。均方根(RMS)抖動定義為直方圖的標準偏差。對高速數位信號進行抖動測量的單位通常以皮秒為單位。
裕度測試器102的實施方式可以採取至少兩種形式：技術專用和通用。裕度測試器102可以與任何鏈路寬度(線路數)的任何高速I/O協定鏈路一起使用，並使用任何形式的高速差分信號，包含但不限於不歸零(NRZ)、脈衝幅度調變-3(PAM-3)和脈衝幅度調變-4(PAM-4)。為了測試的特定示例實施方式，將使用快速PCI。然而，可以使用不同的高速串行匯流排標準、硬體和協定。
圖2是繪示符合快速PCI高速串行電腦擴展匯流排標準以裕度測試快速PCI主機板插槽206的示例技術特定插卡裕度測試器202的方塊圖，根據示例實施方式。
在特定技術的形式中，裕度測試器的實施方式可以施行為快速PCI插卡裕度測試器202，以測試受測試主機板204的快速PCI主機板插槽206。例如，快速PCI插卡裕度測試器202可以是快速PCI x16卡機電規範(CEM)形狀因子插卡。在技術特定形式的另一個實施方式中，裕度測試器的一個實施方式可以施行為具有快速PCI插槽的主機板，以測試快速PCI插卡(如圖3所示)。
快速PCI插卡裕度測試器202可以是標準快速PCI兼容插卡的形狀因子，用於特定的快速PCI形狀因子(例如，CEM或M.2(以前稱為下一代形狀因子(NGFF)或U.2 (以前稱為SFF-8639)等)。快速PCI插卡裕度測試器202可以包括一個或多個印刷電路板(PCB)，例如PCB 212，以及一個或多個為每個線路施行兼容的快速PCI實體和邏輯鏈路層的組件。快速PCI插卡裕度測試器202可以包括耦接到PCB 212和控制器210的複數介面(例如連接器208)。如本領域技術人員將理解的，控制器210不限於單控制器，而是可以包含協同工作的一個或多個控制器。這樣的介面可以包括連接到主機板插槽206和裕度測試器傳送器的複數連接器208，它們在控制器210的控制下可選地包含注入受控雜訊的能力，例如，經由電壓擺動和正弦抖動，使得在受測試主機板204的接收器處所預期的眼裕度可以依時序或電壓裕度的特定目標而變化，而不需要在受測試主機板204上運行軟體。控制器210還可以耦接到記憶體214，記憶體214可以儲存控制器210可以讀取、使用及/或執行以執行本文描述的功能之指令和其他資料。
裕度測試器102(包含技術特定的快速PCI插卡裕度測試器202、技術特定的主機板裕度測試器302和通用裕度測試器602)的各種實施方式可以帶有或不帶有雜訊注入。對於注重成本的生產測試，沒有雜訊注入的實施方式可能更有吸引力。兼容實體層實施方案中的裕度測試器接收器可能包含按照快速PCI 4.0/5.0線路裕度規範中定義的鏈路裕度功能，但也可能包含額外和更複雜的晶粒上裕度功能。在一個實施方式中，裕度測試器接收器可以藉由移動獨立錯誤檢測器並與資料採樣器比較失配來測量眼裕度。在一種實施方案中，控制器210使裕度測試器102(包含技術特定的快速PCI插卡裕度測試器202、技術特定的主機板裕度測試器302和通用裕度測試器602)執行本文所述的功能，可以使用現場可程式閘陣列(FPGA)和FPGA I/O來施行，其在圖7到圖9中更詳細地顯示。然而，可以使用可配置控制器硬體、韌體及/或軟體的其他組合。
圖3是繪示具有符合快速PCI高速串行電腦擴展匯流排標準以裕度測試快速PCI插卡的插槽的示例技術特定主機板裕度測試器302的方塊圖，根據示例實施方式。
主機板裕度測試器302是本文所揭露的裕度測試器102的技術特定實施方式的另一示例，其施行為具有一個或多個快速PCI插槽306的主機板裕度測試器302以測試快速PCI插卡，例如PCIe x16插卡DUT 304，如圖3所示。主機板裕度測試器302可以包括耦接到PCB 312和控制器210的複數介面(例如，一個或多個快速PCI插槽306)。例如，這樣的介面可以包括複數一個或多個快速PCI插槽306，PCIe x16插卡DUT 304可以插入其中以進行測試。裕度測試器傳送器，在控制器210的控制下，可選地包含注入受控雜訊的能力，例如，經由電壓擺動和正弦抖動(在下面並參考圖8和圖9進一步描述)，使得PCIe x16插卡DUT 304的接收器處所預期的眼裕度可依時序或電壓裕度的特定目標而變化，無需在PCIe x16插卡DUT 304上運行軟體。例如，控制器210可以被配置為評估單線路或多線路高速I/O鏈路的電性裕度，方法是至少被配置為藉由在裕度測試傳送器上注入抖動來減小眼寬開口(或施行其他眼寬開口減少方法)，可選擇將抖動注入同時施加於單線路或多線路高速I/O鏈路的所有線路，或獨立地施加於單線路或多線路高速I/O鏈路的每個線路。此外，控制器210可以被配置為評估單線路或多線路高速I/O鏈路的電性裕度，方法是至少被配置為藉由在裕度測試傳送器上注入雜訊來減小眼高開口(或施行其他眼高開口減少方法)，可選擇將雜訊注入同時施加於單線路或多線路高速I/O鏈路的所有線路，或獨立地施加於單線路或多線路高速I/O鏈路的每個線路。控制器210還可以被配置成藉由至少被配置成在多線路之間引入不同量的傾斜線路到線路來評估單線路或多線路高速I/O鏈路的電性裕度。
控制器210還可以耦接到記憶體214，記憶體214可以儲存控制器210可以讀取、使用及/或執行以執行本文描述的功能之指令和其他資料。
對於裕度測試器102(包含技術特定的快速PCI插卡裕度測試器202和技術特定的主機板裕度測試器302)的特定技術實施方式而言，耐用性和插入計數是重要問題。因此，可以施行PCB 212和PCB 312並使用配接器來特徵化裕度，該配接器被配置為在其磨損時以低成本更換而無需更換邊緣測試單元的其餘部分。例如，可更換的配接器可以耦接到一個或多個快速PCI插槽306及/或連接器208並且被配置為在特定的使用量之後磨損。配接器一旦磨損就可以被更換，而無需更換快速PCI插卡裕度測試器202或主機板裕度測試器302的其餘部分，如果適用的話。
圖4是顯示由高速I/O裕度測試器102所執行的幾個DUT的示例裕度測試結果，以及根據裕度測試結果識別潛在DUT組合件或生產問題的圖表402，根據一個示例實施方式。 在一個示例實施方式中，裕度測試可以包含由裕度測試器102為複數受測試裝置(DUT)的每個DUT評估在Tx和Rx方向中的任一個方向或兩個方向上的時序眼寬裕度，對於每個DUT的多線路高速I/O鏈路的高速輸入/輸出(I/O)線路。裕度測試器102然後可以檢測針對複數DUT中的多個DUT的時序眼寬裕度測量，其對於跨複數DUT的不同線路均低於預定閾值。然後可以基於對多個DUT的時序眼寬裕度測量的檢測來檢測潛在的DUT組合件或生產問題(由裕度測試器102可視地或自動地)，其中，對於跨多個DUT的不同線路，該多個DUT的時序眼寬裕度測量均低於的預定閾值。
作為示例，在一個實施方式中，插卡裕度測試器(例如圖2中所示的插卡裕度測試器202)可用於具有一個PCIe x8插槽的主機板的預生產樣品的基準測試/特性化。下面的示例測試過程可以使用插卡裕度測試器202來執行，其中E-6時序眼寬裕度(左+右)在每個線路上同時在幾毫秒測試中針對該插槽進行測量。本示例僅為簡單起見包含時序，但其他實施方式可以包含其他測量。本例中的每次測量進行3次。然而，這在各種實施方式中可以是使用者可程式化的。圖表402中所示的測量是在裕度測試器接收器以及主機板DUT接收器處完成的。在主機板DUT接收器上完成的測量可以由兩種方式進行。第一種方法可能是使用裕度測試器抖動(Sj)和電壓擺動掃描。第二種方法可能是在主機板接收器處使用晶粒上裕度測試。例如，在主機板接收器處的晶粒上裕度測試可以在插卡裕度測試器202的控制器210的控制下，經由連接到主機板DUT或基本輸入/輸出系統(BIOS)的可啟動驅動器上的軟體運行主機板DUT上的軟體，針對所支援的速度。在本示例中，測量以16 GT/s的速度完成，但可能會有所不同並且可能是使用者可配置的。
上述示例測試過程可以針對測試接收器處的平均裕度產生圖表402中所示的示例結果。如圖表402所示，線路2上所有五個DUT(DUT #1到DUT #5)的持續低裕度可能是潛在設計問題的指標。相比之下，DUT #1線路4、DUT #3在線路0和DUT #4在線路6上的低裕度可能是這些特定DUT上的這些特定線路存在潛在的組合件或生產問題的指標。
圖5是顯示由高速I/O裕度測試器所執行的受測試裝置(DUT)的另一個示例裕度測試結果，以及根據裕度測試結果識別潛在DUT組合件或生產問題的圖表，根據一個示例實施方式。
針對DUT接收器處的電壓擺動和Sj平均裕度，潛在設計問題及/或潛在組合件問題的類似指標也可以在圖5的圖表502中顯示的示例結果中看到：如圖表502所示，所有五個DUT(DUT #1到DUT #5)的線路1上的持續低裕度可能是潛在設計問題的指標。相比之下，DUT #1線路0、DUT #1在線路5和DUT #2在線路7上的低裕度可能是這些特定DUT上的這些特定線路存在潛在的組合件或生產問題的指標。
所揭露技術的實施方式的附加特徵可以包含可以在控制器210的控制下執行的以下功能(例如，根據配置的FPGA執行指令及/或執行從另一個非暫時性電腦可讀儲存媒體所讀取的指令)：基於DUT的多線路高速I/O鏈路，選擇一種或多種不同的高速I/O協定執行裕度測試；同時使用混合協定測試DUT的多個埠；在多線路高速I/O鏈路上的裕度測試器的任意數量的裕度測試運行中，輸出裕度的批次變化；在DUT上施行固定的Tx等化(EQ)，以測試有多少裕度變化是由於Tx EQ訓練變化引起的；在裕度測試器的接收器中使用固定連續時間線性等化(CTLE)來測試接收器等化對DUT多線路高速I/O鏈路裕度的影響；在裕度測試器的接收器中使用決策回授等化(DFE)來測試接收器等化對DUT多線路高速I/O鏈路裕度的影響；根據目標通道計算裕度測試器的預期裕度；當檢測到低裕度作為評估多線路高速I/O鏈路的電性裕度的結果時，自動產生除錯資訊；切換到使用可變符號間干擾(ISI)源來查找有多少ISI導致多線路高速I/O鏈路的線路發生故障；單獨測試每個線路，以確定由於DUT的多線路高速I/O鏈路的串擾而導致的裕度損失量；關閉裕度測試器接收器中的DFE，以評估有和沒有DFE的裕度以及與多線路高速I/O鏈路相關的每個通道中的非線性不連續量；顯示參考接收器和典型通道的預期裕度，並即使當低於預期裕度在DUT和多個DUT的多線路高速I/O鏈路的所有線路上保持一致時，也允許標記低於預期裕度；從在其上執行電性裕度評估的多線路高速I/O鏈路的多個速度中進行選擇；裕度測試器使用協定特定知識，根據多線路高速I/O鏈路上相反方向行進的通信推斷DUT的接收器何時發生錯誤，以使裕度測試器能夠在DUT上沒有軟體的情況下在生產線上執行裕度測試；自動擷取作為多線路高速I/O鏈路電性裕度評估結果而檢測到的低裕度線路的時域反射讀數(TDR)；當由於評估多線路高速I/O鏈路的電性裕度而檢測到低裕度時，執行與示波器的自動連接以自動擷取數位化波形；並且提供軟體插件，藉由配置DUT矽施行一個或多個使用者可選選項，為DUT配置一個或多個使用者可選選項。在控制器210的控制下，所有上述功能中的一些功能也可以作為使用者可選選項提供，用於操作裕度測試器102。
所揭露技術的實施方式的附加特徵可以包含觸發功能，其可以在控制器210的控制下被執行。即，裕度測試器102可以包含可程式化觸發入及/或可程式化觸發出，這意味著在控制器210處接收到的信號可以導致執行測試，或者如果在測試期間特定事件發生情況下可以在控制器210處產生信號。在一些示例中，可程式化觸發可以藉由使用者可選選項進行配置。例如，如上所述，控制器210可以自動擷取檢測到的低裕度通道的時域反射讀數(TDR)，作為評估多線路高速I/O鏈路的電性裕度的結果，及/或者，當檢測到低裕度作為評估多線路高速I/O鏈路的電性裕度的結果時，自動連接到示波器以自動擷取數位化波形。
也就是說，控制器210可以在控制器210進行特定事件或測量時輸出觸發，或者控制器210可以基於在控制器210處接收的觸發信號來操作。
例如，當傳送器或接收器測量值低於指定的眼寬及/或指定的眼高時，控制器210可以產生觸發信號。附加地或替代地，控制器210可以在傳送器或接收器二維眼測量值低於指定的眼形狀或遮罩時產生觸發信號。當接收器裕度小於一定量的電壓或任何其他測量值時，控制器210還可以產生觸發信號。在任何鏈路訓練狀態機(LTSSM)狀態轉換作為PCIe鏈路訓練期間，或者當錯誤注入到任何指定線路上或更多指定LTSSM狀態中或指定PCIe封包中時，也可以產生觸發信號。
在一些示例中，還可以使用指定事件和觸發器之間的使用者可選控件來指定可程式化延遲。另外或替代地，可以為事件類型提供具有低速編碼的替代觸發模式，並且可以定義指定的裕度測試器模型，以便使用該模式觸發到可以相應地自動配置和後處理的示波器，例如使用與裕度產品相同的時脈資料恢復、連續時間線性等化和決策回授等化。
控制器210的觸發設置可以以多種不同的模式進行程式化。例如，控制器210可以基於配置或設置接收觸發信號，包含具有或不具有重置/鏈路訓練的鏈路速度。當配置設置發生時，控制器210可以進行裕度測量。附加地或替代地，控制器210可以在已經注入可程式化錯誤時接收觸發輸入信號並且當在控制器210處接收到觸發輸入信號時進行裕度測量。
圖6是繪示具有複數介面604的通用裕度測試器602的方塊圖，該介面604配置為連接到(例如，透過一個或多個纜線)至少一個測試夾具，以評估DUT的多線路高速I/O鏈路在Tx和Rx方向中的任一方向或兩個方向上的電性裕度，根據一個示例實施方式。
通用裕度測試器602包含控制器210和相關聯的記憶體214，記憶體214其可以儲存控制器210可以讀取、使用及/或執行以執行本文描述的功能之指令和其他資料。通用裕度測試器602可以包含一些線路，這些線路可以透過介面604(例如標準快速PCI兼容負載板(CLB))連接(例如，用電纜連接)到標準測試夾具，以在控制器210的控制下，執行與裕度測試器(例如，插卡裕度測試器202和主機板裕度測試器302)的技術特定實施方式相同的測試。此外，通用裕度測試器602支援多種協定，並且通用裕度測試器602的配置軟體包含為不同協定和主機/裝置角色來配置線路的選項。通用裕度測試器602還可用於藉由電纜連接到測試夾具來測試插卡，包含用於測試插卡的標準快速PCI兼容基座板(CBB)。通用裕度測試器602的介面604可以包含用於每個高速差分信號的標準同軸連接器和電纜，或者在各種其他實施方式中，包含客製的高密度連接器和固定裝置以最小化電纜數量並更有效率地從一個DUT進行切換到另一個DUT。
在一些示例中，DUT可以是受測試互連，傳統上使用向量網路分析儀(VNA)對其進行測試。然而，VNA通常既昂貴又複雜。此外，由VNA測量產生的散射參數(s參數)通常被認為在高頻下越來越不可靠，尤其是在用於高速串行鏈路的統計模擬時。
然而，本揭露的示例可以使用裕度測試器102來測試被動或主動互連，包含一個或多個電纜及/或PCB段，以快速評估跨許多線路和部件的實際裕度差異。這些測試可以輕鬆識別互連的最壞情況和風險級別。因此，裕度測試器102可以包含“VNA”模式以測試主動或被動互連。
如果使用單埠裕度測試器，則單埠的傳送器連接到受測試互連的一側，而單埠的接收器連接到互連的另一側。然後可以運行非協定PRBS中的裕度測試來測試受測試互連。然而，本揭露的示例不限於單裕度測試器102來測試受測試互連。相反，也可以在一個裕度測試器102的傳送器連接到受測試互連並且另一裕度測試器102的接收器連接到受測試互連的另一端的情況下運行測試。
附加地或替代地，多埠裕度測試器102可用於在訓練之後測量處於主動協定狀態的受測試互連。在這樣的設置中，受測試互連可以連接到多埠裕度測試器102的一個埠，並且受測試互連的另一側可以連接到多埠裕度測試器102的不同的另一個埠。然後，可以測試受測試互連，以測量訓練後處於主動協定狀態的協定的裕度。或者，可以使用多個裕度測試器102而不是多埠測試器102來運行受測試互連的裕度測試。
圖7是裕度測試器102的較低級別方塊圖，用於測試DUT的多線路高速I/O鏈路在Tx和Rx方向中的任一個方向或兩個方向上的電性裕度，根據一個示例實施方式。
所示的是FPGA 714，其可操作地耦接到支援單元710(其可以包含乙太網和其他通訊功能)、用於提供系統參考時脈的時基單元708、高速I/O(HSIO)輸出單元702和HSIO輸入單元704。裕度測試器102也可以透過AC/DC電源單元716供電。HSIO輸出單元702和HSIO輸入單元704也可操作地耦接到I/O連接器706。FPGA 714是一種半導體裝置，它基於透過可程式化互連所連接的可配置邏輯塊(CLB)的矩陣。在各種實施方式中，裕度測試器102可以具有比所示出的更少或更多的組件，並且所示出的一些組件或組件的功能雖然與裕度測試器102可操作地通訊，但可以位於裕度測試器102的外部或與裕度測試器102分開，或者位於或整合在FPGA 714中。
FPGA 714可以在製造之後被重新程式化為期望的應用或功能要求，例如執行這裡描述的裕度測試器102的功能。例如，FPGA 714上的韌體可以充當標準快速PCI上游埠，也稱為端點(用於測試主機板，如在插卡裕度測試器202的實施方式中)或標準快速PCI根埠，也稱為上游埠或根複合體，(用於測試插卡，例如在主機板裕度測試器302的實施方式中)，包含用於裕度測試器102的一些鏈路層邏輯，以基於相反方向的通信推斷錯誤何時開始於DUT接收器，並在發生錯誤時快速降低裕度壓力，以防止災難性的鏈路故障。在一些實施方式中，FPGA 714可以使用或者可以以其他方式包含系統級模組(SoM)架構來施行，該架構可以在FPGA 714中併入記憶體、介面等。例如，SoM可以使用高級精簡指令集(RISC)機器來實現，該機器最初是Acorn RISC機器(ARM)架構。
配置應用程式及/或腳本可以透過FPGA 714施行或儲存在另一個可存取的記憶體裝置或其他非暫時性電腦可讀儲存媒體上，使最終使用者能夠容易地配置裕度測試器102的裕度測試器選項，包含帶有一個或多個以下選項的多次運行。在一些實施方式中，可以為裕度掃描設置位元錯誤率(BER)目標的選項(E-6類型裕度為毫秒，E-12類型裕度為分鐘)。例如，此類目標可包含但不限於與以下相關的目標：裕度的次數、裕度時序及/或電壓；固定裕度測試器或DUT傳送器的Tx等化；並固定裕度測試器接收器的Rx CTLE和DFE。在一些實施方式中，提供了可選應用程式及/或腳本，該應用程式及/或腳本從裕度測試器102中移除資料並為使用者提供可視化工具以查看跨多個產品/樣品的大量裕度資料，並查看平均值、批次變化和隨時間變化的趨勢，並比較使用不同配置選項(固定Tx等化等)在同一DUT上多次運行的裕度。在一些實施方式中，提供了可在可啟動驅動器上施行以安裝在受測試主機板上的可選應用程式，可選應用程式針對主機板測試來解鎖附加選項，包含但不限於：在回送而不是L0中運行和使用特定模式；使用DUT矽中的晶粒上裕度特性，而不是來自DUT傳送器的電壓擺動和Sj裕度，並雙向運行並比較結果。
通常，PCIe和更高速度鏈路的模擬越來越多地使用統計模擬工具以及傳送器和接收器模型來預測自然閉合鏈路的眼圖，而無需複雜的參考傳送器和接收器等化模型。模擬模型最常見的格式之一是IBIS-AMI。
本揭露的示例包含產生模擬模型，例如但不限於用於裕度測試器102矽和互連的IBIS-AMI模型。使用者可以使用裕度測試器102模擬模型並連接用於他們的DUT通道及/或矽的模型，以使用統計模擬工具在任一方向上模擬預期的裕度結果。
在一些實施方式中，如果為特定DUT矽提供插件，則提供可選插件模型，該插件模型將允許裕度測試器配置應用程式也配置DUT矽上的RX等化設置。在一些實施方式中，為每個單獨的裕度測試單元提供可選的IBIS-AMI(或類似)軟體模型，設計人員和系統整合商可以使用該軟體模型將其包含在他們的模擬中，以幫助建立針對特定客戶設置的測試限制/方法。IBIS-AMI是串聯器/解串器(SerDes)實體層(PHY)的建模標準，可實現對數千兆位元串行鏈路的快速、準確、具有統計意義的模擬。在一些實施方式中，為裕度測試單元提供可選的IBIS-AMI模型，以及客戶模型(IBIS-AMI或散射(S)參數)，並且還可以藉由後續努力來利用，以包含某種程度的系統設計去嵌入，以便提高準確性和可重複性。可以提供裕度測試器102的通用模型作為模型，或者可以產生特定裕度測試器102的特定調整模型，其中調整作為製造測試的一部分執行，並且可以產生特性化。
圖8是配置的現場可程式閘陣列(FPGA)714示例的方塊圖，該陣列可用於裕度測試器102的控制器210中，用於測試DUT的多線路高速I/O鏈路在Tx和Rx方向中的任一個或兩個方向上的電性裕度，根據一個示例實施方式。
在各種實施方式中，FPGA 714可以具有比所示出的更少或更多的組件，並且所示出的一些組件及/或與FPGA 714可操作地通訊的那些組件的功能可以位於FPGA 714外部或與FPGA 714分離。所示的是可操作地耦接到區域網路(LAN)連接802的暫存器介面804，其可以包含SerDes。暫存器介面804也可操作地耦接到鏈路訓練狀態機(LTSSM)、Rx控制器806。在裕度測試器102的操作的實體層處的過程之一是鏈路初始化和訓練過程。在快速PCI裝置中，這個過程建立了許多重要的任務，例如鍊路寬度協商、鏈路資料速率協商、每個線路的位元鎖定、每個線路的符號鎖定/塊對齊等。所有這些功能都由LTSSM裝置完成，其觀察來自遠端鏈路夥伴的激勵以及鏈路的當前狀態，並做出相應的響應。暫存器介面804也可操作地耦接到一個或多個附加LTSSM控制器單元，例如LTSSM通用串行匯流排(USB)控制器808和附加LTSSM USB控制器810。在所示的示例實施方式中，LTSSM Rx控制器806可操作地耦接到PCIe實體層(PHY)16x SerDes 812，並且LTSSM USB控制器808可操作地耦接到 USB/Thunderbolt/Displayport(USB/TBT/DP)PHY x4單元814。
當裕度測試器102正在測試特定協定，例如PCIe時，裕度測試器102正在運行完整協定，並且可以在鏈路經由LTSSM控制器單元806、808和810訓練到主動狀態時追蹤鏈路狀態。裕度測試器102的FPGA 714可以在訓練進行時重複地執行裕度測量，並及時擷取鏈路訓練狀態相對於一個或兩個方向上的電性裕度的日誌。
藉由在一個軸上繪製時間和LTSSM狀態以及在另一軸上繪製每個方向、線路等的裕度，可以向使用者顯示鏈路訓練狀態與電性裕度的關係。圖16A和16B示出了可以顯示給使用者的相應的傳送圖1600和接收圖1602。圖1600繪示了LTSSM狀態與Tx方向的裕度，曲線1602繪示了LTSSM狀態與Rx方向的裕度。例如，x軸可以顯示鏈路狀態，繪示為L 0到L n，並且y軸可以顯示裕度，其可在一些例子中被限定為眼區域。
然而，使用者可能能夠以多種不同方式配置此模式，例如藉由設置裕度測量的時間長度、設置用於該模式待使用的DUT傳送或接收器裕度測量、要使用的高度、寬度、兩者、或二維眼的DUT傳送裕度測量、連續測量或對每個LTSSM狀態變化的測量、及/或高度及/或寬度的雙面或單面DUT傳送裕度測量。本揭露的示例可以隨著DUT的鏈路訓練進行而產生資料日誌，並向使用者繪製各種值以允許使用者可視化測試期間發生的事情。
用於控制抖動插入單元，抖動控制單元816也作為FPGA 714的一部分存在(或可操作地耦接到FPGA 714)，使得在DUT接收器處所預期的眼裕度可以依時序或電壓裕度的特定目標而變化，而無需要在DUT上運行軟體。
用於控制可程式化偏斜，偏斜控制單元826也可以是FPGA 714的一部分(或可操作地耦接到FPGA 714)。以前，可以跨多線路的產生不同數量的偏斜線路到線路的唯一測試儀器是非常複雜且昂貴的多線路BERT。然而，多線路BERT不能像本文所揭露的裕度測試器那樣運行完整的訓練協定，包含像PCIe這樣的現代協定的傳送等化訓練。因此，以前沒有辦法在沒有極其昂貴和複雜的測試設置的情況下使用協定和各種不同的偏差進行實驗室測試。然而，本揭露的示例可以使用偏斜控制單元826以多種不同方式添加每個線路傳送偏斜。
例如，偏斜控制單元826可以包含單獨的每線路可程式化長度先進先出(FIFO)緩衝器以設置每條線路的偏斜量。附加地或替代地，偏斜控制單元826可以為每個線路在FPGA 714結構中對每個線路可變長度傳送FIFO進行程式化。附加地或替代地，偏斜控制單元826可以包含軟控制器，該軟控制器可以修改控制器邏輯以使可變長度可程式化的每線路傳送FIFO饋送到每個實體層傳送器。
圖9是FPGA(諸如FPGA 714)的示例輸出驅動選項的方塊圖，該選項可用於裕度測試器的控制器(諸如控制器210)中，用於測試DUT的多線路高速I/O鏈路在Tx和Rx方向中的任一個或兩個方向上的電性裕度，根據一個示例實施方式。
第一個輸出驅動選項是FPGA直接驅動選項818，它沒有緩衝並且不包含任何變容器延遲注入或抖動注入。第二輸出驅動選項是緩衝驅動選項820，其包含線性緩衝器或限制放大器826，其具有不包含任何變容器延遲注入或抖動注入的差分輸出電壓(Vod)。第三輸出驅動選項是變容器延遲注入選項822，其包含線性緩衝器826和變容器組件828，其導致符號間干擾(ISI)加上一些延遲，例如，可能是～3-5ps。第四輸出驅動選項是抖動注入選項824，在一個實施方式中，其可以包含線性緩衝器826，可以包含也可以不包含，以及延遲專用積體電路(ASIC)830(在32 GBd時~100ps)，也可從ADSANTEC獲得。在一些實施方式中，不包含線性緩衝器826。例如，在不包含線性緩衝器826的此類實施方式中，可以藉由差分雜訊注入來執行抖動注入。
在各種實施方式中，裕度測試器102可以使用不同種類的應力來識別各種不同的對應故障模式，包含但不限於與以下相關的故障模式：組合件；互連(表面安裝技術(SMT)、封裝、連接器、過孔、通孔等)；缺陷；影響串聯電阻；導致ISI和基線漂移的故障模式；閉眼影響；導致寬度閉合以外的故障模式；功能測試逃逸；作業員配置錯誤；來料；製程變異；接收器頻寬，其類似於互連變化；電源拒斥比(PSRR)；垂直/水平閉眼；鎖相環穩定性；設計；線路之間的增量。用於抖動插入的基於變容器的方法可能更有效地加劇與組裝相關的缺陷。
圖10是用於裕度測試DUT的示例方法1000的流程圖，根據一個示例實施方式。
在1002，裕度測試器102建立受測試裝置(DUT)的多線路高速I/O鏈路。
在1004，該裕度測試器102評估該多線路高速I/O鏈路的每個高速輸入/輸出(I/O)線路在傳送(Tx)和接收(Rx)方向中的一個或兩個方向上的電性裕度。例如，評估電性裕度可以包含在多線路高速I/O鏈路的裕度測試傳送器上注入可調節應力。可調應力可以包含同時注入多線路高速I/O鏈路的所有線路上的抖動以及施加電壓擺動。評估電性裕度還可以包含評估該多線路高速I/O鏈路的每個高速輸入/輸出(I/O)線路同時在傳送(Tx)和接收(Rx)方向中的兩個方向上的電性裕度。
圖11是示例方法1100的流程圖，該方法用於基於DUT的多線路高速I/O鏈路在Tx和Rx方向中的任一個方向或兩個方向上的的裕度測試電性裕度來識別潛在DUT組合件或生產問題，根據一個示例實施方式。 在1102，對於每個DUT的多線路高速I/O鏈路的高速輸入/輸出(I/O)線路，裕度測試器102為複數DUT的每個DUT評估在Tx和接收Rx方向中的任一個方向或兩個方向上的時序眼寬裕度。 在1104，裕度測試器102基於該評估來檢測複數DUT中的每個DUT的時序眼寬裕度測量，該時序眼寬裕度測量持續低於跨複數DUT的相同線路的預定閾值。 在1106，裕度測試器102基於對複數DUT中的每個DUT的時序眼寬裕度測量的檢測識別潛在的DUT設計問題，時序眼寬裕度測量持續低於跨複數DUT的相同線路的預定閾值。檢測還可以或替代地包含基於評估來檢測複數DUT中的多個DUT的時序眼寬裕度測量，其中的每一個低於跨多個DUT的不同線路的預定閾值。
圖12是示例方法1200的流程圖，該方法用於由裕度測試器102基於使用者可選選項來啟動對電性裕度的評估的性能，根據一個示例實施方式。
在1202，裕度測試器102為裕度測試器提供使用者可選選項，該裕度測試器被配置為建立受測試裝置(DUT)的多線路高速輸入/輸出(I/O)鏈路並評估在傳送(Tx)和接收(Rx)方向中的任一個方向或兩個方向上的多線路高速I/O鏈路的電性裕度。使用者可選選項可能包含用於評估多線路高速I/O鏈路的電性裕度的客製化。
在1204，裕度測試器102接收針對選擇裕度測試器102的一個或多個使用者可選選項的指示。 在1206，裕度測試器102基於裕度測試器102一個或多個使用者可選選項的選擇的指示，由裕度測試器102發起對多線路高速I/O鏈路的電性裕度的評估的執行。使用者可選選項可以包含但不限於以下一項或多項：可選選項，基於DUT的多線路高速I/O鏈路，選擇一種或多種不同的高速I/O協定進行裕度測試；可選選項，同時使用混合協定測試DUT的多個埠；可選選項，在多線路高速I/O鏈路上的裕度測試器的任意數量的裕度測試運行中，輸出裕度的批次變化；可選選項，在DUT上施行固定的Tx等化(EQ)，以測試有多少裕度變化是由於Tx EQ訓練變化引起的；可選選項，在裕度測試器的接收器中使用固定CTLE來測試接收器等化對DUT多線路高速I/O鏈路裕度的影響；可選選項，在裕度測試器的接收器中使用決策回授等化(DFE)來測試接收器等化對DUT多線路高速I/O鏈路裕度的影響；可選選項，根據目標通道計算裕度測試器的預期裕度；可選選項，當檢測到低裕度作為評估多線路高速I/O鏈路的電性裕度的結果時，自動產生除錯資訊；可選選項，針對裕度測試器，切換到使用可變符號間干擾(ISI)源來查找有多少ISI導致多線路高速I/O鏈路的線路發生故障；可選選項，針對裕度測試器，單獨測試每個線路，以確定由於DUT的多線路高速I/O鏈路的串擾而導致的裕度損失量；可選選項，關閉裕度測試器接收器中的DFE，以評估有和沒有DFE的裕度以及與多線路高速I/O鏈路相關的每個通道中的非線性不連續量；可選選項，針對裕度測試器，針對特徵化資料，顯示參考接收器和典型通道的預期裕度，並即使當低於預期裕度在DUT和多個DUT的多線路高速I/O鏈路的所有線路上保持一致時，允許標記低於預期裕度；可選選項，從在其上執行電性裕度評估的多線路高速I/O鏈路的多個速度中進行選擇；可選選項，針對裕度測試器，裕度測試器使用協定特定知識，根據多線路高速I/O鏈路上相反方向行進的通信推斷DUT的接收器何時發生錯誤，以使裕度測試器能夠在DUT上沒有軟體的情況下在生產線上執行裕度測試；可選選項，自動擷取作為多線路高速I/O鏈路電性裕度評估結果而檢測到的低裕度線路的時域反射讀數(TDR)；可選選項，當由於評估多線路高速I/O鏈路的電性裕度而檢測到低裕度時，執行與示波器的自動連接以自動擷取數位化波形；並且，可選選項，提供軟體插件，藉由配置DUT矽施行一個或多個使用者可選選項，為DUT配置一個或多個使用者可選選項。
圖13是示例方法1300的流程圖，該方法用於提供已校準的裕度測試器，根據一個示例實施方式的。
在1302，裕度測試器102可以提供選項以執行或可以執行裕度測試器102的校準，從而使使用者能夠接收具有一系列參考通道的一組預期裕度。
在1304，提供已校準的裕度測試器，其被配置為測量受測試裝置(DUT)的傳送(Tx)和接收(Rx)方向中的任一個方向或兩個方向上的電性眼裕度，而DUT的完全運行的操作鏈路無需特殊測試模式並擷取滿載和串擾效應。還可以為裕度測試器提供單獨已校準的模型，從而能夠使用以下一項或多項計算預期裕度：個性化系統通道、接收器模型和傳送器模型。此外，在DUT矽中提供了一項功能，使裕度測試器能夠使用供應商定義的訊息或其他協定機制來指示裕度測試器即將進行裕度測試，從而使DUT矽能夠禁用邏輯由於在裕度測試期間的錯誤，會降低鏈路寬度或鏈路速度。 還提供了裕度測試器的軟體應用程式，該應用程式可以在使用裕度測試器的測試配置中藉由裕度測試器對受測試通道組件(例如，裸印刷電路板(PCB)或電纜)進行測試在受測試線路組件的任一側或兩側。在一些實施方式中，裕度測試器的硬體被提供給製造印刷電路板(PCB)的公司，並且與裕度測試器的使用相關聯的資料被提供給提供在PCB的生產中使用的矽的矽公司。
圖14是示例方法1400的流程圖，該方法用於配置DUT以運行裕度測試，根據一個示例實施方式。
在1402，裕度測試器102接收受測試裝置(DUT)的配置設置。
在1404，裕度測試器102配置DUT，以由裕度測試器102在DUT的矽的不同條件下運行裕度測試。裕度測試器102可以接收軟體插件，該插件啟用配置和DUT矽參數，以便由裕度測試器102在DUT的矽的不同條件下運行裕度測試。DUT矽參數可以包含但不限於以下一項或多項：與接收器連續時間CTLE相關的參數和與DFE相關的參數。
圖15繪示了具有自校準的裕度測試器102的示例。可以藉由將傳送器電連接到接收器來執行裕度測試器102的校準。例如，這可以藉由裕度測試器102內的切換器將傳送器電連接到同一裕度測試器102中的接收器來完成。這消除了對外部測試設備的需求。
圖15是類似於圖7的較低級別方塊圖。與圖7類似，圖15是裕度測試器102的較低級別方塊圖，用於測試DUT的多線路高速I/O鏈路在Tx和Rx方向中的任一個方向或兩個方向上的電性裕度，並且具有自校準。為了執行自校準，可以提供一個或多個切換器1500以將HSIO輸出單元702中的每個傳送器連接到HSIO輸入單元704中的每個接收器。傳送器可以輸出信號並且接收器可以接收信號並且確定裕度測試器102是否在期望的範圍內。為了便於說明，圖15中示出了單切換器1500，但是如本領域技術人員將理解的，可以提供多個切換器1500以將傳送器連接到接收器。作為切換器1500的替代，校準裝置或固定裝置可以設置在I/O連接器706處，以使傳送器回送到接收器以執行自校準。
可以提供不同的操作模式來執行裕度測試器102的校準。例如，自校準可以僅在工廠使用可以經由一個或多個I/O連接器706將傳送器連接到接收器的特殊回送夾具來執行。
可以提供的另一種操作模式是讓最終使用者執行裕度測試器102的自測試。這可以藉由啟用切換器1500或插入可以將傳送器路由到裕度測試器102的接收器的夾具來完成。在自測期間，如果結果在指定範圍之外，裕度測試器102可以輸出到前面板指示器712。
在一些示例中，可以在協定模式、PRBS模式非協定模式或兩者中執行校準。然而，在協定模式中，I/O連接器706可能不能同時充當主機和測試裝置。如果裕度測試器102具有兩組I/O連接器706，則裕度測試器102可能必須連接兩組不同的I/O連接器706，或者可能必須連接第二裕度測試器102。
與傳統儀器相比，內部校準可為裕度測試器102提供更快且可能更便宜的工廠校準。內部校準還可以使最終使用者能夠執行他們自己的校準測試。
所揭露的實施方式的益處、優點和改進包含但不限於以下特徵。一些實施方式幾乎可以完全使用現成的組件來施行，包含標準FPGA和正弦抖動注入晶片或延遲線，並且與傳統的BERT和示波器相比成本非常低。示例實施方式可以在以正常操作狀態操作的完整多線路鏈路上運行，而無需特殊軟體並擷取由於所有線路同時操作而產生的任何影響。另一個優點是本揭露的實施方式可以在單自含有單元中在任一個方向或兩個方向(Tx和Rx)上進行測試。各種實施方式也可以在生產環境中(例如，在主機板生產測試環境中)運行，而不需要對DUT進行任何軟體或修改。可以在裕度測試器102矽/韌體中提供隨協定而變化的測試特定邏輯，以根據受測試裝置傳送回裕度測試器的資料非常快速地識別DUT接收器何時發生錯誤。一些示例實施方式包含在DUT矽中施行的特徵，以經由快速PCI供應商特定訊息或其他標準協定特徵識別將進行裕度測試並將DUT矽置於不會降低鏈路寬度及/或速度的狀態通常是由於錯誤。這有助於確保使用雜訊注入或電壓擺動調整對DUT接收器進行裕度處理，而不會有經由正常協定機制降低鏈路寬度或速度的風險。這是一種特殊邏輯的替代方法，可以快速推斷錯誤何時開始，並在鏈路或速度下降之前減少壓力。
此處描述的示例實施方式提供的另一改進是，複數裕度測試器單元中的每個裕度測試器單元被單獨校準和特徵化，因此使用者知道每個特定單元的預期裕度值，並且甚至可以跨其預生產和生產單位標記與期望的最小差異。作為該單獨特性化和校準的一部分，可以為每個單獨的裕度測試器102提供諸如IBIS-AMI模型的模型，該模型使得最終使用者能夠基於模擬或測量的S參數來計算其特定通道模型的預期裕度。
該揭露描述了非常快速且非常易於使用的精巧的裕度測試器。提供方便有效的配置軟體，用於長度裕度測量和使用者可配置的各種選項。一旦被配置，裕度測試器102就將鏈路作為任何標準裝置啟動，然後自動在操作鏈路上執行測量。測試同時在所有線路上進行，快速電性裕度掃描可以在幾毫秒內完成。這支援批量測試，包含對所有高速I/O埠和線路的全面測試。各種實施方式提供不同的裕度測試模式，以在不需傳統儀器下實現某種程度的問題特性化，包含但不限於：批次可變性的重複計數和分析裕度，以及選定的Tx等化(對於DUT和裕度測試器)和選定的RX等化(用於裕度測試接收器)和測試Tx或Rx訓練算法下的DUT中訓練問題的可能性；在任一方向固定傳送器等化並觀察對裕度的影響；在裕度測試器接收器中固定接收器等化(CTLE)和DFE抽頭數(包含零)，並查看對裕度值的影響。例如，如果DFE可能被關閉，則顯著的裕度變化表明指定通道中存在顯著的不連續性。
裕度測試器102的各種實施方式提供的另一個優點是，可以測試特定DUT的每個高速I/O埠和線路的所有預生產單元的電性裕度，並且在實際生產中，創造一種前所未有的能力，在問題和潛在問題投入生產之前或交付給客戶之前對其進行標記。各種實施方式還使得能夠在諸如電源狀態轉換的各種鏈路事件之前和之後分析裕度(在某些情況下，使用DUT上的軟體)。
先前的解決方案具有非常通用且功能強大的抖動和雜訊插入方法。本揭露的各種實施方式藉由顯著簡化但不消除抖動/幅度應力以完成該所需任務而具有優於那些解決方案的優勢。與使用現有方法所需的相比，這種簡單性轉化為更低的運營成本、更快的結果和增加的產品信心(經由大量資料集收集)。
本揭露的各態樣可以在特別創建的硬體、韌體、數位信號處理器上或在包含根據程式化指令操作的處理器的特別程式化的通用電腦上操作。如本文所用的術語控制器或處理器旨在包含一個或多個微處理器、微型電腦、專用積體電路(ASIC)和獨立工作或彼此結合工作的專用硬體控制器。本揭露的一個或多個態樣可以實施在電腦可用資料和電腦可執行指令中，例如在一個或多個程式模組中，由一台或多台電腦(包含監控模組和控制器)或其他裝置執行。通常，程式模組包含在由電腦或其他裝置中的處理器執行時執行特定任務或實現特定抽像資料類型的常式、程式、物件、組件、資料結構等。電腦可執行指令可以儲存在非暫時性電腦可讀儲存媒體上，例如硬碟、光碟、可移除儲存媒體、固態記憶體、DDR記憶體、隨機存取記憶體(RAM)等。如本領域技術人員將理解的，程式模組的功能可以根據需要在各個態樣進行組合或分佈。此外，該功能可以全部或部分體現在韌體或硬體等同物中，例如積體電路、FPGA等。特定資料結構可用於更有效地施行本揭露的一個或多個方面，並且此類資料結構被設想在本文描述的電腦可執行指令和電腦可用資料的範圍內。
在一些情況下，可以在硬體、韌體、軟體或其任何組合中施行所揭露的態樣。所揭露的態樣還可以施行為由一個或多個或非暫時性電腦可讀媒體承載或儲存在其上的指令，其可由一個或多個處理器讀取和執行。這樣的指令可以被稱為電腦程式產品。如本文所討論的，電腦可讀媒體是指可以由計算裝置存取的任何媒體。作為示例而非限制，電腦可讀媒體可以包括電腦儲存媒體和通訊媒體。
電腦儲存媒體是指可用於儲存電腦可讀資訊的任何媒體。作為示例而非限制，電腦儲存媒體可包含RAM、ROM、電可抹除可程式化唯讀記憶體(EEPROM)、快閃記憶體或其他記憶體技術、光碟唯讀記憶體(CD-ROM)、數位視訊光碟(DVD)或其他光碟儲存裝置、磁卡匣、磁帶、磁碟儲存裝置或其他磁性儲存裝置，以及以任何技術施行的任何其他揮發性或非揮發性、可移除或不可移除媒體。電腦儲存媒體不包含信號本身和信號傳送的暫時形式。
通訊媒體是指可用於電腦可讀資訊通訊的任何媒體。作為示例而非限制，通訊媒體可包含同軸電纜、光纖電纜、空氣或任何其他適合於電、光、射頻(RF)、紅外線、聲學或其他類型的信號的通訊的媒體。
此外，該書面描述參考了特定特徵。應當理解，本說明書中的揭露內容包含那些特定特徵的所有可能組合。例如，在特定方面的上下文中揭露了特定特徵的情況下，該特徵也可以在可能的範圍內用於其他態樣的上下文中。
此外，當在本申請中提及具有兩個或更多個限定的步驟或操作的方法時，限定的步驟或操作可以以任何順序或同時執行，除非上下文排除那些可能性。
儘管為了說明的目的已經說明和描述了本揭露的特定態樣，但是應當理解，在不背離本揭露的精神和範圍的情況下可以進行各種修改。因此，本揭露不應受限制，除了由所附申請專利範圍來限制。
102:裕度測試器 104:DUT 106:顯示裝置 108:資料眼圖 110:多線路高速I/O鏈路 202:插卡裕度測試器 204:受測試主機板 206:主機板插槽 208:連接器 210:控制器 212:PCB 214:記憶體 302:主機板裕度測試器 304:PCIe x16插卡DUT 306:快速PCI插槽 312:PCB 402:圖表 502:圖表 602:通用裕度測試器 604:介面 702:HSIO輸出單元 704:HSIO輸入單元 706:I/O連接器 708:時基單元 710:支援單元 712:前面板指示器 714:FPGA 716:AC/DC電源單元 802:區域網路連接 804:暫存器介面 806:控制器 808:控制器 810:控制器 812:PCIe實體層16x SerDes 814:USB/Thunderbolt/Displayport PHY x4單元 816:抖動控制單元 818:FPGA直接驅動選項 820:緩衝驅動選項 822:變容器延遲注入選項 824:抖動注入選項 826:線性緩衝器 828:變容器組件 830:延遲專用積體電路 832:偏斜控制單元 1000:方法 1002:流程 1004:流程 1100:方法 1102:流程 1104:流程 1106:流程 1200:方法 1202:流程 1204:流程 1206:流程 1300:方法 1302:流程 1304:流程 1400:方法 1402:流程 1404:流程 1500:切換器 1600:圖 1602:圖 L0:鏈路 L1:鏈路 L2:鏈路 L3:鏈路
圖式中的組件不必相對於彼此按比例。在這幾個視圖中，相同的標號表示對應的部分。
[圖1]是繪示示例環境的概覽方塊圖，在該示例環境中可以施行用於高速輸入/輸出(I/O)裕度測試的系統、裝置和方法的實施方式，根據示例實施方式。
[圖2]是繪示符合快速周邊組件互連(PCI)高速串行電腦擴展匯流排標準以裕度測試快速PCI主機板插槽的示例技術特定插卡裕度測試器的方塊圖，根據示例實施方式。
[圖3]是繪示具有符合快速PCI高速串行電腦擴展匯流排標準以裕度測試快速PCI插卡的插槽的主機板的方塊圖，根據示例實施方式。
[圖4]是顯示由高速I/O裕度測試器所執行的受測試裝置(DUT)的示例裕度測試結果，以及根據裕度測試結果識別潛在DUT組合件或生產問題的圖表，根據一個示例實施方式。
[圖5]是顯示由高速I/O裕度測試器所執行的受測試裝置(DUT)的另一個示例裕度測試結果，以及根據裕度測試結果識別潛在DUT組合件或生產問題的圖表，根據一個示例實施方式。
[圖6]是繪示具有複數介面的通用裕度測試器的方塊圖，該介面配置為連接到至少一個測試夾具，以評估DUT的多線路高速I/O鏈路在兩個傳送(Tx)和接收(Rx)方向上的電性裕度，根據一個示例實施方式。
[圖7]是裕度測試器的較低級別方塊圖，用於測試DUT的多線路高速I/O鏈路在Tx和Rx方向中的兩個方向上的電性裕度，根據一個示例實施方式。
[圖8]是配置的現場可程式閘陣列(FPGA)示例的方塊圖，該陣列可用於裕度測試器的控制器中，用於測試DUT的多線路高速I/O鏈路在Tx和Rx兩個方向上的電性裕度，根據示例實施方式。
[圖9]是FPGA的示例輸出驅動選項的方塊圖，該選項可用於裕度測試器的控制器中，用於測試DUT的多線路高速I/O鏈路在Tx方向上的電性裕度，根據示例實施方式。
[圖10]是用於裕度測試DUT的示例方法的流程圖，根據一個示例實施方式。
[圖11]是示例方法的流程圖，該方法用於基於DUT的多線路高速I/O鏈路在Tx和Rx方向中的兩個方向上的的裕度測試電性裕度來識別潛在DUT組合件或生產問題，根據一個示例實施方式。
[圖12]是示例方法的流程圖，該方法用於由裕度測試器基於使用者可選選項來啟動對電性裕度的評估的性能，根據一個示例實施方式。
[圖13]是示例方法的流程圖，該方法用於提供已校準的裕度測試器，根據一個示例實施方式的。
[圖14]是示例方法的流程圖，該方法用於配置DUT以運行裕度測試，根據一個示例實施方式。
[圖15]是裕度測試器的另一個較低級別方塊圖，用於測試DUT的多線路高速I/O鏈路在Tx和Rx方向中的兩個方向上的電性裕度，根據示例實施方式。
[圖16A和16B]分別繪示了鏈路訓練狀態對傳送方向和接收方向上的裕度的圖。
102:裕度測試器
702:HSIO輸出單元
704:HSIO輸入單元
708:時基單元
710:支援單元
712:前面板指示器
714:FPGA
1500:切換器

Claims (25)

  1. 一種測試裝置，包括： 被建構成連接到受測試裝置(DUT)的至少一介面； 被連接到該介面的一個或多個線路；以及 經由該一個或多個線路被耦接到該至少一介面的控制器，該控制器被配置以與該DUT建立單線路或多線路高速輸入/輸出(I/O)鏈路，並使該測試裝置評估該單線路或多線路高速I/O鏈路在傳送(Tx)和接收(Rx)方向中的任一個方向或兩個方向上的電性裕度。
  2. 如請求項1之測試裝置，其中，該至少一介面包括被配置以被連接到該DUT的至少一線路，以評估該單線路或多線路高速I/O鏈路在Tx和Rx方向中的任一個方向或兩個方向上與該DUT的該電性裕度。
  3. 如請求項2之測試裝置，其中，該至少一線路包括複數線路，以及其中，該控制器被配置以支援該測試裝置的多個不同的協定以測試各自根據不同的協定操作的多個不同的裝置，以及以提供選項來針對不同的裝置角色和該多個不同的協定配置該複數線路。
  4. 如請求項3之測試裝置，其中，該複數線路被配置以被連接到至少一測試夾具以評估多線路高速I/O鏈路的電性裕度。
  5. 如請求項1之測試裝置，其中，與該DUT的該單線路或多線路高速I/O鏈路是完全運行的操作鏈路而無特殊測試模式。
  6. 如請求項1之測試裝置，進一步包含插卡的印刷電路板(PCB)以及該DUT是主機板，該插卡被配置以被插入到該主機板上的連接器中，以針對該單線路或多線路高速I/O鏈路的每個線路施行實體和鏈路邏輯層。
  7. 如請求項1之測試裝置，其中，該控制器被配置以藉由至少被配置以在多個裕度測試傳送器上注入可調整應力來評估該單線路或多線路高速I/O鏈路的該電性裕度。
  8. 如請求項1之測試裝置，其中，該控制器被配置以藉由至少被配置以改變每個線路的偏斜量來評估該單線路或多線路高速I/O鏈路的該電性裕度。
  9. 如請求項1之測試裝置，其中，該控制器進一步被配置以當在評估該電性裕度期間檢測到事件時輸出觸發信號。
  10. 如請求項1之測試裝置，其中，該控制器進一步被配置以當接收觸發信號時使該測試裝置評估該電性裕度。
  11. 如請求項1之測試裝置，其中，該控制器進一步被配置以在評估該電性裕度期間擷取鏈路訓練狀態對電性裕度的日誌。
  12. 如請求項1之測試裝置，其中，該一個或多個線路中的每一者包含傳送器和接收器，以及該控制器進一步被配置以藉由將每個傳送器與相應的接收器耦接執行校準。
  13. 如請求項1之測試裝置，其中，該DUT是受測試互連以及該控制器進一步被配置以啟動向量網路分析器模式以測試該受測試互連。
  14. 如請求項13之測試裝置，其中，該受測試互連被耦接在至少一傳送器和該一個或多個線路的至少一接收器之間。
  15. 一種電性裕度測試受測試裝置(DUT)的方法，該方法包括： 將該DUT耦接到裕度測試器的複數線路； 經由該複數線路與該DUT建立多線路高速I/O鏈路；以及 藉由該裕度測試器評估該多線路高速I/O鏈路的每個高速輸入/輸出(I/O)線路在傳送(Tx)和接收(Rx)方向中的任一個方向或兩個方向上的電性裕度。
  16. 如請求項15之方法，進一步包括當評估該電性裕度時改變每個線路的偏斜量。
  17. 如請求項15之方法，當在評估該電性裕度期間檢測到事件時產生觸發信號。
  18. 如請求項15之方法，進一步包括當該觸發信號被接收時接收觸發信號以及評估該電性裕度。
  19. 如請求項15之方法，進一步包括在評估該電性裕度期間擷取鏈路訓練狀態對電性裕度的日誌。
  20. 如請求項15之方法，其中，每一個線路包含傳送器和接收器以及該方法進一步包含藉由將傳送器與接收器耦接校準該測試裝置以及執行校準。
  21. 如請求項15之方法，其中，該DUT是受測試互連以及該方法進一步包含啟動向量網路分析器模式以測試該受測試互連。
  22. 如請求項21之方法，其中，該受測試互連被耦接在至少一傳送器和該複數線路的至少一接收器之間。
  23. 一種裕度測試器，包括： 被建構成耦接到受測試裝置(DUT)的一個或多個線路；以及 一個或多個控制器，其被配置以： 經由該一個或多個線路與該DUT建立單線路或多線路高速輸入/輸出(I/O)鏈路；以及 評估該單線路或多線路高速I/O鏈路在傳送(Tx)和接收(Rx)方向中的任一個方向或兩個方向上的電性裕度。
  24. 如請求項23之裕度測試器，其中，該一個或多個控制器進一步被配置以與該DUT建立該單線路或多線路高速I/O鏈路，該裕度測試器用作根複合體。
  25. 如請求項23之裕度測試器，其中，該一個或多個控制器進一步被配置以與該DUT建立該單線路或多線路高速I/O鏈路，該裕度測試器用作端點。
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