DE102021128363A1 - Systeme, verfahren und vorrichtungen für hochgeschwindigkeits-einagngs-/ausgangs-margin-tests - Google Patents

Systeme, verfahren und vorrichtungen für hochgeschwindigkeits-einagngs-/ausgangs-margin-tests Download PDF

Info

Publication number
DE102021128363A1
DE102021128363A1 DE102021128363.9A DE102021128363A DE102021128363A1 DE 102021128363 A1 DE102021128363 A1 DE 102021128363A1 DE 102021128363 A DE102021128363 A DE 102021128363A DE 102021128363 A1 DE102021128363 A1 DE 102021128363A1
Authority
DE
Germany
Prior art keywords
margin
lane
speed
test
dut
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021128363.9A
Other languages
English (en)
Inventor
Sam J. Strickling
Daniel S. Froelich
Michelle L. Baldwin
Jonathan San
Lin-Yung Chen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tektronix Inc
Original Assignee
Tektronix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/470,424 external-priority patent/US11940483B2/en
Application filed by Tektronix Inc filed Critical Tektronix Inc
Publication of DE102021128363A1 publication Critical patent/DE102021128363A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L43/00—Arrangements for monitoring or testing data switching networks
    • H04L43/50—Testing arrangements
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318307—Generation of test inputs, e.g. test vectors, patterns or sequences computer-aided, e.g. automatic test program generator [ATPG], program translations, test program debugging
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/273—Tester hardware, i.e. output processing circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4081—Live connection to bus, e.g. hot-plugging
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L41/00—Arrangements for maintenance, administration or management of data switching networks, e.g. of packet switching networks
    • H04L41/14—Network analysis or design
    • H04L41/145—Network analysis or design involving simulating, designing, planning or modelling of a network
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L43/00—Arrangements for monitoring or testing data switching networks
    • H04L43/08—Monitoring or testing based on specific metrics, e.g. QoS, energy consumption or environmental parameters
    • H04L43/0852—Delays
    • H04L43/087—Jitter
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
    • G05B19/0423—Input/output
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/20—Pc systems
    • G05B2219/24—Pc safety
    • G05B2219/24215—Scada supervisory control and data acquisition
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/12—Printed circuit boards [PCB] or multi-chip modules [MCM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L41/00—Arrangements for maintenance, administration or management of data switching networks, e.g. of packet switching networks
    • H04L41/14—Network analysis or design
    • H04L41/142—Network analysis or design using statistical or mathematical methods

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Quality & Reliability (AREA)
  • Environmental & Geological Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

Systeme, Vorrichtungen und Verfahren für Hochgeschwindigkeits-E/A-Margin-Tests können große Mengen von Vorproduktions- und Produktionsteilen überprüfen und Fälle identifizieren, in denen sich die elektrischen Eigenschaften so stark verändert haben, dass sie den Betrieb beeinträchtigen. Der offengelegte Margin-Tester ist kostengünstiger, einfacher zu bedienen und schneller als herkömmliche BERT und Scopes und kann auf den vollen multi-lane E/A-Verbindungen in ihren Standardbetriebszuständen mit voller Belastung und Übersprechen arbeiten. Der Margin-Tester bewertet die elektrische Empfänger-Margin einer multi-lane Hochgeschwindigkeits-E/A-Verbindung mit einer zu testenden Vorrichtung gleichzeitig in einer oder beiden Richtungen. In einer technologiespezifischen Form kann eine Ausführungsform des Margin-Testers als Add-in-Card-Margin-Tester implementiert werden, um Hauptplatinen-Steckplätze einer zu prüfenden Hauptplatine zu testen, oder als eine Hauptplatine mit Steckplätzen, um Add-in-Cards zu testen.

Description

  • PRIORITÄT
  • Diese Offenbarung ist eine Teilfortsetzung der U.S. Pat. App. Nr. 16/778,249 mit dem Titel „SYSTEMS, METHODS, AND DEVICES FOR HIGH-SPEED INPUT/OUTPUT MARGIN TESTING“ (Systeme, Verfahren und Vorrichtungen für Hochgeschwindigkeits-Eingangs-/Ausgangs-Margin-Tests), eingereicht am 31. Januar 2020, und eine Teilfortsetzung von U.S. Pat. App. Nr. 16/778,262 mit dem Titel „SYSTEMS, METHODS, AND DEVICES FOR HIGH-SPEED INPUT/OUTPUT MARGIN TESTING“, eingereicht am 31. Januar 2020, und beansprucht auch die Vorteile der U.S. Provisional Application Nr. 63/111,533 mit dem Titel „SYSTEMS, METHODS, AND DEVICES FOR HIGH-SPEED INPUT/OUTPUT MARGIN TESTING“, eingereicht am 9. November 2020, die hierin jeweils in vollem Umfang durch Bezugnahme enthalten sind.
  • TECHNISCHES GEBIET
  • Diese Offenbarung bezieht sich auf Prüf- und Messsysteme und insbesondere auf Systeme und Verfahren zur Durchführung von Hochgeschwindigkeits-Margin-Tests an einer zu testenden (elektrischen) Vorrichtung (DUT).
  • Figurenliste
  • Die Komponenten in den Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugsziffern bezeichnen entsprechende Teile in den verschiedenen Ansichten.
    • 1 ist ein Übersichts-Blockdiagramm, das eine Beispielsumgebung zeigt, in der Ausführungsformen von Systemen, Vorrichtungen und Verfahren zum Hochgeschwindigkeits-Eingangs/Ausgangs (E/A)-Margin-Testen gemäß einer beispielhaften Ausführungsform implementiert werden können.
    • 2 ist ein Blockdiagramm, das einen beispielhaften technologie-spezifischen Add-in-Karten-Margin-Tester zeigt, der mit dem seriellen Hochgeschwindigkeits-Computererweiterungsbus-Standard Peripheral Component Interconnect (PCI Express) konform ist, um PCI Express-Hauptplatinen-Steckplätze zu testen, gemäß einer beispielhaften Ausführungsform.
    • 3 ist ein Blockdiagramm, das eine Hauptplatine mit Steckplätzen zeigt, die mit dem PCI-Express-Standard für serielle Hochgeschwindigkeits-Computererweiterungsbusse konform sind, um PCI-Express-Zusatzkarten zu testen, gemäß einem Ausführungsbeispiel.
    • 4 ist ein Diagramm, das die Ergebnisse eines beispielhaften Margin-Tests einer zu testenden Vorrichtung (DUT) zeigt, der von einem Hochgeschwindigkeits-E/A-Margin-Tester durchgeführt wurde, sowie die Identifizierung potenzieller DUT-Montage- oder Produktionsprobleme auf der Grundlage der Ergebnisse des Margin-Tests, gemäß einer beispielhaften Ausführungsform.
    • 5 ist ein Diagramm, das die Ergebnisse eines anderen beispielhaften Margin-Tests einer zu testenden Vorrichtung (DUT) zeigt, der von einem Hochgeschwindigkeits-E/A-Margin-Tester durchgeführt wurde, sowie die Identifizierung potenzieller DUT-Montage- oder Produktionsprobleme auf der Grundlage der Ergebnisse des Margin-Tests, gemäß einer beispielhaften Ausführungsform.
    • 6 ist ein Blockdiagramm, das einen Allzweck-Margin-Tester mit einer Vielzahl von Schnittstellen zeigt, die so ausgebildet sind, dass sie mit mindestens einem Prüfgerät verkabelt werden können, um die elektrische Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung des DUT sowohl in der Sende- (Tx) als auch in der Empfangsrichtung (Rx) zu bewerten, gemäß einer beispielhaften Ausführungsform.
    • 7 ist ein Blockdiagramm auf unterer Ebene eines Margin-Testers zum Testen der elektrische Margin einer multi-lane Hochgeschwindigkeits-E/A-Verbindung eines DUTs sowohl in Txals auch in Rx-Richtung, gemäß einem Ausführungsbeispiel.
    • 8 ist ein Blockdiagramm eines Beispiels eines ausgebildeten feldprogrammierbaren Gate-Arrays (FPGA), das in einem Controller eines Margin-Testers zum Testen der elektrische Margin einer multi-lane Hochgeschwindigkeits-E/A-Verbindung einer zu testenden Vorrichtung sowohl in Txals auch in Rx-Richtung verwendet werden kann, gemäß einer beispielhaften Ausführungsform.
    • 9 ist ein Blockdiagramm von beispielhaften Ausgangstreiberoptionen eines FPGAs, das in einem Controller eines Margin-Testers zum Testen der elektrischen Margin einer multi-lane Hochgeschwindigkeits-E/A-Verbindung eines DUTs in der Tx-Richtung verwendet werden kann, gemäß einer beispielhaften Ausführungsform.
    • 10 ist ein Flussdiagramm eines Beispielverfahrens zum Margin-Testen einer zu testenden Vorrichtung gemäß einer beispielhaften Ausführungsform.
    • 11 ist ein Flussdiagramm eines Beispiels für ein Verfahren zur Identifizierung potenzieller Probleme bei der Montage oder Produktion eines DUTs auf der Grundlage der Prüfung der elektrischen Margin einer multi-lane Hochgeschwindigkeits-E/A-Verbindung eines DUTs sowohl in Txals auch in Rx-Richtung gemäß einer beispielhaften Ausführungsform.
    • 12 ist ein Flussdiagramm eines Beispielverfahrens zum Auslösen der Durchführung der Bewertung der elektrischen Margin durch den Margin-Tester auf der Grundlage von vom Benutzer auswählbaren Optionen, gemäß einem Ausführungsbeispiel.
    • 13 ist ein Flussdiagramm eines Beispiels für ein Verfahren zur Bereitstellung eines kalibrierten Margin-Testers gemäß einer beispielhaften Ausführungsform.
    • 14 ist ein Flussdiagramm eines Beispielverfahrens zur Ausbildung der zu testenden Vorrichtung für die Durchführung von Margin-Tests, gemäß einer beispielhaften Ausführungsform.
    • 15 ist ein weiteres Blockdiagramm auf unterer Ebene eines Margin-Testers zum Testen der elektrische Margin einer Multilane-Hochgeschwindigkeits-E/A-Verbindung einer zu testenden Vorrichtung sowohl in Tx- als auch in Rx-Richtung, gemäß einer beispielhaften Ausführungsform.
    • Die und veranschaulichen die Darstellung eines Verbindungs-Trainingszustands gegenüber der Margin in Sende- bzw. Empfangsrichtung.
  • DETAILLIERTE BESCHREIBUNG
  • Entwickler und Hersteller von elektrischen Vorrichtungen benötigen Test- und Messinstrumente und geeignete Testverfahren, um sicherzustellen, dass die Vorrichtungen ordnungsgemäß funktionieren. Solche Tests können in der Phase der technischen Charakterisierung einer neuen Vorrichtung durchgeführt werden, um z. B. die tatsächliche elektrische Leistung der Vorrichtung mit der simulierten Leistung zu vergleichen und sicherzustellen, dass die Vorrichtung wie vorgesehen funktioniert. Solche Tests können auch in einer Produktionsumgebung durchgeführt werden, nachdem ein Entwurf fertiggestellt wurde, um Herstellungsfehler in jeder produzierten Vorrichtung zu finden.
  • Viele elektrische Vorrichtungen sind so konzipiert, dass sie Hochgeschwindigkeits-E/A-Signalpfade oder -Busse enthalten. Moderne PC-Hauptplatinen und andere elektrische Vorrichtungen enthalten beispielsweise oft serielle Hochgeschwindigkeits-PCI-Express-Busse (auch als PCIe oder PCIe abgekürzt), die mit dem PCI-Express-Standard für serielle Hochgeschwindigkeits-Computererweiterungsbusse konform sind und entsprechend funktionieren. Die Formatspezifikationen für den PCI Express-Standard werden von der PCI Special Interest Group (PCI-SIG) gepflegt und entwickelt. Diese Busse werden in der Regel für die Kommunikation zwischen der Hauptplatine und Zusatz-/Tochterkarten verwendet, die in PCIe-Steckplätze oder -Ports auf der Hauptplatine gesteckt werden. Neben Hauptplatinen verwenden auch viele andere elektrische Vorrichtung PCIe-Busse und -Stecker für Hochgeschwindigkeits-E/A. PCIe-Vorrichtung der Generation 4 (Gen 4 oder Version 4) können Bandbreiten von bis zu 16 Gigatransfers pro Sekunde (GT/s) erreichen. PCIe-Vorrichtung der Generation 5 (Gen 5 oder Version 5) können Bandbreiten von bis zu 32 GT/s erreichen.
  • PCIe-Vorrichtung kommunizieren über eine logische Verbindung, die als Interconnect oder Link bezeichnet wird. Ein Link ist ein Punkt-zu-Punkt-Kommunikationskanal zwischen zwei PCIe-Ports, der gleichzeitigen bidirektionalen Traffic ermöglicht. Auf der physikalischen Ebene besteht ein Link aus einer oder mehreren Lanes. Low-Speed-PCIe-Vorrichtung verwenden einen Single-Lane-Link (x1), während ein High-Speed-PCIe-Vorrichtung, z. B. ein Grafikadapter, in der Regel einen viel breiteren und schnelleren 16-Lane-Link (x16) verwendet. Eine Lane besteht aus zwei differentiellen Signalpaaren, wobei ein Paar für den Empfang und das andere für die Übertragung von Daten bestimmt ist. Somit besteht jede Lane aus vier Drähten oder Signal-Pfaden. Üblicherweise wird die Leistung der Lanes eine PCIe-Vorrichtung mit einem Bitfehlerratentester (BERT) und/oder einem Hochgeschwindigkeitssignalgenerator und Oszilloskop (Scope) getestet.
  • In der Entwicklungsphase einer Leiterplatte (PCB) werden die Hochgeschwindigkeitsstrecken (z. B. PCIe-Verbindungen) simuliert, oder es werden Design-„Rezepte“ oder Referenzdesigns verwendet. Häufig werden dann Muster für die Vorserienproduktion hergestellt und getestet. Das Testen jedes Leiterplattenmusters und jeder Lane für alle Hochgeschwindigkeits-E/As mit Bitfehlerraten-Testinstrumenten (BERTs) und Scopes ist jedoch aus Kosten-, Zeit- und Komplexitätsgründen in der Regel nicht möglich. Insbesondere herkömmliche BERTs und Oszilloskope zum Testen von Hochgeschwindigkeits-E/A-Standards wie PCIe werden mit steigenden Datenraten immer teurer und komplexer. Eine einzelne Tx- und Rx-Teststation zum Testen einer einzigen PCIe-Lane kann über eine Million Dollar kosten. Außerdem sind die Instrumente für herkömmliche Tx- und Rx-Tests und Kalibrierungen nur schwer zu verwenden. Um sicherzustellen, dass die Messungen korrekt durchgeführt werden und die Instrumente in einwandfreiem Zustand bleiben, sind erfahrene Benutzer (oft mit Doktortitel) und ein erheblicher Zeitaufwand erforderlich. Aufgrund dieser Einschränkungen werden herkömmliche BERTs und Oszilloskope nur selten für die elektrische Prüfung von Silizium, Platinen, Leiterplatten und Kabeln in der Vorproduktionsphase verwendet und in der Regel überhaupt nicht für Produktionstests eingesetzt.
  • Da jedoch die Datenraten von E/A-Verbindungen wie PCI Express 5.0 mit 32,0 GT/s zunehmen, steigt das Risiko, dass selbst kleine oder subtile Probleme die Leistung dieser E/A-Verbindungen erheblich beeinträchtigen, und es wird immer wichtiger, einige Tests durchzuführen, um Probleme mit der elektrischen Leistung bei jedem Muster, jedem Port und jeder Lane in der Vorproduktion zu erkennen, um Probleme vor der Produktion zu vermeiden, und um die elektrische Leistung bei jeder Einheit in den Produktionslinien zu testen, um produktionsbedingte Probleme (fehlerhafte Teile usw.) zu erkennen, bevor sie zu Problemen und Rücksendungen bei den Kunden führen. Darüber hinaus erlauben herkömmliche BERTs und Scopes nur das Testen auf jeweils einer Lane, so dass die Tests in einer Umgebung stattfinden, die sich vom realen Betrieb dieser E/A-Verbindungen unterscheidet, die in der Regel multi-lane Verbindungen bilden und im realen Betrieb erhebliche Übersprech- und Belastungsprobleme aufweisen können, die bei herkömmlichen BERT- und Scope-Tests übersehen werden können, selbst wenn diese Tests durchgeführt werden können. Ebenso werden in einer Testumgebung in der Fertigung bei der Montage und Prüfung mehrerer Leiterplatten eines bestimmten Designs aus Kosten-, Zeit- und Komplexitätsgründen in der Regel keine BERTs und Scopes für Hochgeschwindigkeits-E/A-Tests verwendet.
  • Daher besteht ein wachsender Bedarf an einem neuen Instrumentetyp, der große Mengen von Vorproduktions- und Produktionsteilen prüfen und Fälle identifizieren kann, in denen sich die elektrischen Eigenschaften so stark verändert haben, dass sie den Betrieb beeinträchtigen. Dieses Instrument ist am wertvollsten, wenn es kostengünstig, sehr einfach zu bedienen und im Vergleich zu herkömmlichen BERTs und Scopes sehr schnell ist und auf den vollen multi-lane E/A-Verbindungen in ihren Standardbetriebszuständen mit voller Belastung und Übersprechen arbeiten kann. Insgesamt ist die Kenntnis der elektrischen Margin (statistisch gültige Betriebs-Margin) für jede Hochgeschwindigkeits-E/A-Lane in jeder Richtung wertvoll, um die Wahrscheinlichkeit zu erhöhen, dass sowohl Design- (z. B. pro Lane über alle Produktionsmuster) als auch Montageprobleme (z. B. spezifische Platinen-/Lane-Instanzen) über alle Produktionsmuster hinweg gefunden werden.
  • Einige konventionelle Lösungen verlassen sich nur auf Funktionstests als beste Annäherung (z. B. einfaches Einstecken einer „goldenen“ oder Referenzvorrichtung und Testen der Verbindung bei voller Geschwindigkeit). Andere Unternehmen verwenden On-Die-Elektrizitäts-Margining im Silizium für ihre Platine, aber das gibt ihnen nur Informationen in einer Richtung und ist nicht kalibriert/charakterisiert wie ein Testinstrument und lässt erhebliche Arbeit übrig, um mit den Schwankungen von Einheit zu Einheit in der Add-in-Karte, die sie für diesen Zweck ausgewählt haben, umzugehen und sie zu verstehen.
  • Hier werden Systeme, Vorrichtungen und Verfahren für Hochgeschwindigkeits-Eingangs/Ausgangs (E/A)-Margin-Tests vorgestellt, die die oben genannten technischen Probleme lösen.
  • 1 ist ein Übersichts-Blockdiagramm, das eine Beispielsumgebung zeigt, in der Ausführungsformen von Systemen, Vorrichtungen und Verfahren für Hochgeschwindigkeits-E/A-Margin-Tests gemäß einer beispielhaften Ausführungsform implementiert werden können. In einer Ausführungsform ist ein Margin-Tester 102 dargestellt, der die elektrische Empfänger-Margin einer multi-lane Hochgeschwindigkeits-E/A-Verbindung 110 eines Beispiel-DUT 104 in Tx- und Rx-Richtung oder in beiden Richtungen bewertet. Der Margin-Tester 102 der 1 repräsentiert eine oder mehrere der hierin offenbarten Ausführungsformen des Margin-Testers.
  • Der Margin-Tester 102 kann mit einer Teststation, einem PC, einem Terminal oder einem anderen Anzeigegerät 106 gekoppelt sein, das eine Augenmusteranzeige oder ein Datenaugendiagramm 108, das verschiedene Aspekte der multi-lane Hochgeschwindigkeits-E/A-Verbindung 110 darstellt, verarbeiten, replizieren und/oder präsentieren kann. In einigen Ausführungsformen kann die Prüfstation, der PC, das Terminal oder ein anderes Anzeigegerät 106 in den Margin-Tester 102 integriert oder Teil davon sein. Die Augenmusteranzeige oder das Datenaugendiagramm 108 ist eine Darstellung eines digitalen Hochgeschwindigkeitssignals, die es ermöglicht, Schlüsselparameter der elektrischen Qualität eines Signals schnell zu visualisieren und zu bestimmen, und somit können Daten daraus verwendet werden, um statistisch gültige Betriebs-Margins eines DUTs zu bestimmen. Die Augenmusteranzeige oder das Datenaugendiagramm 108 wird aus einer digitalen Wellenform konstruiert, indem die Teile der Wellenform, die jedem einzelnen Bit entsprechen, in ein einzelnes Diagramm mit der Signalamplitude auf der vertikalen Achse und der Zeit auf der horizontalen Achse gefaltet werden. Wenn diese Konstruktion über viele Abtastwerte der Wellenform wiederholt wird, stellt das resultierende Diagramm die durchschnittliche Statistik des Signals dar und ähnelt einem Auge. Die Öffnung des Auges entspricht einer Bitperiode und wird üblicherweise als Einheitsintervallbreite (Ul) der Augenmusteranzeige oder des Datenaugendiagramms 108 bezeichnet. Die Bitperiode ist ein Maß für die horizontale Öffnung eines Augendiagramms an den Kreuzungspunkten des Auges und wird für ein digitales Hochgeschwindigkeitssignal in der Regel in Pikosekunden gemessen (d. h. 200 ps werden für ein 5-Gbit/s-Signal verwendet). Die Datenrate ist der Kehrwert der Bitperiode (1/Bitperiode). Die Bitperiode wird bei der Beschreibung eines Augendiagramms üblicherweise als Unit Interval (UI) bezeichnet. Der Vorteil der Verwendung der UI anstelle der tatsächlichen Zeit auf der horizontalen Achse besteht darin, dass sie normalisiert ist und Augendiagramme mit unterschiedlichen Datenraten leicht verglichen werden können. Die Augenbreite ist ein Maß für die horizontale Öffnung eines Augendiagramms. Sie wird berechnet, indem die Differenz zwischen dem statistischen Mittelwert der Kreuzungspunkte des Auges gemessen wird. Die Anstiegszeit ist ein Maß für die mittlere Übergangszeit der Daten auf der ansteigenden Seite eines Augendiagramms. Die Messung erfolgt in der Regel an den 20- und 80-Prozent- oder 10- und 90-Prozent-Stufen der Steigung. Die Abfallzeit ist ein Maß für die mittlere Übergangszeit der Daten auf der Abwärtsneigung eines Augendiagramms. Die Messung erfolgt in der Regel an den 20- und 80-Prozent- oder 10- und 90-Prozent-Stufen der Steigung. Jitter ist die zeitliche Abweichung vom idealen Timing eines Datenbit-Ereignisses und ein wichtiges Merkmal eines digitalen Hochgeschwindigkeitsdatensignals. Zur Berechnung des Jitters werden die Zeitabweichungen der Übergänge der steigenden und fallenden Flanken eines Augendiagramms am Kreuzungspunkt gemessen. Die Schwankungen können zufällig und/oder deterministisch sein. Das zeitliche Histogramm der Abweichungen kann analysiert werden, um die Höhe des Jitters zu bestimmen. Der Peak-to-Peak-Jitter (p-p) ist definiert als die volle Breite des Histogramms, d. h. alle vorhandenen Datenpunkte. Der Root Mean Square (RMS) Jitter ist definiert als die Standardabweichung des Histogramms. Die Einheiten für eine Jitter-Messung bei einem digitalen Hochgeschwindigkeitssignal werden normalerweise in Pikosekunden angegeben.
  • Ausführungsformen des Margin-Testers 102 können mindestens zwei Formen annehmen: technologiespezifisch und für allgemeine Zwecke. Der Margin-Tester 102 kann mit jeder Hochgeschwindigkeits-E/A-Protokollverbindung mit beliebiger Verbindungsbreite (Anzahl der Lanes) verwendet werden und jede Form der Hochgeschwindigkeits-Differenzialsignalisierung nutzen, einschließlich, aber nicht beschränkt auf NRZ (Non-Return-to-Zero), PAM-3 (Puls-Amplituden-Modulation) und PAM-4 (Puls-Amplituden-Modulation). Für ein spezielles Testbeispiel wird PCI Express verwendet. Es können jedoch auch andere serielle Hochgeschwindigkeitsbusstandards, Hardware und Protokolle verwendet werden.
  • 2 ist ein Blockdiagramm, das einen beispielhaften technologiespezifischen Add-in-Karten-Margin-Tester 202 zeigt, der mit dem seriellen Hochgeschwindigkeits-Computererweiterungsbus-Standard PCI Express konform ist, um PCI-Express-Hauptplatinensteckplätze 206 gemäß einer beispielhaften Ausführungsform zu testen.
  • In einer technologiespezifischen Form kann eine Ausführungsform des Margin-Testers als PCI-Express-Add-in-Karten-Margin-Tester 202 implementiert werden, um PCI-Express-Hauptplatinen-Steckplätze 206 einer zu testenden Hauptplatine 204 zu testen. Der PCI-Express-Karten-Margin-Tester 202 kann beispielsweise eine PCI-Express-x16-Karte mit elektromechanischer Spezifikation (CEM) als Formfaktor sein. In einer anderen Ausführungsform der technologiespezifischen Form kann eine Ausführungsform des Margin-Testers als Hauptplatine mit PCI-Express-Steckplatz(en) zum Testen von PCI-Express-Add-in-Karten implementiert werden (wie in 3 gezeigt).
  • Der PCI-Express-Add-in-Karten-Margin-Tester 202 kann den Formfaktor einer standardmäßigen PCI-Express-konformen Add-in-Karte für einen bestimmten PCI-Express-Formfaktor haben (z. B. CEM oder M.2 (früher bekannt als Next Generation Form Factor (NGFF) oder U.2 (früher bekannt als SFF-8639) usw.). Der PCI-Express-Add-in-Karten-Margin-Tester 202 kann eine oder mehrere Leiterplatten (PCBs), wie z. B. PCB 212, und eine oder mehrere Komponenten umfassen, die konforme PCI-Express-physische und logische Verbindungsschichten für jede Lane implementieren. Der PCI-Express-Add-in-Card-Margin-Tester 202 kann eine Vielzahl von Schnittstellen (z. B. Steckverbinder 208) umfassen, die mit der PCB 212 und einem Controller 210 verbunden sind. Wie dem Fachmann klar sein wird, ist ein Controller 210 nicht auf einen einzelnen Controller beschränkt, sondern kann einen oder mehrere Controller umfassen, die zusammenarbeiten. Solche Schnittstellen können eine Vielzahl von Steckverbindern 208 umfassen, die mit den Steckplätzen 206 der Hauptplatine und den Sendern des Margin-Testers verbunden sind, die unter der Kontrolle des Controllers 210 optional die Möglichkeit bieten, kontrolliertes Rauschen zu injizieren, beispielsweise durch Spannungsschwankungen und sinusförmigen Jitter, so dass die am Empfänger der zu prüfenden Hauptplatine 204 erwartete Augen-Margin auf bestimmte Zielwerte für die Timing- oder Spannungs-Margin variiert werden kann, ohne dass eine Software auf der zu prüfenden Hauptplatine 204 laufen muss. Der Controller 210 kann auch mit einem Speicher 214 gekoppelt sein, der Anweisungen und andere Daten speichern kann, die der Controller 210 lesen, verwenden und/oder ausführen kann, um die hier beschriebenen Funktionen auszuführen.
  • Verschiedene Ausführungsformen des Margin-Tests 102 (einschließlich des technologiespezifischen PCI-Express-Add-in-Card-Margin-Tests 202, des technologiespezifischen Hauptplatinen-Margin-Tests 302 und des Allzweck-Margin-Tests 602) können mit oder ohne Rauschinjektion sein. Für kostenbewusste Produktionstests kann die Ausführung ohne Rauschinjektion attraktiver sein. Die Margin-Tester-Empfänger in der konformen physikalischen Schichten-Implementierung können in der Lage sein, die Verbindung gemäß den PCI-Express-4.0/5.0-Lane-Margining-Spezifikationen zu marginieren, können aber auch zusätzliche und anspruchsvollere On-Die-Margining-Fähigkeiten aufweisen. In einer Ausführungsform können die Margin-Tester-Empfänger die Augen-Margin messen, indem sie den unabhängigen Fehlerdetektor bewegen und mit dem Data-Sampler auf Fehlanpassungen vergleichen. In einer Ausführungsform kann der Controller 210, der den Margin-Tester 102 (einschließlich des technologiespezifischen PCI-Express-Add-in-Card-Margin-Testers 202, des technologiespezifischen Hauptplatinen-Margin-Testers 302 und des Allzweck-Margin-Testers 602) veranlasst, die hierin beschriebenen Funktionen auszuführen, mit einem Field Programmable Gate Array (FPGA) und den FPGA-E/As implementiert werden, was in 7 bis 9 näher dargestellt ist. Es können jedoch auch andere Kombinationen aus konfigurierbarer Steuerungshardware, Firmware und/oder Software verwendet werden.
  • 3 ist ein Blockdiagramm, das einen beispielhaften technologiespezifischen Hauptplatinen-Margin-Tester 302 mit Steckplätzen zeigt, die mit dem PCI-Express-Standard für serielle Hochgeschwindigkeits-Computererweiterungsbusse konform sind, um PCI-Express-Zusatzkarten gemäß einer beispielhaften Ausführungsform zu testen.
  • Der Hauptplatinen-Margin-Tester 302 ist ein weiteres Beispiel für eine technologiespezifische Ausführungsform des hier offengelegten Margin-Testers 102, der als Hauptplatinen-Margin-Tester 302 mit einem oder mehreren PCI-Express-Steckplätzen 306 implementiert ist, um PCI-Express-Add-in-Karten zu testen, wie z. B. die in 3 gezeigte PCIe x16-Add-in-Karte DUT 304. Der Hauptplatinen-Margin-Tester 302 kann eine Vielzahl von Schnittstellen (z. B. einen oder mehrere PCI-Express-Steckplätze 306) umfassen, die mit der Leiterplatte 312 und dem Controller 210 verbunden sind. Solche Schnittstellen können zum Beispiel eine Vielzahl von einem oder mehreren PCI-Express-Steckplätzen 306 umfassen, in die die PCIe-x16-Add-in-Karte DUT 304 zum Testen eingesetzt werden kann. Margin-Tester-Sender, die unter der Kontrolle des Controllers 210 optional die Möglichkeit bieten, kontrolliertes Rauschen zu injizieren, z. B. durch Spannungsschwankungen und sinusförmigen Jitter (weiter unten und mit Bezug auf 8 und 9 beschrieben), so dass die am Empfänger der PCIe-x16-Add-in-Karte DUT 304 erwartete Augen-Margin auf bestimmte Zielwerte für Timing oder Spannungs-Margin variiert werden kann, ohne dass Software auf der PCIe-x16-Add-in-Karte DUT 304 laufen muss. Zum Beispiel kann der Controller 210 so ausgebildet sein, dass er die elektrische Margin der ein- oder multi-lane Hochgeschwindigkeits-E/A-Verbindung bewertet, indem er zumindest so ausgebildet ist, dass er eine Verringerung der Augenbreitenöffnung durch Einspeisung von Jitter in die Margin-Test-Sender einspeist (oder andere Methoden zur Verringerung der Augenbreitenöffnung implementiert), wobei die Einspeisung von Jitter so gewählt werden kann, dass sie auf alle Lanes der ein- oder multi-lane Hochgeschwindigkeits-E/A-Verbindung gleichzeitig oder unabhängig pro Lane der ein- oder multi-lane Hochgeschwindigkeits-E/A-Verbindung angewendet wird. Außerdem kann der Controller 210 so ausgebildet sein, dass er die elektrische Margin der ein- oder multi-lane Hochgeschwindigkeits-E/A-Verbindung bewertet, indem er zumindest so ausgebildet ist, dass er eine Verringerung der Augenhöhenöffnung durch Einspeisung von Rauschen in die Margin-Testsender einspeist (oder andere Verfahren zur Verringerung der Augenhöhenöffnung implementiert), wobei die Einspeisung von Rauschen so gewählt werden kann, dass sie auf alle Lanes der ein- oder multi-lane Hochgeschwindigkeits-E/A-Verbindung gleichzeitig oder unabhängig pro Lane der ein- oder multi-lane Hochgeschwindigkeits-E/A-Verbindung angewendet wird. Der Controller 210 kann auch so ausgebildet sein, dass er die elektrische Margin der single-lane oder multi-lane Hochgeschwindigkeits-E/A-Verbindung bewertet, indem er zumindest so ausgebildet ist, dass er unterschiedliche Mengen an Versatz von Lane zu Lane über mehrere Lanes einführt.
  • Der Controller 210 kann auch mit einem Speicher 214 gekoppelt sein, der Anweisungen und andere Daten speichern kann, die der Controller 210 lesen, verwenden und/oder ausführen kann, um die hierin beschriebenen Funktionen auszuführen.
  • Die Haltbarkeit und die Anzahl der Einschübe sind wichtige Aspekte für die technologiespezifischen Ausführungsformen des Margin-Testers 102 (einschließlich des technologiespezifischen PCI-Express-Add-in-Card-Margin-Testers 202 und des technologiespezifischen Hauptplatinen-Margin-Testers 302). So können die Leiterplatte (PCB) 212 und die Leiterplatte 312 implementiert und die Margins mit Hilfe eines Adapters charakterisiert werden, der so ausgebildet ist, dass er bei Abnutzung kostengünstig ausgetauscht werden kann, ohne dass der Rest der Margin-Testeinheit ersetzt werden muss. Beispielsweise kann ein austauschbarer Adapter mit einem oder mehreren PCI-Express-Steckplätzen 306 und/oder Steckverbindern 208 verbunden werden und so ausgebildet sein, dass er nach einer bestimmten Nutzungsdauer abgenutzt ist. Der Adapter kann dann ausgetauscht werden, sobald er abgenutzt ist, ohne dass der Rest des PCI-Express-Add-in-Card-Margin-Testers 202 oder des Hauptplatinen-Margin-Testers 302 ausgetauscht werden muss, je nachdem.
  • 4 ist ein Diagramm 402, das die Ergebnisse eines beispielhaften Margin-Tests mehrerer zu testenden Vorrichtungen zeigt, der von dem Hochgeschwindigkeits-E/A-Margin-Tester 102 durchgeführt wurde, sowie die Identifizierung potenzieller Probleme bei der Montage oder Produktion von zu testenden Vorrichtungen auf der Grundlage der Ergebnisse des Margin-Tests gemäß einer beispielhaften Ausführungsform.
  • In einem Ausführungsbeispiel kann der Margin-Test für jede zu testende Vorrichtung aus einer Vielzahl von zu testenden Vorrichtungen (DUTs) die Bewertung der Timing-Augenbreiten-Margin in Tx- und Rx-Richtung oder in beiden Richtungen für jede Hochgeschwindigkeits-Eingangs-/Ausgangs-Lane (E/A) einer multi-lane Hochgeschwindigkeits-E/A-Verbindung des DUT durch den Margin-Tester 102 umfassen. Der Margin-Tester 102 kann dann Timing-Augenbreitenmessungen für mehrere DUTs der Vielzahl von DUTs erkennen, die jeweils unter einem vorbestimmten Schwellenwert für verschiedene Lanes über die mehreren DUTs liegen. Ein potenzielles DUT-Baugruppen- oder Produktionsproblem kann dann (visuell oder automatisch durch den Margin-Tester 102) auf der Grundlage der Erkennung der Timing-Augenbreiten-Margin-Messungen für die mehreren DUTs, die jeweils unter dem vorbestimmten Schwellenwert für verschiedene Lanes über die mehreren DUTs liegen, erkannt werden.
  • Als Beispiel kann in einer Ausführungsform der Add-in-Karten-Margin-Tester, wie der in 2 gezeigte Add-in-Karten-Margin-Tester 202, für die Prüfung / Charakterisierung von Vorserienmustern einer Hauptplatine mit einem PCIe x8-Steckplatz verwendet werden. Der folgende Beispieltest kann mit dem Add-in-Card-Margin-Tester 202 durchgeführt werden, wobei die E-6-Timing-Augen-Breite (links + rechts) für den Steckplatz über mehrere Millisekunden auf jeder Lane gleichzeitig gemessen wird. Im vorliegenden Beispiel wird der Einfachheit halber nur das Timing gemessen, andere Ausführungsformen können jedoch auch andere Messungen umfassen. Jede Messung im vorliegenden Beispiel wird dreimal durchgeführt. Dies kann jedoch in verschiedenen Ausführungsformen vom Benutzer programmiert werden. Die in der Tabelle 402 dargestellten Messungen werden sowohl an den Empfängern des Margin-Testers als auch an den Empfängern der zu testenden Vorrichtung auf der Hauptplatine durchgeführt. Die Messungen an den Empfängern des Hauptplatinen-DUTs können auf zwei Arten durchgeführt werden. Die erste Möglichkeit ist die Verwendung von Margin-Tester-Jitter (Sj) und Spannungshub-Sweeps des. Die zweite Möglichkeit ist die Verwendung von On-Die-Margin-Tests am Hauptplatinen-Empfänger. Beispielsweise kann der On-Die-Margin-Test am Hauptplatinen-Empfänger unter der Kontrolle des Controllers 210 des Add-in-Card-Margin-Testers 202 durch Software auf einem bootfähigen Laufwerk, das mit dem Hauptplatinen-DUT verbunden ist, oder durch BIOS-Software (Basic Input/Output System) auf dem Hauptplatinen-DUT für unterstützte Geschwindigkeiten durchgeführt werden. Im vorliegenden Beispiel werden die Messungen bei 16 GT/s durchgeführt, können aber variieren und vom Benutzer ausgebildet (konfiguriert) werden.
  • Das obige Beispiel-Testverfahren kann zu den in Diagramm 402 gezeigten Beispielergebnissen für die durchschnittliche Margin am Testempfänger führen. Wie im Diagramm 402 gezeigt, kann die durchgängig niedrige Margin auf Lane 2 über alle fünf DUTs, DUT #1 bis DUT #5, ein Indikator für ein mögliches Designproblem sein. Im Gegensatz dazu kann die niedrige Margin auf DUT #1 Lane 4, DUT #3 auf Lane 0 und DUT #4 auf Lane 6 ein Indikator für mögliche Montage- oder Produktionsprobleme mit diesen spezifischen Lanes auf diesen spezifischen DUTs sein.
  • 5 ist ein Diagramm, das die Ergebnisse eines weiteren beispielhaften Margin-Tests einer zu testenden Vorrichtung (DUT) zeigt, der von einem Hochgeschwindigkeits-E/A-Margin-Tester durchgeführt wurde, sowie die Identifizierung potenzieller DUT-Montage- oder Produktionsprobleme auf der Grundlage der Ergebnisse des Margin-Tests gemäß einer beispielhaften Ausführungsform.
  • Ähnliche Indikatoren für potenzielle Designprobleme und/oder potenzielle Montageprobleme können auch in den Beispielergebnissen gesehen werden, die im Diagramm 502 von 5 für den Spannungshub und die durchschnittliche Sj-Margin am DUT-Empfänger gezeigt werden: Wie im Diagramm 502 gezeigt, kann die durchgängig niedrige Margin auf Lane 1 über alle fünf DUTs, DUT #1 bis DUT #5, ein Indikator für ein mögliches Designproblem sein. Im Gegensatz dazu kann die niedrige Margin auf DUT #1 Lane 0, DUT #1 auf Lane 5 und DUT #2 auf Lane 7 ein Indikator für mögliche Montage- oder Produktionsprobleme mit diesen spezifischen Lanes auf diesen spezifischen DUTs sein.
  • Zusätzliche Merkmale von Ausführungsformen der offengelegten Technologie können die folgenden Funktionen umfassen, die unter der Kontrolle des Controllers 210 ausgeführt werden können (z. B. Ausführen von Anweisungen gemäß einem ausgebildeten FPGA und/oder Lesen von einem anderen nicht-transitorischen computerlesbaren Speichermedium): Auswählen von einem oder mehreren verschiedenen Hochgeschwindigkeits-E/A-Protokollen, mit denen der Margin-Test basierend auf der multi-lane-Hochgeschwindigkeits-E/A-Verbindung des DUT durchgeführt werden soll; gleichzeitiges Testen mehrerer Ports des DUT mit gemischten Protokollen; Ausgeben der Run-to-Run-Variation in der Margin über eine beliebige Anzahl von Margin-Testläufen des Margin-Testers auf der multi-lane-Hochgeschwindigkeits-E/A-Verbindung; Implementierung einer festen Tx-Entzerrung (EQ) auf dem DUT, um zu testen, wie viel der Margin-Variation auf die Tx-EQ-Trainingsvariation zurückzuführen ist; Verwendung einer festen kontinuierlichen zeitlinearen Entzerrung (CTLE) in den Empfängern des Margin-Testers, um die Auswirkung der Empfängerentzerrung auf die Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung des DUT zu testen; Verwendung der entscheidungsrückgekoppelten Entzerrung (DFE) in den Empfängern des Margin-Testers, um die Auswirkung der Empfängerentzerrung auf die Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung der zu testenden Vorrichtung zu testen; Berechnung der erwarteten Margins für den Margin-Tester auf der Grundlage der Zielkanäle; automatische Erzeugung von Fehlersuchinformationen, wenn niedrige Margins als Ergebnis der Bewertung die elektrische Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung festgestellt werden; Umschalten auf die Verwendung einer variablen Inter-Symbol-Interferenz (ISI)-Quelle, um herauszufinden, wie viel ISI dazu führt, dass Lanes der multi-lane Hochgeschwindigkeits-E/A-Verbindung ausfallen; Testen jeder Lane einzeln, um einen Betrag des Margin--Verlustes aufgrund von Übersprechen der multi-lane Hochgeschwindigkeits-E/A-Verbindung des DUT zu identifizieren; Ausschalten von DFE in den Empfängern des Margin-Testers, um die Margin mit und ohne DFE und ein Ausmaß an nichtlinearen Diskontinuitäten in jedem Kanal, der mit der multi-lane Hochgeschwindigkeits-E/A-Verbindung verbunden ist, zu bewerten; Anzeigen der erwarteten Margin mit Referenzempfängern und typischen Kanälen, was es ermöglicht, eine niedrigere als die erwartete Margin zu kennzeichnen, selbst wenn die niedrigere als die erwartete Margin über alle Lanes der multi-lane Hochgeschwindigkeits-E/A-Verbindung des DUT und von mehreren DUTs konsistent ist; Auswahl aus mehreren Geschwindigkeiten der multi-lane Hochgeschwindigkeits-E/A-Verbindung, auf der die Bewertung der elektrischen Margin durchgeführt wird; Ableitung, wann Fehler an den Empfängern der zu testenden Vorrichtung aufgetreten sind, auf der Grundlage von Traffic, der in einer entgegengesetzten Richtung auf der multi-lane Hochgeschwindigkeits-E/A-Verbindung läuft, durch den Margin-Tester, der protokollspezifisches Wissen verwendet, um den Margin-Tester in die Lage zu versetzen, Margin-Tests auf Produktionslinien ohne Software auf dem DUT durchzuführen; automatisches Erfassen von Zeitbereichsreflektometrie-Messwerten (TDRs) von Kanälen mit niedriger Margin, die als Ergebnis der Bewertung der elektrischen Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung erfasst werden; Durchführen einer automatischen Verbindung zu einem Oszilloskop, um automatisch digitalisierte Wellenformen zu erfassen, wenn niedrige Spielräume als Ergebnis der Bewertung der elektrischen Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung erfasst werden; und Bereitstellen eines Software-Plug-ins, um die eine oder mehrere der vom Benutzer auswählbaren Optionen für das DUT zu konfigurieren, indem das DUT-Silizium ausgebildet wird, um die eine oder mehrere der vom Benutzer auswählbaren Optionen zu implementieren. Unter der Kontrolle des Controllers 210 können einige der oben genannten Funktionen auch als vom Benutzer auswählbare Optionen für den Betrieb des Margin-Testers 102 bereitgestellt werden.
  • Zusätzliche Merkmale von Ausführungsformen der offenbarten Technologie können eine Auslösefunktionalität umfassen, die unter der Steuerung des Controllers 210 ausgeführt werden kann. Das heißt, dass der Margin-Tester 102 einen programmierbaren Trigger In und/oder einen programmierbaren Trigger Out umfassen kann, was bedeutet, dass ein an dem Controller 210 empfangenes Signal dazu führen kann, dass ein Test durchgeführt wird, oder dass ein Signal an dem Controller 210 erzeugt werden kann, wenn ein bestimmtes Ereignis während des Tests eintritt. Der programmierbare Auslöser kann in einigen Beispielen durch die vom Benutzer auswählbaren Optionen ausgebildet werden. Wie bereits erwähnt, kann der Controller 210 beispielsweise automatisch Zeitbereichsreflektometer-Messwerte (TDRs) von Kanälen mit niedriger Margin erfassen, die als Ergebnis der Bewertung der elektrischen Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung erkannt wurden, und/oder eine automatische Verbindung zu einem Oszilloskop veranlassen, um automatisch digitalisierte Wellenformen zu erfassen, wenn niedrige Margin als Ergebnis der Bewertung der elektrischen Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung erkannt werden.
  • Das heißt, der Controller 210 kann einen Trigger ausgeben, wenn ein bestimmtes Ereignis oder eine bestimmte Messung durch den Controller 210 vorgenommen wird, oder der Controller 210 kann auf der Grundlage eines Trigger-Signals arbeiten, das am Controller 210 empfangen wird.
  • Ein Trigger-Signal könnte von dem Controller 210 beispielsweise erzeugt werden, wenn die Sender- oder Empfängermessung unterhalb einer bestimmten Augenbreite und/oder einer bestimmten Augenhöhe liegt. Zusätzlich oder alternativ könnte der Controller 210 ein Trigger-Signal erzeugen, wenn eine zweidimensionale Augenmessung des Senders oder Empfängers unter einer bestimmten Augenform oder -maske liegt. Der Controller 210 könnte auch ein Trigger-Signal erzeugen, wenn eine Empfänger-Margin unter einem bestimmten Spannungswert oder einer anderen Messung liegt. Ein Trigger-Signal kann auch während eines beliebigen Zustandsübergangs der Link Training and Status State Machine (LTSSM) erzeugt werden, während eine PCIe-Verbindung trainiert, oder wenn ein Fehler auf einer bestimmten Lane in einem oder mehreren bestimmten LTSSM-Zuständen oder in bestimmten PCIe-Paketen injiziert wird.
  • In einigen Beispielen kann auch eine programmierbare Verzögerung zwischen dem angegebenen Ereignis und dem Auslöser mit Hilfe der vom Benutzer auswählbaren Steuerelemente festgelegt werden. Zusätzlich oder alternativ kann ein alternativer Triggermodus mit Low-Speed-Codierung für den Ereignistyp bereitgestellt werden, und ein spezifisches Margin-Tester-Modell könnte so definiert werden, dass Trigger, die diesen Modus verwenden, an ein Oszilloskop weitergeleitet werden, das automatisch ausgebildet und entsprechend nachbearbeitet werden kann, z. B. unter Verwendung der gleichen Taktdatenrückgewinnung, kontinuierlichen zeitlinearen Entzerrung und Entscheidungsrückkopplungsentzerrung wie das Margin-Produkt.
  • Trigger-In-Einstellungen für der Controller 210 können in einer Reihe von verschiedenen Modi programmiert werden. Beispielsweise kann ein Trigger-In-Signal von der Steuerung 210 auf der Grundlage einer Konfiguration oder Einstellung empfangen werden, einschließlich der Verbindungsgeschwindigkeit mit oder ohne Reset/Link-Training. Wenn die Konfigurationseinstellung erfolgt, kann der Controller 210 eine Margin-Messung vornehmen. Zusätzlich oder alternativ kann der Controller 210 ein Trigger-In-Signal empfangen, wenn ein programmierbarer Fehler injiziert wurde, und eine Margin-Messung durchführen, wenn das Trigger-In-Signal am Controller 210 empfangen wird.
  • 6 ist ein Blockdiagramm, das einen Allzweck-Margin-Tester 602 mit einer Vielzahl von Schnittstellen 604 zeigt, die so ausgebildet sind, dass sie z. B. über ein oder mehrere Kabel mit mindestens einer Prüfeinrichtung verbunden werden können, um die elektrische Margin der Multilane-Hochgeschwindigkeits-E/A-Verbindung der zu testenden Vorrichtung entweder in Tx- oder in Rx-Richtung oder in beiden Richtungen zu bewerten, gemäß einer beispielhaften Ausführungsform.
  • Der Allzweck-Margin-Tester 602 umfasst einen Controller 210 und einen zugehörigen Speicher 214, der Anweisungen und andere Daten speichern kann, die der Controller 210 lesen, verwenden und/oder ausführen kann, um die hier beschriebenen Funktionen auszuführen. Der Allzweck-Margin-Tester 602 kann eine gewisse Anzahl von Lanes enthalten, die über Schnittstellen 604 mit Standard-Prüfeinrichtungen verbunden, z. B. verkabelt, werden können, wie z. B. das Standard-PCI-Express-Compliance-Load-Board (CLB), um unter Steuerung des Controllers 210 die gleichen Tests durchzuführen wie die technologiespezifischen Ausführungsformen des Margin-Testers (z. B. Add-in-Card-Margin-Tester 202 und Hauptplatinen-Margin-Tester 302). Darüber hinaus unterstützt der Allzweck-Margin-Tester 602 mehrere Protokolle, und die Konfigurationssoftware des Allzweck-Margin-Testers 602 enthält Optionen zur Ausbildung der Lanes für verschiedene Protokolle und Host-/Vorrichtungs-Aufgaben. Der Allzweck-Margin-Tester 602 kann auch zum Testen von Add-in-Karten verwendet werden, indem er mit Testeinrichtungen verkabelt wird, einschließlich des standardmäßigen PCI Express Compliance Base Board (CBB) zum Testen von Add-in-Karten. Die Schnittstellen 604 des Allzweck-Margin-Testers 602 können standardmäßige koaxiale Steckverbinder und Kabel für jedes Hochgeschwindigkeits-Differenzsignal oder, in verschiedenen anderen Ausführungsformen, kundenspezifische hochdichte Steckverbinder und Halterungen umfassen, um die Anzahl der Kabel zu minimieren und den Wechsel von einem DUT zu einem anderen DUT effizienter zu gestalten.
  • In einigen Beispielen kann das DUT eine zu prüfende Verbindung sein, die traditionell mit Vektor-Netzwerkanalysatoren (VNAs) getestet wird. VNAs sind jedoch oft kostspielig und komplex. Darüber hinaus werden die von VNA-Messungen erzeugten Streuparameter (s-Parameter) im Allgemeinen als zunehmend unzuverlässig bei hohen Frequenzen angesehen - insbesondere, wenn sie in der statistischen Simulation von seriellen Hochgeschwindigkeitsverbindungen verwendet werden.
  • In Beispielen der Offenlegung kann jedoch ein Margin-Tester 102 verwendet werden, um eine passive oder aktive Verbindung zu testen, einschließlich eines oder mehrerer Kabel und/oder PCB-Segmente, um eine tatsächliche Margin-Differenz über viele Lanes und Teile schnell zu bewerten. Mit diesen Tests lassen sich die ungünstigsten Fälle und Risikoniveaus der Verbindungen leicht ermitteln. Als solches kann der Margin-Tester 102 einen „VNA“-Modus zum Testen aktiver oder passiver Verbindungen enthalten.
  • Bei Verwendung eines Single-Port-Margin-Testers werden die Sender des Single-Ports mit einer Seite der zu prüfenden Verbindung und die Empfänger des Single-Ports mit der anderen Seite der Verbindung verbunden. Dann kann ein Margin-Test in Nicht-Protokoll-PRBS durchgeführt werden, um die zu prüfende Verbindung zu testen. Die Beispiele der Offenlegung sind jedoch nicht auf einen einzelnen Margin-Tester 102 zum Testen der zu prüfenden Verbindung beschränkt. Vielmehr kann der Test auch so durchgeführt werden, dass die Sender eines Margin-Testers 102 mit der zu prüfenden Verbindung und die Empfänger eines anderen Margin-Testers 102 mit dem anderen Ende der zu prüfenden Verbindung verbunden sind.
  • Zusätzlich oder alternativ kann ein Multi-Port-Margin-Tester 102 verwendet werden, um die zu prüfende Verbindung nach dem Training in einem aktiven Protokollzustand zu messen. In einem solchen Aufbau kann die zu prüfende Verbindung mit einem Port des Mehrport-Margin-Testers 102 verbunden werden und die andere Seite der zu prüfenden Verbindung kann mit einem anderen Port des Mehrport-Margin-Testers 102 verbunden werden. Dann kann die zu prüfende Verbindung getestet werden, um die Margin mit einem Protokoll in einem aktiven Protokollzustand nach dem Training zu messen. Alternativ können anstelle eines Multi-Port-Testers 102 auch der Multi-Port-Margin-Tester 102 verwendet werden, um den Margin-Test der zu prüfenden Verbindung durchzuführen.
  • 7 ist ein Blockdiagramm auf unterer Ebene eines Margin-Testers 102 zum Testen der elektrischen Margin einer multi-lane Hochgeschwindigkeits-E/A-Verbindung einer zu testenden Vorrichtung (DUT) in Tx- und Rx-Richtung oder in beiden Richtungen gemäß einer beispielhaften Ausführungsform.
  • Dargestellt ist ein FPGA 714, das betriebsfähig mit einer Unterstützungseinheit 710 (die Ethernet- und andere Kommunikationsfunktionen enthalten kann), einer Zeitbasiseinheit 708 zur Bereitstellung eines Systemreferenztakts, einer Hochgeschwindigkeits-E/A(HSIO)-Ausgangseinheit 702 und einer HSIO-Eingangseinheit 704 gekoppelt ist. Der Margin-Tester 102 kann auch über ein AC/DC-Netzteil 716 mit Strom versorgt werden. Die HSIO-Ausgangseinheit 702 und die HSIO-Eingangseinheit 704 sind ebenfalls mit E/A-Anschlüssen 706 verbunden. Das FPGA 714 ist ein Halbleiterbauelement, das auf einer Matrix aus konfigurierbaren Logikblöcken (CLBs) basiert, die über programmierbare Zwischenverbindungen verbunden sind. In verschiedenen Ausführungsformen kann der Margin-Tester 102 weniger oder mehr Komponenten als dargestellt haben, und einige Komponenten oder Funktionen der dargestellten Komponenten können, obwohl sie in betriebsfähiger Kommunikation mit dem Margin-Tester 102 stehen, außerhalb oder getrennt vom Margin-Tester 102 angeordnet oder im FPGA 714 angeordnet oder integriert sein.
  • Der FPGA 714 kann nach der Herstellung auf die gewünschten Anwendungs- oder Funktionsanforderungen umprogrammiert werden, um beispielsweise die hier beschriebene Funktionalität des Margin-Testers 102 auszuführen. Zum Beispiel kann die Firmware auf dem FPGA 714 als Standard-PCI-Express-Upstream-Port, auch als Endpunkt bezeichnet, (zum Testen von Hauptplatinen, wie in der Ausführungsform des Margin-Testers 202 für Add-in-Karten) oder als Standard-PCI-Express-Root-Port, auch als Upstream-Port oder Root-Komplex bezeichnet, (zum Testen von Add-in-Karten, wie z. B. in der Ausführungsform des Hauptplatinen-Margin-Testers 302), einschließlich einer gewissen Logik auf der Verbindungsebene für den Margin-Tester 102, um zu erkennen, wann Fehler am DUT-Empfänger beginnen, basierend auf dem Traffic in der entgegengesetzten Richtung, und um die Margin-Belastung schnell zu reduzieren, sobald Fehler auftreten, um einen katastrophalen Ausfall der Verbindung zu verhindern. In einigen Ausführungsformen kann der FPGA 714 unter Verwendung einer Systems-on-Modules (SoM)-Architektur implementiert werden oder anderweitig eine solche Architektur enthalten, die Speicher, Schnittstellen usw. in den FPGA 714 einbeziehen kann. Die SoM kann beispielsweise mit einer Advanced Reduced Instruction Set (RISC) Machine, ursprünglich Acorn RISC Machine (ARM) Architektur, implementiert werden.
  • Eine Ausbildungsanwendung und/oder ein Skript kann über den FPGA 714 implementiert oder auf einer anderen zugänglichen Speichervorrichtung oder einem anderen nicht-übertragbaren computerlesbaren Speichermedium gespeichert werden, das es einem Endbenutzer ermöglicht, auf einfache Weise Margin-Test-Optionen des Margin-Testers 102 zu konfigurieren, einschließlich mehrerer Läufe mit einer oder mehreren der folgenden Optionen. In einigen Ausführungsformen kann eine Option für ein Bitfehlerraten-Ziel (BER) für Margin-Scans eingestellt werden (Millisekunden für Margins vom Typ E-6 und Minuten für Margins vom Typ E-12). Solche Ziele können z. B. Folgendes umfassen, sind aber nicht darauf beschränkt: Anzahl der Zeiten für eine Margin, Margin-Timing und/oder -Spannung; Festlegung der Tx-Entzerrung für die Margin-Tester oder die DUT-Sender; und Festlegung von Rx CTLE und DFE für die Empfänger des Margin-Testers. In einigen Ausführungsformen wird eine optionale Anwendung und/oder ein Skript zur Verfügung gestellt, das Daten aus dem Margin-Tester 102 entfernt und Visualisierungstools für Benutzer bereitstellt, um große Mengen von Margin-Daten über mehrere Produkte/Proben hinweg zu betrachten und Durchschnittswerte, Schwankungen von Lauf zu Lauf und Trends im Laufe der Zeit anzuzeigen und Margin-Daten über mehrere Läufe auf demselben DUT mit verschiedenen Konfigurationsoptionen (feste Tx-Entzerrung usw.) zu vergleichen. In einigen Ausführungsformen wird eine optionale Anwendung bereitgestellt, die auf einem bootfähigen Laufwerk implementiert werden kann, um sie auf der zu prüfenden Hauptplatine zu installieren, und die zusätzliche Optionen für Hauptplattentests freischaltet, einschließlich, aber nicht beschränkt auf: Betrieb in Loopback anstelle von L0 und Verwendung spezifischer Muster; Verwendung der On-Die-Margining-Funktionen im DUT-Silizium anstelle des Spannungshubs und des Sj-Margining von den DUT-Sendern, und Betrieb auf beide Arten und Vergleich der Ergebnisse.
  • Bei Simulationen für PCIe- und Hochgeschwindigkeitsverbindungen im Allgemeinen werden zunehmend statistische Simulationstools zusammen mit Sender- und Empfängermodellen verwendet, um Augendiagramme für Verbindungen vorherzusagen, die ohne komplexe Referenzsender und Empfängerentzerrungsmodelle natürlich geschlossen sind. Eines der am häufigsten verwendeten Formate für Simulationsmodelle ist IBIS-AMI.
  • Beispiele der Offenlegung umfassen die Erzeugung eines Simulationsmodells, wie z. B. eines IBIS-AMI-Modells für das Silizium und die Verbindung des Margin-Testers 102, ohne darauf beschränkt zu sein. Ein Benutzer kann das Simulationsmodell des Margin-Testers 102 und Verbindungsmodelle für seinen DUT-Kanal und/oder sein Silizium verwenden, um erwartete Margin-Ergebnisse in jeder Richtung mit einem statistischen Simulationswerkzeug zu simulieren.
  • In einigen Ausführungsformen wird ein optionales Plug-in-Modell bereitgestellt, das es der Margin-Tester-Konfigurationsanwendung ermöglicht, auch RX-Entzerrungseinstellungen auf dem DUT-Silizium zu konfigurieren, wenn ein Plug-in für dieses bestimmte DUT-Silizium bereitgestellt wird. In einigen Ausführungsformen wird ein optionales IBIS-AMI (oder ein ähnliches) Softwaremodell für jede einzelne Margin-Test-Einheit bereitgestellt, das von Designern und Systemintegratoren in ihre Simulationen einbezogen werden kann, um bei der Festlegung von Testgrenzen/Methoden für bestimmte Kundenkonfigurationen zu helfen. IBIS-AMI ist ein Modellierungsstandard für Serializer/Deserializer (SerDes) Physical Layers (PHYs), der eine schnelle, genaue und statistisch signifikante Simulation von seriellen Multi-Gigabit-Verbindungen ermöglicht. In einigen Ausführungsformen wird ein optionales IBIS-AMI-Modell für die Margin-Testeinheit zusammen mit Kundenmodellen (IBIS-AMI- oder Streuparameter (S)) bereitgestellt und kann auch für Folgemaßnahmen verwendet werden, um ein gewisses Maß an Systementbettung zur Erhöhung der Genauigkeit und Wiederholbarkeit einzubeziehen. Ein allgemeines Modell für einen Margin-Tester 102 kann als Modell bereitgestellt werden, oder es kann ein speziell abgestimmtes Modell für einen bestimmten Margin-Tester 102 erzeugt werden, wobei die Abstimmung als Teil der Fertigungsprüfung und -charakterisierung erfolgt.
  • 8 ist ein Blockdiagramm eines Beispiels für ein ausgebildetes Field Programmable Gate Array (FPGA) 714, das in einem Controller 210 eines Margin-Testers 102 zum Testen der elektrischen Margin einer multi-lane-Hochgeschwindigkeits-E/A-Verbindung eines DUTs in Tx- und Rx-Richtung oder in beiden Richtungen verwendet werden kann, gemäß einer beispielhaften Ausführungsform.
  • In verschiedenen Ausführungsformen kann der FPGA 714 weniger oder mehr Komponenten als gezeigt haben, und einige der gezeigten Komponenten und/oder Funktionen dieser Komponenten, die in betriebsfähiger Kommunikation mit dem FPGA 714 stehen, können außerhalb oder getrennt vom FPGA 714 angeordnet sein. Abgebildet ist eine Registerschnittstelle 804, die funktionsfähig mit einer LAN-Verbindung 802 gekoppelt ist, die ein SerDes umfassen kann. Die Registerschnittstelle 804 ist auch betriebsfähig mit einer Link Training and Status State Machine (LTSSM), Rx-Controller 806, gekoppelt. Einer der Prozesse auf der physikalischen Schicht des Betriebs des Margin-Testers 102 ist der Link-Initialisierungs- und Trainingsprozess. Bei PCI-Express-Vorrichtungen werden durch diesen Prozess viele wichtige Aufgaben festgelegt, wie z. B. die Aushandlung der Link-Breite, die Aushandlung der Link-Datenrate, die Bitsperre pro Lane, die Symbolsperre/Blockausrichtung pro Lane, usw. Alle diese Funktionen werden von den LTSSM-Vorrichtungen ausgeführt, die die Impulse von entfernten Link-Partnern sowie den aktuellen Zustand der Verbindung beobachten und entsprechend reagieren. Die Registerschnittstelle 804 ist auch mit einer oder mehreren zusätzlichen LTSSM-Steuereinheiten gekoppelt, z. B. einem LTSSM-USB-Controller (Universal Serial Bus) 808 und einem zusätzlichen LTSSM-USB-Controller 810. In dem gezeigten Ausführungsbeispiel ist der LTSSM Rx-Controller 806 funktionsfähig mit einem PCIe Physical Layer (PHY) 16x SerDes 812 gekoppelt und der LTSSM USB-Controller 808 ist funktionsfähig mit einer USB/Thunderbolt/Displayport (USB/TBT/DP) PHY x4-Einheit 814 gekoppelt.
  • Wenn der Margin-Tester 102 ein bestimmtes Protokoll, wie z. B. PCIe, testet, führt der Margin-Tester 102 das vollständige Protokoll aus und kann den Verbindungszustand verfolgen, während die Verbindung über die LTSSM-Controller-Einheiten 806, 808 und 810 in den aktiven Zustand übergeht. Der FPGA 714 des Margin-Testers 102 kann wiederholt Margin-Messungen durchführen, während das Training fortschreitet, und ein Protokoll des Link-Trainingszustands in der Zeit gegenüber der elektrischen Margin in einer oder beiden Richtungen erfassen.
  • Der Link-Trainingszustand im Vergleich zur elektrischen Margin kann einem Benutzer angezeigt werden, indem die Zeit und der LTSSM-Zustand auf einer Achse und die Margin pro Richtung, Lane usw. auf der anderen Achse aufgetragen werden. Die und zeigen die entsprechenden Sende- und Empfangsdiagramme 1600 und 1602, die dem Benutzer angezeigt werden können. Diagramm 1600 veranschaulicht den LTSSM-Zustand in Abhängigkeit von der Margin für die Tx-Richtung und Diagramm 1602 veranschaulicht den LTSSM-Zustand in Abhängigkeit von der Margin für die Rx-Richtung. Zum Beispiel kann die x-Achse den Verbindungszustand zeigen, dargestellt als L0 bis Ln, und die y-Achse kann die Margin zeigen, die in einigen Beispielen als der Augenbereich definiert sein kann.
  • Ein Benutzer kann diesen Modus jedoch auf verschiedene Weise konfigurieren, z. B. durch Einstellen einer Zeitdauer für die Margin-Messung, Einstellen der für den Modus zu verwendenden DUT-Sende- oder Empfangs-Margin-Messungen, der zu verwendenden DUT-Sende-Margin-Messungen der Höhe, Breite, beider oder zweidimensionaler Augen, kontinuierlicher Messungen oder Messungen bei jeder LTSSM-Zustandsänderung und/oder doppelseitiger oder einseitiger DUT-Sende-Margin-Messungen der Höhe und/oder Breite. Beispiele der Offenbarung können ein Datenprotokoll generieren, während das Link-Training mit dem DUTfortschreitet, und verschiedene Werte für einen Benutzer darstellen, um ihm zu ermöglichen, zu visualisieren, was während eines Tests geschieht.
  • Eine Jitter-Steuereinheit 816 ist auch als Teil des FPGA 714 vorhanden oder betriebsfähig mit diesem gekoppelt, um eine Jitter-Einfügungseinheit so zu steuern, dass die am Empfänger der zu testenden Vorrichtung erwartete Augen-Margin auf bestimmte Ziele für die Timing- oder Spannungs-Margin variiert werden kann, ohne dass Software auf dem DUT laufen muss.
  • Eine Versatz-Steuereinheit (Skew-Steuereinheit) 826 kann auch ein Teil des FPGA 714 sein oder mit diesem betriebsbereit gekoppelt sein, um einen programmierbaren Versatz zu steuern. Bisher waren die einzigen Testinstrumente, die unterschiedliche Mengen an Versatz von Lane zu Lane über mehrere Lanes erzeugen konnten, erheblich komplexe und teure multi-lane-BERTs. Die multi-lane-BERTs sind jedoch nicht in der Lage, ein komplettes Trainingsprotokoll wie die hier offengelegten Margin-Tester auszuführen, einschließlich des Übertragungsausgleichstrainings für moderne Protokolle wie PCIe. Daher gab es bisher keine Möglichkeit, Labortests mit einem Protokoll und einer Vielzahl unterschiedlicher Versatze ohne extrem teure und komplexe Testaufbauten durchzuführen. In den Beispielen der Offenlegung kann jedoch der Übertragungsversatz pro Lane auf verschiedene Weise mit Hilfe der Versatzsteuerungseinheit 826 hinzugefügt werden.
  • Beispielsweise kann die Versatz-Steuereinheit 826 einzelne FIFO-Puffer (First In, First Out) mit programmierbarer Länge pro Lane enthalten, um den Betrag des Versatzes für jede Lane einzustellen. Zusätzlich oder alternativ kann die Versatz-Steuereinheit 826 pro Lane Übertragungs-FIFOs mit variabler Länge im FPGA 714 für jede Lane programmieren. Zusätzlich oder alternativ kann die Versatzsteuerungseinheit 826 einen Soft-Controller enthalten, der die Controller-Logik so modifizieren kann, dass pro Lane programmierbare Übertragungs-FIFOs mit variabler Länge vorhanden sind, die jeden der Sender der physikalischen Schicht speisen.
  • 9 ist ein Blockdiagramm von beispielhaften-Ausgangstreiberoptionen eines FPGAs, wie FPGA 714, das in einem Controller, wie Controller 210, eines Margin-Testers zum Testen der elektrischen Margin einer Multilane-Hochgeschwindigkeits-E/A-Verbindung eines DUTs in Tx- und Rx-Richtung oder in beiden Richtungen verwendet werden kann, gemäß einer beispielhaften Ausführungsform.
  • Die erste Ausgangstreiberoption ist eine FPGA-Direkttreiberoption 818, die nicht gepuffert ist und keine Varactor-Verzögerungsinjektion oder Jitterinjektion enthält. Die zweite Ausgangstreiberoptionen ist eine gepufferte Treiberoption 820, die einen linearen Puffer oder Begrenzungsverstärker 826 mit differentieller Ausgangsspannung (Vod) enthält, die keine Varactor-Verzögerungsinjektion oder Jitterinjektion beinhaltet. Die dritte Ausgangstreiberoption ist eine Varactor-Verzögerungsinjektionsoption 822, die einen linearen Puffer 826 und eine Varactor-Komponente 828 umfasst, was zu Intersymbol-Interferenz (ISI) plus einer gewissen Verzögerung führt, die beispielsweise ~3-5ps betragen kann. Die vierte Ausgangstreiberoption ist eine Jitter-Injektionsoption 824, die in einer Ausführungsform einen linearen Puffer 826, der enthalten sein kann oder auch nicht, und eine anwendungsspezifische integrierte Schaltung (ASIC) 830 mit Verzögerung (∼100ps bei 32 GBd) umfassen kann, die ebenfalls von ADSANTEC erhältlich ist. In einigen Ausführungsformen ist der lineare Puffer 826 nicht enthalten. Beispielsweise kann in solchen Ausführungsformen, in denen der lineare Puffer 826 nicht enthalten ist, die Jitter-Injektion durch differentielle Rauschinjektion erfolgen.
  • In verschiedenen Ausführungsformen können verschiedene Arten von Stress vom Margin-Tester 102 verwendet werden, um verschiedene entsprechende Fehlermodi zu identifizieren, einschließlich, aber nicht beschränkt auf Fehlermodi in Bezug auf: Montage; Verbindungen (Oberflächenmontagetechnologie (SMT), Gehäuse, Steckverbinder, Durchgangslöcher, Vias usw.); Defekte; Auswirkungen des Serienwiderstands ); Defekte; Auswirkungen des Serienwiderstands; Fehlermodi, die ISI und Basislinienwanderung verursachen; Auswirkungen des Augenschlusses; Fehlermodi, die andere Ursachen als den Breitenschluss haben; funktionale Testfausbrüche; Konfigurationsfehler des Bedieners; eingehendes Material; Prozessvariationen; Empfängerbandbreite, die den Änderungen der Verbindungen ähnlich ist; Stromversorgungsunterdrückungsverhältnis (PSRR); vertikaler/horizontaler Augenschluss; PLL-Stabilität; Design; Deltas zwischen Lanes. Die Varactor-basierte Methode zur Jitter-Einfügung kann effektiver sein, um montagebedingte Defekte zu verschlimmern.
  • 10 ist ein Flussdiagramm eines Beispielverfahrens 1000 zum Margin-Test einer zu testenden Vorrichtung gemäß einer beispielhaften Ausführungsform.
  • Bei 1002 stellt der Margin-Tester 102 eine multi-lane Hochgeschwindigkeits-E/A-Verbindung der zu testenden Vorrichtung (DUT) her.
  • Bei 1004 bewertet der Margin-Tester 102 eine elektrische Margin in Sende- (Tx) und Empfangsrichtung (Rx) für jede Hochgeschwindigkeits-Eingangs-/Ausgangs-Lane (E/A) der multi-lane Hochgeschwindigkeits-E/A-Verbindung. Die Bewertung der elektrischen Margin kann zum Beispiel beinhalten, dass eine einstellbare Belastung auf die Margin-Testsender der multi-lane Hochgeschwindigkeits-E/A-Verbindung angewendet wird. Die einstellbare Belastung kann die Injektion von Jitter umfassen, der auf alle Lanes der multi-lane Hochgeschwindigkeits-E/A-Verbindung gleichzeitig angewendet wird, sowie die Anwendung von Spannungsschwankungen. Die Bewertung der elektrischen Margin kann auch die Bewertung der elektrischen Margin sowohl in Sende- (Tx) als auch in Empfangsrichtung (Rx) gleichzeitig für jede Hochgeschwindigkeits-Eingangs-/Ausgangs-Lane (E/A) der multi-lane Hochgeschwindigkeits-E/A-Verbindung umfassen.
  • 11 ist ein Flussdiagramm eines Beispielverfahrens 1100 zur Identifizierung potenzieller Probleme bei der Montage oder Produktion einer zu testenden Vorrichtung auf der Grundlage der Prüfung der elektrischen Margin einer multi-lane Hochgeschwindigkeits-E/A-Verbindung einer zu testenden Vorrichtung in Tx- und Rx-Richtung oder in beiden Richtungen gemäß einer beispielhaften Ausführungsform.
  • Bei 1102 bewertet der Margin-Tester 102 für jedes DUT aus einer Vielzahl von DUTs den Timing-Augenbreiten-Margin in Tx- und Rx-Empfangsrichtung oder in beiden Richtungen für jede Hochgeschwindigkeits-Eingangs-/Ausgangs-Lane (E/A) einer multi-lane Hochgeschwindigkeits-E/A-Verbindung des DUT.
  • Bei 1104 detektiert der Margin-Tester 102, basierend auf der Bewertung, Timing-Augenbreiten-Margin-Messungen für jedes DUT der Vielzahl von DUTs, die konsistent unter einem vorbestimmten Schwellenwert für eine gleiche Lane über die Vielzahl von DUTs liegen.
  • Bei 1106 identifiziert der Margin-Tester 102 ein potenzielles DUT-Design-Problem auf der Grundlage der Erkennung der Timing-Eye-Breite-Margin-Messungen für jedes DUT der Vielzahl von DUTs, die konsistent unter dem vorbestimmten Schwellenwert für dieselbe Lane über die Vielzahl von DUTs liegen. Das Erkennen kann auch oder stattdessen das Erkennen, basierend auf der Bewertung, von Timing-Augenbreiten-Margin-Messungen für mehrere DUTs der Vielzahl von DUTs beinhalten, die jeweils unter einem vorbestimmten Schwellenwert für verschiedene Lanes über die Vielzahl von DUTs liegen.
  • 12 ist ein Flussdiagramm eines Beispielverfahrens 1200 zum Einleiten der Durchführung der Bewertung der elektrischen Margin durch den Margin-Tester 102 auf der Grundlage von vom Benutzer auswählbaren Optionen gemäß einer beispielhaften Ausführungsform.
  • Bei 1202 stellt der Margin-Tester 102 vom Benutzer auswählbare Optionen für einen Margin-Tester bereit, der so ausgebildet ist, dass er eine multi-lane Hochgeschwindigkeits-Eingangs-/Ausgangsverbindung (E/A) einer zu testenden Vorrichtung (DUT) herstellt und eine elektrische Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung entweder in Sende- (Tx) oder Empfangsrichtung (Rx) oder in beiden Richtungen bewertet. Die vom Benutzer auswählbaren Optionen können Anpassungen für die Bewertung der elektrischen Margin der Multilane-Hochgeschwindigkeits-E/A-Verbindung umfassen.
  • Bei 1204 empfängt der Margin-Tester 102 eine Anzeige der Auswahl einer oder mehrerer der vom Benutzer auswählbaren Optionen für den Margin-Tester 102.
  • Bei 1206 initiiert der Margin-Tester 102 die Durchführung der Bewertung die elektrische Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung durch den Margin-Tester 102 auf der Grundlage der Anzeige der Auswahl der einen oder mehreren der vom Benutzer auswählbaren Optionen für den Margin-Tester 102. Die vom Benutzer auswählbaren Optionen können umfassen, sind aber nicht beschränkt auf, eine oder mehrere der folgenden Optionen: eine auswählbare Option zur Auswahl eines oder mehrerer verschiedener Hochgeschwindigkeits-E/A-Protokolle, mit denen der Margin-Test basierend auf der multi-lane Hochgeschwindigkeits-E/A-Verbindung der zu testenden Vorrichtung durchgeführt werden soll; eine auswählbare Option zum gleichzeitigen Testen mehrerer Ports der zu testenden Vorrichtung mit gemischten Protokollen; eine auswählbare Option zur Ausgabe der Variation der Margin von Lauf zu Lauf über eine beliebige Anzahl von Margin-Testläufen des Margin-Testers auf der multi-lane Hochgeschwindigkeits-E/A-Verbindung; eine wählbare Option zum Implementieren einer festen Tx-Entzerrung (EQ) auf dem DUT, um zu testen, wie viel der Margin-Variation auf eine Tx-EQ-Trainingsvariation zurückzuführen ist; eine wählbare Option zum Verwenden einer festen CTLE in Empfängern des Margin-Testers, um die Auswirkung der Empfänger-Entzerrung auf die Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung des DUT zu testen; eine auswählbare Option zur Verwendung von Decision Feedback Equalization (DFE) in den Empfängern des Margin-Testers, um die Auswirkung der Empfängerentzerrung auf die Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung der zu testenden Vorrichtung zu testen; eine auswählbare Option zur Berechnung der erwarteten Margin für den Margin-Tester auf der Grundlage von Zielkanälen; eine auswählbare Option zur automatischen Erzeugung von Fehlerbehebungsinformationen, wenn niedrige Margin als Ergebnis der Bewertung der elektrischen Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung erkannt werden; eine auswählbare Option für den Margin-Tester, um auf die Verwendung einer variablen Inter-Symbol-Interferenz-(ISI)-Quelle umzuschalten, um herauszufinden, wie viel ISI dazu führt, dass Lanes der multi-lane Hochgeschwindigkeits-E/A-Verbindung ausfallen; eine auswählbare Option für den Margin-Tester, um jede Lane einzeln zu testen, um einen Betrag des Margin-Verlustes aufgrund von Übersprechen der multi-lane Hochgeschwindigkeits-E/A-Verbindung des DUT zu identifizieren; eine auswählbare Option zum Ausschalten von DFE in den Empfängern des Margin-Testers, um die Margin mit und ohne DFE und einen Betrag an nichtlinearen Diskontinuitäten in jedem mit der multi-lane Hochgeschwindigkeits-E/A-Verbindung verbundenen Kanal zu bewerten; eine auswählbare Option für Charakterisierungsdaten für den Margin-Tester, die erwartete Margin mit Referenzempfängern und typischen Kanälen zeigt und es ermöglicht, dass eine niedrigere als die erwartete Margin gekennzeichnet wird, selbst wenn die niedrigere als die erwartete Margin über alle Lanes der multilane Hochgeschwindigkeits-E/A-Verbindung der zu testenden Vorrichtung und mehrerer zu testenden Vorrichtungen konsistent ist; eine auswählbare Option, um aus mehreren Geschwindigkeiten der multi-lane Hochgeschwindigkeits-E/A-Verbindung auszuwählen, auf der die Bewertung der elektrischen Margin durchgeführt wird; eine auswählbare Option für den Margin-Tester, um abzuleiten, wann Fehler an den Empfängern des DUT aufgetreten sind, basierend auf Traffic, der in einer entgegengesetzten Richtung auf der multi-lane Hochgeschwindigkeits-E/A-Verbindung durch den Margin-Tester unter Verwendung von protokollspezifischem Wissen fließt, um den Margin-Tester in die Lage zu versetzen, Margin-Tests auf Produktionslinien ohne Software auf dem DUT durchzuführen; eine auswählbare Option, um automatisch Zeitbereichsreflektometrie-Messwerte (TDRs) von Kanälen mit niedriger Margin zu erfassen, die als Ergebnis der Bewertung die elektrische Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung erkannt werden; eine auswählbare Option, um eine automatische Verbindung zu einem Oszilloskop durchzuführen, um automatisch digitalisierte Wellenformen zu erfassen, wenn niedrige Margins als Ergebnis der Bewertung die elektrische Margin der multi-lane Hochgeschwindigkeits-E/A-Verbindung erkannt werden; und eine auswählbare Option, um die eine oder mehrere der vom Benutzer auswählbaren Optionen für das DUT zu konfigurieren, indem das DUT-Silizium ausgebildet wird, um die eine oder mehrere der vom Benutzer auswählbaren Optionen zu implementieren.
  • 13 ist ein Flussdiagramm eines Beispielverfahrens 1300 zur Bereitstellung eines kalibrierten Margin-Testers gemäß einer beispielhaften Ausführungsform.
  • Bei 1302 kann der Margin-Tester 102 Optionen zur Durchführung der Kalibrierung des Margin-Testers 102 bereitstellen oder diese durchführen, wodurch ein Benutzer einen Satz erwarteter Margins mit einer Reihe von Referenzkanälen erhalten kann.
  • Bei 1304 wird der kalibrierte Margin-Tester bereitgestellt, der so ausgebildet ist, dass er die elektrische Augen-Margin entweder in Sende- (Tx) oder in Empfangsrichtung (Rx) einer zu testenden Vorrichtung (DUT) mit einer vollständig laufenden Betriebsverbindung des DUT ohne spezielle Testmodi misst und die volle Belastung und Übersprechungseffekte erfasst. Es kann auch ein individuell kalibriertes Modell für den Margin-Tester bereitgestellt werden, das die Berechnung der erwarteten Margin mit einem oder mehreren der folgenden Modelle ermöglicht: individualisierte Systemkanäle, Empfängermodelle und Sendermodelle. Außerdem wird eine Funktion im DUT-Silizium bereitgestellt, die es dem Margin-Tester ermöglicht, herstellerdefinierte Nachrichten oder einen anderen Protokollmechanismus zu verwenden, um anzuzeigen, dass eine Margin-Prüfung durch den Margin-Tester stattfinden wird, wodurch das DUT-Silizium in der Lage ist, Logik zu deaktivieren, die die Verbindungsbreite oder Geschwindigkeit der Verbindung aufgrund von Fehlern für eine Dauer der Margin-Prüfung verschlechtern würde.
  • Es wird auch eine Softwareanwendung für den Margin-Tester bereitgestellt, die die Durchführung der Prüfung einer zu prüfenden Kanalkomponente (z. B. einer nackten Leiterplatte oder eines Kabels) durch den Margin-Tester in einer Prüfkonfiguration ermöglicht, in der ein Margin-Tester auf einer oder beiden Seiten der zu prüfenden Kanalkomponente verwendet wird. In einigen Ausführungsformen wird die Hardware des Margin-Testers einem Unternehmen zur Verfügung gestellt, das eine Leiterplatte (PCB) herstellt, und die mit der Verwendung des Margin-Testers verbundenen Daten werden Siliziumunternehmen zur Verfügung gestellt, die das bei der Herstellung der PCB verwendete Silizium liefern.
  • 14 ist ein Flussdiagramm eines Beispielverfahrens 1400 zum Konfigurieren der zu testenden Vorrichtung für die Durchführung von Margin-Tests gemäß einem Ausführungsbeispiel.
  • Bei 1402 empfängt der Margin-Tester 102 Konfigurationseinstellungen für eine zu testende Vorrichtung (DUT).
  • Bei 1404 bildet der Margin-Tester 102 das DUT aus für die Durchführung von Margin-Tests durch den Margin-Tester 102 unter verschiedenen Bedingungen für Silizium des DUT. Der Margin-Tester 102 kann ein Software-Plugin erhalten, das die Konfiguration und die DUT-Siliziumparameter für die Ausführung der Margin-Tests durch den Margin-Tester 102 unter den verschiedenen Bedingungen für das Silizium des DUT ermöglicht. Die DUT-Silizium-Parameter können einen oder mehrere der folgenden Parameter umfassen, sind aber nicht darauf beschränkt: Parameter, die sich auf die zeitkontinuierliche CTLE des Empfängers beziehen, und Parameter, die sich auf die DFE beziehen.
  • 15 zeigt ein Beispiel für einen Margin-Tester 102 mit Selbstkalibrierung. Die Kalibrierung des Margin-Testers 102 kann durch elektrisches Verbinden der Sender mit den Empfängern durchgeführt werden. Dies kann beispielsweise durch einen Schalter innerhalb des Margin-Testers 102 erfolgen, um die Sender mit den Empfängern in demselben Margin-Tester 102 elektrisch zu verbinden. Dadurch entfällt die Notwendigkeit einer externen Prüfausrüstung.
  • 15 ähnelt dem Blockdiagramm der unteren Ebene von 7. Ähnlich wie 7 ist 15 ein unteres Blockdiagramm eines Margin-Testers 102 zum Testen der elektrischen Margin einer multi-lane Hochgeschwindigkeits-E/A-Verbindung einer zu testenden Vorrichtung in Tx- und Rx-Richtung oder in beiden Richtungen, sowie mit Selbstkalibrierung. Um die Selbstkalibrierung durchzuführen, können ein oder mehrere Schalter 1500 vorgesehen werden, um jeden der Sender in der HSIO-Ausgangseinheit 702 mit jedem der Empfänger in der HSIO-Eingangseinheit 704 zu verbinden. Die Sender können ein Signal ausgeben, und die Empfänger können das Signal empfangen und feststellen, ob sich der Margin-Tester 102 innerhalb eines gewünschten Bereichs befindet. Zur besseren Veranschaulichung ist in 15 ein einzelner Schalter 1500 dargestellt, aber wie der Fachmann weiß, können auch mehrere Schalter 1500 vorgesehen werden, um die Sender mit den Empfängern zu verbinden. Alternativ zum Schalter 1500 kann an den E/A-Anschlüssen 706 eine Kalibrierungsvorrichtung oder -einrichtung vorgesehen werden, um die Sender zu veranlassen, zu den Empfängern zurückzuschleifen, um eine Selbstkalibrierung durchzuführen.
  • Zur Durchführung der Kalibrierung des Margin-Testers 102 können verschiedene Betriebsarten vorgesehen werden. Beispielsweise kann die Selbstkalibrierung nur im Werk mit einer speziellen Loopback-Vorrichtung durchgeführt werden, die die Sender über einen oder mehrere der E/A-Anschlüsse 706 mit den Empfängern verbinden kann.
  • Ein anderer Betriebsmodus, der vorgesehen werden kann, ist die Durchführung eines Selbsttests des Margin-Testers 102 durch einen Endbenutzer. Dies kann durch Aktivieren des Schalters 1500 oder durch Einsetzen einer Vorrichtung geschehen, die die Sender zu den Empfängern des Margin-Testers 102 leiten kann. Während des Selbsttests kann der Margin-Tester 102 an die Frontpanelanzeigen 712 ausgeben, wenn die Ergebnisse außerhalb eines bestimmten Bereichs liegen.
  • In einigen Beispielen kann die Kalibrierung entweder in einem Protokollmodus, einem PRBS-Muster-Nicht-Protokollmodus oder in beiden durchgeführt werden. In einem Protokollmodus können die E/A-Anschlüsse 706 jedoch möglicherweise nicht gleichzeitig als Host und als Testvorrichtung fungieren. Wenn der Margin-Tester 102 über zwei Sätze von E/A-Anschlüssen 706 verfügt, muss der Margin-Tester 102 möglicherweise die beiden unterschiedlichen Sätze von E/A-Anschlüssen 706 verbinden oder es muss ein zweiter Margin-Tester 102 angeschlossen werden.
  • Die interne Kalibrierung kann eine schnellere und potenziell kostengünstigere Werkskalibrierung für die Margin-Tester 102 als herkömmliche Instrumente ermöglichen. Die interne Kalibrierung kann es einem Endbenutzer auch ermöglichen, seine eigenen Kalibrierungsprüfungen durchzuführen.
  • Nutzen, Vorteile und Verbesserungen der offenbarten Ausführungsformen umfassen unter anderem die folgenden Merkmale. Einige Ausführungsformen können fast vollständig mit handelsüblichen Komponenten, einschließlich Standard-FPGAs und Sinus-Jitter-Injektions-Chips oder Verzögerungsleitungen, implementiert werden und sind im Vergleich zu herkömmlichen BERTs und Scopes sehr kostengünstig. Ein Ausführungsbeispiel kann auf vollständigen multi-lane-Verbindungen im normalen Betriebszustand ausgeführt werden, ohne dass eine spezielle Software erforderlich ist, und es können alle Effekte erfasst werden, die sich aus dem gleichzeitigen Betrieb aller Lanes ergeben. Ein weiterer Vorteil ist, dass Ausführungsformen der vorliegenden Offenlegung in einer einzigen, in sich geschlossenen Einheit in eine oder beide Richtungen (Tx und Rx) testen können. Verschiedene Ausführungsformen können auch in einer Produktionsumgebung (z. B. in einer Hauptplatinen-Produktionstestumgebung) ausgeführt werden, ohne dass Software oder Änderungen am DUT erforderlich sind. Eine testspezifische Logik, die je nach Protokoll variiert, kann in der Silizium-/Firmware des Margin-Testers 102 vorgesehen werden, um sehr schnell zu erkennen, wenn am DUT-Empfänger Fehler auftreten, und zwar auf der Grundlage der Daten, die von der zu testenden Vorrichtung an den Margin-Tester zurückgesendet werden. Einige Ausführungsbeispiele umfassen Funktionen, die im DUT-Silizium implementiert sind, um durch herstellerspezifische PCI-Express-Nachrichten oder andere Standardprotokollfunktionen zu erkennen, dass eine Margin-Prüfung stattfinden wird, und das DUT-Silizium in einen Zustand zu versetzen, in dem es die Verbindungsbreite und/oder -geschwindigkeit normalerweise nicht aufgrund von Fehlern beeinträchtigt. Dadurch wird sichergestellt, dass der Margin-Prozess für die DUT-Empfänger unter Verwendung von Rauschinjektion oder Spannungsschwankungsanpassungen ohne das Risiko einer Beeinträchtigung der Link-Breite oder -Geschwindigkeit durch normale Protokollmechanismen erfolgen kann. Dies ist eine Alternative zu spezieller Logik, um schnell zu erkennen, wann Fehler beginnen, und die Belastung zu reduzieren, bevor eine Beeinträchtigung der Verbindung oder der Geschwindigkeit auftreten kann.
  • Eine weitere Verbesserung, die durch ein hier beschriebenes Ausführungsbeispiel bereitgestellt wird, besteht darin, dass jede Margin-Tester-Einheit einer Vielzahl von Margin-Tester-Einheiten individuell kalibriert und charakterisiert wird, so dass die Benutzer die erwarteten Margin-Werte mit jeder spezifischen Einheit kennen und selbst die kleinsten Abweichungen von den Erwartungen über ihre Vorproduktions- und Produktionseinheiten markieren können. Als Teil dieser individuellen Charakterisierung und Kalibrierung kann ein Modell, wie z. B. ein IBIS-AMI-Modell, für jeden einzelnen Margin-Tester 102 bereitgestellt werden, das es den Endbenutzern ermöglicht, die erwarteten Margin für ihre spezifischen Kanalmodelle auf der Grundlage simulierter oder gemessener S-Parameter zu berechnen.
  • Die Offenlegung beschreibt ausgeklügelte Margin-Tester, die sehr schnell und sehr einfach zu bedienen sind. Es wird eine komfortable und effiziente Konfigurationssoftware für die LängenMargin-Messungen und verschiedene Optionen bereitgestellt, die vom Benutzer ausgebildet werden können. Einmal ausgebildet, fährt der Margin-Tester 102 die Verbindung wie ein beliebiges Standardvorrichtung hoch und führt dann automatisch die Messungen auf der in Betrieb befindlichen Verbindung durch. Das Testen erfolgt auf allen Lanes gleichzeitig, und bei schnellen elektrischen Margin-Scans können diese innerhalb von Millisekunden erfolgen. Dies ermöglicht umfangreiche Tests, einschließlich vollständiger Tests aller Hochgeschwindigkeits-E/A-Ports und -Lanes. Verschiedene Ausführungsformen bieten verschiedene Margin-Test-Modi, um ein gewisses Maß an Problemcharakterisierung zu ermöglichen, ohne dass herkömmliche Instrumente erforderlich sind, einschließlich, aber nicht beschränkt auf: Wiederholungszählung und Analyse der Variabilität der Margin und der ausgewählten Tx-Entzerrung (sowohl für das DUT als auch für den Margin-Tester) und der ausgewählten RX-Entzerrung (für die Margin-Test-Empfänger) sowie der Wahrscheinlichkeit von Trainingsproblemen in den Tx- oder Rx-Trainingsalgorithmen der zu testenden Vorrichtung; Festlegen der Sender-Entzerrung in beiden Richtungen und Beobachten der Auswirkungen auf die Margin; Festlegen der Empfänger-Entzerrung (CTLE) und der Anzahl der DFE-Abgriffe (einschließlich Null) im Empfänger des Margin-Testers und Betrachten der Auswirkungen auf die Margin-Werte. Zum Beispiel deuten signifikante Margin-Änderungen, wenn DFE ausgeschaltet ist, auf eine signifikante Diskontinuität in einem bestimmten Kanal hin.
  • Ein weiterer Vorteil verschiedener Ausführungsformen des Margin-Testers 102 besteht darin, dass jeder Hochgeschwindigkeits-E/A-Port und jede Lane eines bestimmten DUTs in allen Vorproduktionseinheiten und in der tatsächlichen Produktion auf die elektrische Margin getestet werden kann, wodurch eine beispiellose Fähigkeit geschaffen wird, Probleme und potenzielle Probleme zu erkennen, bevor sie überhaupt in die Produktion gelangen oder bevor sie an die Kunden gelangen. Verschiedene Ausführungsformen ermöglichen auch die Analyse der Margin vor und nach einer Vielzahl von Verbindungsereignissen wie z. B. Leistungszustandsübergängen (in einigen Fällen unter Verwendung von Software auf dem DUT).
  • Frühere Lösungen haben sehr allgemeine und hochentwickelte Jitter- und Rauscheinfügungsmethoden. Verschiedene Ausführungsformen der Offenlegung haben einen Vorteil gegenüber diesen Lösungen, indem sie die Jitter-/Amplituden-Belastung erheblich vereinfachen, aber nicht eliminieren, um diese notwendige Aufgabe zu erfüllen. Diese Einfachheit führt zu niedrigeren Betriebskosten, schnelleren Ergebnissen und erhöhtem Produktvertrauen (durch die Sammlung großer Datensätze) im Vergleich zu dem, was mit bestehenden Methoden erforderlich wäre.
  • Aspekte der Offenbarung können auf einer speziell geschaffenen Hardware, auf Firmware, digitalen Signalprozessoren oder auf einem speziell programmierten Allzweckcomputer mit einem Prozessor, der nach programmierten Anweisungen arbeitet, arbeiten. Die Begriffe Controller oder Prozessor, wie sie hier verwendet werden, sollen einen oder mehrere Mikroprozessoren, Mikrocomputer, anwendungsspezifische integrierte Schaltungen (ASICs) und spezielle Hardware-Controller umfassen, die unabhängig voneinander oder in Verbindung miteinander arbeiten. Ein oder mehrere Aspekte der Offenbarung können in computerverwendbaren Daten und computerausführbaren Anweisungen, wie in einem oder mehreren Programmmodulen, verkörpert sein, die von einem oder mehreren Computern (einschließlich Überwachungsmodulen und Steuerungen) oder anderen Vorrichtungen ausgeführt werden. Im Allgemeinen umfassen Programmmodule Routinen, Programme, Objekte, Komponenten, Datenstrukturen usw., die bestimmte Aufgaben ausführen oder bestimmte abstrakte Datentypen implementieren, wenn sie von einem Prozessor in einem Computer oder einer anderen Vorrichtung ausgeführt werden. Die computerausführbaren Anweisungen können auf einem nicht transitorischen, computerlesbaren Speichermedium wie einer Festplatte, einer optischen Platte, einem Wechselspeichermedium, einem Festkörperspeicher, einem DDR-Speicher, einem Random Access Memory (RAM) usw. gespeichert sein. Wie dem Fachmann klar sein wird, kann die Funktionalität der Programm-Module in verschiedenen Aspekten beliebig kombiniert oder verteilt werden. Darüber hinaus kann die Funktionalität ganz oder teilweise in Firmware oder Hardware-Äquivalenten wie integrierten Schaltungen, FPGA und dergleichen verkörpert sein. Bestimmte Datenstrukturen können verwendet werden, um einen oder mehrere Aspekte der Offenbarung effektiver zu implementieren, und solche Datenstrukturen werden im Rahmen der hier beschriebenen computerausführbaren Anweisungen und computerverwendbaren Daten in Betracht gezogen.
  • Die offenbarten Aspekte können in einigen Fällen in Hardware, Firmware, Software oder einer Kombination davon implementiert werden. Die offengelegten Aspekte können auch in Form von Anweisungen implementiert werden, die auf einem oder mehreren nicht-transitorischen computerlesbaren Medien enthalten oder gespeichert sind, die von einem oder mehreren Prozessoren gelesen und ausgeführt werden können. Solche Anweisungen können als Computerprogrammprodukt bezeichnet werden. Computerlesbare Medien, wie hier beschrieben, sind alle Medien, auf die ein Computer zugreifen kann. Als Beispiel und ohne Einschränkung können computerlesbare Medien Computerspeichermedien und Kommunikationsmedien umfassen.
  • Computerspeichermedien sind beliebige Medien, die zum Speichern von computerlesbaren Informationen verwendet werden können. Als Beispiel und ohne Einschränkung können Computerspeichermedien RAM, ROM, Electrically Erasable Programmable Read-Only Memory (EEPROM), Flash-Speicher oder andere Speichertechnologien, Compact Disc Read Only Memory (CD-ROM), Digital Video Disc (DVD) oder andere optische Plattenspeicher, Magnetkassetten, Magnetbänder, Magnetplattenspeicher oder andere magnetische Speichervorrichtungen und alle anderen flüchtigen oder nicht flüchtigen, entfernbaren oder nicht entfernbaren Medien umfassen, die in jeder Technologie implementiert sind. Computerspeichermedien schließen Signale als solche und vorübergehende Formen der Signalübertragung aus.
  • Kommunikationsmedien sind alle Medien, die für die Übertragung von computerlesbaren Informationen verwendet werden können. Als Beispiel und ohne Einschränkung können Kommunikationsmedien Koaxialkabel, Glasfaserkabel, Luft oder jedes andere Medium umfassen, das für die Übertragung von elektrischen, optischen, Hochfrequenz- (HF), Infrarot-, akustischen oder anderen Signalen geeignet ist.
  • Außerdem wird in dieser schriftlichen Beschreibung auf bestimmte Merkmale verwiesen. Es ist davon auszugehen, dass die Offenbarung in dieser Spezifikation alle möglichen Kombinationen dieser besonderen Merkmale umfasst. Wenn zum Beispiel ein bestimmtes Merkmal im Zusammenhang mit einem bestimmten Aspekt offenbart wird, kann dieses Merkmal, soweit möglich, auch im Zusammenhang mit anderen Aspekten verwendet werden.
  • Wenn in dieser Anmeldung auf ein Verfahren mit zwei oder mehr definierten Schritten oder Vorgängen Bezug genommen wird, können die definierten Schritte oder Vorgänge in beliebiger Reihenfolge oder gleichzeitig ausgeführt werden, sofern der Kontext diese Möglichkeiten nicht ausschließt.
  • Obwohl bestimmte Aspekte der Offenbarung zum Zwecke der Veranschaulichung dargestellt und beschrieben wurden, können verschiedene Änderungen vorgenommen werden, ohne dass der Geist und der Umfang der Offenbarung beeinträchtigt werden. Dementsprechend sollte die Offenbarung nicht eingeschränkt werden, außer durch die beigefügten Ansprüche.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 778249 [0001]
    • US 16/778262 [0001]
    • US 63/111533 [0001]

Claims (25)

  1. Eine Testvorrichtung, umfassend: mindestens eine Schnittstelle, die so strukturiert ist, dass sie an eine zu testende Vorrichtung (DUT) angeschlossen werden kann; eine oder mehrere Lanes, die mit der Schnittstelle verbunden sind; und einen Controller, der über die eine oder mehrere Lanes mit der mindestens einen Schnittstelle gekoppelt ist, wobei der Controller so ausgebildet ist, dass er eine single-lane oder multi-lane Hochgeschwindigkeits-Eingangs/Ausgangs-Verbindung (E/A) mit der zu testenden Vorrichtung herstellt und die Testvorrichtung veranlasst, eine elektrische Margin der single-lane oder multi-lane Hochgeschwindigkeits-E/A-Verbindung entweder in Sende- (Tx) oder in Empfangsrichtung (Rx) oder in beiden Richtungen zu bewerten.
  2. Die Testvorrichtung nach Anspruch 1, wobei die mindestens eine Schnittstelle mindestens eine Lane umfasst, die so ausgebildet ist, dass sie mit dem DUT verbunden werden kann, um die elektrische Margin der single-lane oder multi-lane Hochgeschwindigkeits-E/A-Verbindung mit dem DUT in Tx- und Rx-Richtung oder in beiden Richtungen zu bewerten.
  3. Die Testvorrichtung nach Anspruch 2, wobei die mindestens eine Lane eine Vielzahl von Lanes umfasst und wobei der Controller so ausgebildet ist, dass er mehrere verschiedene Protokolle für die Testvorrichtung unterstützt, um mehrere verschiedene Vorrichtungen zu testen, die jeweils nach einem anderen Protokoll arbeiten, und um Optionen zum Ausbilden der Vielzahl von Lanes für verschiedene Vorrichtungs-Aufgaben und die mehreren verschiedenen Protokolle bereitzustellen.
  4. Die Testvorrichtung nach Anspruch 3, wobei die mehreren Lanes so ausgebildet sind, dass sie mit mindestens einer Testeinrichtung verbunden werden können, um eine elektrische Margin einer multi-lane Hochgeschwindigkeits-E/A-Verbindung zu bewerten.
  5. Die Testvorrichtung nach einem der Ansprüche 1 bis 4, wobei die ein- oder multi-lane Hochgeschwindigkeits-E/A-Verbindung mit der zu testenden Vorrichtung eine voll funktionsfähige Verbindung ohne einen speziellen Testmodus ist.
  6. Die Testvorrichtung nach einem der Ansprüche 1 bis 5 umfasst ferner eine Leiterplatte (PCB) einer Zusatzkarte, und das DUT ist eine Hauptplatine, wobei die Zusatzkarte so ausgebildet ist, dass sie in einen Anschluss auf der Hauptplatine eingesteckt werden kann, um physikalische und logische Verbindungsschichten für jede Lane der single-lane oder multi-lane Hochgeschwindigkeits-E/A-Verbindung zu implementieren.
  7. Die Testvorrichtung nach einem der Ansprüche 1 bis 6, wobei der Controller so ausgebildet ist, dass er die elektrische Margin der single-lane oder multi-lane Hochgeschwindigkeits-E/A-Verbindung bewertet, indem er zumindest so ausgebildet ist, dass er eine einstellbare Belastung auf Margin-Testsender ausübt.
  8. Die Testvorrichtung nach einem der Ansprüche 1 bis 7, wobei der Controller so ausgebildet ist, dass er die elektrische Margin der single-lane oder multi-lane Hochgeschwindigkeits-E/A-Verbindung bewertet, indem er zumindest so ausgebildet ist, dass er einen Betrag des Versatzes pro Lane variiert.
  9. Die Testvorrichtung nach einem der Ansprüche 1 bis 8, wobei der Controller ferner so ausgebildet ist, dass er ein Trigger-Signal ausgibt, wenn während der Bewertung der elektrischen Margin ein Ereignis erkannt wird.
  10. Die Testvorrichtung nach einem der Ansprüche 1 bis 9, wobei der Controller ferner so ausgebildet ist, dass er die Testvorrichtung veranlasst, die elektrische Margin zu bewerten, wenn ein Trigger-Signal empfangen wird.
  11. Die Testvorrichtung nach einem der Ansprüche 1 bis 10, wobei der Controller ferner so ausgebildet ist, dass er während der Bewertung der elektrischen Margin ein Protokoll des Trainingszustands der Verbindung im Vergleich zu einer elektrischen Margin aufzeichnet.
  12. Die Testvorrichtung nach einem der Ansprüche 1 bis 11, wobei jede der einen oder mehreren Lanes einen Sender und einen Empfänger enthält und der Controller ferner so ausgebildet ist, dass er eine Kalibrierung durch Kopplung jedes Senders mit einem entsprechenden Empfänger durchführt.
  13. Die Testvorrichtung nach einem der Ansprüche 1 bis 12, wobei das DUT eine zu prüfende Verbindung ist und der Controller ferner so ausgebildet ist, dass er einen Vektor-Netzwerkanalysator-Modus aktiviert, um die zu prüfende Verbindung zu testen.
  14. Die Testvorrichtung nach Anspruch 13, wobei die zu testende Verbindung zwischen mindestens einem Sender und mindestens einem Empfänger der einen oder mehreren Lanes gekoppelt ist.
  15. Ein Verfahren zum Testen der elektrischen Margin einen zu testenden Vorrichtung (DUT), wobei das Verfahren Folgendes umfasst: Koppeln des DUT mit einer Vielzahl von Lanes eines Margin-Testers; Herstellen einer Mehrspur-Hochgeschwindigkeits-E/A-Verbindung mit dem DUT über die Vielzahl von Lanes; und Bewerten einer elektrischen Margin durch den Margin-Tester in Sende- (Tx) und Empfangsrichtung (Rx) oder in beiden Richtungen für jede Hochgeschwindigkeits-Eingangs-/Ausgangs-Lane (E/A) der multi-lane Hochgeschwindigkeits-E/A-Verbindung.
  16. Das Verfahren nach Anspruch 15 umfasst ferner das Variieren eines Betrags an Versatz pro Lane bei der Bewertung der elektrischen Margin.
  17. Das Verfahren nach Anspruch 15 oder 16, das ein Trigger-Signal erzeugt, wenn während der Bewertung der elektrischen Margin ein Ereignis erkannt wird.
  18. Das Verfahren nach einem der Ansprüche 15 bis 17, ferner umfassend den Empfang eines Trigger-Signals und die Bewertung der elektrischen Margin, wenn das Trigger-Signal empfangen wird.
  19. Das Verfahren nach einem der Ansprüche 15 bis 18, ferner umfassend das Erfassen eines Protokolls des Verbindungs-Trainingszustands gegenüber einer elektrischen Margin während der Bewertung der elektrischen Margin.
  20. Das Verfahren nach einem der Ansprüche 15 bis 19, wobei jede Lane einen Sender und einen Empfänger enthält und das Verfahren ferner das Kalibrieren der Testvorrichtung durch Koppeln eines Senders mit einem Empfänger und Durchführen einer Kalibrierung umfasst.
  21. Das Verfahren nach einem der Ansprüche 15 bis 20, wobei das DUT eine zu testende Verbindung ist und das Verfahren ferner das Aktivieren eines Vektornetzwerk-Analysator-Modus zum Testen der zu testenden Verbindung umfasst.
  22. Das Verfahren nach Anspruch 21, wobei die zu testende Verbindung zwischen mindestens einem Sender und mindestens einem Empfänger aus der Vielzahl von Lanes gekoppelt ist.
  23. Ein Margin-Tester, der Folgendes umfasst: eine oder mehrere Lanes, die so strukturiert sind, dass sie an eine zu testende Vorrichtung (DUT) gekoppelt sind; und eine oder mehrere Controller, die ausgebildet sind, um: eine single-lane oder multi-lane Hochgeschwindigkeits-Eingangs/Ausgangs (E/A)-Verbindung mit dem DUT über die eine oder mehrere Lanes herzustellen; und eine elektrische Margin der single-lane oder multi-lane Hochgeschwindigkeits-E/A-Verbindung entweder in Sende- (Tx) oder in Empfangsrichtung (Rx) oder in beiden Richtungen zu bewerten.
  24. Der Margin-Tester nach Anspruch 23, wobei der eine oder die mehreren Controller ferner so ausgebildet sind, dass er die single-lane oder multi-lane Hochgeschwindigkeits-E/A-Verbindung mit der zu testenden Vorrichtung herstellen, wobei der Margin-Tester als Verzeichnis-Komplex wirkt.
  25. Der Margin-Tester nach Anspruch 23 oder 24, wobei die eine oder die mehreren Controller ferner so ausgebildet sind, dass er die single-lane oder multi-lane Hochgeschwindigkeits-E/A-Verbindung mit dem DUT herstellen, wobei der Margin-Tester als Endpunkt fungiert.
DE102021128363.9A 2020-11-09 2021-10-29 Systeme, verfahren und vorrichtungen für hochgeschwindigkeits-einagngs-/ausgangs-margin-tests Pending DE102021128363A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063111533P 2020-11-09 2020-11-09
US63/111,533 2020-11-09
US17/470,424 2021-09-09
US17/470,424 US11940483B2 (en) 2019-01-31 2021-09-09 Systems, methods and devices for high-speed input/output margin testing

Publications (1)

Publication Number Publication Date
DE102021128363A1 true DE102021128363A1 (de) 2022-05-12

Family

ID=81256175

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021128363.9A Pending DE102021128363A1 (de) 2020-11-09 2021-10-29 Systeme, verfahren und vorrichtungen für hochgeschwindigkeits-einagngs-/ausgangs-margin-tests

Country Status (5)

Country Link
JP (1) JP2022076479A (de)
KR (1) KR20220063091A (de)
CN (1) CN114460434A (de)
DE (1) DE102021128363A1 (de)
TW (1) TW202225714A (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116048897B (zh) * 2022-12-30 2024-04-02 成都电科星拓科技有限公司 一种高速串行信号接收端压力眼图构造和测试方法及系统

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US778249A (en) 1904-04-27 1904-12-27 Gen Electric Centrifugal governor.

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US778249A (en) 1904-04-27 1904-12-27 Gen Electric Centrifugal governor.

Also Published As

Publication number Publication date
KR20220063091A (ko) 2022-05-17
TW202225714A (zh) 2022-07-01
JP2022076479A (ja) 2022-05-19
CN114460434A (zh) 2022-05-10

Similar Documents

Publication Publication Date Title
DE112020000640T5 (de) Systeme, Verfahren und Vorrichtungen für Hochgeschwindigkeits-Eingangs-/Ausgangs-Margin-Tests
DE112021006166T5 (de) Systeme, Verfahren und Vorrichtungen zum Test der Eingangs- und Ausgangsmargin bei hoher Geschwindigkeit
US11940483B2 (en) Systems, methods and devices for high-speed input/output margin testing
DE60126675T2 (de) Verbessertes rückschleiftesten von seriellen vorrichtungen
DE10136443B4 (de) Zeitlagekalibrierverfahren und Halbleiterbauelementtestgerät mit Zeitlagekalibrierfunktion
DE102006006048A1 (de) Testgerät und Testverfahren
DE19700513C2 (de) Mit CAD-Daten verknüpftes Halbleiterprüfsystem
EP2132582B1 (de) Verfahren zur bestimmung einer asymmetrischen signalverzögerung eines signalpfades innerhalb einer integrierten schaltung
KR20020026841A (ko) 고속 ｉｃ 테스트 인터페이스 방법과 장치
DE102021128363A1 (de) Systeme, verfahren und vorrichtungen für hochgeschwindigkeits-einagngs-/ausgangs-margin-tests
DE102021119616A1 (de) Multiplexer-fähige kabel und testvorrichtungen
DE102004051384A1 (de) Verfahren, Vorrichtung und Herstellungsartikel zum Herstellen von symmetrischen Hochfrequenzschaltungen
DE112022002912T5 (de) Remote-köpfe mit mehreren eingängen für sequenzielles testen
DE102005055829A1 (de) Verfahren und Vorrichtung zum Quantifizieren des Zeitgebungsfehlers, induziert durch eine Impedanzabweichung eines Signalwegs
McKeone et al. Time domain reflectometer measurements on MIPI D-PHY protocol for signal integrity analysis
Lauterbach Getting more out of eye diagrams [circuit testing]
Hosman High-speed bus debug and validation test challenges
Hockett PAM4, PCIE, JITTER LIMITS MOVE THE NEEDLE IN HIGH-SPEED DIGITAL.
DE112006001266B4 (de) Parametermessung von Hochgeschwindigkeits-I/O-Systemen
Jain et al. Testing beyond EPA: TDF methodology solutions matrix
Aaberge et al. Meeting the test challenges of the 1 Gbps parallel RapidIO/spl reg/interface with new automatic test equipment capabilities
Edge Infiniium 90000 Q-Series Oscilloscopes
DE10061962A1 (de) Verfahren zum Betrieb einer Testvorrichtung für Halbleiterbauelemente
Li A Generic and Higher Order Model For High-Speed Test Interface Analysis and De-embedding

Legal Events

Date Code Title Description
R012 Request for examination validly filed