JP2005127765A - 半導体試験モジュールおよび半導体装置の試験方法。 - Google Patents

Abstract

【課題】 テスタの台数を増加させることなくかつ半導体装置の信頼性を維持しつつ、短時間に半導体装置を試験する半導体装置試験モジュールおよびその試験方法を提供する。
【解決手段】 半導体装置試験モジュール１００は、被試験体４００の電気的特性を試験する外部試験装置３００から該被試験体を試験するときの試験条件情報を入力し、外部試験装置へ被試験体の試験結果を示す試験結果情報を出力するインタフェース１９５と、試験条件情報を格納することができる記憶部１１５と、外部試験装置とは独立に試験条件情報を処理する演算処理部１７０と、演算処理部の命令に従い、試験条件情報に基づいた試験信号を被試験体へ出力する出力部１３０、１４０と、試験信号に対する被試験体からの応答信号を入力する入力部１５０、１６０と、応答信号に基づく情報を試験結果情報として格納することができる記憶部１１４とを備えている。
【選択図】 図１

Description

本発明は、半導体試験モジュールおよび半導体装置の試験方法に関する。

従来、半導体装置の試験においては、１つの計測試験装置（以下、単に、テスタという）が半導体装置内の様々な電気的特性を逐次計測していた。近年、半導体装置の規模が大きくなるに従い、その機能が多様化している。このため、テスタが試験すべき試験項目も益々増加し、半導体装置の試験時間は長期化している。

このような半導体装置の試験の問題を解決するために、テスタの台数を増加させること、または、試験項目を削減することが考えられる。しかしながら、半導体装置のテスタは、非常に高価であり、かつ、広い設置面積を必要とする。よって、テスタの台数を増加させることは、半導体装置の製造コストを増加させるという問題を生じる。また、試験項目を削減することは、半導体装置の品質を保証することが困難となり、半導体装置の信頼性を損ねるという問題を生じる。

そこで、本発明の目的は、テスタの台数を増加させることなく、かつ半導体装置の信頼性を維持しつつ、従来よりも短時間で半導体装置を試験する半導体試験モジュールおよび半導体装置の試験方法を提供することである。

本発明に係る実施形態に従った半導体試験モジュールは、被試験体の電気的特性を試験する外部試験装置から該被試験体の試験条件を示す試験条件情報を入力し、前記被試験体の試験結果を示す試験結果情報を前記外部試験装置へ出力するインタフェースと、前記試験条件情報を格納する第1の記憶部と、前記外部試験装置とは独立に前記試験条件情報を処理する演算処理部と、前記演算処理部の命令に従い、前記外部試験装置と並行して前記試験条件情報に基づいた試験信号を前記被試験体へ出力する出力部と、前記試験信号に対する前記被試験体からの応答信号を入力する入力部と、前記応答信号に基づく情報を前記試験結果情報として格納する第２の記憶部とを備えている。

本発明に係る実施形態に従った半導体装置の試験方法は、被試験体の電気的特性を試験する外部試験装置に対して通信可能なインタフェースと、前記インタフェースからの情報を演算処理する演算処理部と、前記被試験体を試験するための試験信号を前記被試験体へ出力する出力部と、前記試験信号に対する前記被試験体からの応答信号を入力する入力部とを備えた半導体試験モジュールを用いて被試験体を試験する方法であって、
前記インタフェースが前記被試験体の試験条件を示す試験条件情報を前記外部試験装置から入力するステップと、前記演算処理部が前記外部試験装置とは独立に前記試験条件情報を処理するステップと、前記出力部が前記外部試験装置と並行して前記試験条件情報に基づいた前記試験信号を前記被試験体へ出力するステップと、前記入力部が前記応答信号を入力するステップとを具備する。

本発明による半導体装置試験モジュールおよび半導体装置の試験方法は、テスタの台数を増加させることなく、かつ半導体装置の信頼性を維持しつつ、従来よりも短時間で半導体装置を試験することができる。

以下、図面を参照しつつ、本発明に係る実施形態を詳細に説明する。これらの実施形態は、本発明を限定するものではない。

本発明に係る実施形態に従った半導体装置試験モジュール（以下、試験モジュールともいう）は、テスタとは独立して半導体装置を試験し、尚且つ、テスタと並行に半導体装置を試験するように構成されている。これにより、試験モジュールは、従来よりも短時間で半導体装置を試験することができる。

（第１の実施形態）
図１は、本発明に係る第1の実施形態に従った試験モジュール１００の構成を示すブロック図である。試験モジュール１００は、ＦＰＧＡ（Field Programmable Gate Array）１１０と、Ｄ／Ａコンバータ１３０と、出力バッファ１４０と、Ａ／Ｄコンバータ１５０と、入力バッファ１６０と、ＣＰＵ１７０とを備えている。

ＣＰＵ１７０は、外部テスタ３００と通信可能に接続されている。外部テスタ３００は、試験モジュール１００を介することなく、被試験体（以下、ＤＵＴ（Device Under Tester）ともいう）４００へ電気的に接続されており、独自にＤＵＴ４００を試験することができる。ＦＰＧＡ１１０は、Ｄ／Ａコンバータ１３０、Ａ／Ｄコンバータ１５０およびＣＰＵ１７０にさらに接続されている。

Ｄ／Ａコンバータ１３０およびＡ／Ｄコンバータ１５０は、それぞれ出力バッファ１４０および入力バッファ１６０を通してＤＵＴ４００へ接続されている。

図２は、試験モジュール１００および外部テスタ３００の試験動作を示すフロー図である。尚、破線矢印は信号の送受信を示す。ＦＰＧＡ１１０は、ＣＰＵ１７０を介して外部テスタ３００からＤＵＴ４００を試験するための試験条件情報を入力し、この試験条件情報を内部に格納する（Ｓ１０）。ＣＰＵ１７０は、外部テスタ３００とは独立に試験条件情報を処理し、ＦＰＧＡ１１０へ試験条件に基づいた命令を送信する（Ｓ２０）。ＦＰＧＡ１１０はこの命令に従ってＤ／Ａコンバータ１３０を制御し、それによって、Ｄ／Ａコンバータ１３０は試験条件情報に基づいたアナログ値をＤＵＴ４００へ出力する（Ｓ３０）。

ＤＵＴ４００は、ある入力信号に対してＤＵＴ４００の電気的特性に従った応答信号を出力する（Ｓ４０）。Ａ／Ｄコンバータ１５０は、ＤＵＴ４００からの応答信号をデジタル変換してＦＰＧＡ１１０へ送信する（Ｓ５０）。ＦＰＧＡ１１０は、このデジタル化された応答信号を試験結果情報として内部に格納する（Ｓ６０）。ステップＳ２０〜Ｓ６０は、繰り返し実行され、試験条件に基づいた一連の試験結果情報がＦＰＧＡ１１０内に格納される。試験終了後、ＦＰＧＡ１１０は、外部テスタ３００からの要求を受けて、試験結果を外部テスタ３００へ出力する（Ｓ７０）。

試験モジュール１００による試験は、外部テスタ３００による試験とは独立して実行される。また、外部テスタ３００による試験に関連する信号と試験モジュール１００による試験に関連する信号とが相互に干渉しないように、試験モジュール１００は、外部テスタ３００が同時期に試験する回路部分とは電気的に分離している回路部分を試験する。これにより、試験モジュール１００は、外部テスタ３００と並行して同一のＤＵＴ４００を試験することができる。

図３は、試験モジュール１００の内部をさらに詳細に示したブロック図である。ＦＰＧＡ１１０は、ＣＰＵインタフェース１１１と、ＤＡデータ発生器１１２と、メモリ１１４、１１５および１１８と、ＤＡコントローラ１１７と、ＡＤコントローラ１１９と、ＤＵＴシリアルコマンドコントローラ１２０とを含む。アナログ部１８０は、校正用のＤ／Ａコンバータ１９０をさらに備えている。また、試験モジュール１００は、外部テスタ３００との通信を可能とするインタフェース１９５を備えている。

ＣＰＵ１７０は、インタフェース１９５を介して外部テスタ３００と通信することができる。ＣＰＵ１７０とＦＰＧＡ１１０とはＣＰＵインタフェース１１１を介して通信することができる。

外部テスタ３００からの試験条件情報はインタフェース１９５を介してＣＰＵ１７０へ送信され、ＣＰＵ１７０は、ＣＰＵインタフェース１１１を介して試験条件情報をメモリ１１５へ格納する。試験条件情報は、例えば、試験信号の電圧の変更範囲、試験信号の電圧を段階的に変更するときの電圧ステップ幅（以下、入力分解能ともいう）、或る電圧ステップにおける試験信号をＤＵＴ４００へ供給する時間、変更範囲内において所望の試験信号を検索する方法、並びに、この検索において基準となる応答信号などの情報である。また、ＣＰＵ１７０は、メモリ１１５に格納された試験条件情報を逐次読み出し、これを処理し、それにより、ＦＰＧＡ１１０を制御することができる。試験条件情報は、電圧ステップ幅の代わりに、試験信号の電圧を段階的に変更するときのステップ数の情報を含んでいてもよい。

試験モジュール１００の出力部は、ＤＡデータ発生器１１２、ＤＡコントローラ１１７、Ｄ／Ａコンバータ１３０および出力バッファ１４０からなる。試験モジュール１００の出力部はＣＰＵインタフェース１１１とＤＵＴ４００との間に接続されている。本実施形態において、ＤＡデータ発生器１１２は、加算器１１３を含み、試験条件情報に従ったデジタル信号をＤＡコントローラ１１７へ送信する。ＤＡコントローラ１１７はＤ／Ａコンバータ１３０を制御し、この制御を受けてＤ／Ａコンバータ１３０はデジタル信号をアナログ信号へ変換し、このアナログ信号をアンプ１４０へ送信する。アンプ１４０を通して増幅されたアナログ信号は試験信号としてＤＵＴ４００へ供給される。

加算器１１３は、例えば、試験信号の変更範囲内の最低電圧から最高電圧までの電圧を段階的にＤＵＴ４００へ供給するために、所定のステップ幅の電圧を最低電圧に逐次加算する。加算器１１３は、ＤＵＴ４００からの応答信号の電圧が所定の電圧値になるまでこの加算処理を継続する。

一方、試験モジュール１００の入力部は、入力バッファ１６０、Ａ／Ｄコンバータ１５０、ＡＤコントローラ１１９およびメモリ１１４からなる。試験モジュール１００の入力部はＣＰＵインタフェース１１１とＤＵＴ４００との間に接続されている。試験信号は、ＤＵＴ４００内の試験対象である回路を通過して応答信号としてＤＵＴ４００から出力される。この応答信号は、アナログ信号であり、入力バッファ１６０を通して増幅された応答信号はＡ／Ｄコンバータ１５０へ送信される。Ａ／Ｄコンバータ１５０は、応答信号をデジタル変換する。このデジタル信号はＡＤコントローラ１１９を介してメモリ１１４へ試験結果情報として格納される。

ＤＵＴシリアルコマンドコントローラ１２０は、ＤＵＴ４００のシリアルコマンドを変更することができる。シリアルコマンドの変更は、例えば、ＤＵＴ４００の試験の間に、ＤＵＴ４００の内部で供給される電源電圧のレベルを変更すること等である。

出力バッファ１４０とインタフェース１９５との間には、Ｄ／Ａコンバータ１９０およびメモリ１１８がさらに接続されている。Ｄ／Ａコンバータ１９０およびメモリ１１８は試験モジュール１００の較正に用いられる。例えば、同じ試験条件情報のもとにおいて、外部テスタ３００から出力される試験信号と試験モジュール１００から出力される試験信号とが異なる場合には、試験モジュール１００は、正確にＤＵＴ４００を試験することができない。そこで、Ｄ／Ａコンバータ１９０がＤ／Ａコンバータ１３０から出力されるアナログ信号を補正することによって、試験モジュール１００が同じ試験条件情報のもとで外部テスタ３００と等しい試験信号を出力することを可能にする。メモリ１１８は較正条件情報を格納し、Ｄ／Ａコンバータ１９０は、較正条件情報に基づいたアナログ信号をＤ／Ａコンバータ１３０から出力されるアナログ信号へ付加する。

次に、具体例として、図３に示す試験モジュール１００が、図４に示すＤＵＴ４００内の回路を試験するときの動作を説明する。

図４は、試験モジュール１００が試験対象とするＤＵＴ４００内の回路を示す回路図である。入力４０１および出力４０３は、それぞれ試験モジュール１００の出力バッファ１４０および入力バッファ１６０に電気的に接続されている。電源４０５は、ＤＵＴシリアルコマンドコントローラ１２０に接続されており、ＤＵＴシリアルコマンドコントローラ１２０の設定によってその電源電圧が変更される。尚、図４に示す回路は、ＤＵＴ４００の回路の一部であって、外部テスタ３００が試験する回路部分とは電気的に独立した回路部分である。

図５は、試験モジュール１００から入力４０１へ供給する試験信号の電圧値を示すグラフである。図６は、出力４０３から試験モジュール１００への応答信号の電圧値を示すグラフである。試験モジュール１００は、例えば、１５０ｍＶ〜２５０ｍＶの試験信号を入力４０１へ与える。この試験信号に対して応答信号が得られる。

応答信号はＡ／Ｄコンバータ１５０においてデジタル変換され、試験結果情報としてメモリ１１４へ格納される。ＣＰＵ１７０は、この試験結果情報に基づいて、外部テスタ３００はＤＵＴ４００の良否を判定することができる。ＣＰＵ１７０は、外部テスタ３００からの要求信号に応答して、メモリ１１４内の試験結果情報およびＤＵＴ４００の良否結果を外部テスタ３００へ送信する。これにより、外部テスタ３００は、外部テスタ３００自体が図４に示す回路を試験した場合と同様の試験結果情報を得ることができる。

例えば、試験モジュール１００は、図６に示すように、応答信号が１．５Ｖ以下の電圧から３．５Ｖ以上の電圧へ変化するときの試験信号（以下、閾値信号という）を検索する。これにより図４に示す回路のゲイン等の電気的特性を得ることができる。外部テスタ３００は、ＤＵＴ４００のゲイン等の電気的特性に基づいてＤＵＴ４００の良否を判定する。

図７は、試験モジュール１００が閾値信号を検索する方法を示すフロー図である。まず、ＣＰＵ１７０は、試験開始時の試験信号の設定および入力分解能の設定を行う（Ｓ１３）。例えば、試験開始時の試験信号の電圧を１５０ｍＶとし、入力分解能を０．１ｍＶとする。

次に、ＣＰＵ１７０は、試験信号が検索の範囲内であるか否かを判定する（Ｓ２３）。例えば、検索範囲が図５に示すように１５０ｍＶ〜２５０ｍＶであるとすると、試験信号の電圧が１５０ｍＶ〜２５０ｍＶの範囲内であるか否かを判定する。

試験信号が検索の範囲内にある場合、加算器１１３は、直前の試験信号に入力分解能を加算し、これを次の試験信号とする（Ｓ３３）。試験モジュール１００は試験信号をＤＵＴ４００へ与え、試験信号に対する応答信号を得る（Ｓ４３）。例えば、直前の試験信号の電圧が２００ｍＶである場合には、試験モジュール１００は、この試験信号に入力分解能を加算した２００．１ｍＶを次の試験信号としてＤＵＴ４００へ与える。

次に、ＣＰＵ１７０は、応答信号が所定の範囲にあるか否かを判定する（Ｓ５３）。この判定結果に基づいて閾値信号がメモリ１１４に格納される（Ｓ６３）。例えば、ＣＰＵ１７０は、応答信号の電圧が図６に示すように１．５Ｖ以下の電圧であるか、３．５Ｖ以上の電圧であるかを判定する。これにより、応答信号の電圧が３．５Ｖを超えたときの閾値信号が検索される。

ステップＳ２３において試験信号が検索範囲以上である場合、ＣＰＵ１７０は、ＤＵＴ４００の電気的特性を演算する（Ｓ７３）。例えば、式１で示すように、ＤＵＴ４００のゲインを演算する。

（３．５−１．５）／（ＶＡ−ＶＢ） （式１）
尚、ＶＡは、応答信号の電圧が約３．５Ｖであったときの試験信号の電圧であり、ＶＢは、応答信号の電圧が約１．５Ｖであったときの試験信号の電圧である。

このように、試験モジュール１００は、ステップＳ２３〜ステップＳ６３を繰り返すことによって、１５０ｍＶ〜２５０ｍＶの試験信号を段階的に逐次ＤＵＴ４００へ出力し、これにより閾値電圧を検索することができる。以下、図７に示す検索方法を逐次検索法という。この具体例では、試験信号のステップ数は、（２５０−１５０）／０・１＝１０００ステップとなる。よって、試験モジュール１００は、図４に示す回路を試験するために１０００回試験信号を出力しなければならない。各ステップに掛かる時間、即ち、試験モジュール１００が試験信号を出力してから応答信号を得るまでの時間をＴ_０とすると、図４に示す回路を試験するために１０００＊Ｔ_０の時間が掛かる。さらに、電源４０５の電圧を変更するごとにことによって、さらに試験は長時間掛かる。

しかし、本実施形態は、外部テスタ３００とは独立してＤＵＴ４００を試験し、尚且つ、テスタと並行にこの試験を実行することができる。即ち、外部テスタ３００は、試験モジュール１００が図４に示す回路を試験している間、ＤＵＴ４００内の別の回路部分を試験することができる。よって、外部テスタ３００に対して１つの試験モジュール１００を配備することによって、ＤＵＴ４００の試験時間は短縮される。さらに、外部テスタ３００に対して２つ以上の試験モジュール１００を並列的に配備してもよい。これによって、ＤＵＴ４００の試験時間はさらに短縮され得る。

図８は、図７に示す逐次検索法とは異なる閾値信号の検索方法を示すフロー図である。試験モジュール１００は、図７または図８に示す検索方法のいずれを用いてもよい。

この検索方法においては、まず、試験信号の上限および下限、並びに、入力分解能を設定する（Ｓ１４）。例えば、検索範囲が図５に示すように１５０ｍＶ〜２５０ｍＶであるとすると、下限電圧を１５０ｍＶと設定し、上限電圧を２５０ｍＶと設定する。次に、（上限＋下限）／２を試験信号としてＤＵＴ４００へ与える（Ｓ２４）。例えば、（１５０ｍＶ＋２５０ｍＶ）／２＝２００ｍＶを試験信号としてＤＵＴ４００へ印加する。試験モジュール１００は、この試験信号に対する応答信号を得る（Ｓ３４）。

次に、ＣＰＵ１７０は、この応答信号を所定値と比較する（Ｓ４４）。例えば、応答信号を図６に示す３．５Ｖと比較する。応答信号が所定値未満である場合には、このときの試験信号を下限に設定しなおす（Ｓ４５）。例えば、試験信号が２００ｍＶであるときに応答信号が３．５Ｖ未満である場合には、閾値信号は、２００ｍV〜２５０ｍVの範囲内にあることがわかる。よって、このときの試験信号の電圧、即ち、２００ｍＶを下限電圧と設定し、上限電圧を２５０ｍＶと設定する。応答信号が所定値より大きい場合には、このときの試験信号を上限に設定しなおす（Ｓ４６）。例えば、例えば、試験信号が２００ｍＶであるときに応答信号が３．５Ｖ以上である場合には、閾値信号は、１５０ｍV〜２００ｍVの範囲内にあることがわかる。よって、このときの試験信号の電圧、即ち、２００ｍＶを上限電圧と設定し、下限電圧を１５０ｍＶと設定する。応答信号が所定値に等しい場合には、このときの試験信号が閾値信号となる。

応答信号が所定値未満またはそれより大きい場合には、次に、試験信号の上限と下限との差が入力分解能以下であるか否かが判定される（Ｓ５４）。試験信号の上限と下限との差が入力分解能以上である場合にはステップＳ２４〜Ｓ５４が再度実行される。このとき、ステップＳ４５またはＳ４６において設定された試験信号の上限または下限がステップＳ２４において用いられる。例えば、ステップＳ４５において、下限電圧が２００ｍＶ、上限電圧が２５０ｍＶと設定された場合、ステップＳ２４において、試験信号の電圧は２２５ｍＶに設定され、この試験信号がＤＵＴ４００へ印加される。このようにステップＳ２４〜Ｓ５４を繰り返し実行するごとに、試験信号の電圧範囲を２分の１ずつ狭くし、閾値信号を検索する。

ステップＳ５４において試験信号の上限と下限との差、即ち、試験信号の電圧範囲が入力分解能未満となったときには、そのときの試験信号が閾値信号となる。

ステップＳ４４において応答信号が所定値に等しくなるか、若しくは、ステップＳ５４において試験信号の上限と下限との差が入力分解能未満になるまで、ステップＳ２４〜ステップＳ５４が繰り返される。以下、図８に示す検索方法を２分検索法という。この２分検索法によっても、所望の応答信号に対応する試験信号が得られる。この２分検索法では、図３に示す加算器１１３は不要である。

２分検索法は、逐次探索法に比べ短時間で所望の試験信号を特定することができる。しかし、２分検索法は、電圧が大きく異なる試験信号をＤＵＴ４００へ逐次印加するので、ＤＵＴ４００が定常状態になる前に測定が実行される場合がある。よって、ＤＵＴ４００を線形的に精度良く試験するためには、逐次探索法が好ましい。

尚、試験モジュール１００は、図７および図８に示す検索方法以外の検索方法を用いてもよい。

図９は、試験モジュール１００の較正動作を示すフロー図である。試験モジュール１００が実際に出力する試験信号は、試験条件情報に従った試験信号に対して誤差を有する場合がある。そこで、ＤＵＴ４００を試験する前に試験モジュール１００の較正が実行される。この較正は、試験モジュール１００が試験条件情報に従った試験信号を正確に出力することができるように実行される。よって、この較正は、図３に示すＤ／Ａコンバータ１３０および出力バッファ１４０に対して行なわれる。出力バッファ１４０から出力された試験信号は外部テスタ３００へ送信される。

外部テスタ３００は較正開始信号を試験モジュール１００へ送信し、試験モジュール１００はこの較正開始信号を契機に較正を開始する（Ｓ１１）。ＣＰＵ１７０は、Ｄ／Ａコンバータ１３０のデジタル値を決定する（Ｓ２１）。較正開始時には、このデジタル値は、Ｄ／Ａコンバータ１３０において設定可能なデジタル値のうち最小のデジタル値に決定される。

次に、ＣＰＵ１７０は、Ｄ／Ａコンバータ１３０の設定値がＤ／Ａコンバータ１３０において設定可能なデジタル値のうち最大のデジタル値であるか否かを判定する（Ｓ３１）。この設定値が最大のデジタル値でない場合には、試験モジュール１００の設定値が最大のデジタル値でないことを外部テスタ３００へ通知する（Ｓ４１）。次に、Ｄ／Ａコンバータ１３０のデジタル値はＣＰＵ１７０の決定したデジタル値に設定される（Ｓ５１）。次に、Ｄ／Ａコンバータ１３０の設定が完了したことを示す設定完了通知を外部テスタ３００へ送信する（Ｓ６１）。

その後、Ｄ／Ａコンバータ１３０および出力バッファ１４０からの出力が測定される（Ｓ７１）。この測定は、外部テスタ３００によって行なわれる。この測定が終了すると、外部テスタ３００は、測定完了通知を試験モジュール１００へ送信する（Ｓ８１）。

次に、加算器１１３が、Ｄ／Ａコンバータ１３０のデジタル値を１だけ増加させる（Ｓ９１）。さらに、ステップＳ１１〜Ｓ９１が繰り返される。このように、試験モジュール１００においてはＤ／Ａコンバータ１３０のデジタル値を昇順に変更し、外部テスタ３００は、各デジタル値に基づいて試験モジュール１００から出力された電圧を測定する。

ステップＳ３１において、Ｄ／Ａコンバータ１３０のデジタル値が最大になった場合には、試験モジュール１００の設定値が最大のデジタル値であることを外部テスタ３００へ通知する（Ｓ１０１）。外部テスタ３００は、この通知を受けて、各デジタル値に対する較正値の情報を試験モジュール１００へ送信する（Ｓ１１１）。試験モジュール１００のメモリ１１８は、較正値の情報を格納する（Ｓ１１２）。

このように、試験モジュール１００の較正が完了する。試験モジュール１００がＤＵＴ４００を試験する際には、校正用のＤ／Ａコンバータ１９０は、Ｄ／Ａコンバータ１３０へ入力されるデジタル信号に較正値を付加することによって、Ｄ／Ａコンバータ１３０から出力されるアナログ信号を補正する。尚、試験モジュール１００が或る試験項目を継続的に実行する場合には、この較正動作は、その試験項目を始める当初１回だけ実行すればよい。

試験モジュール１００は、試験信号の電圧を変更することによってＤＵＴ４００の試験を実行した。しかし、ＤＵＴ４００の回路構成に依存して、試験モジュール１００は、試験信号の電流を変更することによってＤＵＴ４００の試験を実行してもよい。
（第２の実施形態）
図１０は、本発明に係る第２の実施形態における試験モジュール２００のブロック図である。本実施形態は、発振器２１０を備えており、ＤＵＴ４００内のＡＣフィルタの周波数特性を計測する。第１の実施形態と同じ構成要素には、同じ参照番号が付されている。

発振器２１０はＦＰＧＡ１１０からの信号を受けて発振する。出力バッファ２３０は、発振器２１０からの信号を増幅し、この増幅された信号を試験信号としてＤＵＴ４００の高周波入力ＲＦ−ＩＮへ供給する。発振器２１０は、例えば、ＶＣＯ（Voltage Controlled Oscillator）またはプログラマブルＳＧ（Signal Generator）である。発振器２１０から発振される信号の周波数は、ＦＰＧＡ１１０からの信号に基づいて変更可能である。

さらに、本実施形態は、Ａ／Ｄコンバータ１５０と入力バッファ１６０との間にＤＣコンバータ２２０が接続されている。ＤＵＴ４００の高周波出力ＲＦ−ＯＵＴから試験信号に対する応答信号が出力される。バッファ１６０は、この応答信号を増幅し、これをＤＣコンバータ２２０へ送信する。ＤＣコンバータ２２０は、ＡＣ信号振幅を定量的に変換するための積分回路を備えている。ＤＣコンバータ２２０は、例えば、ＲＭＳ−ＤＣ(Root Mean Squared value to Direct Current)コンバータである。

図１１は、試験モジュール２００の試験動作を示すフロー図である。試験モジュール２００は、外部テスタ３００からＤＵＴ４００を試験するための試験条件情報を入力し、この試験条件情報を内部に格納する（Ｓ１８）。試験条件情報は、例えば、ＤＵＴ４００へ供給する試験信号の周波数の変更範囲、試験信号の周波数を段階的に変更するときの周波数ステップ幅（以下、入力分解能ともいう）、或る周波数ステップにおける試験信号をＤＵＴ４００へ供給する時間、試験信号の変更範囲内において所望の試験信号を検索する方法、並びに、この検索において基準となる応答信号などの情報である。

本実施形態においても、ＣＰＵ１７０は、外部テスタ３００とは独立に試験条件情報を処理し、ＦＰＧＡ１１０へ試験条件に基づいた命令を送信する（Ｓ２８）。ＦＰＧＡ１１０はこの命令に従ってＤ／Ａコンバータ１３０を制御し、それによって、Ｄ／Ａコンバータ１３０は試験条件情報に基づいた周波数の試験信号をＤＵＴ４００へ出力する（Ｓ３８）。発振器２１０は、試験信号の周波数を試験信号の変更範囲内で変更する。このとき、発振器２１０は、試験信号の周波数を入力分解能ずつ段階的に変更する。

ＤＵＴ４００内のＡＣフィルタは、特定周波数の試験信号に対して共振する。従って、ＤＵＴ４００は、この特定周波数において振幅の大きな応答信号を出力する（Ｓ４８）。ＤＣコンバータ２２０は、応答信号の振幅を定量的に変換する（Ｓ５８）。その後、応答信号の振幅は、Ａ／Ｄコンバータ１５０においてデジタル化され、ＦＰＧＡ１１０内に格納される（Ｓ６８）。このとき、試験信号の周波数およびこれに対応する応答信号の振幅は、ＦＰＧＡ１１０内において互いに関連付けられて格納される。

ＦＰＧＡ１１０は、応答信号の振幅が最大であるときの試験信号の周波数を、ＤＵＴ４００のＡＣフィルタの共振周波数として特定する（Ｓ７８）。このように、試験モジュール２００は、ＤＵＴ４００内のＡＣフィルタの周波数特性を検索することができる。

試験モジュール２００は、２分検索法を用いてＡＣフィルタの周波数特性を検索してもよい。２分検索法は、逐次探索法に比べ短時間で所望の試験信号を特定することができる。しかし、上述のとおり、ＤＵＴ４００を線形的に精度良く試験するためには、逐次探索法が好ましい。

試験モジュール２００による試験は、外部テスタ３００の試験とは独立して実行される。また、外部テスタ３００の試験に関連する信号と試験モジュール２００の試験に関連する信号とが相互に干渉しないように、試験モジュール２００は、外部テスタ３００が同時期に試験するＤＵＴ４００の回路部分とは電気的に分離されているＤＵＴ４００のフィルタ回路を試験する。これにより、試験モジュール２００は、外部テスタ３００と並行して同一のＤＵＴ４００を試験することができる。

これにより、外部テスタ３００に対してモジュール２００を配備することによって、ＤＵＴ４００の試験時間は短縮される。配備するモジュール２００の個数は、１つであってもよく、２つ以上であってもよい。外部テスタ３００に対して２つ以上の試験モジュール２００を並列的に配備することによって、ＤＵＴ４００の試験時間はさらに短縮され得る。

本発明に係る第1の実施形態に従った試験モジュール１００の構成を示すブロック図。 試験モジュール１００および外部テスタ３００の試験動作を示すフロー図。 試験モジュール１００の内部をさらに詳細に示したブロック図。 ＤＵＴ４００内の回路の一例を示す回路図。 試験信号の電圧値を示すグラフ。 応答信号の電圧値を示すグラフ。 逐次検索法を示すフロー図。 ２分検索法を示すフロー図。 試験モジュール１００の較正動作を示すフロー図。 本発明に係る第２の実施形態における試験モジュール２００のブロック図。 試験モジュール２００の試験動作を示すフロー図。

符号の説明

１００ 試験モジュール
３００ 外部テスタ
４００ ＤＵＴ
１１０ ＦＰＧＡ
１３０ Ｄ／Ａコンバータ
１４０ 出力バッファ
１５０ Ａ／Ｄコンバータ
１６０ 入力バッファ
１７０ ＣＰＵ
１１１ ＣＰＵインタフェース
１１２ ＤＡデータ発生器
１１４、１１５、１１８ メモリ
１１７ ＤＡコントローラ
１１９ ＡＤコントローラ
１９５ インタフェース

Claims (9)

1. 被試験体の電気的特性を試験する外部試験装置から該被試験体の試験条件を示す試験条件情報を入力し、前記被試験体の試験結果を示す試験結果情報を前記外部試験装置へ出力するインタフェースと、
   前記試験条件情報を格納する第1の記憶部と、
   前記外部試験装置とは独立に前記試験条件情報を処理する演算処理部と、
   前記演算処理部の命令に従い、前記外部試験装置と並行して前記試験条件情報に基づいた試験信号を前記被試験体へ出力する出力部と、
   前記試験信号に対する前記被試験体からの応答信号を入力する入力部と、
   前記応答信号に基づく情報を前記試験結果情報として格納する第２の記憶部とを備えた半導体試験モジュール。
2. 前記インタフェースは、前記外部試験装置から前記試験開始の契機となる試験開始信号を入力し、
   前記演算処理部は、前記試験開始信号に基づいて前記試験条件情報の処理を開始することを特徴とする請求項１に記載の半導体試験モジュール。
3. 前記試験条件情報および前記試験結果信号はデジタル信号であり、
   前記出力部は、前記試験条件情報をアナログ信号へ変換し、このアナログ信号を前記試験信号として前記被試験体へ出力するＤ／Ａコンバータを含み、
   前記入力部は、アナログ信号として前記応答信号を入力し、この応答信号をデジタル信号である前記試験結果信号へ変換するＡ／Ｄコンバータを含むことを特徴とする請求項１に記載の半導体試験モジュール。
4. 前記試験条件情報は、前記試験信号の電圧、電流または周波数のいずれか少なくとも１つの変更範囲の情報、並びに、前記試験信号の電圧、電流または周波数のいずれか少なくとも１つを段階的に変更するときのステップ幅に関する情報を含み、
   前記出力部は、前記変更範囲内において前記試験信号の電圧、電流または周波数のいずれかを前記ステップ幅に従って段階的に逐次変更し前記被試験体へ出力することを特徴とする請求項１に記載の半導体試験モジュール。
5. 前記出力部から出力された試験信号が前記試験条件情報に基づいた試験信号に対して誤差を有している場合に、
   前記出力部から出力された試験信号を較正する較正信号発生部をさらに備えたことを特徴とする請求項１に記載の半導体試験モジュール。
6. 被試験体の電気的特性を試験する外部試験装置に対して通信可能なインタフェースと、前記インタフェースからの情報を演算処理する演算処理部と、前記被試験体を試験するための試験信号を前記被試験体へ出力する出力部と、前記試験信号に対する前記被試験体からの応答信号を入力する入力部とを備えた半導体試験モジュールを用いて被試験体を試験する方法であって、
   前記インタフェースが前記被試験体の試験条件を示す試験条件情報を前記外部試験装置から入力するステップと、
   前記演算処理部が前記外部試験装置とは独立に前記試験条件情報を処理するステップと、
   前記出力部が前記外部試験装置と並行して前記試験条件情報に基づいた前記試験信号を前記被試験体へ出力するステップと、
   前記入力部が前記応答信号を入力するステップとを具備する半導体装置の試験方法。
7. 前記試験条件情報を入力するステップにおいて、前記インタフェースは、前記外部試験装置から前記試験開始の契機となる試験開始信号をさらに入力し、
   前記試験条件情報を処理するステップにおいて、前記演算処理部は前記試験開始信号に基づいて前記試験条件情報の処理を開始することを特徴とする請求項６に記載の半導体装置の試験方法。
8. 前記試験条件情報は、前記試験信号の電圧、電流または周波数のいずれか少なくとも１つの変更範囲の情報、並びに、前記試験信号の電圧、電流または周波数のいずれか少なくとも１つを段階的に変更するときのステップ幅に関する情報を含み、
   前記試験信号を出力するステップにおいて、前記出力部は、前記変更範囲内において前記試験信号の電圧、電流または周波数のいずれかを前記ステップ幅に従って段階的に逐次変更し前記被試験体へ出力することを特徴とする請求項６に記載の半導体装置の試験方法。
9. 前記半導体試験モジュールは、前記出力部から出力された試験信号を較正する較正信号発生部をさらに備え、
   前記試験信号を出力するステップより前に、前記外部試験装置が、前記出力部から出力された試験信号が前記試験条件情報に基づいた試験信号に対して誤差を有しているか否かを判定するステップと、
   前記出力部から出力された試験信号が前記試験条件情報に基づいた試験信号に対して誤差を有している場合に、
   前記試験信号を出力するステップにおいて、前記較正信号発生部は、前記外部試験装置からの前記試験信号を較正するための較正信号を、該試験信号へ付加するステップをさらに具備することを特徴とする請求項６に記載の半導体装置の試験方法。

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