JP2012120229A - 半導体集積回路 - Google Patents

Abstract

【課題】Ａ／Ｄコンバータ及びＤ／Ａコンバータをいずれも含んだアナログモジュールを備えた半導体集積回路において、アナログモジュールの調整コストを低減する。
【解決手段】 テスト起動端子ＴＳを介して起動指令が入力されると、アナログモジュールの動作特性が、目標特性と一致していない場合、一方の調整パラメータを固定し他方の調整パラメータを可変設定しながらテスト処理を実行することによって得られた判定結果（近似度を含む）から、他方の調整パラメータの最適値を求め（Ｓ２１０〜Ｓ２６０）、次は、固定側と可変設定側とを入れ替えて、固定側は、調整パラメータを直前の処理で求められた最適値に固定して同様の処理を実行する（Ｓ２７０〜Ｓ３１０）、その結果、アナログモジュールの動作特性が目標特性と一致したときに設定されている調整パラメータを用いる。
【選択図】 図４

Description

本発明は、外部よりアナログ信号を取り込むためのＡ／Ｄコンバータ及び外部にアナログ信号を出力するためのＤ／Ａコンバータをいずれも備えた半導体集積回路に関する。

従来より、カーナビゲーション用ＬＳＩ（Large Scale Integration） 等のように、Ａ／ＤコンバータやＤ／Ａコンバータを含むアナログモジュールが搭載されたデジタル−アナログ混載ＬＳＩが知られている。

この種のＬＳＩでは、アナログモジュールの特性を検査するため、図８に示すように、Ａ／Ｄコンバータ１１０で変換されたデジタル信号を外部に取り出すためのスイッチ１１８及び端子Ｔdoや、Ｄ／Ａコンバータ１１１の入力に外部からデジタル信号を供給するための端子Ｔdiやスイッチ１１９等が設けられている。以下では、端子Ｔdo，Ｔdiをテスト用端子という。

そして、これらアナログモジュールの検査には、一般的に、ＬＳＩ検査装置が用いられている。
具体的には、Ａ／Ｄコンバータ１１０を検査する場合、Ａ／Ｄコンバータ１１０の入力に接続されたアナログ入力端子ＴＩに、ＬＳＩ検査装置２００から高精度なアナログ信号を供給すると共に、Ａ／Ｄコンバータ１１０での変換結果（デジタル信号）を上述のテスト用端子ＴdoからＬＳＩ検査装置２００に取り込み、その取り込んだ変換結果に基づいてＡ／Ｄコンバータ１１０の動作特性の良否を判定している。

また、Ｄ／Ａコンバータ１１１を検査する場合、Ａ／Ｄコンバータ１１０の場合とは逆で、ＬＳＩ検査装置２００にて生成したテストパターン（デジタル信号）を、ＬＳＩのテスト用端子Ｔdiを介してＤ／Ａコンバータ１１１の入力に直接供給し、Ｄ／Ａコンバータ１１１での変換結果（アナログ信号）を、Ｄ／Ａコンバータ１１１の出力に接続されたアナログ出力端子ＴＯからＬＳＩ検査装置２００に取り込み、その取り込んだ変換結果に基づいてＤ／Ａコンバータ１１１の動作特性の良否を判定している。

そして、ＬＳＩ検査装置２００は、上述のような検査を可能とするために、ＬＳＩのアナログ入力端子ＴＩに供給するテスト用のアナログ信号を生成するためのテストパターン生成回路２０１やＤ／Ａコンバータ２０２、ＬＳＩのテスト用端子Ｔdoから取得したＡ／Ｄ変換結果を判定するための判定回路２０３、ＬＳＩのテスト用端子Ｔdiに供給するテスト用のデジタル信号を生成するためのテストパターン生成回路２０４、ＬＳＩのアナログ出力端子ＴＯから取得したＤ／Ａ変換結果（アナログ信号）をデジタル信号に変換して判定するためのＡ／Ｄコンバータ２０５，判定回路２０６などを備えた非常に高価なものとなる。

つまり、このように高価なＬＳＩ検査装置２００を使用しなければならないことによって、ＬＳＩの検査コストが高くなっているという問題があった。
これに対して、ＬＳＩのチップ内に、テストパターン生成回路を設け、そのテストパターン生成回路が発生させたテストパターンを用いて、Ｄ／ＡコンバータやＡ／Ｄコンバータの検査を実行する装置が提案されている（例えば、特許文献１参照。）。

特開２００１−１３４４５８号公報

しかし、特許文献１に記載の装置でも、Ｄ／Ａ変換結果は外部のＬＳＩ検査装置に取得させ、そのＬＳＩ検査装置にて良，不良を判断することになるため、ＬＳＩ検査装置を十分に簡易なものとすることができず、検査コストを十分に削減することができなかった。

そして、Ａ／ＤコンバータやＤ／Ａコンバータの動作特性を調整する際には、このような高コストのＬＳＩ検査装置を用いなければならないため、アナログモジュールの調整コストを十分に削減することができないという問題があった。

本発明は、上記問題点を解決するために、Ａ／Ｄコンバータ及びＤ／Ａコンバータをいずれも含んだアナログモジュールを備えた半導体集積回路において、アナログモジュールの調整コストを低減することを目的とする。

上記目的を達成するためになされた発明である請求項１に記載の半導体集積回路では、Ａ／Ｄコンバータが、アナログ入力端子を介して入力されるアナログ信号をデジタル信号に変換して信号処理部に供給すると共に、Ｄ／Ａコンバータが信号処理部から供給されるデジタル信号をアナログ信号に変換してアナログ出力端子を介して出力する。但し、Ａ／Ｄコンバータ及びＤ／Ａコンバータは、それぞれ、Ａ／Ｄ用調整パラメータ，Ｄ／Ａ用調整パラメータを変化させることで、動作特性を調整可能に構成されている。

また、経路設定手段が、予め設定された調整タイミングにて、Ｄ／Ａコンバータの出力をＡ／Ｄコンバータの入力とするループバック経路を設定する。すると、調整手段が、予め設定されたテストパターンをＤ／Ａコンバータに入力すると共に、Ａ／Ｄコンバータから出力される結果パターンを取得し、その結果パターンから特定される、Ｄ／Ａコンバータ及びＡ／Ｄコンバータからなるループバック系の特性が、予め設定された目標特性と一致するように、Ａ／Ｄ用調整パラメータ及びＤ／Ａ用調整パラメータを設定する。

但し、ここでは、ループバック系の特性が、精密に目標特性と一致する必要はなく、予め設定された許容範囲内で一致すればよい。
また、調整タイミングは、例えば、一定周期毎や外部から調整指令が入力される毎、又は信号処理部が動作していない時などが考えられる。

このように構成された本発明の半導体集積回路によれば、調整タイミングごとにＡ／Ｄコンバータ及びＤ／Ａコンバータの動作特性が自動的に調整され、調整のために高価な装置を用いる必要がないため、調整に要する手間やコストを大幅に削減することができる。

また、本発明の半導体集積回路によれば、調整タイミングを適切に設定することによって、ＬＳＩ製造ばらつき，経年劣化，温度変動，電源電圧変動等によるＡ／Ｄコンバータ及びＤ／Ａコンバータの動作特性の劣化を確実に防止することができる。

なお、本発明の半導体集積回路において、調整手段は、請求項２に記載のように、調整結果として、ループバック系の特性を目標特性と一致させることができたか否かを表す信号を、調整出力端子を介して出力するように構成されていてもよい。

このように構成された本発明の半導体集積回路によれば、調整出力端子を監視することによって、Ａ／Ｄコンバータ及びＤ／Ａコンバータの動作特性が所望の目標特性になっているか否か（即ち、良品であるか不良品であるか）を識別することができる。

また、調整手段は、例えば、請求項３に記載のように、Ａ／Ｄ用調整パラメータ及びＤ／Ａ用調整パラメータのうち、一方を第一パラメータ，他方を第二パラメータとして、第二パラメータを固定し、第一パラメータを変化させることでループバック系の特性を繰り返し測定し、その測定結果から第一パラメータの最適値を選択する第一パラメータ調整手段と、第一パラメータ調整手段で選択された最適値に第一パラメータを固定し、第二パラメータを変化させることでループバック系の特性を繰り返し測定し、その測定結果から第二パラメータの最適値を選択する第二パラメータ調整手段とで構成されていてもよい。

即ち、測定されるフィードバック系の特性は、Ａ／Ｄコンバータの特性とＤ／Ａコンバータの特性とを合わせたものであるが、上述のような第一パラメータ調整手段及び第二パラメータ調整手段の動作によって、両コンバータを個別に調整することができる。

なお、第一及び第二パラメータ調整手段の動作を交互に繰り返すことによって調整精度は向上するが、不良品などでは、繰り返し実行しても目標特性に調整することができない場合もある。このような場合、両部分調整手段の動作を終了させることができなくなってしまう。

そこで、調整手段は、請求項４に記載のように、第一パラメータ調整手段と第二パラメータ調整手段とを、予め設定された上限回数の範囲内で交互に繰り返し実行するように構成されていることが望ましい。

また、本発明の半導体集積回路は、請求項５に記載のように、調整手段によって設定されたＡ／Ｄ用調整パラメータ及びＤ／Ａ用調整パラメータを記憶する調整パラメータ記憶手段を備えていてもよい。

この場合、半導体集積回路への電源供給を停止後に再起動した時には、前記調整パラメータ記憶手段に記憶されたＡ／Ｄ用調整パラメータ及びＤ／Ａ用調整パラメータによって、Ａ／Ｄコンバータ及びＤ／Ａコンバータを直ちに動作させることができる。

第１参考例の半導体集積回路の主要部の構成を示すブロック図。 テスト制御回路での動作を説明するためのフローチャート。 第２参考例の半導体集積回路の主要部の構成を示すブロック図。 第１実施形態の半導体集積回路の主要部の構成を示すブロック図。 キャリブレーション処理の内容を示すフローチャート。 第２実施形態の半導体集積回路の主要部の構成を示すブロック図。 第３実施形態の半導体集積回路の主要部の構成を示すブロック図。 従来装置の構成等を示すブロック図。

以下に本発明の実施形態を図面と共に説明する。
［第１参考例］
＜構成＞
図１は、本発明の参考例となる半導体集積回路（ＬＳＩ）１の主要部の構成を示すブロック図である。

図１に示すように、半導体集積回路１は、アナログ信号を入力するためのアナログ入力端子ＴＩと、アナログ信号を出力するためのアナログ出力端子ＴＯと、後述するテスト動作を起動する起動指令を入力するためのテスト起動端子ＴＳと、テスト動作の結果を出力するためのテスト結果端子ＴＲとを備えている。

また、半導体集積回路１は、アナログ信号をデジタル信号に変換するＡ／Ｄコンバータ１０と、デジタル信号をアナログ信号に変換するＤ／Ａコンバータ１１と、当該半導体集積回路１に要求される機能を実現するための処理を実行するデジタルロジック回路１２，１３と、Ａ／Ｄコンバータ１０及びＤ／Ａコンバータ１１からなるアナログモジュールをテストする際に使用するテストパターン（デジタル信号）を発生させるテストパターン生成回路１５と、アナログモジュールをテストする際に得られる結果パターン（デジタル信号）の良否を判定する判定回路１４とを備えている。

更に、半導体集積回路１は、Ａ／Ｄコンバータ１０に入力するアナログ信号の供給元を切り替えるスイッチ１６と、Ｄ／Ａコンバータ１１から出力されるアナログ信号の供給先を切り替えるスイッチ１７と、Ａ／Ｄコンバータ１０から出力されるデジタル信号の供給先を切り替えるスイッチ１８と、Ｄ／Ａコンバータに入力するデジタル信号の供給元を切り替えるスイッチ１９と、判定回路１４，テストパターン生成回路１５，スイッチ１６〜１９を制御して、アナログモジュールをテストするテスト動作を実現するテスト制御回路２０と備えている。

なお、スイッチ１６は、アナログ信号の供給元に接続される一方の端子（ａ端子）がアナログ入力端子ＴＩに、他方の端子（ｂ端子）がスイッチ１７に接続され、スイッチ１７は、アナログ信号の供給先に接続される一方の端子（ａ端子）がアナログ出力端子ＴＯに、他方の端子（ｂ端子）がスイッチ１６に接続されている。

また、スイッチ１８は、デジタル信号の供給先に接続される一方の端子（ａ端子）が、デジタルロジック回路１２に、他方の端子（ｂ端子）が、判定回路１４に接続され、スイッチ１９は、デジタル信号の供給元に接続される一方の端子（ａ端子）が、デジタルロジック回路１３に、他方の端子（ｂ端子）が、テストパターン生成回路１５に接続されている。

つまり、スイッチ１６〜１９が、いずれもａ端子側に設定されている場合、アナログ入力端子ＴＩを介して外部から入力されるアナログ信号がＡ／Ｄコンバータ１０にてＡ／Ｄ変換され、そのＡ／Ｄコンバータ１０の出力（デジタル信号）がデジタルロジック回路１２に供給されると共に、デジタルロジック回路１３から出力されるデジタル信号がＤ／Ａコンバータ１１にてＤ／Ａ変換され、そのＤ／Ａコンバータ１１の出力（アナログ信号）が、アナログ出力端子ＴＯを介して外部に出力される。以下では、この動作を通常動作と
いう。

一方、スイッチ１６〜１９が、いずれもｂ端子側に設定されている場合、テストパターン生成回路１５で生成されたテストパターンがＤ／Ａコンバータ１１にてＤ／Ａ変換され、そのＤ／Ａコンバータ１１の出力がＡ／Ｄコンバータ１０にてＡ／Ｄ変換され、そのＡ／Ｄコンバータ１０の出力が判定回路１４に供給される。以下では、この動作をテスト動作という。

なお、テストパターン生成回路１５は、テスト制御回路２０からの指令を受けて起動し、デジタルパターンを発生させるように構成されている。但し、デジタルパターンは、Ｄ／Ａコンバータ１１の入力レンジの全範囲がカバーされるよう、一定時間間隔毎に値が変化するようにされている。

また、判定回路１４は、テストパターン生成回路１５と同様に、テスト制御回路２０からの指令を受けて起動し、Ａ／Ｄコンバータ１０から供給される結果パターンが、テストパターン生成回路１５で発生させたテストパターンと一致しているか否かを判定することにより、アナログモジュール（Ａ／Ｄコンバータ１０，Ｄ／Ａコンバータ１１）の良／不良を判定し、その判定結果をテスト制御回路２０に出力するように構成されている。

但し、ここでいう一致とは、必ずしも精密に一致している必要はなく、予め設定された許容範囲内で近似しているものを一致の範囲に含めてもよい。また、結果パターンとテストパターンとを直接比較する代わりに、結果パターンから求めた動作特性と、予め設定された目標動作特性とを比較することで、アナログモジュールの良／不良を判定してもよい。

＜テスト制御回路＞
次に、テスト制御回路２０の動作を図２に示すフローチャートに沿って説明する。
なお、テスト制御回路２０は、論理素子を組み合わせた回路によって実現され、当該半導体集積回路１に電源が投入されると起動する。

そして、テスト制御回路２０が起動すると、まず、上述した通常動作が可能な状態とするために、スイッチ１６〜１９の全てを、ａ端子側に接続する通常モードに設定する（Ｓ１１０）。

次に、テスト起動端子ＴＳを介して起動指令が入力されるまで待機し（Ｓ１２０）、起動指令が入力されると、上述したテスト動作が可能な状態とするために、スイッチ１６〜１９の全てを、ｂ端子側に接続するテストモードに設定する（Ｓ１３０）と共に、テストパターン生成回路１５及び判定回路１４を起動する（Ｓ１４０）。これにより、テスト動作が開始される。

そして、判定回路１４から判定結果が出力されるまで待機し（Ｓ１５０）、判定結果が出力されると、テストパターン生成回路１５，判定回路１４を停止すると共に、判定回路１４から取得した判定結果を、テスト結果端子ＴＲを介して外部に出力して（Ｓ１６０）、Ｓ１１０に戻る。

＜効果＞
以上説明したように半導体集積回路１は、テスト起動端子ＴＳから起動指令が入力されると、テストパターン生成回路１５，アナログモジュール（Ａ／Ｄコンバータ１０，Ｄ／Ａコンバータ１１），判定回路１４を接続するループバック経路を設定して、自動的にテスト動作を実行し、アナログモジュールの動作特性の良否を表す測定結果を、テスト結果
端子ＴＲを介して出力するようにされている。

従って、半導体集積回路１によれば、アナログモジュールの検査を、テスト起動端子ＴＳに起動指令を入力してテスト結果端子ＴＲを監視するだけで実施することができ、高価なＬＳＩ検査装置を用いる必要がないため、検査コストを低減することができる。

［第２参考例］
次に、第２参考例について説明する。
＜構成＞
図３は、第２参考例の半導体集積回路２の主要部の構成を示すブロック図である。

なお、半導体集積回路２は、第１参考例の半導体集積回路１とは、構成の一部が異なっているだけであるため、同一の構成要素については同一符号を付して説明を省略し、構成の相違する部分を中心に説明する。

図３に示すように、半導体集積回路２は、判定回路１４，テストパターン生成回路１５，テスト制御回路２０の代わりにＣＰＵ３０を備えており、テスト起動端子ＴＳ，スイッチ１８のｂ端子からの信号は、ＣＰＵ３０に直接入力され、テスト結果端子ＴＲ，スイッチ１９のｂ端子，各スイッチ１６〜１９への信号は、ＣＰＵ３０から直接出力されるように構成されている。

そして、ＣＰＵ３０は、テストパターン生成回路１５と同様の機能を実現するテストパターン生成処理と、判定回路１４と同様の機能を実現する判定処理と、テスト制御回路２０と同様の機能を実現するテスト制御処理とを少なくとも実行するように構成されている。

＜効果＞
以上説明したように、半導体集積回路２は、判定回路１４，テストパターン生成回路１５，テスト制御回路２０と同等の機能を、論理回路の組み合わせ（ハードウェア）ではなく、ＣＰＵ３０の処理（ソフトウェア）によって実現しているだけであり、第１参考例の半導体集積回路１と同様に動作するため、これと同様の効果を得ることができる。

更に、半導体集積回路２によれば、ＬＳＩ検査用の回路を実装する必要がないため、回路規模を削減することができ、製造コストも低減することができる。
［第１実施形態］
次に、第１実施形態について説明する。

＜構成＞
図４は、第１実施形態の半導体集積回路３の主要部の構成を示すブロック図である。
なお、半導体集積回路３は、第２参考例の半導体集積回路２とは、構成の一部が異なっているだけであるため、同一の構成要素については同一符号を付して説明を省略し、構成の相違する部分を中心に説明する。

図４に示すように、半導体集積回路３は、Ａ／Ｄコンバータ１０の動作特性に影響を与える調整パラメータを、ＣＰＵ３０からの指令に従って可変設定するＡ／Ｄ調整回路３１と、Ｄ／Ａコンバータ１１の動作特性に影響を与える調整パラメータを、ＣＰＵ３０からの指令に従って可変設定するＤ／Ａ調整回路３２とを備えている。

また、ＣＰＵ３０は、テストパターン生成処理及び判定処理を実行すると共に、テスト制御処理の代わりに、Ａ／Ｄ調整回路３１及びＤ／Ａ調整回路３２を介してＡ／Ｄコンバータ１０及びＤ／Ａコンバータ１１の動作特性を調整するキャリブレーション処理を少なくとも実行するように構成されている。

なお、Ａ／Ｄ調整回路３１及びＤ／Ａ調整回路３２では、調整パラメータとして、Ａ／Ｄ変換時，Ｄ／Ａ変換時に参照されるリファレンス電圧値が用いられており、この調整パラメータを変化させることで、Ａ／Ｄコンバータ１０及びＤ／Ａコンバータ１１の入力／出力レンジを調整できるようにされている。但し、調整パラメータは、必ずしもリファレンス電圧値に限るものではなく、例えば、回路に加えるバイアス電流値を用いてもよく、この場合、ＳＮＲ特性や歪み特性を調整（改善）することが可能となる。

＜キャリブレーション処理＞
次に、ＣＰＵ３０が実行するキャリブレーション処理を、図５に示すフローチャートに沿って説明する。

なお、本処理は、テスト起動端子ＴＳを介して起動指令が入力されると起動するものとする。また、スイッチ１６〜１９は、ＣＰＵ３０の起動時の初期化処理によって、通常モード（ａ端子側に接続）に設定されているものとする。更に、判定処理では、単にアナログモジュールの良／不良を判定するだけでなく、所望の動作特性との近似度を算出して出力するように構成されているものとする。

キャリブレーション処理が起動すると、まず、Ｓ２１０では、スイッチ１６〜１９をテストモード（ｂ端子側に接続）に設定し、続くＳ２２０では、Ｄ／Ａ調整パラメータを現設定値に固定したまま、Ａ／Ｄ調整パラメータを可変設定して、Ｓ２３０に進む。但し、最初は現設定値を使用し、以後、当ステップが繰り返される毎に、Ａ／Ｄ調整パラメータの調整レンジ内で、既に選択した値とは異なる値を選択して設定する。

Ｓ２３０では、テストパターン生成処理及び判定処理を起動してテスト動作を行わせるテスト処理を実行し、Ｓ２４０では、テスト処理の結果、判定処理から出力される判定結果に基づいて、アナログモジュールの動作特性が良好であるか否かを判断する。

そして、アナログモジュールの動作特性が良好であると判断した場合は、Ｓ３４０に進み、アナログモジュールの調整が成功したことを示す信号を、テスト結果端子ＴＲを介して出力後、Ｓ３５０に進み、一方、アナログモジュールの動作特性が良好ではないと判断した場合は、Ｓ２５０に進む。

Ｓ２５０では、先のＳ２２０にて、Ａ／Ｄ調整パラメータを、その調整可能な全範囲に渡って可変設定したか否かを判断し、設定済みでなければ、Ｓ２２０に戻って、Ａ／Ｄ調整パラメータを、未だ設定されていない値に設定して、Ｓ２３０〜Ｓ２４０の処理を繰り返し実行し、設定済みであれば、Ｓ２６０に移行して、可変設定された個々の値毎に得られる目標特性との近似度に基づいて、その近似度が最も大きい値を、Ａ／Ｄ調整パラメータの最適値として設定する。

続くＳ２７０では、Ａ／Ｄ調整パラメータを、先のＳ２６０にて選択された最適値に固定した状態で、Ｄ／Ａ調整パラメータを可変設定して、Ｓ２８０に進む。
Ｓ２８０では、先のＳ２３０と同様にテスト処理を実行し、続くＳ２９０では、テスト処理の結果、判定処理から出力される判定結果に基づいて、アナログモジュールの動作特性が良好であるか否かを判断する。

そして、アナログモジュールの動作特性が良好であると判断した場合は、Ｓ３４０に進み、一方、良好ではないと判断した場合は、Ｓ３００に進む。
Ｓ３００では、先のＳ２７０にて、Ｄ／Ａ調整パラメータを、その調整可能な全範囲に渡って設定したか否かを判断し、設定済みでなければ、Ｓ２７０に戻って、Ｄ／Ａ調整パラメータを、未だ設定されていない値に設定して、Ｓ２７０〜Ｓ２９０の処理を繰り返し実行し、設定済みであれば、Ｓ３１０に移行して、可変設定された個々の値毎に得られる目標特性との近似度に基づいて、その近似度が最も大きい値を、Ｄ／Ａ調整パラメータの最適値として設定する。

続くＳ３２０では、Ｓ２２０〜Ｓ３１０の処理の繰返回数が、予め設定された規定回数（例えば、１０回）に達しているか否かを判断し、規定回数に達していなければ、Ｓ２２０に戻って、Ｓ２２０〜Ｓ３１０の処理を繰り返し、規定回数に達していれば、Ｓ３３０に進み、アナログモジュールの調整に失敗したことを示す信号を、テスト結果端子ＴＲを介して出力後、Ｓ３４０に進む。

Ｓ３４０では、スイッチ１６〜１９を通常モード（ａ端子側に接続）に戻して、本処理を終了する。
＜効果＞
以上説明したように半導体集積回路３は、アナログモジュールの動作特性が、目標特性と一致していない場合、一方の調整パラメータを固定し他方の調整パラメータを可変設定しながらテスト処理を実行することによって得られた判定結果（近似度を含む）から、他方の調整パラメータの最適値を求め、次は、固定側と可変設定側とを入れ替えて、固定側は、調整パラメータを直前の処理で求められた最適値に固定して同様の処理を実行し、これを、アナログモジュールの動作特性が目標特性と一致したときに設定されている調整パラメータを用いて、通常モードでの処理を実行するようにされている。

従って、半導体集積回路３によれば、キャリブレーション処理を実行することによって、Ａ／Ｄコンバータ１０及びＤ／Ａコンバータ１１の動作特性が自動的に調整され、この調整のために高価なＬＳＩ検査装置等を用いる必要がないため、調整に要する手間やコストを大幅に削減することができる。

また、半導体集積回路３によれば、適切なタイミングでキャリブレーション処理を実行することにより、プロセスばらつきや、経年劣化による特性変化を補正することができだけでなく、温度変動や電源電圧変動による特性変動も補正することができる。

なお、本実施形態では、キャリブレーション処理を、テスト起動端子ＴＳを介して起動指令が入力された時に実行するように構成されているが、例えば、予め設定された一定周期毎に実行したり、アナログ入力端子ＴＩ，アナログ出力端子ＴＯを介したアナログ信号の入出力がないことが明らかなタイミングで実行したりするように構成されていてもよい。

また、本実施形態の半導体集積回路３は、キャリブレーション処理を実行することで得られたＡ／Ｄ調整パラメータ及びＤ／Ａ調整パラメータを、当該半導体集積回路３に内蔵された不揮発性メモリに記憶するように構成されていてもよい。この場合、半導体集積回路３の電源がＯＦＦされた場合では、キャリブレーション処理によって得られた調整パラメータを保持しておくことができ、後に、電源がＯＮされた時には、不揮発性メモリに記憶された調整パラメータを用いてＡ／Ｄコンバータ１０及びＤ／Ａコンバータ１１を直ちに動作させることができる。

［第２実施形態］
次に第２実施形態について説明する。
図６は、第２実施形態の半導体集積回路４の主要部の構成を示すブロック図である。

なお、半導体集積回路４は、第１参考例の半導体集積回路１とは、構成の一部が異なっているだけであるため、同一の構成要素については同一符号を付して説明を省略し、構成の相違する部分を中心に説明する。

図６に示すように、半導体集積回路４は、二つのアナログ入力端子ＴＩ，ＴＩａを有すると共に、Ａ／Ｄコンバータ１０、スイッチ１６，１８、判定回路１４と同様に構成されたＡ／Ｄコンバータ１０ａ、スイッチ１６ａ，１８ａ、判定回路１４ａを備えている。

そして、Ａ／Ｄコンバータ１０ａに入力するアナログ信号の供給元を切り替えるスイッチ１６ａは、ａ端子がアナログ入力端子ＴＩａに、ｂ端子がスイッチ１６，１７のｂ端子に接続され、Ａ／Ｄコンバータ１０ａから出力されるデジタル信号の供給先を切り替えるスイッチ１８ａは、ａ端子がデジタルロジック回路１２ａに、ｂ端子が判定回路１４ａに接続されている。

つまり、スイッチ１６〜１９及び１６ａ，１８ａが、いずれもｂ端子側に設定されている場合、テストパターン生成回路１５で生成されたテストパターンがＤ／Ａコンバータ１１にてＤ／Ａ変換され、そのＤ／Ａコンバータ１１の出力が二つのＡ／Ｄコンバータ１０，１０ａにてそれぞれＡ／Ｄ変換され、そのＡ／Ｄコンバータ１０の出力は判定回路１４に、Ａ／Ｄコンバータ１０ａの出力は判定回路１４ａに供給される。

そして、テスト制御回路２１は、第１参考例におけるテスト制御回路２０と同様の処理（図２参照）を実行する。但し、Ｓ１５０では、二つの判定回路１４，１４ａの両方から判定結果を取得するまで待機し、Ｓ１６０では、取得した二つの判定結果がいずれも動作特性が良好であることを示している場合に、アナログモジュール（Ａ／Ｄコンバータ１０，１０ａ、Ｄ／Ａコンバータ１１）が良品であることを示す判定結果を、テスト結果端子ＴＲを介して出力するようにされている。

＜効果＞
以上説明したように半導体集積回路４では、二つのＡ／Ｄコンバータ１０，１０ａを備え、Ｄ／Ａコンバータ１１及びＡ／Ｄコンバータ１０からなる第１のアナログモジュールと、Ｄ／Ａコンバータ１１及びＡ／Ｄコンバータ１０ａからなる第２のアナログモジュールについて、第１参考例の場合と同様のテスト動作を並行して行っている。

従って、半導体集積回路４によれば、第１参考例の半導体集積回路１と同様の効果を得ることができる。
なお、本実施形態では、二つのＡ／Ｄコンバータ１０，１０ａを備える場合について説明したが、Ａ／Ｄコンバータを三つ以上備える場合でも同様に構成することが可能である。

［第３実施形態］
次に第３実施形態について説明する。
図７は、第３実施形態の半導体集積回路５の主要部の構成を示すブロック図である。

なお、半導体集積回路５は、第１参考例の半導体集積回路１とは、構成の一部が異なっているだけであるため、同一の構成要素については同一符号を付して説明を省略し、構成の相違する部分を中心に説明する。

図７に示すように、半導体集積回路５は、二つのアナログ出力端子ＴＯ，ＴＯａを有すると共に、Ｄ／Ａコンバータ１１、スイッチ１７，１９と同様に構成されたＤ／Ａコンバータ１１ａ、スイッチ１７ａ，１９ａを備えている。

そして、Ｄ／Ａコンバータ１１ａに入力するデジタル信号の供給元を切り替えるスイッチ１９ａは、ａ端子がデジタルロジック回路１３ａに、ｂ端子がテストパターン生成回路１５に接続され、Ｄ／Ａコンバータ１１ａから出力されるアナログ信号の供給先を切り替えるスイッチ１７ａは、ａ端子がアナログ出力端子ＴＯａに、ｂ端子がスイッチ１６，１７のｂ端子に接続されている。

なお、半導体集積回路５では、スイッチ１７，１９とスイッチ１７ａ，１９ａとを、同時にｂ端子側に設定されることがないようにされている。
つまり、スイッチ１６〜１９がｂ端子側（即ち、スイッチ１７ａ，１９ａはａ端子側）に設定（以下、第１ループバック設定という）されている場合は、第１参考例の場合と同様のテスト動作となり、スイッチ１６，１７ａ，１８，１９ａがｂ端子側（即ち、スイッチ１７，１９はａ端子側）に設定（以下、第２ループバック設定という）されている場合は、テストパターン生成回路１５で生成されたテストパターンが、Ｄ／Ａコンバータ１１ａにてＤ／Ａ変換される以外は、第１参考例の場合と同様のテスト動作となる。

そして、テスト制御回路２２は、図２中のＳ１３０〜Ｓ１５０の処理を、上述の第１ループバック設定及び第２ループバック設定についてそれぞれ実行し（即ち、２回繰り返し）、Ｓ１６０では、Ｓ１３０〜Ｓ１５０の処理を２回繰り返すことで取得される二つの判定結果がいずれも動作特性が良好であることを示している場合に、アナログモジュール（Ａ／Ｄコンバータ１０、Ｄ／Ａコンバータ１１，１１ａ）が良品であることを示す判定結果を、テスト結果端子ＴＲを介して出力するようにされている。

＜効果＞
以上説明したように半導体集積回路５では、二つのＤ／Ａコンバータ１１，１１ａを備え、Ｄ／Ａコンバータ１１及びＡ／Ｄコンバータ１０からなる第１のアナログモジュールと、Ｄ／Ａコンバータ１１ａ及びＡ／Ｄコンバータ１０からなる第２のアナログモジュールについて、第１参考例の場合と同様のテスト動作を一つずつ順番に行っている。

従って、半導体集積回路５によれば、第１参考例の半導体集積回路１と同様の効果を得ることができる。
なお、本実施形態では、二つのＤ／Ａコンバータ１１，１１ａを備える場合について説明したが、Ｄ／Ａコンバータを三つ以上備える場合でも同様に構成することが可能である。

＜他の実施形態＞
以上本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、様々な態様にて実施することが可能である。

例えば、第２，第３実施形態では、テスト制御回路２１，２２、判定回路１４，１４ａ，テストパターン生成回路１５を論理回路の組み合わせ（即ち、ハードウェア）によって実現しているが、第２参考例，第１実施形態の場合と同様に、これらの回路の機能を、ＣＰＵが実行する処理（即ち、ソフトウェア）によって実現してもよい。

１〜５…半導体集積回路 １０，１０ａ…Ａ／Ｄコンバータ １１，１１ａ…Ｄ／Ａコンバータ １２，１２ａ，１３，１３ａ…デジタルロジック回路 １４，１４ａ…判定回路 １５…テストパターン生成回路 １６〜１９，１６ａ〜１９ａ…スイッチ ２０〜２２…テスト制御回路 ３１…Ａ／Ｄ調整回路 ３２…Ｄ／Ａ調整回路

Claims (5)

1. アナログ信号を入力するために設けられたアナログ入力端子と、
   アナログ信号を出力するために設けられたアナログ出力端子と、
   デジタル信号を処理する信号処理部と、
   予め設定されたＡ／Ｄ用調整パラメータを変化させることにより、動作特性を調整可能に構成され、前記アナログ入力端子を介して入力されるアナログ信号をデジタル信号に変換して前記信号処理部に供給するＡ／Ｄコンバータと、
   予め設定されたＤ／Ａ用調整パラメータを変化させることにより、動作特性を調整可能に構成され、前記信号処理部から供給されるデジタル信号をアナログ信号に変換して前記アナログ出力端子を介して出力するＤ／Ａコンバータと、
   を備えた半導体集積回路において、
   予め設定された調整タイミングにて、前記Ｄ／Ａコンバータの出力を前記Ａ／Ｄコンバータの入力とするループバック経路を設定する経路設定手段と、
   前記経路設定手段により前記ループバック経路が設定されると、予め設定されたテストパターンを前記Ｄ／Ａコンバータに入力すると共に、前記Ａ／Ｄコンバータから出力される結果パターンを取得し、該結果パターンから特定される、前記Ｄ／Ａコンバータ及びＡ／Ｄコンバータからなるループバック系の特性が、予め設定された目標特性と一致するように、前記Ａ／Ｄ用調整パラメータ及び前記Ｄ／Ａ用調整パラメータを設定する調整手段と、
   を設けたことを特徴とする半導体集積回路。
2. 前記調整手段による調整結果を出力する調整結果出力端子を設け、
   前記調整手段は、前記調整結果として、前記ループバック系の特性を前記目標特性と一致させることができたか否かを表す信号を出力することを特徴とする請求項１に記載の半導体集積回路。
3. 前記調整手段は、
   前記Ａ／Ｄ用調整パラメータ及び前記Ｄ／Ａ用調整パラメータのうち、一方を第一パラメータ，他方を第二パラメータとして、前記第二パラメータを固定し、前記第一パラメータを変化させることで前記ループバック系の特性を繰り返し測定し、その測定結果から前
   記第一パラメータの最適値を選択する第一パラメータ調整手段と、
   前記第一パラメータ調整手段で選択された最適値に前記第一パラメータを固定し、前記第二パラメータを変化させることで前記ループバック系の特性を繰り返し測定し、その測定結果から前記第二パラメータの最適値を選択する第二パラメータ調整手段と、
   を備えることを特徴とする請求項１又は請求項２に記載の半導体集積回路。
4. 前記調整手段は、
   前記第一パラメータ調整手段と前記第二パラメータ調整手段とを、予め設定された上限回数の範囲内で交互に繰り返し実行することを特徴とする請求項３に記載の半導体集積回路。
5. 前記調整手段によって設定された前記Ａ／Ｄ用調整パラメータ及び前記Ｄ／Ａ用調整パラメータを記憶する調整パラメータ記憶手段を備えることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体集積回路。

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