KR102209905B1 - 혼성신호 회로의 성능예측을 위한 스펙트럼 누출 기반의 루프백 방법 및 그 시스템 - Google Patents

혼성신호 회로의 성능예측을 위한 스펙트럼 누출 기반의 루프백 방법 및 그 시스템 Download PDF

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Abstract

본 발명은 루프백 모드에서 혼성 신호 회로의 비선형성을 정밀하게 예측하여 비용 효율성을 달성하는 스펙트럼 누출 중심 기반의 자가 테스트(Built-In Self-Test; BIST)를 위한 루프백 방법 및 그 시스템에 관한 것으로서, 루프백 경로의 전달 함수를 도출하여 상관관계를 모델링하는 단계, 온칩(On-Chip) DSP 코어(DSP core)에 의해 디지털 합성 단일톤 사인파 입력 신호를 생성하여 비선형 DAC 채널(DAC channel)에서 샘플링하며, DAC 출력 신호를 아날로그 루프백 경로(Analog loopback path)를 통해 비선형 ADC 채널(ADC channel)로 공급하여 공정 테스트를 위한 상기 DAC 채널 및 상기 ADC 채널 각각을 측정하는 단계 및 상기 온칩 DSP 코어에 의해 후처리를 수행하며, 두 개의 개별 상기 DAC 채널 및 상기 ADC 채널의 고조파를 예측하는 단계를 포함한다.

Description

혼성신호 회로의 성능예측을 위한 스펙트럼 누출 기반의 루프백 방법 및 그 시스템{Spectral leakage-driven loopback method for prediction of mixed-signal circuit specifications, and the system thereof}
본 발명은 혼성신호 회로의 성능예측을 위한 스펙트럼 누출 기반의 루프백 방법 및 그 시스템에 관한 것으로서, 보다 상세하게는 루프백 모드에서 혼성 신호 회로의 비선형성을 정밀하게 예측하여 비용 효율성을 달성하는 스펙트럼 누출 중심 기반의 자가 테스트(Built-In Self-Test; BIST)를 위한 루프백 방법 및 그 시스템에 관한 것이다.
ASIC(Application Specific Integrated Circuit) 기술은 다수의 기능블럭 들이 다수의 칩으로 구성된 칩셋(chip-set) 체계로부터 내장된 다수의 기능 블록인 코어(core)들을 내장한 시스템인 단일 칩 시스템(System on Chip; SoC)의 개념으로 발전해왔다. 단일 칩 시스템의 집적회로는 마이크로프로세서, 인터페이스, 메모리 어레이 및 DSP(Digital Signal Processor)와 같은 다양한 기능블록을 포함한다.
일반적인 회로 테스트는 자동화 테스트 기기(ATE; automated-test-equipment)를 사용하고, 알고리즘도 새로 개발해야 하기 때문에 인력과 리소스가 많이 사용되고, 테스트 비용이 비싸며, 테스트 시간이 길다. 이를 해결하기 위해, 간단한 알고리즘과 간단한 회로를 이용하여 회로 테스트를 회로 칩에서 수행하기 위한 방법(예를 들어, BIST(built-in self-test))이 필요하였으며, 이에 대한 종래 일 실시예 기술로 고분해능(high resolution) ADC와 기존의 알고리즘을 회로 칩에 내장하여 회로 테스트를 수행하였다.
하지만, 전술한 방법은 고분해능 ADC를 사용하기 때문에 공간 오버헤드(area overhead)도 많아지고 전력 소모도 커지는 단점이 존재하였다. 또한, 단일 칩 시스템을 생산하는 과정에서 수행되는 단일 칩 시스템의 공정 테스트 비용 상승은 오랜 테스트 시간과 비용이 많이 드는 자동 테스트 장비(ATE)로 인해 칩 제조업체에게 중요한 문제 중 하나로 대두되었다.
본 발명의 목적은 루프백 모드에서 혼성 신호 회로의 비선형성을 정밀하게 예측하여 비용 효율성을 달성하는 스펙트럼 누출 중심 기반 자가 테스트(Built-In Self-Test; BIST)를 위한 루프백 방법 및 시스템을 제공하고자 한다.
본 발명의 실시예에 따른 혼성신호 회로의 성능예측을 위한 스펙트럼 누출(Spectral Leakage) 기반의 루프백 방법에 있어서, 온칩(On-Chip) DSP 코어(DSP core)에 의해 디지털 합성 단일톤 사인파 입력 신호를 생성하여 비선형 DAC 채널(DAC channel)에서 샘플링하며, DAC 출력 신호를 아날로그 루프백 경로(Analog loopback path)를 통해 비선형 ADC 채널(ADC channel)로 공급하여 공정 테스트를 위한 상기 DAC 채널 및 상기 ADC 채널 각각을 측정하는 단계 및 상기 온칩 DSP 코어에 의해 후처리를 수행하며, 두 개의 개별 상기 DAC 채널 및 상기 ADC 채널의 고조파를 예측하는 단계를 포함한다.
이때, 본 발명의 실시예에 따른 혼성신호 회로의 성능예측을 위한 루프백 방법은 상기 DAC 채널 및 상기 ADC 채널 각각을 측정하는 단계를 수행하기 전에, 루프백 경로의 전달 함수를 도출하여 상관관계를 모델링하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 혼성신호 회로의 성능예측을 위한 스펙트럼 누출(Spectral Leakage) 기반의 루프백 시스템에 있어서, 온칩(On-Chip) DSP 코어(DSP core)에 의해 디지털 합성 단일톤 사인파 입력 신호를 생성하여 비선형 DAC 채널(DAC channel)에서 샘플링하며, DAC 출력 신호를 아날로그 루프백 경로(Analog loopback path)를 통해 비선형 ADC 채널(ADC channel)로 공급하여 공정 테스트를 위한 상기 DAC 채널 및 상기 ADC 채널 각각을 측정하는 측정부 및 상기 온칩 DSP 코어에 의해 후처리를 수행하며, 두 개의 개별 상기 DAC 채널 및 상기 ADC 채널의 고조파를 예측하는 고조파 예측부를 포함한다.
이때, 본 발명의 실시예에 따른 혼성신호 회로의 성능예측을 위한 루프백 시스템은 상기 측정부를 수행하기 전에, 루프백 경로의 전달 함수를 도출하여 상관관계를 모델링하는 모델링부를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 루프백 모드에서 혼성 신호 회로의 비선형성을 정밀하게 예측하여 비용 효율성을 달성하는 스펙트럼 누출 중심 기반 자가 테스트(Built-In Self-Test; BIST)를 수행하며, 이에 따라서 하드웨어 측정 결과 예측 오류를 최소화하여 공정 테스트에 실제로 사용할 수 있다.
도 1은 본 발명의 실시예에 따른 혼성신호 회로의 성능예측을 위한 루프백 방법의 동작 흐름도를 도시한 것이다.
도 2는 본 발명의 실시예에 따른 단일 칩 시스템(System on Chip; SoC)에 제안된 루프백 구성을 도시한 것이다.
도 3a 및 도 3b는 본 발명의 실시예에 따라 샘플링된 신호를 도시한 것이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 샘플링된 신호의 스펙트럼을 도시한 것이다.
도 5는 본 발명의 실시예에 따른 루프백 구성의 예를 도시한 것이다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 실시예에 따른 혼성신호 회로의 성능예측을 위한 루프백 방법의 동작 흐름도를 도시한 것이다.
도 1을 참조하면, 단계 120에서, 온칩(On-Chip) DSP 코어(DSP core)에 의해 디지털 합성 단일톤 사인파 입력 신호를 생성하여 비선형 DAC 채널(DAC channel)에서 샘플링하며, DAC 출력 신호를 아날로그 루프백 경로(Analog loopback path)를 통해 비선형 ADC 채널(ADC channel)로 공급하여 공정 테스트를 위한 DAC 채널 및 ADC 채널 각각을 측정한다.
이후에 단계 130에서, 온칩 DSP 코어에 의해 후처리를 수행하며, 두 개의 개별 DAC 채널 및 ADC 채널의 고조파를 예측한다.
본 발명의 실시예에 따른 혼성신호 회로의 성능예측을 위한 스펙트럼 누출(Spectral Leakage) 기반의 루프백 방법은 단계 120을 수행하기 이전에, 단계 110을 선행하는 것을 특징으로 한다.
이하에서는 도 2 내지 도 4b를 참조하여 도 1에 도시된 본 발명의 실시예에 따른 혼성신호 회로의 성능예측을 위한 루프백 방법의 단계 110 내지 단계 130에 대해 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 단일 칩 시스템(System on Chip; SoC)에 제안된 루프백 구성을 도시한 것이고, 도 3a 및 도 3b는 본 발명의 실시예에 따라 샘플링된 신호를 도시한 것이며, 도 4a 및 도 4b는 본 발명의 실시예에 따른 샘플링된 신호의 스펙트럼을 도시한 것이다.
도 2를 참조하면, 단일 칩 시스템(System on Chip; SoC)은 앨리어싱(aliasing)을 방지하기 위한 안티앨리어싱 필터(AAF) 및 이미지를 완화하기 위한 스무딩 필터(SF)를 포함한다. 이때, 아날로그 버퍼로 구성된 ADC 채널 및 DAC 채널(ADC channel and DAC channel)은 작동 모드에서 입력 및 출력 단자에 각각 연결되며, 아날로그 기반 루프백 경로(Analog loopback path)는 기존 루프백 테스트에서와 같이 테스트 모드의 DAC 채널 및 ADC 채널 사이에서 이루어진다.
도 1을 참조하면, 단계 110은 루프백 경로의 전달 함수를 도출하여 상관관계를 모델링할 수 있다.
단계 110은 DAC 채널(DAC channel)에서 아날로그 루프백 경로(Analog loopback path)를 통한 ADC 채널(ADC channel)로의 경로인 루프백 경로의 전달 함수를 도출하여 상관관계를 모델링하여 특정 모델을 획득할 수 있다. 여기서, 상기 특정 모델은 하기의 <식 13>을 나타내는 것으로, 개별 DAC와 ADC 고조파 계수(
Figure 112019133337701-pat00001
)와 DAC 채널 및 ADC 채널의 고조파에 의해 결정되는 루프백 응답을 나타낼 수 있다.
예컨대, 개별 ADC 채널 및 ADC 채널의 고조파 계수를 수학적으로 식별하기 위해 특정 모델은 두 세트의 스펙트럼 루프백 응답(spectral loopback response)을 사용하며, 각 모델은 비일관적인 샘플링 요소(
Figure 112019133337701-pat00002
)를 사용하여 동시 방정식 모델의 형태로 도출한다. 이에, DAC와 ADC 고조파 계수에 대한 솔루션은 두 세트의 모델을 풀어 공식화될 수 있으며, 공정 테스트나 단계 120 이전에 단계 110을 통해 단 한번만 수행된다.
단계 120은 도 2에 도시된 바와 같이, 온칩 DSP 코어에 의해 디지털 합성 단일톤 사인파 입력 신호(A digitally-synthesized single-tone sinusoidal stimulus,
Figure 112019133337701-pat00003
)를 생성할 수 있다. 이때, 디지털 합성 단일톤 사인파 입력 신호는
Figure 112019133337701-pat00004
에서 클럭되는 비선형 DAC 채널(DUT: Device Under Tes로)에 의해 테스트 목적으로 샘플링될 수 있다.
본질적으로 샘플링된 DAC 출력 신호(
Figure 112019133337701-pat00005
)는 비일관적인 샘플링 요소(
Figure 112019133337701-pat00006
)에 의해 유입되는 DAC 고조파와 스펙트럼 누출 사이의 상관관계를 나타낼 수 있다. 여기서, 비일관적인 샘플링 요소(
Figure 112019133337701-pat00007
)의 증가는 DAC 출력 신호(
Figure 112019133337701-pat00008
)에 존재하는 DUT 고조파를 둘러싼 스펙트럼 누출 전력의 증가를 초래한다. 따라서, 고조파는 스펙트럼 누출의 증가된 전력에 의해 감소되어야 한다.
이후에 단계 120은 아날로그 루프백 경로(Analog loopback path)를 통해 스펙트럼상 가중된 DAC 출력 신호(
Figure 112019133337701-pat00009
)를 비선형 ADC 채널(다른 DUT로)에 전달할 수 있다. 이때, 아날로그 루프백 경로는 샘플링된 DAC 출력 신호(
Figure 112019133337701-pat00010
)를 수정하지 않고, 스펙트럼상 가중된 DAC 출력 신호(
Figure 112019133337701-pat00011
)를 다른 DUT(예를 들어, 비선형 ADC 채널)에 전달한다.
또한, DAC 채널에서 샘플링한 DAC 출력 신호(
Figure 112019133337701-pat00012
)를 동기화하기 위해 ADC 채널은
Figure 112019133337701-pat00013
에 고정된다. 이와 같은 아날로그 루프백 경로를 통한 루프백 응답은 DAC 고조파와 비일관적인 샘플링 요소(
Figure 112019133337701-pat00014
)에 의한 스펙트럼 누출에 따라 ADC 고조파와 DAC 출력 신호(
Figure 112019133337701-pat00015
) 사이의 상관관계를 나타낼 수 있다.
이때, 루프백 응답(
Figure 112019133337701-pat00016
)은 단계 130의 후처리를 위해 한 번에 하나씩 비일관적인 샘플링 요소(
Figure 112019133337701-pat00017
) 값을 사용하여 두 번째로 실험적으로 측정한다. DAC 샘플링과 ADC 샘플링 간의 동기화는 기존 테스트에서와 같이 기준 샘플링 클럭 신호의 에지에 기초해 이루어진다. 이후, DAC 출력 신호(
Figure 112019133337701-pat00018
)와 같이 측정된 루프백 응답(
Figure 112019133337701-pat00019
)의 스펙트럼 표현에서 감소된 고조파와 증가된 스펙트럼 누출을 관찰해야 한다.
단계 130은 DUT 고조파를 계산하기 위해, 온칩 DSP 코어에 의해 후처리를 수행하여 두 개의 개별 DAC 채널 및 ADC 채널의 고조파를 예측할 수 있다.
단계 130은 아날로그 루프백 경로를 통한 루프백 응답과 비일관적인 샘플링 요소(
Figure 112019133337701-pat00020
)로부터 개별 DAC 및 ADC 고조파 계수를 산출할 수 있다.
이하에서 본 발명의 실시예에 따른 스펙트럼 누출에 대해 상세히 설명하자면, 도 2에 도시된 디지털 합성 단일톤 사인파 입력 신호(
Figure 112019133337701-pat00021
)에서 DAC 출력 신호(
Figure 112019133337701-pat00022
)로 처리되는 스펙트럼 누출 이론은 도 3a 및 도 3b에 도시된 샘플링 출력 결과의 비교를 통해 설명된다.
DAC 출력 신호(
Figure 112019133337701-pat00023
)는 도 3a의 상부 DAC에 표시된 신호이며,
Figure 112019133337701-pat00024
에 대해 DAC에 의해 동적으로 샘플링되는 신호로 여기서 T0는 사인파의 한 기간을 나타낸다.
또한, 도 3a의 하부 DAC에서
Figure 112019133337701-pat00025
가 무한 시간 동안 샘플링된 또 다른 DAC 출력이라고 가정하면, DAC 출력 신호(
Figure 112019133337701-pat00026
)를 얻는 것은 직사각형 함수
Figure 112019133337701-pat00027
에 의해
Figure 112019133337701-pat00028
를 멀티플렉싱하는 것과 같다. 즉,
Figure 112019133337701-pat00029
또는
Figure 112019133337701-pat00030
이며, 여기서
Figure 112019133337701-pat00031
,
Figure 112019133337701-pat00032
,
Figure 112019133337701-pat00033
는 각각 도 3a에서 도시된 바와 같이
Figure 112019133337701-pat00034
,
Figure 112019133337701-pat00035
,
Figure 112019133337701-pat00036
의 스펙트럼 표현을 나타낸다.
Figure 112019133337701-pat00037
는 스펙트럼 콘볼루션 연산자를 나타낸다. 이에 따라서,
Figure 112019133337701-pat00038
는 마찬가지로 지속시간이 N0T0인 직사각형 함수
Figure 112019133337701-pat00039
를 활용하여 표현된다.
도 3b를 참조하면, DAC 출력 신호(
Figure 112019133337701-pat00040
)는
Figure 112019133337701-pat00041
에 대해 모순되게 샘플링된 신호를 나타낸다. 또한,
Figure 112019133337701-pat00042
를 나타내고,
Figure 112019133337701-pat00043
를 나타내며, 여기서 DAC 출력 신호(
Figure 112019133337701-pat00044
)는 각각
Figure 112019133337701-pat00045
와 직사각형 함수
Figure 112019133337701-pat00046
의 스펙트럼 표현을 나타낸다. 기본적으로 DAC 출력 신호(
Figure 112019133337701-pat00047
)는 샘플링 주파수 DAC 및 ADC 고조파 계수(
Figure 112019133337701-pat00048
)의 변동을 대체할 수 있는 주기 변화 ΔN0을 통해 표현될 수 있다. 이때,
Figure 112019133337701-pat00049
와
Figure 112019133337701-pat00050
는 샘플링된 신호의 스펙트럼 누출을 완화하기 위해 사용되는 윈도우 함수와 무관하다.
도 2에 도시된 DAC 출력 신호(
Figure 112019133337701-pat00051
)에서 루프백 응답(
Figure 112019133337701-pat00052
)으로 처리되는 스펙트럼 누출 이론은 다음과 같이 논의된다.
도 2의 ADC는 더 나은 이해를 위해
Figure 112019133337701-pat00053
에 클럭되는 이상적인 디지타이저로 가정되며, 각각
Figure 112019133337701-pat00054
및
Figure 112019133337701-pat00055
또는
Figure 112019133337701-pat00056
및
Figure 112019133337701-pat00057
를 각 샘플로 한다.
Figure 112019133337701-pat00058
및
Figure 112019133337701-pat00059
는 기본 톤에 초점을 맞추어, 도 4a의 두 박스 안에서 비교된다. 두 박스의 수평 Bin 축은
Figure 112019133337701-pat00060
축과 정렬되어 있으며, 이 축은 두 박스 사이에 표시된다. 도 4a의 상단 박스에 대해 FFT 주파수 분해능
Figure 112019133337701-pat00061
은 일관성 있는 샘플링에 대해 계산할 수 있다.
Figure 112019133337701-pat00062
는 FFT 곱셈 특성을 사용하여
Figure 112019133337701-pat00063
축의
Figure 112019133337701-pat00064
로 이동하는 Sinc 함수로 표현된다. 또한,
Figure 112019133337701-pat00065
축의
Figure 112019133337701-pat00066
는 N0에 해당하며, 마찬가지로 도 4a,
Figure 112019133337701-pat00067
의 하단 박스에 대해서도
Figure 112019133337701-pat00068
축의
Figure 112019133337701-pat00069
로 이동하는 Sinc 함수로 표시된다.
FFT 주파수 분해능은 모순된 샘플링에 대해
Figure 112019133337701-pat00070
으로 표현된다. 이때
Figure 112019133337701-pat00071
에서 결과에서, N0-번째 Bin에 해당하는 주파수는
Figure 112019133337701-pat00072
이며,
Figure 112019133337701-pat00073
축에서 보여지는
Figure 112019133337701-pat00074
의 경우 N0-번째 Bin
Figure 112019133337701-pat00075
보다 높고,
Figure 112019133337701-pat00076
의 메인 로브(main lobe)의 중심 주파수보다 크다. 이 주파수는
Figure 112019133337701-pat00077
이고,
Figure 112019133337701-pat00078
가 양의 값일 때 다음
Figure 112019133337701-pat00079
과 같이 더 단순화될 수 있다. 만약
Figure 112019133337701-pat00080
대신에
Figure 112019133337701-pat00081
가 설정되면
Figure 112019133337701-pat00082
는 또한 음의 값이 될 수 있다.
더욱이, 고조파가 누출 전력에 루프백 반응에서
Figure 112019133337701-pat00083
증가되어 파묻힐 수 있으므로,
Figure 112019133337701-pat00084
는 충분히 이 상황을 피하기 위한 작은 값이 필요하다. 그 결과로
Figure 112019133337701-pat00085
에서 Bin이
Figure 112019133337701-pat00086
의 스펙트럼에서 보이지 않기 때문에, ΔN0을 가중 요인으로 하여 기본 톤이
Figure 112019133337701-pat00087
에서
Figure 112019133337701-pat00088
으로 전환되는 것을 알 수 있다.
도 4b에 도시된 바와 같이 N0가 증가할수록
Figure 112019133337701-pat00089
의 메인 로브(main lobe) 폭이 넓어지고 높이가 짧아지며, 또한
Figure 112019133337701-pat00090
도 증가하는 것을 알 수 있다. 이로 인해
Figure 112019133337701-pat00091
가 추가로 감소하며, 각 고조파에도 동일한 스펙트럼 프로세스가 수행된다.
도 5는 본 발명의 실시예에 따른 루프백 구성의 예를 도시한 것이다.
도 5를 참조하면, 기간 변동 즉, ΔN0을 사용하는 정량적 모델에 대해 본 발명의 실시예에 따라 제안된 루프백 구성을 보여준다.
고조파 왜곡은 단순성을 위해 세번째 순서까지 고려된다.
첫 번째 단계에서, 디지털 합성 단일톤 사인파 입력 신호(
Figure 112019133337701-pat00092
)은 대칭 테일러(Taylor) 확장으로 모델링된 DAC 채널, hd(·)에 적용된다. 이때,
Figure 112019133337701-pat00093
및
Figure 112019133337701-pat00094
는 하기의 <식 1>과 같이 나타낼 수 있다.
<식 1>
Figure 112019133337701-pat00095
여기서,
Figure 112019133337701-pat00096
는 DAC 채널의 i번째 고조파 계수를 나타내며,
Figure 112019133337701-pat00097
,
Figure 112019133337701-pat00098
및
Figure 112019133337701-pat00099
를 나타낸다. 또한,
Figure 112019133337701-pat00100
,
Figure 112019133337701-pat00101
및
Figure 112019133337701-pat00102
은 각각 스펙트럼 도메인에서 DAC 출력의 기본 신호, 두 번째 고조파 및 세 번째 고조파를 나타낸다.
도 3b에서 논의한 바와 같이,
Figure 112019133337701-pat00103
및
Figure 112019133337701-pat00104
은 하기의 <식 2> 및 <식 3>를 통해 모델링된다.
<식 2>
Figure 112019133337701-pat00105
<식 3>
Figure 112019133337701-pat00106
여기서,
Figure 112019133337701-pat00107
에서 직사각형 함수
Figure 112019133337701-pat00108
의 스펙트럼 표현은 하기의 <식 4>와 같다.
<식 4>
Figure 112019133337701-pat00109
여기서, <식 2>의
Figure 112019133337701-pat00110
는 하기의 <식 5>와 같이, FFT 곱셈 특성에 기반하여 <식 1>의
Figure 112019133337701-pat00111
와 <식 4>의
Figure 112019133337701-pat00112
에 의해 산출될 수 있다.
<식 5>
Figure 112019133337701-pat00113
여기서,
Figure 112019133337701-pat00114
를 나타낸다. 마찬가지로 <식 2>의 다른 두 개의 콘볼루션 용어(term)는 하기의 <식 6>을 통해 산출된다.
<식 6>
Figure 112019133337701-pat00115
그러면, 전술한 <식 2>는 하기의 <식 7>과 같이 다시 수식화될 수 있다.
<식 7>
Figure 112019133337701-pat00116
따라서,
Figure 112019133337701-pat00117
및 ΔN0는 <식 7>과 같이
Figure 112019133337701-pat00118
와 상관관계가 있다. 그런 다음, 도 4a에서 다음과 같이 논의되는
Figure 112019133337701-pat00119
즉, <식 5>를 이용하여 하기의 <식 8>과 같이
Figure 112019133337701-pat00120
의 감소된 기본 톤을 확인할 수 있다.
<식 8>
Figure 112019133337701-pat00121
마찬가지로, 고조파의 감소된 크기는 <식 6>에서 하기의 <식 9>를 통해 확인할 수 있다.
<식 9>
Figure 112019133337701-pat00122
그런 다음,
Figure 112019133337701-pat00123
(또는 <식 7>에서
Figure 112019133337701-pat00124
)를 ADC 채널에 적용하며, ha(·)는 하기의 <식 10>과 같다.
<식 10>
Figure 112019133337701-pat00125
여기서,
Figure 112019133337701-pat00126
는 ADC 채널의 i-번째 고조파 계수를 나타내고,
Figure 112019133337701-pat00127
는
Figure 112019133337701-pat00128
의 스펙트럼 표현을 나타낸다. <식 10>과 같이
Figure 112019133337701-pat00129
,
Figure 112019133337701-pat00130
및 ΔN0는
Figure 112019133337701-pat00131
와 상관관계가 있다.
이때, <식 10>의
Figure 112019133337701-pat00132
는 하기의 <식 11>과 같이 식별할 수 있다.
<식 11>
Figure 112019133337701-pat00133
여기서,
Figure 112019133337701-pat00134
및
Figure 112019133337701-pat00135
는 각각 두 번째와 세 번째 고조파의 스펙트럼 합계와 기본 용어(term)의 스펙트럼 응답을 나타낸다. 주파수 콘볼루션 파워
Figure 112019133337701-pat00136
는 그 자체로 콘볼루션의 i-fold를 나타내며, 마찬가지로 <식 10>의
Figure 112019133337701-pat00137
는 하기의 <식 12>와 같이 식별할 수 있다.
<식 12>
Figure 112019133337701-pat00138
마지막으로, <식 10>은
Figure 112019133337701-pat00139
및 <식 11>을 활용하여 하기의 <식 13>과 같이 각각 고조파 진폭으로 표현될 수 있다.
<식 13>
Figure 112019133337701-pat00140
여기서,
Figure 112019133337701-pat00141
,
Figure 112019133337701-pat00142
,
Figure 112019133337701-pat00143
및
Figure 112019133337701-pat00144
=
Figure 112019133337701-pat00145
를 나타낸다.
이때, <식 13>은 전체 스펙트럼 반응에 대한 <식 10>의 부분 집합을 나타내므로, DUT의 고조파를 특성하기 위한 본 발명의 실시예에 따른 특성 모델을 나타낸다.
특성 모델인 <식 13>의
Figure 112019133337701-pat00146
는 본질적으로 <식 10>의
Figure 112019133337701-pat00147
와 같이
Figure 112019133337701-pat00148
,
Figure 112019133337701-pat00149
및 ΔN0와 동일한 상관관계를 갖는다.
이때, DAC 및 ADC 고조파 계수(
Figure 112019133337701-pat00150
)가 특정 값
Figure 112019133337701-pat00151
로 설정된 경우, 도 5에 도시된 바와 같은 상관관계를 바탕으로,
Figure 112019133337701-pat00152
를 활용하여 <식 1>에서 <식 10>까지 모든 식을 다시 도출하고,
Figure 112019133337701-pat00153
,
Figure 112019133337701-pat00154
,
Figure 112019133337701-pat00155
를
Figure 112019133337701-pat00156
,
Figure 112019133337701-pat00157
,
Figure 112019133337701-pat00158
로 지정한다.
그런 다음 <식 13>의 세 방정식의 해당 변수를
Figure 112019133337701-pat00159
,
Figure 112019133337701-pat00160
로 대체하여 <식 13>의 첫 번째 집합을 생성할 수 있다.
마찬가지로, DAC 및 ADC 고조파 계수(
Figure 112019133337701-pat00161
)가 다른 값
Figure 112019133337701-pat00162
에 설정된 경우, <식 13>의 해당 변수는 두 번째 집합인
Figure 112019133337701-pat00163
및
Figure 112019133337701-pat00164
로 대체된다.
마지막으로, i = 1, 2, 3인
Figure 112019133337701-pat00165
와
Figure 112019133337701-pat00166
의 총 6개의 이미지 변수에 대한 해결책을 얻기 위해 두 집합의 총 6개의 식을 동시에 수행하였다. 요약하자면, 측정 값의 수, <식 13>의 집합 및 DUT는 2로서 같고, <식 13>의 식수와 고조파의 최고 차수는 3으로 같다. 이러한 솔루션은 공정 테스트 전에 단 한 번만 식별된다. 공정 테스트에서 두 개의 루프백 측정은 첫 번째 단계로
Figure 112019133337701-pat00167
및
Figure 112019133337701-pat00168
를 사용하여 수행된다. 측정된 루프백 응답의 두 가지 고조파 집합은 두 번째 단계로 솔루션의
Figure 112019133337701-pat00169
및
Figure 112019133337701-pat00170
에 연결된다. 그런 다음 솔루션은 쉽게
Figure 112019133337701-pat00171
와
Figure 112019133337701-pat00172
즉, 개별 DUT의 정확한 고조파 계수를 제공하며, 이는 결함-마스킹 문제를 해결할 수 있게 된다.
도 6은 본 발명의 실시예에 따른 혼성신호 회로의 성능예측을 위한 루프백 시스템의 세부 구성을 블록도로 도시한 것이다.
도 6을 참조하면, 본 발명의 실시예에 따른 혼성신호 회로의 성능예측을 위한 스펙트럼 누출(Spectral Leakage) 기반의 루프백 시스템은 루프백 모드에서 혼성 신호 회로의 비선형성을 정밀하게 예측한다.
이를 위해, 본 발명의 실시예에 따른 혼성신호 회로의 성능예측을 위한 루프백 시스템(600)은 측정부(620) 및 고조파 예측부(630)를 포함하며, 모델링부(610)를 더 포함할 수 있다.
모델링부(610)는 측정부(620)를 수행하기 전에, 루프백 경로의 전달 함수를 도출하여 상관관계를 모델링할 수 있다.
모델링부(610)는 DAC 채널에서 아날로그 루프백 경로를 통한 ADC 채널로의 경로인 루프백 경로의 전달 함수를 도출하여 상관관계를 모델링하여 특정 모델을 획득할 수 있다. 여기서, 상기 특정 모델은 전술한 <식 13>을 나타내는 것으로, 개별 DAC와 ADC 고조파 계수와 DAC 채널 및 ADC 채널의 고조파에 의해 결정되는 루프백 응답을 나타낼 수 있다.
측정부(620)는 온칩(On-Chip) DSP 코어(DSP core)에 의해 디지털 합성 단일톤 사인파 입력 신호를 생성하여 비선형 DAC 채널(DAC channel)에서 샘플링하며, DAC 출력 신호를 아날로그 루프백 경로(Analog loopback path)를 통해 비선형 ADC 채널(ADC channel)로 공급하여 공정 테스트를 위한 DAC 채널 및 ADC 채널 각각을 측정한다.
측정부(620)는 온칩 DSP 코어에 의해 디지털 합성 단일톤 사인파 입력 신호(A digitally-synthesized single-tone sinusoidal stimulus)를 생성하며, 디지털 합성 단일톤 사인파 입력 신호는 비선형 DAC 채널에 의해 테스트 목적으로 샘플링될 수 있다.
이후에 측정부(620)는 아날로그 루프백 경로(Analog loopback path)를 통해 스펙트럼상 가중된 DAC 출력 신호를 비선형 ADC 채널에 전달할 수 있다. 이때, 아날로그 루프백 경로는 샘플링된 DAC 출력 신호를 수정하지 않고, 스펙트럼상 가중된 DAC 출력 신호를 다른 DUT(예를 들어, 비선형 ADC 채널)에 전달한다.
고조파 예측부(630)는 온칩 DSP 코어에 의해 후처리를 수행하며, 두 개의 개별 DAC 채널 및 ADC 채널의 고조파를 예측한다.
고조파 예측부(630)는 DUT(Device Under Test; 테스트 대상 장치) 고조파를 계산하기 위해, 온칩 DSP 코어에 의해 후처리를 수행하여 두 개의 개별 DAC 채널 및 ADC 채널의 고조파를 예측할 수 있다.
고조파 예측부(630)는 아날로그 루프백 경로를 통한 루프백 응답과 DAC 및 ADC 고조파 계수로부터 DAC 채널 및 상기ADC 채널 각각의 고조파 계수를 산출할 수 있다.
비록, 도 6의 시스템에서 그 설명이 생략되었더라도, 본 발명에 따른 시스템은 상기 도 1 내지 도 5에서 설명한 모든 내용을 포함할 수 있다는 것은 이 기술 분야에 종사하는 당업자에게 있어서 자명하다.
이상에서 설명된 시스템 또는 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(Field Programmable Gate Array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 어플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (17)

  1. 혼성신호 회로의 성능예측을 위한 스펙트럼 누출(Spectral Leakage) 기반의 루프백 방법에 있어서,
    온칩(On-Chip) DSP 코어(DSP core)에 의해 디지털 합성 단일톤 사인파 입력 신호(A digitally-synthesized single-tone sinusoidal stimulus)를 생성하여 비선형 DAC 채널(DAC channel)에서 샘플링하며, DAC 출력 신호를 아날로그 루프백 경로(Analog loopback path)를 통해 비선형 ADC 채널(ADC channel)로 공급하여 공정 테스트를 위한 상기 DAC 채널 및 상기 ADC 채널 각각을 측정하는 단계; 및
    상기 온칩 DSP 코어에 의해 후처리를 수행하며, 두 개의 개별 상기 DAC 채널 및 상기 ADC 채널의 고조파를 예측하는 단계
    를 포함하는 혼성신호 회로의 성능예측을 위한 루프백 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 DAC 출력 신호는
    DAC 고조파 계수에 의한 비일관적인 샘플링에 의해 유입되는 DAC 고조파와 스펙트럼 누출 사이의 상관관계를 나타내는 것을 특징으로 하는, 혼성신호 회로의 성능예측을 위한 루프백 방법.
  4. 제3항에 있어서,
    상기 DAC 채널 및 상기 ADC 채널 각각을 측정하는 단계는
    샘플링된 상기 DAC 출력 신호를 수정하지 않으며, 상기 아날로그 루프백 경로를 통해 스펙트럼상 가중된 DAC 출력 신호를 상기 비선형 ADC 채널에 전달하는, 혼성신호 회로의 성능예측을 위한 루프백 방법.
  5. 제4항에 있어서,
    상기 아날로그 루프백 경로를 통한 루프백 응답은
    상기 DAC 고조파와 DAC 및 ADC 고조파 계수에 의한 스펙트럼 누출에 따라 ADC 고조파와 상기 DAC 출력 신호 사이의 상관관계를 나타내는 것을 특징으로 하는, 혼성신호 회로의 성능예측을 위한 루프백 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 DAC 채널 및 상기 ADC 채널의 고조파를 예측하는 단계는
    상기 아날로그 루프백 경로를 통한 루프백 응답과, 비일관적인 샘플링 요소로부터 개별 DAC 고조파 계수 및 ADC 고조파 계수를 산출하며, 상기 DAC 고조파 계수 및 상기 ADC 고조파 계수를 이용하여 상기 DAC 채널 및 상기 ADC 채널의 고조파 계수를 산출하는, 혼성신호 회로의 성능예측을 위한 루프백 방법.
  8. 제1항에 있어서,
    상기 DAC 채널 및 상기 ADC 채널 각각을 측정하는 단계를 수행하기 전에, 루프백 경로의 전달 함수를 도출하여 상관관계를 모델링하는 단계
    를 더 포함하는 혼성신호 회로의 성능예측을 위한 루프백 방법.
  9. 제8항에 있어서,
    상기 상관관계를 모델링하는 단계는
    상기 DAC 채널에서 상기 아날로그 루프백 경로를 통한 상기 ADC 채널로의 경로인 상기 루프백 경로의 전달 함수를 도출하여 상관관계를 모델링하여 특정 모델을 획득하는 것을 특징으로 하는, 혼성신호 회로의 성능예측을 위한 루프백 방법.
  10. 제9항에 있어서,
    상기 특정 모델은
    DAC 및 ADC 고조파 계수와 상기 DAC 채널 및 상기 ADC 채널의 고조파에 의해 결정되는 루프백 응답을 나타내는, 혼성신호 회로의 성능예측을 위한 루프백 방법.
  11. 혼성신호 회로의 성능예측을 위한 스펙트럼 누출(Spectral Leakage) 기반의 루프백 시스템에 있어서,
    온칩(On-Chip) DSP 코어(DSP core)에 의해 디지털 합성 단일톤 사인파 입력 신호(A digitally-synthesized single-tone sinusoidal stimulus)를 생성하여 비선형 DAC 채널(DAC channel)에서 샘플링하며, DAC 출력 신호를 아날로그 루프백 경로(Analog loopback path)를 통해 비선형 ADC 채널(ADC channel)로 공급하여 공정 테스트를 위한 상기 DAC 채널 및 상기 ADC 채널 각각을 측정하는 측정부; 및
    상기 온칩 DSP 코어에 의해 후처리를 수행하며, 두 개의 개별 상기 DAC 채널 및 상기 ADC 채널의 고조파를 예측하는 고조파 예측부
    를 포함하는 혼성신호 회로의 성능예측을 위한 루프백 시스템.
  12. 삭제
  13. 제11항에 있어서,
    상기 측정부는
    샘플링된 상기 DAC 출력 신호를 수정하지 않으며, 상기 아날로그 루프백 경로를 통해 스펙트럼상 가중된 DAC 출력 신호를 상기 비선형 ADC 채널에 전달하는, 혼성신호 회로의 성능예측을 위한 루프백 시스템.
  14. 삭제
  15. 제11항에 있어서,
    상기 고조파 예측부는
    상기 아날로그 루프백 경로를 통한 루프백 응답과, 비일관적인 샘플링 요소로부터 개별 DAC 고조파 계수 및 ADC 고조파 계수를 산출하며, 상기 DAC 고조파 계수 및 상기 ADC 고조파 계수를 이용하여 상기 DAC 채널 및 상기 ADC 채널의 고조파 계수를 산출하는, 혼성신호 회로의 성능예측을 위한 루프백 시스템.
  16. 제11항에 있어서,
    상기 측정부를 수행하기 전에, 루프백 경로의 전달 함수를 도출하여 상관관계를 모델링하는 모델링부
    를 더 포함하는 혼성신호 회로의 성능예측을 위한 루프백 시스템.
  17. 제16항에 있어서,
    상기 모델링부는
    상기 DAC 채널에서 상기 아날로그 루프백 경로를 통한 상기 ADC 채널로의 경로인 상기 루프백 경로의 전달 함수를 도출하여 상관관계를 모델링하여 특정 모델을 획득하는 것을 특징으로 하는, 혼성신호 회로의 성능예측을 위한 루프백 시스템.
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