JP6537740B1 - 信号処理装置及び試験方法 - Google Patents

Abstract

信号処理装置（１０）は、ＡＤ変換部（１４）と、試験信号供給部（１２）と、判定部（１５）と、出力部（１６）と、を備える。ＡＤ変換部（１４）は、アナログ信号をデジタル信号に変換して出力する。試験信号供給部（１２）は、試験用ビットパターンに対応したアナログ試験信号をＡＤ変換部（１４）に供給する。判定部（１５）は、ＡＤ変換部（１４）に供給されるアナログ試験信号のレベルが切り替わった際、ＡＤ変換部（１４）によって変換されて出力されるデジタル信号の試験対象であるビットの値が、アナログ試験信号のレベルの切り替わりの前後で切り替わるか否かを判定する。出力部（１６）は、判定部（１５）による判定の結果を出力する。

Description

本発明は、信号処理装置及び試験方法に関する。

アナログ回路とデジタル回路とが混在するシステムにおいて、アナログ信号とデジタル信号を相互に変換するためにＡＤ変換器及びＤＡ変換器に代表される変換器が用いられている。この種のシステムにおいては、変換器が故障すると、アナログ信号とデジタル信号の正常な変換処理ができなくなり、結果として、システムの正常な動作が困難となってしまう。このため、変換器の故障を正確に検出することが望まれている。

変換器の故障を検出するため、様々なテスト手法が提案されている。例えば、特許文献１には、アナログテスト信号をＡＤ変換器に入力し、出力データが予め規定された変換規格値の範囲内にあるかどうかを判別することにより、故障の有無を検出する技術が提案されている。ただし、このテスト手法は、ＡＤ変換器の下位の出力ビットが変化せずに１又は０に固定され、出力データが小さなノイズを含んでしまうような場合に、故障を検出することが困難である。

また、特許文献２には、ＡＤコンバータに複数の基準電圧を入力し、実際の出力値と正常出力値との一致判定を行う技術が開示されている。この技術によれば、ＡＤコンバータの出力データの或るビットが０または１に固定されるような異常も検出することができる。

特開２００７−２８５７６４号公報 特開平８−５６１６０号公報

上述したように、特許文献１に記載の技術は、デジタルデータの一部のビットが１又は０に固定されてしまう故障を検出することが困難である。

また、特許文献２に記載の技術は、ＡＤコンバータの実際の出力値と正常出力値との一致判定を行って異常を検出するため、異常の存在を検出できるものの、その異常の種類を特定できない。例えば、データの一部のビットの値が０または１に固定されるような異常が発生したときに、異常の存在を検出できるものの、その異常が、ビットの一部が固定される異常であることを識別するには、出力値の更なる分析が必要となる。

同様の問題は、ＤＡ変換器をテストする際にも発生する。

本発明は、上記の事情に鑑みてなされたものであり、ビットの値が固定されるタイプの故障の検出を容易にすることを目的とする。

上記目的を達成するため、本発明の信号処理装置は、アナログ信号をデジタル信号に変換して出力するＡＤ変換手段と、複数の予め定められたデジタルデータにオフセット値を加算して試験用ビットパターンを得る加算手段を有し、加算手段によって得られた試験用ビットパターンに対応したアナログ試験信号をＡＤ変換手段に供給する供給手段と、オフセット値を調整する調整手段と、調整手段による調整の後にＡＤ変換手段に供給されるアナログ試験信号のレベルが切り替わった際、ＡＤ変換手段によって変換されて出力されるデジタル信号の試験対象であるビットの値が、アナログ試験信号のレベルの切り替わりの前後で切り替わるか否かを判定する判定手段と、判定手段による判定の結果を出力する出力手段と、を備え、調整手段は、オフセット値を調整する前における試験用ビットパターンと、ＡＤ変換手段から出力されるデジタル信号と、の差が小さくなるようにオフセット値を調整する。

本発明によれば、アナログ試験信号からＡＤ変換手段によって変換されて出力されるデジタル信号の試験対象であるビットの値が、アナログ試験信号のレベルが切り替わる前と後とで切り替わるか否かが判定される。このため、ＡＤ変換手段の入力値と出力値を比較せずとも、ＡＤ変換手段の出力値に基づきビットの値が固定されるタイプの故障の発生を判定することができる。したがって、ビットの値が固定されるタイプの故障を容易に検出することができる。

本発明の実施の形態１に係る信号処理装置のブロック図 図１の記憶部に記憶されるパターンテーブルの例を示す図 実施の形態１に係る信号処理装置が実行する試験処理のフローチャート フラグとその値の変化について初期化直後のフラグを示す図 フラグとその値の変化についてＡＤ変換部の出力データのビット値がすべて切り替わったことを示す図 フラグとその値の変化についてＡＤ変換部の出力データの最下位ビットがゼロに固定されていることを示す図 フラグとその値の変化について最下位ビットが１に固定されていることを示す図 実施の形態１に係るパターンテーブルの他の例を示す第１の図 実施の形態１に係るパターンテーブルの他の例を示す第２の図 実施の形態１に係るパターンテーブルの他の例を示す第３の図 本発明の実施の形態２に係る信号処理装置のブロック図 実施の形態２に係る信号処理装置が実行する試験処理のフローチャート 本発明の実施の形態３に係る信号処理装置のブロック図 実施の形態３に係る信号処理装置が実行する試験処理のフローチャート 本発明の実施の形態４に係る信号処理装置のブロック図 実施の形態４に係る信号処理装置が実行する動作試験処理のフローチャート 本発明の実施の形態５に係る信号処理装置が実行する試験処理のフローチャート 本発明の実施の形態６に係る信号処理装置のブロック図 本発明の実施の形態７に係るパターンテーブルの例を示す図 実施の形態７に係る信号処理装置が実行する試験処理のフローチャート 本発明の実施の形態８に係る信号処理装置のブロック図 本発明の変形例１に係る信号処理装置のブロック図 本発明の変形例２に係る信号処理装置のブロック図

以下、本発明の実施の形態を、図面を参照しつつ詳細に説明する。

実施の形態１．
本実施の形態に係る信号処理装置１０は、アナログ信号をＡＤ変換器によりデジタル信号に変換して出力するＡＤ変換機能と、ＡＤ変換器に試験信号を供給し、出力データの各ビットの値の変化を監視することでＡＤ変換器の動作試験を行う試験機能と、を備える。

以下、入力アナログ信号をＡＤ変換器によりデジタル信号に変換して出力する動作を通常動作、ＡＤ変換器を試験する動作を試験動作と呼ぶ。また、以下の説明において、信号は、電圧信号と電流信号のいずれでもよい。

信号処理装置１０は、図１に示されるように、アナログ信号が入力される入力端子１０１と、変換後のデジタル信号を出力するための出力端子１０２と、データを記憶する記憶部１１と、動作試験用のアナログ試験信号を生成する試験信号供給部１２と、ＡＤ変換部１４に入力される信号を選択する選択部１３と、ＡＤ変換器として機能するＡＤ変換部１４と、ＡＤ変換部１４が故障しているか否かを判定する判定部１５と、ＡＤ変換部１４が故障したことを示す情報を出力する出力部１６と、を有している。

入力端子１０１は、この信号処理装置１０でデジタル信号に変換する対象のアナログ信号を外部から入力するための端子である。入力端子１０１には、例えば温度センサ、照度センサ、速度センサ、その他のセンサ、又はアナログ信号を出力する機器が接続される。入力端子１０１には、例えば、−１０〜＋１０Ｖの範囲の直流電圧、又は、０〜２０ｍＡの範囲の直流電流が入力される。

出力端子１０２は、この信号処理装置１０で変換したデジタル信号の各ビットの値をパラレルに出力する端子である。出力端子１０２には、この信号処理装置１０の出力信号を利用する機器が接続される。出力端子１０２からは、例えば、−３２７６８から＋３２７６７までの範囲に含まれる整数を示す１６ｂｉｔのデジタル信号、又は、０から３２７６７までの範囲に含まれる整数を示す１５ｂｉｔのデジタル信号が出力される。

記憶部１１は、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）、フラッシュメモリ等の不揮発性メモリを含む。記憶部１１は、信号処理装置１０によって利用される種々のデータを記憶する。記憶データは、ＡＤ変換部１４を試験するためのアナログ試験信号を生成するためのパターンテーブル１１１を含む。記憶部１１は、限定されるものではないが、請求項の記憶手段として機能する。

パターンテーブル１１１は、予め規定された２つの試験用ビットパターンのリストである。各試験用ビットパターンは、ＡＤ変換部１４から出力されるデジタル信号を構成するビットの値が固定されることなく切り替わるか否かを判定するために用いられる。本実施の形態に係るパターンテーブル１１１は、図２に例示されるように、２つの試験用ビットパターンのリストである。これらの試験用ビットパターンは、試験対象であるすべてのビットの値それぞれが相補的となるように定められている。すなわち、一方の試験用ビットパターンの値は、他方の試験用ビットパターンの１の補数である。

試験信号供給部１２は、試験動作時に、試験用ビットパターンに対応したアナログ試験信号を発生し、選択部１３を介してＡＤ変換部１４に供給する。試験信号供給部１２は、限定されるものではないが、請求項の供給手段として機能する。

より詳細には、試験信号供給部１２は、試験信号発生モジュール１２１を備える。試験信号発生モジュール１２１は、ＤＡ変換回路を含んで構成され、パターンテーブル１１１の試験用ビットパターンからアナログ試験信号を発生する。試験信号発生モジュール１２１は、ＡＤ変換部１４の変換特性の逆の変換に相当する変換特性を有する。この変換特性により、試験信号発生モジュール１２１は、記憶部１１から読み込んだ試験用ビットパターンに等しいデジタル信号をＡＤ変換部１４に出力させる信号レベルを有するアナログ試験信号を発生する。試験信号供給部１２は、パターンテーブル１１１から試験用ビットパターンを順次読み出してアナログ試験信号を生成する。これにより、試験信号供給部１２は、アナログ試験信号の信号レベルを変更し、ＡＤ変換部１４から出力されるデジタル信号の各ビットの値を切り替えさせる。試験信号供給部１２は、生成したアナログ試験信号を選択部１３に出力する。

選択部１３は、通常動作時に、入力端子１０１を介して外部から供給されるＡＤ変換対象のアナログ信号を選択してＡＤ変換部１４に供給し、試験動作時に、試験信号供給部１２から供給されたアナログ試験信号を選択してＡＤ変換部１４に供給する。以下の説明では、アナログ試験信号との区別を明確にするため、入力端子１０１に供給されるアナログ信号を非試験信号と表記することがある。

ＡＤ変換部１４は、ＡＤ変換回路に相当する。ＡＤ変換部１４は、予め定められたサンプリング周期及び分解能で、供給されたアナログ信号を離散化及び量子化することにより変換して得たデジタル信号を出力端子１０２及び判定部１５に出力する。ＡＤ変換部１４は、通常動作時には、選択部１３から供給される非試験信号、即ち、入力端子１０１を介して外部から供給された変換対象のアナログ信号をデジタル信号に変換して出力し、試験動作時には、選択部１３から供給されるアナログ試験信号をデジタル信号に変換して出力する。試験動作時にＡＤ変換部１４が出力するデジタル信号は、その動作が正常であれば、供給されたアナログ試験信号を試験信号供給部１２に発生させる元となった試験用ビットパターンに等しい値となる。ＡＤ変換部１４は、限定されるものではないが、請求項のＡＤ変換手段として機能する。

判定部１５は、ＭＰＵ（Micro Processer Unit）を含んで構成される。判定部１５は、アナログ試験信号のレベルが切り替わった際に、アナログ試験信号からＡＤ変換部１４によって変換されて出力されるデジタル信号を構成するビットの値が切り替わるか否かを判定する。詳細には、判定部１５は、デジタル信号の試験対象である複数のビットそれぞれの値が、アナログ試験信号のレベルが変更される前と後とで異なるか否かを判定することにより、ビットの値が固定されるような故障が発生しているか否かを判断する。アナログ試験信号のレベルは、試験用ビットパターンに対応するため、判定部１５は、アナログ試験信号に対応する試験用ビットパターンが切り替わった際に、デジタル信号のビット値が切り替わるか否かを判定することとなる。判定手法については後述する。判定部１５は、この判定を行うため、デジタル信号を構成する各ビットの値が切り替わったか否かを示すデータにより構成されるフラグを備える。フラグの詳細については後述する。判定部１５は、限定されるものではないが、請求項の判定手段として機能する。

出力部１６は、例えば外部の装置とネットワークを介して通信するためのＮＩＣ（Network Interface Controller）、ＬＥＤ（Light Emitting Diode）又はブザーを含んで構成される。出力部１６は、判定部１５による判定の結果を出力する。詳細には、出力部１６は、ビットの値が固定されるような故障が発生していると判定部１５によって判定された場合に、ＡＤ変換部１４が故障した旨を示す情報を出力する。この情報は、故障の詳細な内容を示すデータであってもよいし、ＬＥＤの発光又はブザーの警報音により示されるものであってもよい。出力部１６は、限定されるものではないが、請求項の出力手段として機能する。

制御部１７は、ＭＰＵ、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）を含んで構成される。制御部１７は、ＭＰＵがＲＡＭを作業領域として用いてＲＯＭ或いは記憶部１１に記憶されるプログラムを実行することで、信号処理装置１０の各構成要素を統括的に制御する。制御部１７が判定部１５、出力部１６を兼ねてもよい。

続いて、信号処理装置１０が実行する処理について、図３，４を用いて説明する。制御部１７は、信号処理装置１０の通常動作時には、入力端子１０１に供給されるアナログ信号を選択部１３に選択させる。これにより、信号処理装置１０は、入力端子１０１に供給されるアナログ信号を、ＡＤ変換部１４でデジタル信号に変換して、出力端子１０２から出力する通常の変換動作を実行する。

一方、制御部１７は、ＡＤ変換部１４の動作を試験するために、図３に示される試験処理を実行する。この試験処理は、予め規定されたタイミングで開始される。

なお、以下の動作は、全て制御部１７の制御に基づいて実行されるが、理解を容易にするため、制御部１７への逐一の言及をさける。試験処理では、信号処理装置１０は、ＡＤ変換部１４に入力される信号としてアナログ試験信号を選択する（ステップＳ１）。具体的には、選択部１３に、試験信号供給部１２から出力されるアナログ試験信号を選択させる。

次に、信号処理装置１０は、判定部１５が備えているフラグを初期化する（ステップＳ２）。このフラグは、ＡＤ変換部１４から出力されるデジタル信号を構成する各ビットの値が切り替わったか否かを示すデータである。本実施の形態に係るフラグは、２つのラッチアレイによりハードウェアとして構成される。ただし、フラグを実現する手法はこれには限定されず、ソフトウェアによってフラグフィールドとして実現されてもよい。

フラグの初期化処理では、第１ラッチに「ＦＦＦＦｈ」という値を代入し、第２ラッチに「００００ｈ」という値を代入する。図４Ａには、初期化完了直後のフラグの状態が示されている。なお、「ＦＦＦＦｈ」は、すべてのビット値が１である１６ｂｉｔのパターンを示し、最後の「ｈ」が１６進数で表記したことを示す。

次に、信号処理装置１０は、パターンテーブル１１１から１番目の試験用ビットパターンを選択する（ステップＳ３）。具体的には、試験信号供給部１２が、パターンテーブル１１１を構成する１番目の試験用ビットパターンを記憶部１１から読み出す。例えば、試験信号供給部１２は、図２に示されるパターンテーブル１１１から「１１・・・１１」という試験用ビットパターンを読み出す。

次に、信号処理装置１０は、選択した試験用ビットパターンに対応するレベルのアナログ試験信号を生成してＡＤ変換部１４に供給する（ステップＳ４）。具体的には、試験信号供給部１２の試験信号発生モジュール１２１が、選択された試験用ビットパターンに等しいデジタル信号をＡＤ変換部１４に出力させるためのアナログ信号をＤＡ変換により生成する。例えば、ステップＳ３にて図２の１番目の試験用ビットパターンが選択された後に続くステップＳ４では、試験信号発生モジュール１２１は、「１１・・・１１」というデジタル信号をＡＤ変換部１４に出力させるためのアナログ試験信号を生成する。

次に、信号処理装置１０は、ＡＤ変換部１４から出力されるデジタル信号のビット値に応じてフラグを更新する（ステップＳ５）。具体的には、判定部１５は、ＡＤ変換部１４の出力値と第１ラッチアレイの値とのＡＮＤ演算の結果を用いて第１ラッチアレイの値を更新し、ＡＤ変換部１４の出力値と第２ラッチアレイの値とのＯＲ演算の結果を用いて第２ラッチアレイの値を更新する。例えば、図２の１番目の試験用ビットパターンに対応するレベルのアナログ試験信号が生成された場合において、ＡＤ変換部１４が正常に動作しているときには、第１ラッチアレイの値がＡＮＤ演算の結果「ＦＦＦＦｈ」に更新されるとともに第２ラッチアレイの値がＯＲ演算の結果「ＦＦＦＦｈ」に更新される。ただし、ＡＤ変換部１４の動作が異常となり、例えば最下位ビットの値がゼロに固定されるときには、第１ラッチアレイの値がＡＮＤ演算の結果「ＦＦＦＥｈ」に更新されるとともに第２ラッチアレイの値がＯＲ演算の結果「ＦＦＦＥｈ」に更新される。

次に、信号処理装置１０は、現在選択されている試験用ビットパターンが最後の試験用ビットパターンであるか否かを判定する（ステップＳ６）。具体的には、判定部１５が、パターンテーブル１１１のうち最後の番号が付された試験用ビットパターンが選択されているか否かを判定する。

最後の試験用ビットパターンではないと判定した場合（ステップＳ６；Ｎｏ）、信号処理装置１０は、次の試験用ビットパターンを選択する（ステップＳ７）。具体的には、試験信号供給部１２が、パターンテーブル１１１から次の番号が付された試験用ビットパターンを記憶部１１から読み出す。例えば、試験信号供給部１２は、図２に示される１番目の試験用ビットパターンの次に、２番目の試験用ビットパターンとして「００・・・００」という試験用ビットパターンを読み出す。

ステップＳ７に続いて、信号処理装置１０は、ステップＳ４以降の処理を繰り返す。これにより、パターンテーブル１１１を構成する試験用ビットパターンに対応するアナログ試験信号が順に生成され、アナログ試験信号のレベルが変更されるたびにフラグが更新されることとなる。例えば、図２の２番目の試験用ビットパターンに対応するアナログ試験信号が生成された場合において、ＡＤ変換部１４が正常に動作しているときには、図４Ｂに示されるように、第１ラッチアレイの値がＡＮＤ演算の結果「００００ｈ」に更新されるとともに第２ラッチアレイの値がＯＲ演算の結果「ＦＦＦＦｈ」に更新される。

ここで、ＡＤ変換部１４の動作が異常となり、例えば最下位ビット（ＬＳＢ）の値がゼロに固定されるときには、図４Ｃに示されるように、第１ラッチアレイの値がＡＮＤ演算の結果「００００ｈ」に更新されるとともに第２ラッチアレイの値がＯＲ演算の結果「ＦＦＦＥｈ」に更新される。また、最下位ビットの値が１に固定されるときには、図４Ｄに示されるように、第１ラッチアレイの値がＡＮＤ演算の結果「０００１ｈ」に更新されるとともに第２ラッチアレイの値が「ＦＦＦＦｈ」に更新される。このように、第１ラッチアレイの値と第２ラッチアレイの値とを比較することで、各ビットの値が１に固定されるケースとゼロに固定されるケースとを判別することが可能となる。

ステップＳ６にて、現在選択されている試験用ビットパターンが最後の試験用ビットパターンであると判定した場合（ステップＳ６；Ｙｅｓ）、信号処理装置１０は、試験対象のビットそれぞれについて、アナログ試験信号のレベルが変化する前後で切り替わったか否かを判定する（ステップＳ８）。換言すると、信号処理装置１０は、試験対象のビットそれぞれについて、値が１と０との双方になったか否かを判定する。具体的には、判定部１５が、図４Ｂに示されるように第１ラッチアレイの値が「００００ｈ」であってかつ第２ラッチアレイの値が「ＦＦＦＦｈ」であるか否かを判定することにより、ＡＤ変換部１４から出力されるデジタル信号を構成するビットのうち試験対象であるビットそれぞれの値が異なる値になったか否かを判定する。例えば、フラグが図４Ｂに示される状態であるときには、ビットの値がすべて切り替わったと判定され、フラグが図４Ｃ，４Ｄに示される状態であるときには、最下位ビットの値が切り替わっていないと判定される。

ビットの値が切り替わったと判定した場合（ステップＳ８；Ｙｅｓ）、信号処理装置１０は、ＡＤ変換部１４に入力される信号として非試験信号を選択する（ステップＳ９）。具体的には、選択部１３が、スイッチ素子を制御して信号の伝送路を切り替えて、入力端子１０１とＡＤ変換部１４とを接続することにより、非試験信号を選択する。この際に、出力部１６は、ＡＤ変換部１４が正常に動作していることを示す情報を出力してもよい。その後、信号処理装置１０は、試験処理を終了する。

一方、ビットの値が切り替わっていないと判定した場合（ステップＳ８；Ｎｏ）、信号処理装置１０は、エラー出力をする（ステップＳ１０）。具体的には、出力部１６が、判定部１５による判定の結果を出力する。出力部１６によって出力される情報には、ＡＤ変換部１４が故障したことを示す情報、デジタル信号を構成するビットのうち値が固定されているビットの位置を示す情報、及び、固定されている値が１とゼロとのどちらであるかを示す情報が含まれ得る。その後、信号処理装置１０は、試験処理を終了する。ただし、ステップＳ１０に続いて、信号処理装置１０は、ＡＤ変換部１４に入力される信号として非試験信号を選択してもよい。

以上、説明したように、信号処理装置１０は、試験動作時に、ＡＤ変換部１４から出力されるデジタル信号のビットそれぞれの値が、アナログ試験信号のレベルが切り替わる前後で切り替わるか否かを判定する。このため、ＡＤ変換部１４の入力値と出力値とを比較せずとも、ＡＤ変換部１４のビットの値が固定されるタイプの故障の発生を判定することができる。したがって、ビットの値が固定されるタイプの故障を容易に検出することができる。

また、判定部１５は、各ビットが固定されているか否かを示すフラグとして、ＡＮＤ演算を施す第１ラッチアレイとＯＲ演算を施す第２ラッチアレイとを用いる。このフラグは、ビットの値が切り替わる場合と、ビットの値が固定されている場合とで、その値が異なるものとなる。このため、ビットの値が固定されているときに限って、信号処理装置１０は、エラーの出力をすることとなる。このため、ＡＤ変換部１４の実際の出力値が正常であるか否かに関わらず、ビットの値が固定されるタイプの故障が発生したときには、エラーの出力がなされる。これにより、ビットの値が固定されるタイプの故障の検出精度を向上させることができる。

また、記憶部１１は、予め定められた試験用ビットパターンを記憶し、試験信号供給部１２は、試験用ビットパターンに対応するレベルのアナログ試験信号を生成した。これにより、適当な試験用ビットパターンを予め記憶部１１に格納するだけで、適当なアナログ試験信号が生成され、試験処理を実行することができる。

なお、記憶部１１は、種々の手法によりパターンテーブル１１１を記憶してもよい。例えば、予め設計したアナログ回路により記憶部１１の機能を実装してもよい。特に、試験用ビットパターンの幅が狭い場合、及び、試験用ビットパターンの数が少ない場合には、アナログ回路により記憶部１１の機能を実現することが比較的容易になり、信号処理装置１０を構成する記憶素子の容量を節約したり記憶素子を省略したりすることができる。

また、パターンテーブル１１１は、図２に示された例に限定されない。例えば、図５Ａ，５Ｂ，５Ｃそれぞれに示されるパターンテーブル１１１を用いても、ＡＤ変換部１４の動作を試験することができる。

図５Ａに示されるパターンテーブル１１１は、図２に例示されるものと同様に、２つの試験用ビットパターンを有する。そして、これらの試験用ビットパターンのビット値は、相補的な関係にある。

図５Ｂに示されるパターンテーブル１１１は、３つの試験用ビットパターンを有する。図５Ｂに示されるように、３つ以上の試験用ビットパターンを有するパターンテーブル１１１は、試験対象となる各ビットについて、値が１となるビットパターンと値がゼロとなる試験用ビットパターンとを含む。なお、パターンテーブル１１１が２つの試験用ビットパターンを有する場合にも同様のことがいえるが、この場合には、上述のようにビット値が相補的となる。なお、図５Ｂに示されるパターンテーブル１１１は、ＡＤ変換部１４の出力するデジタル信号が８ビットのときの例であるが、デジタル信号のビット数にかかわらず適用可能である。

図２，図５Ａ，５Ｂに示した試験用ビットパターンは、ＡＤ変換部１４の出力するデジタルデータの全てのビットを試験するための試験用ビットパターンである。ただし、試験の対象をＡＤ変換部１４が出力するデジタルデータの一部のビット、例えば、下位８ビットのみに限定してもよい。この場合、パターンテーブル１１１は、例えば、図５Ｃに例示するように、下位８ビットのみが相補的な２つのビットパターンを記憶してもよい。なお、この場合には、フラグも試験対象のビットのみを評価すればよい。

実施の形態２．
続いて、実施の形態２について、上述の実施の形態１との相違点を中心に説明する。なお、上記実施の形態１と同一又は同等の構成については、同等の符号を用いる。上記実施の形態１では、記憶部１１に記憶される試験用ビットパターンが試験動作に直接用いられたが、本実施の形態では、複数のデジタルデータから演算処理により複数の試験用ビットパターンを得て、アナログ試験信号を生成する。

本実施の形態では、図６に示されるように、記憶部１１が複数のデジタルデータ１１２を記憶する。デジタルデータ１１２はそれぞれ、例えば、実施の形態１に係るパターンテーブル１１１を構成する試験用ビットパターンに等しいビットパターンである（図２参照）。

試験信号供給部１２は、加算モジュール１２２を備える。加算モジュール１２２は、デジタル値を加算するための加算器を含んで構成される。加算モジュール１２２は、記憶部１１からデジタルデータ１１２を読み込んで、このデジタルデータ１１２により示される値にオフセット値を加算する。オフセット値は、予め規定されて補助記憶装置に格納される値であってもよいし、加算回路として設計される固定値であってもよい。そして、加算モジュール１２２は、加算することで得た和を示す試験用ビットパターンを試験信号発生モジュール１２１に出力する。試験信号発生モジュール１２１は、加算モジュール１２２から出力された試験用ビットパターンに基づいてアナログ試験信号を生成する。加算モジュール１２２は、限定されるものではないが、請求項の加算手段として機能する。

続いて、信号処理装置１０が実行する試験処理について、図７を用いて説明する。図７に示されるように、本実施の形態に係る試験処理では、実施の形態１に係るステップＳ１〜Ｓ２と同様の処理が実行される。

ステップＳ２に続いて、加算モジュール１２２は、記憶部１１から１番目のデジタルデータ１１２を読み込む（ステップＳ２１）。複数のデジタルデータ１１２が図２に示される試験用ビットパターンに等しい場合には、１番目のデジタルデータ１１２は、図２中の１番目の試験用ビットパターンに等しい。ただし、これには限定されず、デジタルデータ１１２が読み込まれる順序は任意である。

次に、試験信号供給部１２は、読み込んだデジタルデータ１１２にオフセット値を加算して得た試験用ビットパターンに対応するレベルのアナログ試験信号を供給する（ステップＳ２２）。具体的には、試験信号発生モジュール１２１が、加算モジュール１２２から出力されている試験用ビットパターンに等しいデジタル信号をＡＤ変換部１４に出力させるためのアナログ信号をＤＡ変換により生成する。ここで、オフセット値がゼロであれば、試験用ビットパターンは、デジタルデータ１１２に等しいものとなる。

次に、信号処理装置１０は、実施の形態１と同様のステップＳ５を実行する。ステップＳ５に続いて、信号処理装置１０は、現在のデジタルデータ１１２が記憶部１１に記憶されている最後のデジタルデータ１１２であるか否かを判定する（ステップＳ２３）。

ステップＳ２３の判定が否定された場合（ステップＳ２３；Ｎｏ）、加算モジュール１２２は、次のデジタルデータ１１２を読み込んでオフセット値を加算することで新たな試験用ビットパターンを生成する（ステップＳ２４）。このオフセット値は、ステップＳ２１に続くステップＳ２２にて用いられたオフセット値と同じ値である。

ステップＳ２４に続いて、信号処理装置１０は、ステップＳ２２以降の処理を繰り返す。これにより、デジタルデータ１１２にオフセット値が加算されて試験用ビットパターンが生成されるたびに、試験用ビットパターンに対応するレベルのアナログ試験信号が生成されることとなる。

ステップＳ２３の判定が肯定された場合（ステップＳ２３；Ｙｅｓ）、信号処理装置１０は、実施の形態１と同様のステップＳ８〜Ｓ１０の処理を実行する。

以上、説明したように、信号処理装置１０は、試験信号供給部１２は、加算モジュール１２２を備え、加算モジュール１２２によって異なるデジタルデータ１１２に固定値であるオフセット値を加算して得た試験用ビットパターンに対応するアナログ試験信号を生成する。これにより、オフセット値を適宜設定するだけで、試験動作にて用いられる試験用ビットパターンのセットを種々のものに変更することができる。例えば、デジタルデータ１１２が図５Ｃに示される試験用ビットパターンに等しい場合には、オフセット値を変更するだけで、試験対象のビットを変更することができる。同様に、デジタルデータ１１２が図２に示される試験用ビットパターンに等しい場合にも、オフセット値を変更するだけで試験対象のビットを変更し、例えば図５Ｃに示されるものに等しい試験用ビットパターンを得ることができる。

実施の形態３．
続いて、実施の形態３について、上述の実施の形態２との相違点を中心に説明する。なお、上記実施の形態２と同一又は同等の構成については、同等の符号を用いる。本実施の形態に係る信号処理装置１０は、図８に示されるように、調整部１８を備える点で、実施の形態２に係るものと異なっている。

上記実施の形態２では、ＡＤ変換部１４が一定の特性を有することが想定されていた。しかしながら、実際には、温度ドリフトに代表される種々の要因により、ＡＤ変換部１４に供給されるアナログ信号のレベルが一定であっても、出力されるデジタル信号の値が変動し得る。このような変動が生じると、ビット値が固定される故障を適切に検出することが困難になるおそれがある。本実施の形態に係る信号処理装置１０は、上述のような変動を調整部１８によって補償し、動作試験に適当なデジタル信号をＡＤ変換部１４に出力させる。以下、本実施の形態に係る信号処理装置１０について説明する。

調整部１８は、ＭＰＵによって実現される。調整部１８は、加算モジュール１２２から出力された試験用ビットパターンにより示される値と、ＡＤ変換部１４から出力されたデジタル信号の値と、の差が０になるように、オフセット値を調整する。具体的には、調整部１８は、オフセット値が加算された試験用ビットパターンと、この試験用ビットパターンに対応するアナログ試験信号からＡＤ変換部１４によって変換されて出力されたデジタル信号の値と、を比較する。そして、調整部１８は、この比較に基づいて差が０になるようにオフセット値を補正することにより、当初の試験用ビットパターンに等しいデジタル信号をＡＤ変換部１４に出力させる。調整部１８は、限定されるものではないが、請求項の調整手段として機能する。

続いて、信号処理装置１０によって実行される処理について、図９を用いて説明する。図９に示されるように、本実施の形態に係る試験処理では、実施の形態２に係るステップＳ１〜Ｓ２，Ｓ２１〜Ｓ２２と同様の処理が実行される。

ステップＳ２２に続いて、信号処理装置１０は、現在の試験用ビットパターンとＡＤ変換部１４から出力されるデジタル信号の値との差が閾値以上であるか否かを判定する（ステップＳ３１）。具体的には、調整部１８が、加算モジュール１２２から出力されている試験用ビットパターンにより示される値と、当該試験用ビットパターンに基づいて生成されたアナログ試験信号からＡＤ変換部１４によって変換されて出力されたデジタル信号の値と、の差が、予め規定された閾値以上か否かを判定する。閾値は、ゼロであってもよいし、非ゼロの値であってもよい。

差が閾値以上ではないと判定した場合（ステップＳ３１；Ｎｏ）、信号処理装置１０は、ステップＳ５に処理を移行する。一方、差が閾値以上であると判定した場合（ステップＳ３１；Ｙｅｓ）、信号処理装置１０は、差が小さくなるようにオフセット値を調整する（ステップＳ３２）。具体的には、調整部１８は、ＡＤ変換部１４から出力されたデジタル信号の値から、加算モジュール１２２から出力された試験用ビットパターンの値を減じることで得た差を、オフセット値から減じることにより、オフセット値を補正する。

その後、信号処理装置１０は、実施の形態２と同様にステップＳ５以降の処理を実行する。

以上、説明したように、信号処理装置１０は、オフセット値を調整する調整部１８を備える。調整部１８がオフセット値を調整することにより、ＡＤ変換部１４からは試験に適したデジタル信号が出力されることとなり、信号処理装置１０は、ビットの値が固定されているか否かを正確に診断することができる。

実施の形態４．
続いて、実施の形態４について、上述の実施の形態１との相違点を中心に説明する。なお、上記実施の形態１と同一又は同等の構成については、同等の符号を用いる。本実施の形態に係る信号処理装置１０は、図１０に示されるように、試験処理を定期的に実行するためのタイマー１９を備える点で、実施の形態１に係るものと異なっている。

上記実施の形態１では、ＡＤ変換部１４の動作試験のために、信号処理装置１０の入力端子１０１から入力される非試験信号とは異なるアナログ試験信号がＡＤ変換部１４に供給され、動作試験の最中に信号処理装置１０が本来の機能を発揮することができなかった。しかしながら、非試験信号が供給された状態でＡＤ変換部１４から出力されるデジタル信号のビット値の切り替わりを確認することができる場合には、動作試験を実施する必要はない。以下では、このような場合に定期的な試験処理を省略する例について図１０〜１１を用いて説明する。

タイマー１９は、水晶振動子又は発振回路を含んで構成される。タイマー１９は、一定の周期で試験信号発生モジュール１２１に試験の開始時刻を示すトリガー信号を出力する。一定の周期は、例えば８時間、２４時間、又は１週間であるが、これには限定されず、任意の長さであってもよい。

続いて、信号処理装置１０によって実行される動作試験処理について、図１１を用いて説明する。この動作試験処理は、信号処理装置１０の電源が投入されることで開始してもよいし、信号処理装置１０のユーザから指示されたときに開始してもよい。

動作試験処理では、信号処理装置１０は、ＡＤ変換部１４に入力される信号として非試験信号を選択する（ステップＳ４１）。次に、信号処理装置１０は、フラグの初期化処理を実行する（ステップＳ４２）。この初期化処理は、図３に示す実施の形態１に係るステップＳ２の初期化処理と同等の処理である。

次に、信号処理装置１０は、非試験信号のレベルに対応してＡＤ変換部１４から出力されるデジタル信号のビット値に応じてフラグを更新する（ステップＳ４３）。具体的には、判定部１５が、非試験信号からＡＤ変換部１４によって変換されて出力されたデジタル信号の値を用いて、２つのラッチアレイそれぞれの値を更新する。より詳細には、判定部１５は、ＡＤ変換部１４の出力値と第１ラッチアレイの値とのＡＮＤ演算の結果を用いて第１ラッチアレイの値を更新し、ＡＤ変換部１４の出力値と第２ラッチアレイの値とのＯＲ演算の結果を用いて第２ラッチアレイの値を更新する。

次に、信号処理装置１０は、現在時刻が試験処理の開始時刻であるか否かを判定する（ステップＳ４４）。具体的には、試験信号供給部１２が、タイマー１９からトリガー信号が出力されたか否かを判定する。

試験処理の開始時刻ではないと判定した場合（ステップＳ４４；Ｎｏ）、信号処理装置１０は、ステップＳ４３以降の処理を繰り返し実行する。これにより、非試験信号に基づいてＡＤ変換部１４から出力されるデジタル信号を用いて、フラグが繰り返し更新されることとなる。通常、非試験信号のレベルは時々刻々と変化するため、複数のレベルに基づいてフラグが更新されることとなる。

一方、試験処理の開始時刻であると判定した場合（ステップＳ４４；Ｙｅｓ）、信号処理装置１０は、試験対象のビットそれぞれについて、非試験信号のレベルが変化する前後で異なる値になったか否かを判定する（ステップＳ４５）。換言すると、信号処理装置１０は、試験対象のビットそれぞれについて、値が１とゼロとの双方になったか否かを判定する。具体的には、判定部１５が、図４Ｂに示されるように第１ラッチアレイの値が「００００ｈ」であってかつ第２ラッチアレイの値が「ＦＦＦＦｈ」であるか否かを判定することにより、ＡＤ変換部１４から出力されるデジタル信号を構成するビットのうち試験対象であるビットそれぞれの値が切り替わったか否かを判定する。

ステップＳ４５の判定が肯定された場合（ステップＳ４５；Ｙｅｓ）、信号処理装置１０は、試験処理（ステップＳ４６）を実行することなく、ステップＳ４２に処理を移行する。これにより、非試験信号を利用した動作試験が繰り返し実行される。

一方、ステップＳ４５の判定が否定された場合（ステップＳ４５；Ｎｏ）、信号処理装置１０は、試験処理を実行する（ステップＳ４６）。この試験処理は、図３に示される一連の処理に等しい。

次に、信号処理装置１０は、ステップＳ４６の試験処理においてエラー出力があったか否かを判定する（ステップＳ４７）。エラー出力がなかったと判定した場合（ステップＳ４７；Ｎｏ）、信号処理装置１０は、ステップＳ４２以降の処理を繰り返す。一方、エラー出力があったと判定した場合（ステップＳ４７；Ｙｅｓ）、信号処理装置１０は、動作試験処理を終了する。

以上、説明したように、試験信号供給部１２は、アナログ試験信号を定期的に生成してＡＤ変換部１４に供給した。このため、試験処理が定期的に実行される。したがって、ＡＤ変換部１４が故障した際には、この故障を比較的短時間で検出することができる。

また、判定部１５は、非試験信号からＡＤ変換部１４によって変換されて出力されたデジタル信号を構成するビットの値が切り替わるか否かを判定し、試験信号供給部１２は、非試験信号に基づいてビットの値が切り替わったと判定された場合には、次回のアナログ試験信号の生成を省略した。これにより、非試験信号からＡＤ変換部１４の故障を検出することができる。また、試験処理の実行を省略して、信号処理装置１０の試験にかかる負荷を軽減することができる。

実施の形態５．
続いて、実施の形態５について、上述の実施の形態４との相違点を中心に説明する。なお、上記実施の形態４と同一又は同等の構成については、同等の符号を用いる。なお、実施の形態４に係る試験処理は、実施の形態１に等しいため、試験処理については、実施の形態１と同等の符号を用いる。

上記実施形態４に係る試験処理では、実施の形態１と同様に、複数の試験用ビットパターンそれぞれに応じたレベルのアナログ試験信号が順に生成された。しかしながら、非試験信号がＡＤ変換部１４に供給されている状態で、試験対象である一部のビット値の切り替わりを確認することができる場合には、当該ビット値を切り替えるための試験用ビットパターンを用いてアナログ試験信号を生成する必要はない。そこで、試験処理では、非試験信号に基づいてビット値の切り替わりを確認することができなかった１又は複数のビットを集中的に試験してもよい。以下では、このような試験処理について説明する。

図１２に示されるように、本実施の形態に係る試験処理では、実施の形態１と同様のステップＳ１が実行される。次に、信号処理装置１０は、フラグを参照する（ステップＳ５１）。具体的には、試験信号発生モジュール１２１が、第１ラッチアレイ及び第２ラッチアレイの値を参照する。

次に、信号処理装置１０は、非試験信号に基づいてＡＤ変換部１４から出力されていない値に対応する１番目の試験用ビットパターンを選択する（ステップＳ５２）。具体的には、試験信号発生モジュール１２１が、第１ラッチアレイ及び第２ラッチアレイの値から、試験すべき一又は複数の試験用ビットパターンをパターンテーブル１１１から抽出して、抽出した試験用ビットパターンのうち１番目の試験用ビットパターンを選択する。

ここで、第１ラッチアレイの値が初期値である１からゼロに変化していてかつ第２ラッチアレイの値が初期値であるゼロから１に変化しているようなビットについては、値が切り替わることが既に診断されている。そのため、試験すべき試験用ビットパターンは、このような診断済みのビット以外のビットの切り替わりを試験するための試験用ビットパターンである。換言すると、試験すべき試験用ビットパターンは、診断済みのビットを試験するための試験用ビットパターンをパターンテーブル１１１から除外したものといえる。例えば、図５Ｂに示される例において、下位の２ビットが診断済みであれば、１番目の試験用ビットパターンを用いて試験する必要がないため、２，３番目の試験用ビットパターンが試験信号発生モジュール１２１によって抽出される。このような試験用ビットパターンの抽出は、未診断のビットそれぞれについて値が１となる１つの試験用ビットパターンと値がゼロとなる１つの試験用ビットパターンとを抽出することで達成される。診断済みのビットについては、抽出した試験用ビットパターンの値が１とゼロとのいずれか一方のみでよく、１とゼロとの双方を出力させるための試験用ビットパターンの採用は省略される。

ステップＳ５２に続いて、信号処理装置１０は、実施の形態１と同様のステップＳ４〜Ｓ１０を実行する。ただし、ステップＳ６における最後の試験用ビットパターンは、ステップＳ５２において抽出された試験用ビットパターンのうち最後の試験用ビットパターンを意味する。また、ステップＳ７における次の試験用ビットパターンは、ステップＳ５２において抽出された試験用ビットパターンを番号の小さい方から順に選択する際の次の試験用ビットパターンを意味する。

以上、説明したように、判定部１５は、アナログ試験信号と非試験信号との双方に基づいて、ＡＤ変換部１４から出力されるデジタル信号を構成するビットの値が切り替わるか否かを判定する。また、試験信号供給部１２は、非試験信号に基づく判定部１５の判定によって試験が不要になった試験用ビットパターンを除外して、アナログ試験信号を生成する。このため、試験信号供給部１２は、非試験信号の値に、パターンテーブルを構成する試験用ビットパターンに対応する値が含まれる場合には、この試験用ビットパターンに基づくアナログ試験信号の生成を省略することとなる。換言すると、試験信号供給部１２は、非試験信号に基づいた判定により、複数の試験用ビットパターンの内、試験対象の全てのビットの値の切り替わりが確認できた試験用ビットパターンについては、当該試験用ビットパターンに対応したアナログ試験信号の供給を省略する。これにより、試験処理にかかる時間を短縮することができる。

なお、本実施の形態では、フラグを参照することで、パターンテーブル１１１から一部の試験用ビットパターンを抽出したが、これには限定されない。例えば、非試験信号の値を記録しておいて、記録した値に対応する試験用ビットパターンを除外することで、パターンテーブル１１１から一部の試験用ビットパターンを抽出してもよい。

実施の形態６．
続いて、実施の形態６について、上述の実施の形態１との相違点を中心に説明する。なお、上記実施の形態１と同一又は同等の構成については、同等の符号を用いる。本実施の形態に係る信号処理装置１０は、図１３に示されるように、ＡＤ変換器を２つ備える点で、実施の形態１に係るものと異なっている。

上記実施の形態１では、１つのＡＤ変換器に対して、試験信号供給部１２及び判定部１５を含む１つの試験回路が配置されたが、複数のＡＤ変換器に対して共用の試験回路を配置することで、コンパクトな構成で動作試験を効率的に実行してもよい。以下では、２つのＡＤ変換器に対して１つの試験回路を配置する例を説明する。

信号処理装置１０は、外部から信号が入力される入力端子１０３と、外部に信号を出力するための出力端子１０４と、ＡＤ変換器として機能するＡＤ変換部１４２と、を有している。

入力端子１０３と出力端子１０４はそれぞれ、入力端子１０１と出力端子１０２と同等に構成される。これにより、信号処理装置１０には２チャンネルのアナログ信号が入力されるとともに、信号処理装置１０からは２チャンネルのデジタル信号が出力されることとなる。

選択部１３は、ＡＤ変換部１４２に入力される信号を、アナログ試験信号と、入力端子１０３から入力される信号と、から選択して、選択した信号をＡＤ変換部１４２に供給する。

ＡＤ変換部１４２は、入力された信号を変換して得たデジタル信号を出力端子１０４及び判定部１５に出力する。ＡＤ変換部１４，１４２の動作試験は、別個に実行されてもよい。この場合には、選択部１３がＡＤ変換部１４とＡＤ変換部１４２とのいずれか一方を選択してアナログ試験信号を供給する。試験信号供給部１２は、アナログ試験信号を、ＡＤ変換部１４とＡＤ変換部１４２とに切り替えて供給することとなる。そして、ＡＤ変換部１４２の動作試験が、ＡＤ変換部１４の動作試験とは異なるタイミングで実行される。また、ＡＤ変換部１４，１４２の動作試験は、同時に実行されてもよい。この場合には、判定部１５が、２つの試験を並列に実行することとなる。２つの試験が並列に実行される際には、ＡＤ変換部１４からの出力を診断するための第１ラッチアレイ及び第２ラッチアレイと、ＡＤ変換部１４２からの出力を診断するための第３ラッチアレイ及び第４ラッチアレイと、が用いられる。

出力部１６は、実施の形態１と同様に構成される。本実施の形態に係る出力部１６から出力される情報には、ＡＤ変換部１４，１４２のいずれが故障したかを示す情報が含まれ得る。

以上、説明したように、信号処理装置１０は、ＡＤ変換部１４，１４２を有し、これらの変換器から出力されるデジタル信号を構成するビットの値が固定されているか否かが判定される。これにより、２つのＡＤ変換部１４，１４２のいずれが故障した際にも、その故障を検出することができる。

なお、本実施の形態では、２つのＡＤ変換部１４，１４２を例に説明したが、ＡＤ変換器の数が３つ以上であっても、本実施の形態と同様に故障を検出することができる。

実施の形態７．
続いて、実施の形態７について、上述の実施の形態１との相違点を中心に説明する。なお、上記実施の形態１と同一又は同等の構成については、同等の符号を用いる。本実施の形態に係る信号処理装置１０は、図１４に示されるパターンテーブル１１１を用いる点で、実施の形態１に係るものと異なっている。

上記実施の形態１では、ＡＤ変換部１４から出力されるデジタル信号のビット値が切り替わることをビット毎に独立に試験することで故障を検出する例について説明した。しかしながら、ＡＤ変換器の故障には、出力されるビットの値が、隣接するビットの変化に連動してしまうような異常が含まれる。このようなエラーを検出すれば、ＡＤ変換器の故障の検出精度をより向上させることができる。以下、ビット値が連動する異常状態を検出する例について具体的に説明する。

図１４に示されるように、本実施の形態に係るパターンテーブル１１１を構成する試験用ビットパターンはいずれも、いずれか１つのビットの値が他のビットの値とは異なるビットパターンである。このパターンテーブル１１１を用いてＡＤ変換部１４の動作を試験する場合においては、試験信号供給部１２が、他のビットとは異なるような値のビットの位置が１つずつ進む順で、試験用ビットパターンに対応するアナログ試験信号を生成することとなる。図１４に示される例では、ビットパターンのうち値が１である唯一のビットの桁が、最下位ビットから１つずつ繰り上がり、次に、ビットパターンのうち値がゼロである唯一のビットの桁が、最下位ビットから１つずつ繰り上がるように、アナログ試験信号が生成される。

続いて、信号処理装置１０によって実行される試験処理について、図１５を用いて説明する。この試験処理では、図３に示された実施の形態１に係る試験処理のステップＳ１〜Ｓ８と同様の処理が実行される。ただし、この試験処理で用いられるフラグには、第１ラッチアレイ及び第２ラッチアレイに加えて、他のビット値に影響されたビット値の切り替わりが生じたか否かを示すフラグデータが含まれる。フラグデータは、ラッチ回路によってハードウェア上で実装されてもよいし、ソフトウェア上のフラグフィールドとして実装されてもよい。

ステップＳ５では、信号処理装置１０は、フラグデータを含むフラグを更新する。具体的には、判定部１５は、パターンテーブル１１１から選択された試験用ビットパターンと、ＡＤ変換部１４から出力されたデジタル信号の値と、が等しいか否かをステップＳ５が実行される度に判定する。そして、これらの値が異なる場合には、判定部１５は、パターンテーブル１１１から選択された試験用ビットパターンのうち唯一の１又はゼロであるビットの位置と、このビットに等しい値となったビットの位置と、を示すデータを、ビット値が連動する異常を示すデータとして追加することで、フラグデータを更新する。

ステップＳ８の判定が肯定された場合（ステップＳ８；Ｙｅｓ）、信号処理装置１０は、ビット値の連動が生じたか否かを判定する（ステップＳ７１）。具体的には、判定部１５が、フラグデータを参照して、ビットの値が他のビットの値に連動するような異常を示すデータがフラグデータに含まれているか否かを判定する。

ビット値の連動が生じていないと判定した場合（ステップＳ７１；Ｎｏ）、信号処理装置１０は、ステップＳ９に処理を移行する。一方、ビット値の連動が生じたと判定した場合（ステップＳ７１；Ｙｅｓ）、信号処理装置１０は、エラーを出力する（ステップＳ１０）。ステップＳ７１の判定が肯定された後のステップＳ１０にて出力される情報には、ビットの値が連動する異常に関する情報が含まれる。異常に関する情報には、異常が生じたことを示す情報、及び、連動するビットの位置を示す情報が含まれ得る。

以上、説明したように、信号処理装置１０は、ビットの値が固定される故障の検出に加えて、ＡＤ変換部１４から出力されるデジタル信号を構成するいずれかのビットの値が他のビットと連動してしまうような異常を検出することができる。このような異常は、例えばクロストークノイズによって生じ得る。

例えば、最下位から２桁目のビットが常に最下位ビットと同じ値になるような異常が、ＡＤ変換部１４から出力されるデジタル信号に生じ得る。このような異常が生じた場合において、図２に示されるパターンテーブル１１１が用いられるときには、１番目の試験用ビットパターンが選択されるとＡＤ変換部１４からは「１１・・・１１」というデジタル信号が出力され、２番目の試験用ビットパターンが選択されるとＡＤ変換部１４からは「００・・・００」というデジタル信号が出力される。その結果、ビット値が連動するような異常を検出することができない。

一方、本実施の形態に係るパターンテーブル１１１を用いることで、ビットの値が固定される故障に加えて、ビットの値が近接するビットの値の変化に連動するような異常を検出することが可能になる。したがって、ＡＤ変換部１４に生じた故障の検出率を向上させることができる。

なお、本実施の形態では、ビットパターンのうち唯一のゼロ又は１であるビットの位置が１つずつ上位へ進むようにアナログ試験信号が生成されたが、これには限定されない。例えば、ビットパターンのうち唯一のゼロ又は１であるビットの位置が１つずつ下位へ進むようにアナログ試験信号が生成されてもよい。すなわち、試験信号供給部１２は、唯一の１又はゼロであるビットの位置が１つずつ変化するように、試験用ビットパターンに対応したアナログ試験信号をＡＤ変換部１４に供給すればよい。

実施の形態８．
続いて、実施の形態８について、上述の実施の形態１との相違点を中心に説明する。なお、上記実施の形態１と同一又は同等の構成については、同等の符号を用いる。本実施の形態に係る信号処理装置３０は、図１６に示されるように、ＤＡ変換器を有し、ＤＡ変換器の動作試験をする点で、実施の形態１に係る信号処理装置１０と異なっている。

上記実施の形態１では、ＡＤ変換器から出力されるデジタル信号のビットの値が固定される故障が検出された。一方、ＤＡ変換器の場合には、入力値が１又はゼロに固定されて正しく認識されず、入力されるデジタル信号のビット値が変化しても出力値に影響を与えない故障が生じ得る。以下では、このようなビット値が固定されるタイプの故障を検出する例について説明する。

信号処理装置３０は、デジタル信号をアナログ信号に変換して出力するＤＡ変換器を有し、外部から入力されたデジタル信号をＤＡ変換器により変換して得たアナログ信号を外部に出力する機能を備える。また、信号処理装置３０は、ＤＡ変換器に試験信号を供給したときの出力値を監視することでＤＡ変換器の動作試験を行い、ＤＡ変換器が故障した際にその故障を精度よく検出する機能を備える。

信号処理装置３０は、外部からデジタル信号が入力される入力端子３０１と、外部にアナログ信号を出力するための出力端子３０２と、種々のデータを記憶する記憶部３１と、ＤＡ変換部３４の動作を試験するためのデジタル試験信号を生成してＤＡ変換部３４に供給する試験信号供給部３２と、ＤＡ変換部３４に入力される信号を選択する選択部３３と、ＤＡ変換器として機能するＤＡ変換部３４と、ＤＡ変換部３４から出力されたアナログ信号にＡＤ変換を施すＡＤ変換部３５と、ＤＡ変換部３４が故障しているか否かを判定する判定部３６と、ＤＡ変換部３４が故障したことを示す情報を出力する出力部３７と、を有している。ＤＡ変換部３４は、限定されるものではないが、請求項のＤＡ変換手段として機能する。

入力端子３０１は、１チャンネルのデジタル信号の各ビットの値をパラレルに入力するための端子である。入力端子３０１には、センサ、又は、デジタル信号を出力する機器が接続される。入力端子３０１には、例えば、−３２７６８から＋３２７６７までの範囲に含まれる整数を示す１６ｂｉｔのデジタル信号が入力される。

出力端子３０２は、１チャンネルのアナログ信号を出力する端子である。出力端子３０２には、アクチュエータ、又は、信号処理装置３０から出力された信号を利用する機器が接続される。出力端子３０２からは、例えば、−１０〜＋１０Ｖの範囲の直流電圧がアナログ信号として出力される。

記憶部３１は、実施の形態１に係る記憶部１１と同様に構成され、実施の形態１に係るパターンテーブル１１１と同様のパターンテーブル３１１を記憶している。

試験信号供給部３２は、パターンテーブル３１１の試験用ビットパターンを記憶部３１から順に読み出して、読み出した試験用ビットパターンをデジタル試験信号として選択部３３に出力する。

選択部３３は、スイッチ素子を含んで構成される。選択部３３は、ＤＡ変換部３４に入力される信号を、デジタル試験信号と、入力端子３０１から入力されるアナログ信号と、から選択して、選択した信号をＤＡ変換部３４に出力する。以下では、デジタル試験信号とは異なる信号として選択部３３によって選択される信号を、適宜、非試験信号と表記する。

ＤＡ変換部３４は、いわゆるＤＡ変換回路に相当する。ＤＡ変換部３４は、供給されたデジタル信号を変換して得たアナログ信号を出力端子３０２及びＡＤ変換部３５に出力する。ＡＤ変換部３５は、いわゆるＡＤ変換回路に相当する。ＡＤ変換部３５は、ＤＡ変換部３４から出力されたアナログ信号をデジタル信号に変換して判定部３６に出力する。

判定部３６及び出力部３７はそれぞれ、実施の形態１に係る判定部１５及び出力部１６と同様に構成される。

判定部３６は、ＭＰＵ（Micro Processer Unit）を含んで構成され、実施の形態１に係る判定部１５と同様に構成される。具体的には、判定部３６は、デジタル試験信号からＤＡ変換部３４及びＡＤ変換部３５によって変換されて出力されるデジタル信号を構成するビットの値が切り替わるか否かを判定する。詳細には、判定部３６は、デジタル信号の試験対象である複数のビットそれぞれの値が、デジタル試験信号の値が変更される前と後とで異なるか否かを判定することにより、ビットの値が固定されるような故障が発生しているか否かを判断する。判定部３６は、実施の形態１と同様に、第１ラッチアレイの値とＡＤ変換部３５の出力値とのＡＮＤ演算の結果で第１ラッチアレイの値を更新し、第２ラッチアレイの値とＡＤ変換部３５の出力値とのＯＲ演算の結果で第２ラッチアレイの値を更新することで、故障の有無を判定することができる。

出力部３７は、実施の形態１に係る出力部１６と同様に構成される。出力部１６は、ビットの値が固定されるような故障が発生していると判定部３６によって判定された場合に、ＤＡ変換部３４が故障した旨を示す情報を出力する。この情報は、故障の詳細な内容を示すデータであってもよいし、ＬＥＤの発光又はブザーの警報音により示されるものであってもよい。

制御部３８は、ＭＰＵ、ＲＯＭ及びＲＡＭを含んで構成され、信号処理装置３０の各構成要素を統括的に制御する。

以上、説明したように、信号処理装置３０は、ＤＡ変換部３４にデジタル試験信号を供給して、このデジタル試験信号がＤＡ変換部３４によって正しく認識されているか否かを判定することができる。具体的には、ＡＤ変換部３５の出力値を監視して、ＤＡ変換部３４によって解釈される入力信号を構成するビットの値が切り替わるか否かを判定することで、ＤＡ変換部３４の故障を検出することができる。

なお、ＡＤ変換部３５が正常に動作しているときには、ＤＡ変換部３４が故障したことを検出することができるが、ＡＤ変換部３５が故障したときには、ＤＡ変換部３４の故障と区別することが困難である。そのため、ＤＡ変換部３４から出力されてＡＤ変換部３５に入力されるアナログ信号を監視することで、ＤＡ変換部３４とＡＤ変換部３５とのいずれの故障であるかを判断してもよい。

なお、実施の形態２〜７では、実施の形態１に係るＡＤ変換器の故障の検出を変形した例を説明したが、本実施の形態に係るＤＡ変換器の故障の検出を、実施の形態２〜７で説明したように変形することもできる。例えば、実施の形態３で説明したような変形を施す場合には、記憶部１１に記憶される試験用ビットパターンとＡＤ変換部３５の出力値との差が小さくなるようにオフセット値を補正すればよい。

以上、本発明の実施の形態について説明したが、本発明は上記実施の形態によって限定されるものではない。

例えば、上記実施の形態では、信号処理装置１０，３０は、入力信号を単に変換して出力したが、これには限定されない。例えば、信号処理装置１０は、図１７に示されるように、入力端子１０１から入力された信号に信号処理を施して処理結果を非試験信号として選択部１３に出力する信号処理部１９１と、ＡＤ変換部１４から出力された信号に信号処理を施して処理結果を出力端子１０２に出力する信号処理部１９２と、を有してもよい。また、信号処理部１９１と、信号処理部１９２と、のいずれか一方を省略して信号処理装置１０を構成してもよい。同様に、信号処理装置３０に信号処理部を設けてもよい。

また、信号処理装置１０は、図１８に示すように、入力端子１０１と出力端子１０２に代えて、非試験信号を生成する信号源と、ＡＤ変換部１４の出力に基づいて情報を出力する出力部１９４と、を有してもよい。同様に、信号処理装置３０に、信号源と、ＤＡ変換部３４の出力に基づいて情報を出力する出力部と、を設けてもよい。

また、上記実施の形態では、パターンテーブル１１１を構成する試験用ビットパターンの幅は、ＡＤ変換部１４から出力されるデジタル信号のビット幅に等しく、パターンテーブル３１１を構成する試験用ビットパターンの幅は、ＤＡ変換部３４に入力されるデジタル信号のビット幅に等しいものとして説明したが、これには限定されない。記憶部１１，３１に記憶される試験用ビットパターンの幅は、入力又は出力されるデジタル信号のうち、試験対象となるビットの幅に等しくてもよい。例えば、下位の８ビットが試験対象とされる場合には、試験用ビットパターンの幅は、８ビットであってもよい。

また、信号処理装置１０，３０の機能は、専用のハードウェアによっても、また、通常のコンピュータシステムによっても実現することができる。

例えば、制御部１７，３８によって実行されるプログラムを、コンピュータ読み取り可能な記録媒体に格納して配布し、そのプログラムをコンピュータにインストールすることにより、上述の処理を実行する装置を構成することができる。

また、プログラムをインターネットに代表される通信ネットワーク上のサーバ装置が有するディスク装置に格納しておき、例えば、搬送波に重畳させて、コンピュータにダウンロードするようにしてもよい。

また、通信ネットワークを介してプログラムを転送しながら起動実行することによっても、上述の処理を達成することができる。

さらに、プログラムの全部又は一部をサーバ装置上で実行させ、その処理に関する情報をコンピュータが通信ネットワークを介して送受信しながらプログラムを実行することによっても、上述の処理を達成することができる。

なお、上述の機能を、ＯＳ（Operating System）が分担して実現する場合又はＯＳとアプリケーションとの協働により実現する場合等には、ＯＳ以外の部分のみを媒体に格納して配布してもよく、また、コンピュータにダウンロードしてもよい。

また、信号処理装置１０，３０の機能を実現する手段は、ソフトウェアに限られず、その一部又は全部を、回路を含む専用のハードウェアによって実現してもよい。

本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。つまり、本発明の範囲は、実施の形態ではなく、請求の範囲によって示される。そして、請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。

本発明は、変換器の故障の検出に適している。

１０，３０ 信号処理装置、 １１，３１ 記憶部、 １１１，３１１ パターンテーブル、 １１２ デジタルデータ、 １２，３２ 試験信号供給部、 １２２ 加算モジュール、 １２１，３２１ 試験信号発生モジュール、 １３，３３ 選択部、 １４，１４２，３５ ＡＤ変換部、 １５，３６ 判定部、 １６，３７ 出力部、 １７，３８ 制御部、 １８ 調整部、 １９ タイマー、 ３４ ＤＡ変換部、 １０１ 入力端子、 １０２ 出力端子、 １０３ 入力端子、 １０４ 出力端子、 １９１，１９２ 信号処理部、 １９３ 信号源、 １９４ 出力部、 ３０１ 入力端子、 ３０２ 出力端子。

Claims (16)

1. アナログ信号をデジタル信号に変換して出力するＡＤ変換手段と、
   複数の予め定められたデジタルデータにオフセット値を加算して試験用ビットパターンを得る加算手段を有し、前記加算手段によって得られた前記試験用ビットパターンに対応したアナログ試験信号を前記ＡＤ変換手段に供給する供給手段と、
   前記オフセット値を調整する調整手段と、
   前記調整手段による調整の後に前記ＡＤ変換手段に供給される前記アナログ試験信号のレベルが切り替わった際、前記ＡＤ変換手段によって変換されて出力されるデジタル信号の試験対象であるビットの値が、前記アナログ試験信号のレベルの切り替わりの前後で切り替わるか否かを判定する判定手段と、
   前記判定手段による判定の結果を出力する出力手段と、
   を備え、
   前記調整手段は、前記オフセット値を調整する前における前記試験用ビットパターンと、前記ＡＤ変換手段から出力されるデジタル信号と、の差が小さくなるように前記オフセット値を調整する、
   信号処理装置。
2. 前記供給手段は、前記複数の予め定められたデジタルデータを記憶する記憶手段、をさらに有し、
   前記加算手段は、前記記憶手段に記憶された前記複数のデジタルデータにオフセット値を加算して前記試験用ビットパターンを得る、
   請求項１に記載の信号処理装置。
3. 前記試験用ビットパターンは複数のビットパターンで構成され、
   前記複数のビットパターンはいずれも、いずれか一のビットの値が他のビットの値とは異なるビットパターンであって、
   前記供給手段は、前記一のビットのビットパターンにおける位置が１つずつ変化するように、前記試験用ビットパターンに対応したアナログ試験信号を前記ＡＤ変換手段に供給する、
   請求項１に記載の信号処理装置。
4. 前記供給手段は、前記アナログ試験信号を定期的に供給する、
   請求項１から３のいずれか一項に記載の信号処理装置。
5. アナログ信号をデジタル信号に変換して出力するＡＤ変換手段と、
   試験用ビットパターンに対応したアナログ試験信号を前記ＡＤ変換手段に供給する供給手段と、
   前記ＡＤ変換手段に供給される前記アナログ試験信号のレベルが切り替わった際、前記ＡＤ変換手段によって変換されて出力されるデジタル信号の試験対象であるビットの値が、前記アナログ試験信号のレベルの切り替わりの前後で切り替わるか否かを判定する判定手段と、
   前記判定手段による判定の結果を出力する出力手段と、
   を備え、
   前記判定手段は、前記アナログ試験信号とは異なる非試験信号から前記ＡＤ変換手段によって変換されて出力されたデジタル信号の前記試験対象であるビットの値が、前記非試験信号のレベルが変化する前後で切り替わるか否かを判定し、
   前記供給手段は、前記アナログ試験信号を定期的に供給し、前記非試験信号に基づいて前記判定手段によって前記試験対象であるビットの値が切り替わると判定された場合には、次回の前記アナログ試験信号の生成を省略する、信号処理装置。
6. アナログ信号をデジタル信号に変換して出力するＡＤ変換手段と、
   試験用ビットパターンに対応したアナログ試験信号を前記ＡＤ変換手段に供給する供給手段と、
   前記ＡＤ変換手段に供給される前記アナログ試験信号のレベルが切り替わった際、前記ＡＤ変換手段によって変換されて出力されるデジタル信号の試験対象であるビットの値が、前記アナログ試験信号のレベルの切り替わりの前後で切り替わるか否かを判定する判定手段と、
   前記判定手段による判定の結果を出力する出力手段と、
   を備え、
   前記判定手段は、前記アナログ試験信号とは異なる非試験信号から前記ＡＤ変換手段によって変換されて出力されたデジタル信号の前記試験対象であるビットの値が、前記非試験信号のレベルが変化する前後で切り替わるか否かを判定し、
   前記供給手段は、前記非試験信号に基づいた判定により、複数の前記試験用ビットパターンの内、試験対象の全てのビットの値の切り替わりが確認できた前記試験用ビットパターンについては、対応した前記アナログ試験信号の供給を省略する、信号処理装置。
7. アナログ信号をデジタル信号に変換して出力する、前記ＡＤ変換手段とは異なる他のＡＤ変換手段をさらに備え、
   前記供給手段は、前記アナログ試験信号を、前記ＡＤ変換手段と前記他のＡＤ変換手段とに切り替えて供給する、
   請求項１から６のいずれか一項に記載の信号処理装置。
8. デジタル信号をアナログ信号に変換して出力するＤＡ変換手段と、
   前記ＤＡ変換手段から出力されたアナログ信号をデジタル信号に変換するＡＤ変換手段と、
   複数の予め定められたデジタルデータにオフセット値を加算して試験用ビットパターンを得る加算手段を有し、前記加算手段によって得られた前記試験用ビットパターンをデジタル試験信号として前記ＤＡ変換手段に供給しつつ前記デジタル試験信号の値を変更する供給手段と、
   前記オフセット値を調整する調整手段と、
   前記調整手段による調整の後に前記デジタル試験信号から前記ＤＡ変換手段及び前記ＡＤ変換手段によって変換されて出力されるデジタル信号の試験対象となる複数のビットの値がいずれも、前記供給手段によって前記デジタル試験信号の値が変更される前と変更された後とで切り替わるか否かを判定する判定手段と、
   前記判定手段による判定の結果を試験の結果として出力する出力手段と、
   を備え、
   前記調整手段は、前記オフセット値を調整する前における前記試験用ビットパターンと、前記ＡＤ変換手段から出力されるデジタル信号と、の差が小さくなるように前記オフセット値を調整する、
   信号処理装置。
9. デジタル信号をアナログ信号に変換して出力するＤＡ変換手段と、
   前記ＤＡ変換手段から出力されたアナログ信号をデジタル信号に変換するＡＤ変換手段と、
   前記ＤＡ変換手段にデジタル試験信号を供給しつつ前記デジタル試験信号の値を変更する供給手段と、
   前記デジタル試験信号から前記ＤＡ変換手段及び前記ＡＤ変換手段によって変換されて出力されるデジタル信号の試験対象となる複数のビットの値がいずれも、前記供給手段によって前記デジタル試験信号の値が変更される前と変更された後とで切り替わるか否かを判定する判定手段と、
   前記判定手段による判定の結果を試験の結果として出力する出力手段と、
   を備え、
   前記判定手段は、前記デジタル試験信号とは異なる非試験信号から前記ＤＡ変換手段及び前記ＡＤ変換手段によって変換されて出力されたデジタル信号の前記試験対象であるビットの値が、前記非試験信号の値が変化する前後で切り替わるか否かを判定し、
   前記供給手段は、前記デジタル試験信号を定期的に供給し、前記非試験信号に基づいて前記判定手段によって前記試験対象であるビットの値が切り替わると判定された場合には、次回の前記デジタル試験信号の生成を省略する、信号処理装置。
10. デジタル信号をアナログ信号に変換して出力するＤＡ変換手段と、
    前記ＤＡ変換手段から出力されたアナログ信号をデジタル信号に変換するＡＤ変換手段と、
    試験用ビットパターンをデジタル試験信号として前記ＤＡ変換手段に供給しつつ前記デジタル試験信号の値を変更する供給手段と、
    前記デジタル試験信号から前記ＤＡ変換手段及び前記ＡＤ変換手段によって変換されて出力されるデジタル信号の試験対象となる複数のビットの値がいずれも、前記供給手段によって前記デジタル試験信号の値が変更される前と変更された後とで切り替わるか否かを判定する判定手段と、
    前記判定手段による判定の結果を試験の結果として出力する出力手段と、
    を備え、
    前記判定手段は、前記デジタル試験信号とは異なる非試験信号から前記ＤＡ変換手段及び前記ＡＤ変換手段によって変換されて出力されたデジタル信号の前記試験対象であるビットの値が、前記非試験信号の値が変化する前後で切り替わるか否かを判定し、
    前記供給手段は、前記非試験信号に基づいた判定により、複数の前記試験用ビットパターンの内、試験対象の全てのビットの値の切り替わりが確認できた前記試験用ビットパターンについては、対応した前記デジタル試験信号の供給を省略する、信号処理装置。
11. アナログ信号をデジタル信号に変換して出力するＡＤ変換手段の動作試験方法であって、
    複数の予め定められたデジタルデータにオフセット値を加算して試験用ビットパターンを得て、前記試験用ビットパターンに対応したアナログ試験信号を前記ＡＤ変換手段に供給しつつ前記アナログ試験信号のレベルを変更する供給ステップと、
    前記オフセット値を調整する調整ステップと、
    前記調整ステップにおける調整の後に前記アナログ試験信号から前記ＡＤ変換手段によって変換されて出力されるデジタル信号の試験対象となる複数のビットの値がいずれも、前記アナログ試験信号のレベルが変更される前と変更された後とで切り替わるか否かを判定する判定ステップと、
    を含み、
    前記調整ステップでは、前記オフセット値を調整する前における前記試験用ビットパターンと、前記ＡＤ変換手段から出力されるデジタル信号と、の差が小さくなるように前記オフセット値を調整する、
    試験方法。
12. アナログ信号をデジタル信号に変換して出力するＡＤ変換手段の動作試験方法であって、
    ＡＤ変換手段にアナログ試験信号を供給しつつ前記アナログ試験信号のレベルを変更する供給ステップと、
    前記アナログ試験信号から前記ＡＤ変換手段によって変換されて出力されるデジタル信号の試験対象となる複数のビットの値がいずれも、前記アナログ試験信号のレベルが変更される前と変更された後とで切り替わるか否かを判定する判定ステップと、
    を含み、
    前記判定ステップでは、前記アナログ試験信号とは異なる非試験信号から前記ＡＤ変換手段によって変換されて出力されたデジタル信号の前記試験対象であるビットの値が、前記非試験信号のレベルが変化する前後で切り替わるか否かを判定し、
    前記供給ステップでは、前記アナログ試験信号を定期的に供給し、前記非試験信号に基づいて前記判定ステップにおいて前記試験対象であるビットの値が切り替わると判定された場合には、次回の前記アナログ試験信号の生成を省略する、試験方法。
13. アナログ信号をデジタル信号に変換して出力するＡＤ変換手段の動作試験方法であって、
    試験用ビットパターンに対応したアナログ試験信号を前記ＡＤ変換手段に供給しつつ前記アナログ試験信号のレベルを変更する供給ステップと、
    前記アナログ試験信号から前記ＡＤ変換手段によって変換されて出力されるデジタル信号の試験対象となる複数のビットの値がいずれも、前記アナログ試験信号のレベルが変更される前と変更された後とで切り替わるか否かを判定する判定ステップと、
    を含み、
    前記判定ステップでは、前記アナログ試験信号とは異なる非試験信号から前記ＡＤ変換手段によって変換されて出力されたデジタル信号の前記試験対象であるビットの値が、前記非試験信号のレベルが変化する前後で切り替わるか否かを判定し、
    前記供給ステップでは、前記非試験信号に基づいた判定により、複数の前記試験用ビットパターンの内、試験対象の全てのビットの値の切り替わりが確認できた前記試験用ビットパターンについては、対応した前記アナログ試験信号の供給を省略する、試験方法。
14. デジタル信号をアナログ信号に変換して出力するＤＡ変換手段の動作試験方法であって、
    複数の予め定められたデジタルデータにオフセット値を加算して試験用ビットパターンを得て、前記ＤＡ変換手段に前記試験用ビットパターンをデジタル試験信号として供給しつつ前記デジタル試験信号の値を変更する供給ステップと、
    前記オフセット値を調整する調整ステップと、
    前記調整ステップにおける調整の後に、前記デジタル試験信号から、前記ＤＡ変換手段と、前記ＤＡ変換手段から出力されたアナログ信号をデジタル信号に変換するＡＤ変換手段と、によって変換されて出力されたデジタル信号の試験対象となる複数のビットの値がいずれも、前記デジタル試験信号の値が変更される前と変更された後とで切り替わるか否かを判定する判定ステップと、
    を含み、
    前記調整ステップでは、前記オフセット値を調整する前における前記試験用ビットパターンと、前記ＡＤ変換手段から出力されるデジタル信号と、の差が小さくなるように前記オフセット値を調整する、
    試験方法。
15. デジタル信号をアナログ信号に変換して出力するＤＡ変換手段の動作試験方法であって、
    前記ＤＡ変換手段にデジタル試験信号を供給しつつ前記デジタル試験信号の値を変更する供給ステップと、
    前記デジタル試験信号から、前記ＤＡ変換手段と、前記ＤＡ変換手段から出力されたアナログ信号をデジタル信号に変換するＡＤ変換手段と、によって変換されて出力されたデジタル信号の試験対象となる複数のビットの値がいずれも、前記デジタル試験信号の値が変更される前と変更された後とで切り替わるか否かを判定する判定ステップと、
    を含み、
    前記判定ステップでは、前記デジタル試験信号とは異なる非試験信号から前記ＤＡ変換手段及び前記ＡＤ変換手段によって変換されて出力されたデジタル信号の前記試験対象であるビットの値が、前記非試験信号の値が変化する前後で切り替わるか否かを判定し、
    前記供給ステップでは、前記デジタル試験信号を定期的に供給し、前記非試験信号に基づいて前記判定ステップにおいて前記試験対象であるビットの値が切り替わると判定された場合には、次回の前記デジタル試験信号の生成を省略する、試験方法。
16. デジタル信号をアナログ信号に変換して出力するＤＡ変換手段の動作試験方法であって、
    試験用ビットパターンをデジタル試験信号として前記ＤＡ変換手段に供給しつつ前記デジタル試験信号の値を変更する供給ステップと、
    前記デジタル試験信号から、前記ＤＡ変換手段と、前記ＤＡ変換手段から出力されたアナログ信号をデジタル信号に変換するＡＤ変換手段と、によって変換されて出力されたデジタル信号の試験対象となる複数のビットの値がいずれも、前記デジタル試験信号の値が変更される前と変更された後とで切り替わるか否かを判定する判定ステップと、
    を含み、
    前記判定ステップでは、前記デジタル試験信号とは異なる非試験信号から前記ＤＡ変換手段及び前記ＡＤ変換手段によって変換されて出力されたデジタル信号の前記試験対象であるビットの値が、前記非試験信号の値が変化する前後で切り替わるか否かを判定し、
    前記供給ステップでは、前記非試験信号に基づいた判定により、複数の前記試験用ビットパターンの内、試験対象の全てのビットの値の切り替わりが確認できた前記試験用ビットパターンについては、対応した前記デジタル試験信号の供給を省略する、試験方法。

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