JP2006303574A - D/aコンバータのテスト方法 - Google Patents
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Abstract
【課題】DACよりも高分解能のADCを使用することなく、安価かつ簡単にDACのテストを行うことができるDACのテスト方法を提供する。
【解決手段】DACから出力されるアナログデータの出力電圧レンジをn分割(nは2以上の整数)して得られるn通りの出力電圧レンジのうちの1つを、ADCの入力電圧レンジとして設定する第1のステップと、DACに、デジタルデータを最小値から最大値まで昇順に、または最大値から最小値まで降順に順次入力し、デジタルデータをアナログデータに変換する第2のステップと、DACから出力されるアナログデータをADCに順次入力し、設定された入力電圧レンジ内のアナログデータをデジタルデータに変換する第3のステップと、n通りの出力電圧レンジの全てを順次、ADCの入力電圧レンジとして設定して、第1、第2および第3のステップを繰り返す第4のステップとを含む。
【選択図】図2
【解決手段】DACから出力されるアナログデータの出力電圧レンジをn分割(nは2以上の整数)して得られるn通りの出力電圧レンジのうちの1つを、ADCの入力電圧レンジとして設定する第1のステップと、DACに、デジタルデータを最小値から最大値まで昇順に、または最大値から最小値まで降順に順次入力し、デジタルデータをアナログデータに変換する第2のステップと、DACから出力されるアナログデータをADCに順次入力し、設定された入力電圧レンジ内のアナログデータをデジタルデータに変換する第3のステップと、n通りの出力電圧レンジの全てを順次、ADCの入力電圧レンジとして設定して、第1、第2および第3のステップを繰り返す第4のステップとを含む。
【選択図】図2
Description
本発明は、D/Aコンバータ(以下、DACともいう)とA/Dコンバータ(以下、ADCともいう)の両方を内蔵する半導体装置において、内蔵ADCを利用して内蔵DACをテストする方法に関するものである。
DACは、所定ビット数のデジタルデータを所定出力電圧レンジのアナログデータに変換する。
図3に示すように、例えば10ビットのDAC40の場合、10ビットのデジタルデータは、1023(2の10乗)通りの電圧を持つアナログデータに変換される。DAC40の出力電圧レンジが振幅5Vの場合、5V÷1023≒0.00488Vがアナログデータの1刻み(分解能)となる。従って、デジタルデータを最小値の0000000000から最大値の1111111111まで順に入力すると、DAC40から出力されるアナログデータは時間の経過とともに右上がりの波形になる。
一方、ADCは、所定入力電圧レンジのアナログデータを所定ビット数のデジタルデータに変換する。ADCには、VREFHとVREFLというレンジ指定電圧によってアナログデータの入力電圧レンジを指定する機能がある。デジタルデータに変換されるアナログデータの最高電圧と最低電圧は各々VREFHとVREFLとによって指定される。このVREFHとVREFLとによって指定された入力電圧レンジ内のアナログデータがデジタルデータに変換される。
同じく図3に示すように、例えば10ビットのADC42の場合、VREFHを5V、VREFLを0Vに設定すると、その入力電圧レンジは5V〜0Vとなり、この電圧レンジ内のアナログデータが1023通りの電圧に分解されて10ビットのデジタルデータに変換される。また、例えば5V振幅のアナログデータに対してVREFH(VREFH’)を3V、VREFLを0Vに設定すると、3V〜0Vの電圧レンジ内のアナログデータが1023通りの電圧に分解されて10ビットのデジタルデータに変換される。
図4に示すように、従来のDAC40のテストは、DAC40を内蔵する半導体装置44と、DAC40よりも高分解能のADC46を内蔵するテスタ48とを接続して行われる。半導体装置内蔵のDAC40によってデジタルデータをアナログデータに変換し、内蔵DAC40から出力されるアナログデータをテスタ内蔵の高分解能ADC46でデジタルデータに変換する。そして、DACに入力されたデジタルデータと、ADCによって変換されたデジタルデータとを比較することによってDAC40の良否が検証される。
外部ADC46を使用する理由は、DAC40よりも高分解能のADC46を利用してテストを行うことができるため、テストを高精度に行うことができる点や、外部ADC46から出力されるデジタルデータをテスタ48で容易に計算、比較できる点などのメリットがあるからである。しかし、DAC40よりも高分解能のADC46が必要であり、高分解能ADC46を内蔵するテスタ48は非常に高価であるという問題がある。また、アナログデータを扱うため、テストする際に技術的な手間が多いという問題もある。
また、半導体装置の中には、DACとADCの両方を内蔵するものも多い。この場合、半導体装置内蔵のADCを利用して内蔵のDACのテストを行うことが考えられる。しかし、DACのテストを行うためには、上記のようにDACよりも高分解能のADCが必須である。例えば、10ビットのDACのテストを行う場合、16ビットもしくはそれ以上の高分解能のADCが必要となる。このため、単純に内蔵ADCを利用して内蔵DACのテストを行うことは困難である。
なお、本発明の出願時に、本発明と関連性の高い先行技術文献は存在していない。
本発明の目的は、前記従来技術に基づく問題点を解消し、DACよりも高分解能のADCを使用することなく、安価かつ簡単にDACのテストを行うことができるD/Aコンバータのテスト方法を提供することにある。
上記目的を達成するために、本発明は、デジタルデータをアナログデータに変換するD/Aコンバータと、アナログデータの入力電圧レンジを設定する機能を有し、アナログデータをデジタルデータに変換するA/Dコンバータとを備える半導体装置におけるD/Aコンバータのテスト方法であって、
前記D/Aコンバータから出力されるアナログデータの出力電圧レンジをn分割(nは2以上の整数)して得られるn通りの出力電圧レンジのうちの1つを、前記A/Dコンバータの入力電圧レンジとして設定する第1のステップと、
前記D/Aコンバータに、デジタルデータを最小値から最大値まで昇順に、または最大値から最小値まで降順に順次入力し、デジタルデータをアナログデータに変換する第2のステップと、
前記D/Aコンバータから出力されるアナログデータを前記A/Dコンバータに順次入力し、前記設定された入力電圧レンジ内のアナログデータをデジタルデータに変換する第3のステップと、
前記n通りの出力電圧レンジの全てを順次、前記A/Dコンバータの入力電圧レンジとして設定して、前記第1、第2および第3のステップを繰り返す第4のステップとを含むことを特徴とするD/Aコンバータのテスト方法を提供するものである。
前記D/Aコンバータから出力されるアナログデータの出力電圧レンジをn分割(nは2以上の整数)して得られるn通りの出力電圧レンジのうちの1つを、前記A/Dコンバータの入力電圧レンジとして設定する第1のステップと、
前記D/Aコンバータに、デジタルデータを最小値から最大値まで昇順に、または最大値から最小値まで降順に順次入力し、デジタルデータをアナログデータに変換する第2のステップと、
前記D/Aコンバータから出力されるアナログデータを前記A/Dコンバータに順次入力し、前記設定された入力電圧レンジ内のアナログデータをデジタルデータに変換する第3のステップと、
前記n通りの出力電圧レンジの全てを順次、前記A/Dコンバータの入力電圧レンジとして設定して、前記第1、第2および第3のステップを繰り返す第4のステップとを含むことを特徴とするD/Aコンバータのテスト方法を提供するものである。
DACのテストは、半導体装置に内蔵されているDACを使用して行われるので、従来のDACのテスト方法のように、半導体装置の外部にDACよりも高分解能のADCを用意する必要がなく、テストコストを削減することができる。また、DACの出力電圧レンジを分割して、複数回に分けて検証するため、ADCがDACよりも高分解能である必要はない。
また、半導体装置の外部から入力デジタルデータを入力し、半導体装置から出力デジタルデータが出力されるため、ロジックテスタを用いてテストを行うことができる。また、ロジック的にテストを行うため、例えばプローブ試験でのテストも可能になり、初期不良の判別を行うことが可能になる。歩留りの向上も見込める。また、ロジック的なテストであるため、テストを容易に行うことができる。
以下に、添付の図面に示す好適実施形態に基づいて、本発明のD/Aコンバータのテスト方法を詳細に説明する。
図1は、本発明のD/Aコンバータのテスト方法を適用する半導体装置の構成を表す一実施形態の概略図である。同図に示す半導体装置10は、10ビットのDAC12と、10ビットのADC14と、レンジ指定電圧発生回路16と、内部メモリ18と、テストコントローラ20とによって構成されている。
DAC12は、内部メモリ18から入力される10ビットの入力デジタルデータを5Vの出力電圧レンジのアナログデータに変換する。DAC12から出力されるアナログデータはADC14に入力される。
ADC14は、DAC12から入力される5Vの出力電圧レンジのアナログデータを10ビットの出力デジタルデータに変換する。ADC14から出力される出力デジタルデータは内部メモリ18に入力される。
レンジ指定電圧発生回路16は、ADC14の入力電圧レンジを指定するVREFHとVREFLを発生するもので、VREFHの発生回路16aと、VREFLの発生回路16bとを備えている。
VREFHの発生回路16aは、5個の抵抗素子22a、24a、26a、28a、29aと、5個のスイッチ30a、32a、34a、36a、38aとによって構成されている。5個の抵抗素子は直列に接続され、抵抗素子22aの端部が5V電源に、抵抗素子29aの端部が0Vのグランドに接続されている。また、5個のスイッチの一方の端子は、直列に接続された4個の抵抗素子22a、24a、26a、28aの両端部と抵抗素子同士の接続部に各々接続され、その他方の端子はADC14のVREFHの入力端子に接続されている。
同様に、VREFLの発生回路16bも、5個の抵抗素子、21b、22b、24b、26b、28bと、5個のスイッチ30b、32b、34b、36b、38bとによって構成されている。5個の抵抗素子は直列に接続され、抵抗素子21bの端部が5V電源に、抵抗素子28bの端部が0Vのグランドに接続されている。また、5個のスイッチの一方の端子は、直列に接続された4個の抵抗素子、22b、24b、26b、28bの両端子と抵抗素子同士の接続部に各々接続され、その他方の端子は、ADC14のVREFLの入力端子に接続されている。
VREFHの発生回路16aのスイッチ30a、32a、34a、36a、38aおよびVREFLの発生回路16bのスイッチ30b、32b、34b、36b、38bは、テストコントローラ20の制御によって、そのオンオフの切替えが行われる。
ADC14に入力されるVREFHは、スイッチ30aをオンにすると5Vになる。以下同様に、VREFHは、スイッチ32a、34a、36a、38aをオンにすると、それぞれ4V、3V、2V、1Vになる。また、ADC14に入力されるVREFLは、スイッチ38bをオンにすると0Vになる。以下同様に、VREFLは、スイッチ36b、34b、32b、30bをオンにすると、それぞれ1V、2V、3V、4Vになる。
続いて、内部メモリ18は、テストコントローラ20の制御によって、DAC12に入力される10ビットの入力デジタルデータと、ADC14から出力される10ビットの出力デジタルデータを保持する。入力デジタルデータは、半導体装置10の外部からデータ入出力端子(DI/O)21を介して内部メモリ18に入力される。また、内部メモリ18に保持された出力デジタルデータは、内部メモリ18からデータ入出力端子21を介して半導体装置10の外部へ出力される。
テストコントローラ20は、半導体装置10の外部から入力されるテストモード信号によってテストモードが指定されると、レンジ指定電圧発生回路16および内部メモリ18の動作を制御する。
次に、DAC12のテストを行う時の半導体装置10の動作を説明する。
テストモード信号によってテストモードが指定されると、10ビットの入力デジタルデータが半導体装置10の外部からデータ入出力端子21を介して内部メモリ18に入力され、テストコントローラ20の制御によって、内部メモリ18に保持される。
続いて、テストコントローラ20の制御によって、レンジ指定電圧発生回路16のスイッチ38a、38bがオンとされ、VREFH=1V、VREFL=0Vに設定される。すなわち、ADC14の入力電圧レンジが1V〜0Vに設定される。
続いて、テストコントローラ20の制御によって、内部メモリ18に保持された入力デジタルデータが、最小値の0000000000から最大値の1111111111まで昇順にDAC12に順次入力される。
これによって、DAC12からは、図2に示すように、アナログデータとして、時間の経過とともに5V〜0Vの出力電圧レンジの右上がりの波形が出力される。一方、ADC14では、DAC12から出力される5V〜0Vの出力電圧レンジのアナログデータのうち、1V〜0Vの入力電圧レンジのアナログデータが、1023通りの電圧に分解されて10ビットのデジタルデータに変換され、内部メモリ18に順次保持される。
以下同様にして、テストコントローラ20の制御によって、ADC14の入力電圧レンジが、2V〜1V、3V〜2V、4V〜3V、5V〜4Vの順に順次変更され、入力電圧レンジが変更される毎に上記動作が繰り返し行われる。
ADC14の入力電圧レンジが2V〜1Vに設定されると、DAC12から出力される5V〜0Vの出力電圧レンジのアナログデータのうち、2V〜1Vの入力電圧レンジのアナログデータがデジタルデータに変換される。また、3V〜2Vに設定されると3V〜2V、4V〜3Vに設定されると4V〜3V、5V〜4Vに設定されると5V〜4Vの入力電圧レンジのアナログデータがそれぞれデジタルデータに変換される。
なお、図2では、ADC14の入力電圧レンジを概念的に表すために、VREFL=0Vの場合をVREFL1と表し、VREFHまたはVREFL=1Vの場合をVREFH1L2、VREFHまたはVREFL=2Vの場合をVREFH2L3、VREFHまたはVREFL=3Vの場合をVREFH3L4、VREFHまたはVREFL=4Vの場合をVREFH4L5、VREFH=5Vの場合をVREFH5と表現している。
例えば、ADC14の入力電圧レンジが3V〜2Vの場合、VREFH=3V、VREFL=2Vであり、図2のADC14に示すVREFH3L4〜VREFH2L3の間のアナログデータがデジタルデータに変換される。
以上のようにして、ADC14の入力電圧レンジを変更して、DAC12によって変換されたアナログデータをADC14によってデジタルデータに変換することを5回繰り返すと、内部メモリ18には、ADC14によって変換された5回分のデジタルデータが保持される。ADC14のデジタルデータは、内部メモリ18からデータ入出力端子21を介して半導体装置10の外部へ出力される。
そして、ロジックテスタ等を使用して、DAC12に入力された10ビットの入力デジタルデータと、ADC14によって変換された5回分の10ビットの出力デジタルデータとを比較し、正しく変換されているかどうかを検証する。
DAC12のテストは、半導体装置10に内蔵されているDAC14を使用して行われるので、従来のDACのテスト方法のように、半導体装置10の外部にDAC12よりも高分解能のADCを用意する必要がなく、テストコストを削減することができる。また、DAC12の出力電圧レンジを分割して、複数回に分けて検証するため、ADC14がDAC12よりも高分解能である必要もない。
また、半導体装置10の外部から入力デジタルデータを入力し、半導体装置10から出力デジタルデータが出力されるため、ロジックテスタを用いてテストを行うことができる。また、ロジック的にテストを行うため、プローブ試験でのテストも可能になり、初期不良の判別を行うことが可能になり、歩留りの向上も見込める。また、ロジック的なテストであるため、テストを容易に行うことができる。
なお、上記実施形態では、10ビットの内蔵DAC12を、同じく10ビットの内蔵ADC14を使用してテストしているが、DAC12およびADC14のビット数は全く限定されず、両者は異なるビット数のものであってもよい。また、DAC12の出力電圧レンジを5分割しているが、これも2分割以上であれば何分割してもよく、テストモード時におけるADC14の入力電圧レンジは1Vに限定されない。また、DAC12の出力電圧レンジも5Vに限定されない。
また、上記実施形態では、入力デジタルデータを、最小値の0000000000から最大値の1111111111まで昇順に入力しているが、逆に最大値の1111111111から最小値の0000000000まで降順に入力してもよい。同様に、上記実施形態では、ADC14の入力電圧レンジを昇順に変更しているが、これも限定されず、降順に変更してもよいし、あるいは任意の順序に変更してもよい。
また、本発明のDACのテスト方法を適用する半導体装置は、DACとADCの両方を内蔵し、ADCの入力電圧レンジを設定する機能を備えるもので、テストモード時に、DACにデジタルデータを入力してアナログデータに変換し、DACから出力されるアナログデータをADCに入力してデジタルデータに変換し、ADCから出力されるデジタルデータを半導体装置の外部に出力できる構成のものであればよい。
本発明は、基本的に以上のようなものである。
以上、本発明のD/Aコンバータのテスト方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
以上、本発明のD/Aコンバータのテスト方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
10、44 半導体装置
12、40 D/Aコンバータ(DAC)
14、42、46 A/Dコンバータ(ADC)
16 レンジ指定電圧発生回路
16a VREFHの発生回路
16b VREFLの発生回路
18 内部メモリ
20 テストコントローラ
21 データ入出力端子
21b、22a、22b、24a、24b、26a、26b、28a、28b、29a 抵抗素子
30a、30b、32a、32b、34a、34b、36a、36b、38a、38b スイッチ
48 テスタ
12、40 D/Aコンバータ(DAC)
14、42、46 A/Dコンバータ(ADC)
16 レンジ指定電圧発生回路
16a VREFHの発生回路
16b VREFLの発生回路
18 内部メモリ
20 テストコントローラ
21 データ入出力端子
21b、22a、22b、24a、24b、26a、26b、28a、28b、29a 抵抗素子
30a、30b、32a、32b、34a、34b、36a、36b、38a、38b スイッチ
48 テスタ
Claims (1)
- デジタルデータをアナログデータに変換するD/Aコンバータと、アナログデータの入力電圧レンジを設定する機能を有し、アナログデータをデジタルデータに変換するA/Dコンバータとを備える半導体装置におけるD/Aコンバータのテスト方法であって、
前記D/Aコンバータから出力されるアナログデータの出力電圧レンジをn分割(nは2以上の整数)して得られるn通りの出力電圧レンジのうちの1つを、前記A/Dコンバータの入力電圧レンジとして設定する第1のステップと、
前記D/Aコンバータに、デジタルデータを最小値から最大値まで昇順に、または最大値から最小値まで降順に順次入力し、デジタルデータをアナログデータに変換する第2のステップと、
前記D/Aコンバータから出力されるアナログデータを前記A/Dコンバータに順次入力し、前記設定された入力電圧レンジ内のアナログデータをデジタルデータに変換する第3のステップと、
前記n通りの出力電圧レンジの全てを順次、前記A/Dコンバータの入力電圧レンジとして設定して、前記第1、第2および第3のステップを繰り返す第4のステップとを含むことを特徴とするD/Aコンバータのテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005118187A JP2006303574A (ja) | 2005-04-15 | 2005-04-15 | D/aコンバータのテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005118187A JP2006303574A (ja) | 2005-04-15 | 2005-04-15 | D/aコンバータのテスト方法 |
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JP2005118187A Withdrawn JP2006303574A (ja) | 2005-04-15 | 2005-04-15 | D/aコンバータのテスト方法 |
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WO2019064460A1 (ja) * | 2017-09-28 | 2019-04-04 | 三菱電機株式会社 | 信号処理装置及び試験方法 |
-
2005
- 2005-04-15 JP JP2005118187A patent/JP2006303574A/ja not_active Withdrawn
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WO2019064460A1 (ja) * | 2017-09-28 | 2019-04-04 | 三菱電機株式会社 | 信号処理装置及び試験方法 |
TWI664822B (zh) * | 2017-09-28 | 2019-07-01 | 日商三菱電機股份有限公司 | 信號處理裝置及試驗方法 |
JP6537740B1 (ja) * | 2017-09-28 | 2019-07-03 | 三菱電機株式会社 | 信号処理装置及び試験方法 |
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