JP2011130440A - Da変換装置および試験装置 - Google Patents
Da変換装置および試験装置 Download PDFInfo
- Publication number
- JP2011130440A JP2011130440A JP2010273584A JP2010273584A JP2011130440A JP 2011130440 A JP2011130440 A JP 2011130440A JP 2010273584 A JP2010273584 A JP 2010273584A JP 2010273584 A JP2010273584 A JP 2010273584A JP 2011130440 A JP2011130440 A JP 2011130440A
- Authority
- JP
- Japan
- Prior art keywords
- load
- converter
- reference potential
- output
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0612—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic over the full range of the converter, e.g. for correcting differential non-linearity
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
Abstract
【課題】簡単な回路構成で、出力電圧の直線性、オフセット、ゲイン誤差を調整するDA変換器。
【解決手段】入力されるデジタル値に応じた出力電圧を出力ラインに出力する容量アレイ型のDA変換器と、出力ラインに接続する負荷容量の大きさを変更する負荷変更部と、を備えるDA変換装置を提供する。負荷変更部は、出力ラインに接続する負荷容量の大きさをデジタル値によらず一定の容量として、当該DA変換装置のゲインを設定する。
【選択図】図1
【解決手段】入力されるデジタル値に応じた出力電圧を出力ラインに出力する容量アレイ型のDA変換器と、出力ラインに接続する負荷容量の大きさを変更する負荷変更部と、を備えるDA変換装置を提供する。負荷変更部は、出力ラインに接続する負荷容量の大きさをデジタル値によらず一定の容量として、当該DA変換装置のゲインを設定する。
【選択図】図1
Description
本発明は、DA変換装置および試験装置に関する。
従来、電荷再配分型のDA変換器が知られている。電荷再配分型のDA変換器は、キャパシタをラダー状に接続したキャパシタアレイを内部に備える。
電荷再配分型のDA変換器は、データレートの前半期間においてキャパシタアレイに参照電圧に応じた電荷を充電する(リフレッシュモード)。そして、電荷再配分型のDA変換器は、各データレートの後半期間において、入力データに応じてキャパシタアレイの接続を切り替える(出力モード)。これにより、電荷再配分型のDA変換器は、入力データに応じた電圧を発生することができる。このような電荷再配分型のDA変換器によれば、他の種類のDA変換器と比較して消費電力を小さくすることができる。
特許文献1 米国特許第5319370号明細書
特許文献2 米国特許第6144331号明細書
特許文献3 米国特許第7271758号明細書
特許文献4 米国特許第5852415号明細書
特許文献5 米国特許第4968989号明細書
特許文献6 米国特許第6215431号明細書
特許文献7 米国特許第6424331号明細書
特許文献1 米国特許第5319370号明細書
特許文献2 米国特許第6144331号明細書
特許文献3 米国特許第7271758号明細書
特許文献4 米国特許第5852415号明細書
特許文献5 米国特許第4968989号明細書
特許文献6 米国特許第6215431号明細書
特許文献7 米国特許第6424331号明細書
ところで、このような電荷再配分型のDA変換器は、出力容量によって出力電圧の直線性、オフセット、ゲイン誤差が生じる。このような誤差を調整する場合、DA変換器は、内部にさらにDA変換器等を含む複雑な回路構成になってしまい、実装面積の増加を招いていた。また、ゲイン調整等をデジタル領域で実行する方法もあるが、デジタル演算の場合は、調整の精度がDA変換器の持つ精度に限定されてしまう欠点があった。
上記課題を解決するために、本発明の第1の態様においては、入力されるデジタル値に応じた出力電圧を出力ラインに出力する容量アレイ型のDA変換器と、出力ラインに接続する負荷容量の大きさを変更する負荷変更部と、を備えるDA変換装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本発明の実施形態に係るDA変換装置10の構成を示す。DA変換装置10は、与えられる入力データに応じた出力電圧を出力端12から出力する。DA変換装置10は、DA変換器20と、制御部26と、負荷変更部100とを備える。
DA変換器20は、入力されるデジタル値に応じた電圧を出力ラインに出力する。本実施形態において、DA変換器20は、キャパシタアレイ32を有する電荷再配分型のDA変換器である。本実施形態において、DA変換器20の内部のキャパシタアレイ32は、当該DA変換器20の電圧発生端30にバッファ等を介さずに直接接続される。
DA変換器20は、参照電圧に応じた電荷をキャパシタアレイ32に蓄積する動作(リフレッシュモード)、電荷が蓄積されたキャパシタアレイ32の接続配置を入力データに応じて切り替えて電圧発生端30から入力データに応じた電圧を発生する動作(出力モード)を実行する。DA変換器20は、当該DA変換装置10に対して入力データが与えられた場合、リフレッシュモードと、入力データに応じた電圧を電圧発生端30から発生する出力モードとを交互に繰返す。これに代えて、DA変換器20は、一回の蓄積で所定期間連続して動作してもよい。
制御部26は、当該DA変換装置10に対して入力データが与えられたことに応じて、DA変換器20にリフレッシュモードの動作および出力モードの動作を交互に繰り返して実行させる。これにより、制御部26は、DA変換器20により入力データに応じた電圧を電圧発生端30から繰り返して発生させることができる。
負荷変更部100は、出力端12と基準電位との間に設けられ、出力ラインに接続する負荷容量の大きさを変更する。ここで負荷容量とは、DA変換器20の出力先に接続される回路と並列に、基準電位または他の電位との間に設けられる可変の容量を意味する。負荷変更部100は、制御部26からの制御信号に基づいて負荷容量の大きさを変更してよい。DA変換装置10は、DA変換器20と負荷容量との間で、設定した負荷容量に応じて電荷の一部を授受することにより、出力ラインの出力電圧を調整する。
図2は、本発明の実施形態に係る負荷変更部100の構成を示す。負荷変更部100は、負荷容量部110と、スイッチ部120と、負荷容量制御部130と、基準電位変更部150とを有する。
負荷容量部110は、出力ラインと基準電位との間に接続される複数の負荷キャパシタ105を含む。スイッチ部120は、複数の負荷キャパシタ105のそれぞれを出力ラインと基準電位との間に接続するか否かを切り換える複数の負荷側スイッチ125を含む。複数の負荷側スイッチ125のそれぞれは、出力ラインと複数の負荷キャパシタ105のそれぞれとの間に接続されてよい。これに代えて複数の負荷側スイッチ125のそれぞれは、複数の負荷キャパシタ105と複数の基準電位変更部150のそれぞれとの間に接続されてもよい。負荷容量部110は、スイッチ部120により出力ラインに接続される負荷容量を変更する。
負荷容量制御部130は、複数の負荷側スイッチ125のうち導通状態とするスイッチの組み合わせを制御する。負荷容量制御部130は、制御部26より制御信号を受け取り、DA変換器20のリフレッシュ期間中および出力期間中において、複数の負荷側スイッチ125のうち同じスイッチの組を導通状態とする。
基準電位変更部150は、設定に応じて参照電位およびコモン電位のいずれを基準電位とするかを選択する。ここでコモン電位は、0Vであってよい。DA変換装置10は、基準電位変更部150によって基準電位を選択することによって、電圧発生端30から発生される出力電圧のオフセット電圧を調整することができる。
ここで、DA変換器20の内部のキャパシタアレイ32は、当該DA変換器20の電圧発生端30にバッファ等を介さずに直接接続される。従って、負荷容量部110の内部の基準電位と導通している複数の負荷キャパシタ105とDA変換器20の内部のキャパシタアレイ32との間で電荷が移動して、電圧発生端30から発生される電圧と負荷容量部110の電圧(即ち、出力電圧)とが同電位となる。
従って、制御部26は、リフレッシュモードおよび出力モードを交互に繰り返して入力データに応じた電圧をDA変換器20から繰り返して発生させて、入力データに応じた電圧を電圧発生端30から発生させる。また、制御部26は、負荷変更部100の導通状態とする負荷側スイッチ125の組み合わせ、および基準電位の選択を指示して、電圧発生端30から発生させた電圧を調整する。
図3は、本発明の実施形態に係るDA変換装置10の処理フローを示す。DA変換装置10は、負荷容量部110の負荷容量を設定してよい(S11)。また、DA変換装置10は、基準電位変更部150によって基準電位を選択してよい。
負荷容量Cに電圧Vを印加して定常状態になった場合、負荷容量は、q=CVで示される印加電圧に比例した電荷qを蓄積する。しかし、比例係数である負荷容量Cに寄生容量等の誤差容量があると、オフセット誤差およびゲイン誤差が生じる。また、複数の誤差容量を含む負荷容量の結合で負荷容量Cとする場合、負荷容量Cは、容量分配する比率によって、印加電圧に対する容量の直線性誤差が発生する。したがって、DA変換装置10は、負荷容量のそれぞれの誤差の影響が重畳された電圧を出力することになる。また、キャパシタアレイ32の複数の容量にも誤差が含まれる場合は、複数の容量のそれぞれの誤差がさらに重畳されることになる。
そこで、負荷変更部100は、出力ラインに接続する負荷容量の大きさをデジタル値によらず一定の容量として、当該DA変換装置10のゲインを設定する。負荷変更部100は、予め複数の負荷キャパシタ105の負荷容量の誤差をそれぞれ測定して、入力されたデジタル値によらず一定の負荷容量となる負荷キャパシタ105の組み合わせを記憶して、負荷変更部100に記憶した組み合わせを設定してよい。
また、負荷変更部100は、負荷容量の直線性の誤差、オフセット誤差、および/またはゲイン誤差を調整する目的で、基準電位変更部150による基準電位を変更してよい。例えば、負荷変更部100は、上記の適切な負荷キャパシタ105の設定および基準電位の選択を組み合わせることにより、出力電圧を調整する。なお、負荷変更部100による出力電圧の調整の例については、図4〜6において更に説明する。
DA変換装置10は、入力データが与えられる毎(データレート毎)に、ステップS12からステップS13の処理を繰り返す(S12とS14との間のループ処理)。DA変換装置10は、電圧発生処理(S13)において、与えられた入力データに応じた電圧をDA変換器20から発生させる。なお、DA変換器20による電圧発生処理については、図8において更に説明する。
本例においては、最初にDA変換装置10が負荷容量部110の負荷容量を設定して、次にデータレート毎に電圧を発生させるループ処理を実行させることを説明した。これに代えて、DA変換装置10は、それぞれのデータレートにおいて、負荷容量部110の負荷容量を設定してもよい。DA変換装置10は、入力されるデジタル値に応じて適切な数の負荷キャパシタ105を出力ラインに導通させ、また、負荷キャパシタ105に接続する基準電位を選択してよい。
図4は、本発明の実施形態に係る負荷変更部100の基準電圧をコモン電位にした場合の出力電圧の一例を示す。横軸は、入力されるデジタル値のコードを示し(本例では8ビットで表現される0〜255を示す)、縦軸に対応する出力電圧を示す。本例では、入力のデジタル値に対する出力電圧の直線性は正しく調整されているが、ゲイン特性に誤差が生じている場合を示す。また、図中のpは、複数の負荷側スイッチ125のうち導通状態とするスイッチの個数の例を示した。
DA変換装置10は、導通状態の負荷側スイッチ125の数が0の場合、DA変換器20の出力をそのまま出力電圧とする。負荷変更部100の基準電圧を0Vのコモン電位にした場合、導通状態の負荷側スイッチ125の数を増やすと、コモン電位の電荷量を増やすことになるので、DA変換装置10は、出力電圧をコモン電位に近づけ、入力デジタル値に対する傾きを減少させる(ゆるやかにさせる)。したがって、DA変換装置10は、図中の縦軸がコモン電位、横軸がコモン電位に対応するコード位置(図中の128近辺)の点を中心に、導通状態の負荷側スイッチ125の数の増加に伴い、傾きを時計回りに減少させる方向に調整できる。
図5は、本発明の実施形態に係る負荷変更部100の基準電圧を正側の参照電位にした場合の出力電圧の一例を示す。本例の縦軸および横軸、図中の数字および記号は、図4と略同一であるので、説明は省く。
DA変換装置10は、導通状態の負荷側スイッチ125の数が0の場合、DA変換器20の出力をそのまま出力電圧とする。負荷変更部100の基準電圧を正側の参照電位にした場合、導通状態の負荷側スイッチ125の数を増やすと、正側の参照電位の電荷量を増やすことになるので、DA変換装置10は、出力電圧を正側の参照電位に近づけ、入力デジタル値に対する傾きを減少させる(ゆるやかにさせる)。したがって、DA変換装置10は、図中の縦軸が正側の参照電位、横軸が正側の参照電位に対応するコード位置(図中の255)の点を固定して、導通状態の負荷側スイッチ125の数の増加に伴い、傾きを時計回りに減少させる方向に調整できる。
図6は、本発明の実施形態に係る負荷変更部100の基準電圧を負側の参照電位にした場合の出力電圧の一例を示す。本例の縦軸および横軸、図中の数字および記号は、図4と略同一であるので、説明は省く。
DA変換装置10は、導通状態の負荷側スイッチ125の数が0の場合、DA変換器20の出力をそのまま出力電圧とする。負荷変更部100の基準電圧を負側の参照電位にした場合、導通状態の負荷側スイッチ125の数を増やすと、負側の参照電位の電荷量を増やすことになるので、DA変換装置10は、出力電圧を負側の参照電位に近づけ、入力デジタル値に対する傾きを減少させる(ゆるやかにさせる)。したがって、DA変換装置10は、図中の縦軸が負側の参照電位、横軸が負側の参照電位に対応するコード位置(図中の0)の点を固定して、導通状態の負荷側スイッチ125の数の増加に伴い、傾きを時計回りに減少させる方向に調整できる。
図4から6に示した本実施例において、DA変換装置10は、出力電圧の調整のために同一の参照電位に接続した負荷キャパシタ105を負荷側スイッチ125によって適切な個数を導通させることを説明した。これに代えてDA変換装置10は、複数の負荷キャパシタ105をそれぞれ適切な参照電位に接続して、適切な個数を出力端12と導通させることで調整を実行してもよい。
以上の本実施形態に係るDA変換装置10によれば、出力ラインに接続する負荷容量の大きさをデジタル値によらず一定の容量とすることと、負荷変更部100の基準電位を適切に設定することで、当該DA変換装置10の直線性の誤差、オフセット誤差、およびゲイン誤差を調整することができる。DA変換装置10は、これらの誤差調整を、複雑な回路構成を用いずに、複数の負荷キャパシタ105と、複数の負荷側スイッチ125と、基準電位変更部150といった回路で実現させることができる。
また、DA変換装置10は、入力されるデジタル値のほぼ全てにわたって広範囲に調整することができる。また、DA変換装置10は、ゲイン調整を実行する場合に、傾きの支点を選択して適切な調整を実行することができる。また、調整用の回路である負荷変更部100は、抵抗をほとんど用いずに低消費電力で調整することができる。また、調整動作の原理は電荷の移動なので、DA変換装置10は、高速に調整することができる。また、DA変換装置10は、1つの参照電位を用いるだけでも調整を実行することができる。
図7は、本発明の実施形態に係るDA変換器20の構成の一例を示す。DA変換器20は、デジタル値の複数のビットに対応して設けられ、一端が出力ラインに接続される複数の並列キャパシタと、デジタル値の複数のビットに対応して設けられ、対応する並列キャパシタの他端を、対応するビットの値に応じて参照電位またはコモン電位に接続する複数の並列スイッチと、複数の並列スイッチを制御する変換制御部と、を有し、変換制御部は、リフレッシュ期間中に複数の並列スイッチのそれぞれを制御して、複数の並列キャパシタのそれぞれを参照電位に接続し、出力期間中に複数の並列キャパシタのそれぞれを、対応するビットの値に応じて参照電位またはコモン電位に接続し、負荷容量制御部130は、リフレッシュ期間中および出力期間中において、複数の負荷側スイッチのうち同じスイッチの組を導通状態とする。
DA変換器20は、Nビット(Nは3以上の整数)の入力データに応じた電圧を発生する。DA変換器20は、キャパシタアレイ32と、切替部34と、ダミー用スイッチ36と、リフレッシュ用スイッチ38と、変換制御部であるコントローラ40とを有する。キャパシタアレイ32は、電圧発生端30に接続される。キャパシタアレイ32は、出力ライン52と、ダミーキャパシタ54と、第1から第(N−1)のビットキャパシタ56−1〜56−(N−1)とを含む。
出力ライン52は、電圧発生端30にバッファ等を介さずに接続される。ダミーキャパシタ54は、一端が出力ライン52に接続される。ダミーキャパシタ54は、入力データの第1ビット(最小ビット)の重みに応じた容量を有する。
第1から第(N−1)のビットキャパシタ56−1〜56−(N−1)のそれぞれは、一端が出力ライン52に接続される。第1から第(N−1)のビットキャパシタ56−1〜56−(N−1)のそれぞれは、入力データの第1ビットから第(N−1)ビットのそれぞれのビットに対応し、対応するビットの重みに応じた容量を有する。一例として、参照電位を正側VREFPと負側VREFNの2種類を用いた場合、第1ビットがCの容量を有するとすれば、第2ビットが2×C、第3ビットが22×C、第(N−1)ビットが2(N−2)×Cの容量を有する。
切替部34は、キャパシタアレイ32の接続を切り替える。切替部34は、第1から第(N−1)のビットスイッチ58−1〜58−(N−1)を含む。第1から第(N−1)のビットスイッチ58−1〜58−(N−1)のそれぞれは、第1から第(N−1)のビットキャパシタ56−1〜56−(N−1)のそれぞれに対応する。第1から第(N−1)のビットスイッチ58−1〜58−(N−1)のそれぞれは、対応するビットキャパシタ56の出力ライン52に接続されていない他端を、正側の参照電位VREFP、負側の参照電位VREFN、および、コモン電位VCMの何れかに接続する。
ダミー用スイッチ36は、ダミーキャパシタ54の出力ライン52に接続されていない他端を、正側の参照電位VREFP、負側の参照電位VREFN、および、コモン電位VCMの何れかに接続する。リフレッシュ用スイッチ38は、出力ライン52における、電圧発生端30とは逆側の端をコモン電位VCMに接続するか開放するかを切り替える。コントローラ40は、与えられた入力データに応じて、切替部34、ダミー用スイッチ36およびリフレッシュ用スイッチ38の切替を制御する。
ここで、正側の参照電位VREFPおよび負側の参照電位VREFNは、コモン電位VCMを中心に極性が逆の電圧であって、コモン電位VCMとの差が互いに同一の電圧である。なお、コモン電位VCMは、図中において▽(逆三角)のマークで示される。コモン電位VCMは、例えば、グランド電位である。このようなDA変換器20は、正側の参照電位VREFPと負側の参照電位VREFNとの間をNビットの分解能で分割したアナログ電圧を発生することができる。
図8は、本実施形態に係るDA変換器20の電圧発生処理のフローを示す。図9は、−2(N−1)〜2(N−1)−1の入力データが与えられた場合の、与えられた入力データに対応して選択される参照電圧、パラメータk、およびパラメータdの値を示す。図10は、リフレッシュモードにおける、本実施形態に係るDA変換器20の接続例を示す。図11は、出力モードにおける、本実施形態に係るDA変換器20の接続例を示す。
まず、ステップS21において、DA変換器20のコントローラ40は、与えられた入力データに応じて正側の参照電位VREFPおよび負側の参照電位VREFNの何れか一方を選択する。より詳しくは、コントローラ40は、与えられた入力データが、データ範囲の中心値より小さければ正側の参照電位VREFP、データ範囲の中心値以上であれば負側の参照電位VREFNを選択する。
例えば、コントローラ40は、入力データの最上位ビット(第Nビット)の値に応じて、正側の参照電位VREFPまたは負側の参照電位VREFNを選択する。例えば、図9に示されるように、DA変換器20に−2(N−1)〜2(N−1)−1の範囲の入力データが与えられるとする。この場合、コントローラ40は、入力データが−2(N−1)以上−1以下の場合には正側の参照電位VREFPを選択し、入力データが0以上2(N−1)−1以下の場合には負側の参照電位VREFNを選択する。
また、コントローラ40は、一例として、入力データに応じて、キャパシタアレイ32の第1から第(N−1)のビットキャパシタ56−1〜56−(N−1)を切り替えるために用いるパラメータkを算出する。パラメータkは、入力データよりも1ビット分小さいN−1ビット数の値である。コントローラ40は、入力データがデータ範囲の中心値から離れるほど大きくなる値を、kとして選択する。例えば、図9に示される場合、コントローラ40は、入力データが−2(N−1)から−1の場合には、2N−1−1から0までをkとして選択する。また、コントローラ40は、入力データが0から2(N−1)−1の場合には、0から2N−1−1までをkとして選択する。
また、コントローラ40は、一例として、入力データに応じて、ダミーキャパシタ54を切り替えるために用いるパラメータdを選択する。パラメータdは、1ビットの値である。コントローラ40は、与えられた入力データが、データ範囲の中心値より小さければパラメータdとして1を選択し、データ範囲の中心値以上であれば0を選択する。例えば、図9に示される場合、コントローラ40は、入力データが−2(N−1)から−1の場合には1をパラメータdとして選択し、入力データが0から2(N−1)−1の場合には0をパラメータdとして選択する。
続いて、ステップS22において、コントローラ40は、リフレッシュモードを実行する。コントローラ40は、リフレッシュモードにおいて、キャパシタアレイ32を選択された参照電位にチャージする。
具体的には、図10に示されるように、コントローラ40は、リフレッシュ用スイッチ38を接続状態とする。そして、コントローラ40は、切替部34およびダミー用スイッチ36を切り替えて、キャパシタアレイ32が有するダミーキャパシタ54および複数のビットキャパシタ56の全てにおける出力ライン52が接続されていない他端を、選択された参照電位(正側の参照電位VREFPまたは負側の参照電位VREFN)に接続する。
続いて、ステップS23において、DA変換器20のコントローラ40は、出力モードを実行する。コントローラ40は、出力モードにおいて、キャパシタアレイ32における電圧発生端30およびコモン電位VCMの間の容量と、電圧発生端30および参照電位の間の容量との比率を、与えられた入力データに応じて切り替えて、与えられた入力データに応じた電圧を電圧発生端30から発生させる。
例えば、第1から第(N−1)のビットキャパシタ56−1〜56−(N−1)のそれぞれは、2進数により表されたパラメータkの第1から第(N−1)ビットのそれぞれに一対一で対応する。コントローラ40は、第1から第(N−1)のビットキャパシタ56−1〜56−(N−1)のそれぞれを、パラメータkの対応するビットが0の場合には選択された参照電位(正側の参照電位VREFPまたは負側の参照電位VREFN)に接続し、1の場合にはコモン電位VCMに接続する。さらに、コントローラ40は、ダミーキャパシタ54を、パラメータdが0の場合には選択された参照電位に接続し、パラメータdが1の場合にはコモン電位VCMに接続する。
これにより、図11に示されるように、コントローラ40は、(k+d)×Cの容量を電圧発生端30とコモン電位VCMとの間に接続し、(2N−1−k−d)×Cの容量を電圧発生端30と選択された参照電位(正側の参照電位VREFPまたは負側の参照電位VREFN)との間に接続するように、切替部34およびダミー用スイッチ36を切り替える。この結果、DA変換器20は、下記の式(1)に示されるような出力電圧VDACを出力することができる。
VDAC={(2N+1+k+d)×VCM−(k+d)×VREF}/2N−1 …(1)
なお、式(1)において、VREFは、選択されたVREFPまたはVREFNの一方を表す。
図12は、−128から127の入力データが与えられ、1LSB=1mVの場合の、参照電圧、パラメータk、パラメータdの値および出力電圧の一例を示す。DA変換器20は、図12に示されるような設定で電圧を発生することによって、−128から127の範囲の入力データが与えられたことに応じて、(VCM−128mV)から(VCM+127mV)までの範囲を1mVステップで変化する電圧を出力することができる。
以上の処理により、DA変換器20は、与えられたNビットの入力データに応じたアナログの電圧を発生することができる。なお、本実施形態においてDA変換器20は、図7から図12に説明した構成に限られず、他の構成および処理を行う電荷再配分型のDA変換器であってよい。また、DA変換器20に−2(N−1)〜2(N−1)−1の範囲の入力データが与えられる場合を一例として説明したが、入力データの範囲はこれに限らず、0〜2N−1、−(2N−1)〜0等の他の範囲であってもよい。
以上のDA変換器20に、p個の負荷側スイッチ125が導通状態になっている負荷変更部100を接続したDA変換装置10は、下記の式(2)に示されるような出力電圧VDを出力端12より出力することができる。
VD={(2N+1+k+d)×VCM−(k+d)×VREF+p×Vb}/(2N−1+p)…(2)
なお、式(2)においてVbは、基準電位変更部150が設定に応じて選択した参照電位(VREFPまたはVREFN)およびコモン電位VCMのいずれかを表す。基準電位変更部150が基準電位Vbを選択することによって、DA変換器20より発生する電圧VDACをオフセットさせることができることが式(2)からもわかる。
以上の本実施形態に係るDA変換装置10によれば、DA変換器20と直接接続される負荷変更部100の負荷容量の大きさを変更することで、当該DA変換装置10の直線性の誤差、オフセット誤差、およびゲイン誤差を調整することができる。ここで、DA変換装置10は、電荷再配分型のDA変換器のリフレッシュモードと出力モードとのモード切替時において発生する雑音を低減する目的で、出力端12にスイッチを接続して、DA変換装置10とその外部出力との間の接続および切断の状態を切り替えてよい。DA変換装置10は、DA変換器20のリフレッシュモードおよび出力モードに同期して当該スイッチを切り替えてよい。
図13は、本発明の実施形態に係る試験装置300の構成を被試験デバイス400とともに示す。試験装置300は、アナログ回路、デジタル回路、メモリ、およびシステム・オン・チップ(SOC)等の被試験デバイス400を試験する。
試験装置300は、信号発生部310と、DA変換装置10と、ドライブ部320と、試験信号出力部330と、判定部340とを備える。DA変換装置10は、被試験デバイス400に与える電圧を発生する。DA変換装置10は、図1から図12を用いて説明した本実施形態に係るDA変換装置10と同様の構成であるので、説明を省略する。
信号発生部310は、被試験デバイス400に供給する電圧をデジタル値でDA変換装置10に出力する。DA変換装置10は、与えられる入力データに応じた出力電圧を出力する。ドライブ部320は、DA変換装置10により発生された電圧を被試験デバイス400に供給する。ドライブ部320は、例えば電力増幅器である。
試験信号出力部330は、被試験デバイス400に対して試験信号を出力する。また、試験信号出力部330は、試験信号に応じて被試験デバイス400が出力する期待値を判定部340に出力してもよい。判定部340は、試験信号に応じた応答信号を被試験デバイス400から受け取る。そして、判定部340は、受け取った応答信号に基づき被試験デバイス400の良否を判定する。このような試験装置300によれば、DA変換装置10から精度の良い電圧を被試験デバイス400に与えることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10 DA変換装置、12 出力端、20 DA変換器、26 制御部、30 電圧発生端、32 キャパシタアレイ、34 切替部、36 ダミー用スイッチ、38 リフレッシュ用スイッチ、40 コントローラ、52 出力ライン、54 ダミーキャパシタ、56 ビットキャパシタ、58 ビットスイッチ、100 負荷変更部、105 負荷キャパシタ、110 負荷容量部、120 スイッチ部、125 負荷側スイッチ、130 負荷容量制御部、150 基準電位変更部、300 試験装置、310 信号発生部、320 ドライブ部、330 試験信号出力部、340 判定部、400 被試験デバイス
Claims (9)
- 入力されるデジタル値に応じた出力電圧を出力ラインに出力する容量アレイ型のDA変換器と、
前記出力ラインに接続する負荷容量の大きさを変更する負荷変更部と、
を備えるDA変換装置。 - 前記負荷変更部は、前記出力ラインに接続する前記負荷容量の大きさを前記デジタル値によらず一定の容量として、当該DA変換装置のゲインを設定する請求項1に記載のDA変換装置。
- 前記負荷変更部は、
前記出力ラインと基準電位との間に接続される負荷キャパシタと、
前記出力ラインと前記基準電位との間に前記負荷キャパシタと直列に接続される負荷側スイッチと、
前記負荷側スイッチを制御する負荷容量制御部と、
を有する請求項1または2に記載のDA変換装置。 - 前記負荷側スイッチは、前記出力ラインと前記負荷キャパシタとの間に接続される請求項3に記載のDA変換装置。
- 前記負荷変更部は、
複数の前記負荷キャパシタと、
前記複数の負荷キャパシタのそれぞれを前記出力ラインと前記基準電位との間に接続するか否かを切り替える複数の前記負荷側スイッチと、
を有し、
前記制御部は、前記複数の負荷側スイッチのうち導通状態とするスイッチの組合せを制御する
請求項3または4に記載のDA変換装置。 - 前記DA変換器は、
前記デジタル値の複数のビットに対応して設けられ、一端が前記出力ラインに接続される複数の並列キャパシタと、
前記デジタル値の複数のビットに対応して設けられ、対応する前記並列キャパシタの他端を、対応するビットの値に応じて参照電位またはコモン電位に接続する複数の並列スイッチと、
前記複数の並列スイッチを制御する変換制御部と、
を有し、
前記変換制御部は、リフレッシュ期間中に前記複数の並列スイッチのそれぞれを制御して、前記複数の並列キャパシタのそれぞれを前記参照電位に接続し、出力期間中に前記複数の並列キャパシタのそれぞれを、対応するビットの値に応じて前記参照電位または前記コモン電位に接続し、
前記負荷容量制御部は、前記リフレッシュ期間中および前記出力期間中において、前記複数の負荷側スイッチのうち同じスイッチの組を導通状態とする
請求項5に記載のDA変換装置。 - 前記負荷変更部は、前記基準電位を変更する基準電位変更部を更に有する請求項6に記載のDA変換装置。
- 前記基準電位変更部は、設定に応じて前記参照電位および前記コモン電位のいずれを前記基準電位とするかを選択する請求項7に記載のDA変換装置。
- 被試験デバイスを試験する試験装置であって、
前記被試験デバイスの端子に供給する試験信号の電圧値を指定するデジタル信号を発生する信号発生部と、
前記デジタル信号を入力して、入力されるデジタル値に応じた出力電圧を出力する請求項1に記載のDA変換装置と、
前記出力電圧に応じた試験電圧を前記被試験デバイスの端子に供給する電圧供給部と、
を備える試験装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/641,834 | 2009-12-18 | ||
US12/641,834 US8059021B2 (en) | 2009-12-18 | 2009-12-18 | Digital-analog converting apparatus and test apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011130440A true JP2011130440A (ja) | 2011-06-30 |
Family
ID=44150266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010273584A Pending JP2011130440A (ja) | 2009-12-18 | 2010-12-08 | Da変換装置および試験装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8059021B2 (ja) |
JP (1) | JP2011130440A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016080805A (ja) * | 2014-10-15 | 2016-05-16 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
JP2016080807A (ja) * | 2014-10-15 | 2016-05-16 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
JP2016080806A (ja) * | 2014-10-15 | 2016-05-16 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
JP2016090881A (ja) * | 2014-11-07 | 2016-05-23 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
JP2016090882A (ja) * | 2014-11-07 | 2016-05-23 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
JP2016109837A (ja) * | 2014-12-05 | 2016-06-20 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
JP2016109836A (ja) * | 2014-12-05 | 2016-06-20 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
JP2016138957A (ja) * | 2015-01-27 | 2016-08-04 | セイコーエプソン株式会社 | ドライバー、電気光学装置及び電子機器 |
JP2016138956A (ja) * | 2015-01-27 | 2016-08-04 | セイコーエプソン株式会社 | ドライバー、電気光学装置及び電子機器 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8390502B2 (en) * | 2011-03-23 | 2013-03-05 | Analog Devices, Inc. | Charge redistribution digital-to-analog converter |
US9900020B2 (en) | 2016-05-11 | 2018-02-20 | Samsung Electronics Co., Ltd. | Digital/analog converter and communication device including the same |
US20230054368A1 (en) * | 2021-08-23 | 2023-02-23 | Fermi Research Alliance, Llc | Window-Integrated Charge-Mode Digital-to-Analog Converter for Arbitrary Waveform Generator |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6037830A (ja) * | 1983-06-27 | 1985-02-27 | モトロ−ラ・インコ−ポレ−テツド | 容量性d−a変換器及び調整方法 |
JPH0224619U (ja) * | 1988-07-30 | 1990-02-19 | ||
JP2001223585A (ja) * | 2000-02-07 | 2001-08-17 | Advantest Corp | 任意波形発生装置及びこの任意波形発生装置を備えた試験装置 |
JP2001517411A (ja) * | 1997-11-25 | 2001-10-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ディジタル−アナログ変換器及びその動作方法 |
JP2008544648A (ja) * | 2005-06-16 | 2008-12-04 | クゥアルコム・インコーポレイテッド | アナログデジタル変換器にける利得誤差補正 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4968989A (en) | 1987-04-20 | 1990-11-06 | Olmstead John A | Switched capacitor filter for use with a digital-to-analog (D/A) converter |
US5319370A (en) | 1992-08-31 | 1994-06-07 | Crystal Semiconductor, Inc. | Analog-to-digital converter with a continuously calibrated voltage reference |
DE69507023T2 (de) | 1994-04-29 | 1999-06-10 | Analog Devices Inc | Ladungswiederverteilung-ad-wandler mit systemeichung |
US6144331A (en) | 1998-04-08 | 2000-11-07 | Texas Instruments Incorporated | Analog to digital converter with a differential output resistor-digital-to-analog-converter for improved noise reduction |
WO2000023977A1 (fr) | 1998-10-16 | 2000-04-27 | Seiko Epson Corporation | Circuit d'attaque de dispositif electro-optique, procede d'attaque, convertisseur analogique/numerique, attaqueur de signaux, panneau electro-optique, ecran de projection, et dispositif electronique |
US6215431B1 (en) | 1999-06-01 | 2001-04-10 | Lsi Logic Corporation | Droop-free quasi-continuous reconstruction filter interface |
US7271758B2 (en) | 2005-06-29 | 2007-09-18 | Silicon Laboratories Inc. | Gain adjust for SAR ADC |
US7486205B2 (en) * | 2006-11-28 | 2009-02-03 | Samplify Systems, Inc. | Compression and decompression of stimulus and response waveforms in automated test systems |
-
2009
- 2009-12-18 US US12/641,834 patent/US8059021B2/en not_active Expired - Fee Related
-
2010
- 2010-12-08 JP JP2010273584A patent/JP2011130440A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6037830A (ja) * | 1983-06-27 | 1985-02-27 | モトロ−ラ・インコ−ポレ−テツド | 容量性d−a変換器及び調整方法 |
JPH0224619U (ja) * | 1988-07-30 | 1990-02-19 | ||
JP2001517411A (ja) * | 1997-11-25 | 2001-10-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ディジタル−アナログ変換器及びその動作方法 |
JP2001223585A (ja) * | 2000-02-07 | 2001-08-17 | Advantest Corp | 任意波形発生装置及びこの任意波形発生装置を備えた試験装置 |
JP2008544648A (ja) * | 2005-06-16 | 2008-12-04 | クゥアルコム・インコーポレイテッド | アナログデジタル変換器にける利得誤差補正 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016080805A (ja) * | 2014-10-15 | 2016-05-16 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
JP2016080807A (ja) * | 2014-10-15 | 2016-05-16 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
JP2016080806A (ja) * | 2014-10-15 | 2016-05-16 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
JP2016090881A (ja) * | 2014-11-07 | 2016-05-23 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
JP2016090882A (ja) * | 2014-11-07 | 2016-05-23 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
JP2016109837A (ja) * | 2014-12-05 | 2016-06-20 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
JP2016109836A (ja) * | 2014-12-05 | 2016-06-20 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
US10297222B2 (en) | 2014-12-05 | 2019-05-21 | Seiko Epson Corporation | Driver and electronic device for suppressing a rise or fall in voltage at an output terminal in capacitive driving |
JP2016138957A (ja) * | 2015-01-27 | 2016-08-04 | セイコーエプソン株式会社 | ドライバー、電気光学装置及び電子機器 |
JP2016138956A (ja) * | 2015-01-27 | 2016-08-04 | セイコーエプソン株式会社 | ドライバー、電気光学装置及び電子機器 |
US10290249B2 (en) | 2015-01-27 | 2019-05-14 | Seiko Epson Corporation | Driver, electro-optical apparatus, and electronic device |
Also Published As
Publication number | Publication date |
---|---|
US20110148680A1 (en) | 2011-06-23 |
US8059021B2 (en) | 2011-11-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2011130440A (ja) | Da変換装置および試験装置 | |
US8378863B2 (en) | Analog-to-digital converter and correction method thereof | |
JP4944673B2 (ja) | 電圧発生回路、アナログ・デジタル変換回路、イメージセンサシステム | |
KR102001762B1 (ko) | Dac 커패시턴스 어레이, sar형 아날로그-디지털 컨버터 및 전력 소비의 감소 방법 | |
US20150303937A1 (en) | Analog-digital converting device and method and image sensor including the same | |
US8493251B2 (en) | Self-calibrated DAC with reduced glitch mapping | |
JP2011166745A (ja) | 出力装置および試験装置 | |
JP2014007527A (ja) | 固体撮像装置 | |
JP6102521B2 (ja) | Sarアナログ・デジタル変換方法およびsarアナログ・デジタル変換回路 | |
JP2010263399A (ja) | A/d変換回路、電子機器及びa/d変換方法 | |
US20100182348A1 (en) | Signal voltage generation circuit, display panel driving device, and display apparatus | |
CN108990427B (zh) | 模数转换电路和方法 | |
JP2013201691A (ja) | 逐次比較型a/d変換器 | |
KR20180058204A (ko) | 아날로그-디지털 변환기 | |
JP4648779B2 (ja) | ディジタル・アナログ変換器 | |
JP2010093683A (ja) | デジタルアナログ変換回路とその出力データの補正方法 | |
JP2012227930A (ja) | フラッシュアナログ−デジタルコンバータ、方法及びシステム | |
US10084465B2 (en) | Analog-to-digital converters with a plurality of comparators | |
JP2011130434A (ja) | 信号発生装置および試験装置 | |
JP2023050647A (ja) | スイッチング電源回路及び電圧検出回路 | |
JP2010273008A (ja) | アナログデジタル変換器 | |
CN106253898B (zh) | 具有寄生元件补偿的用于增益选择的装置和相关方法 | |
JP2013192273A (ja) | A/d変換回路、電子機器及びa/d変換方法 | |
KR20090071705A (ko) | 기준전압 선택회로를 이용한 아날로그-디지털 변환기 | |
JP2003060504A (ja) | A/d変換装置およびa/dコンバータ用誤差補正装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120830 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130807 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130813 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131210 |