KR20180058204A - 아날로그-디지털 변환기 - Google Patents

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Abstract

입력 아날로그 전압을 출력 디지털 코드로 변환하기 위한 아날로그-디지털 변환기(ADC)가 제공된다. ADC는, 입력 아날로그 전압의 제1 노드; 복수의 기준 전압들; 복수의 비교기들로서, 각 비교기의 입력들이 복수의 기준 전압들 중 대응하는 기준 전압 및 제1 노드에 결합되는, 복수의 비교기들; 복수의 비교기의 출력들을 수신하고 출력 디지털 코드를 생성하기 위한 로직 블록; 및 전압 안정기를 포함한다. ADC는, 전압 안정기의 단자들을 제1 노드 및 제1 기준 전압 및 제1 노드와 결합하도록 구성된다. ADC의 아키텍처는 전원 또는 접지 유도 간섭의 영향을 감소시킬 수 있다.

Description

아날로그-디지털 변환기{ANALOG-TO-DIGITAL CONVERTER}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 아날로그-디지털 변환기(analog-to-digital converter, ADC)에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
이러한 플래시 메모리에는 온도 측정을 위한 아날로그-디지털 변환기(analog-to-digital converter, ADC)가 포함될 수 있다.
본 발명의 일 실시 예는 전력 간섭 차단(power disturb rejection)을 개선한 아날로그-디지털 변환기(ADC)를 제공한다.
본 발명의 일 실시 예에 의한 아날로그-디지털 변환기는 입력 아날로그 전압을 출력 디지털 코드로 변환한다. 상기 아날로그-디지털 변환기는, 입력 아날로그 전압의 제1 노드; 복수의 기준 전압(reference voltage)들; 복수의 비교기로서, 각 비교기의 입력들이 복수의 기준 전압들 중 대응하는 기준 전압 및 상기 제1 노드에 결합되는, 복수의 비교기들; 상기 복수의 비교기들의 출력들을 수신하고 상기 출력 디지털 코드를 생성하기 위한 논리 블록; 및 제1 커패시터(capacitor)를 포함한다. 상기 아날로그-디지털 변환기는 상기 제1 커패시터의 단자들을 상기 복수의 기준 전압들 중의 상기 제1 기준 전압 및 상기 제1 노드와 결합하도록 구성된다.
본 발명의 일 실시 예에 의하면, 전력 간섭 차단(power disturb rejection)이 개선된 아날로그-디지털 변환기(ADC)를 제공할 수 있다.
본 개시 내용의 특징과 이점은 첨부 도면을 참조하여 예시적이고 비제한적인 예로서 주어진 다음에 따르는 본 개시 내용의 실시 예들에 대한 설명으로부터 명백해질 것이다.
도 1은 센서와 결합된 플래시 메모리에서의 온도 감지를 위한 예시적인 플래시 아날로그-디지털 변환기(ADC)를 도시한다.
도 2는 복수의 기준 전압을 생성하기 위한 예시적인 기준 전압 생성 블록을 도시한다.
도 3은 센서와 결합된 실시 예에 따른 아날로그-디지털 변환기(ADC)를 도시한다.
도 4a는 이상적인 경우에 아날로그-디지털 변환기(ADC)의 입력 신호의 시간-전압 그래프를 도시한다.
도 4b는 실제 경우에 아날로그-디지털 변환기(ADC)의 입력 신호의 예시적인 시간-전압 그래프를 도시한다.
도 4c는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기(ADC)의 입력 신호에 대한 예시적인 시간-전압 그래프를 도시한다.
도 5는 센서와 결합된 다른 실시 예에 따른 아날로그-디지털 변환기(ADC)를 개략적으로 도시한다.
도 6a는 도 5의 아날로그-디지털 변환기(ADC)의 선택 회로 블록을 도시한다.
도 6b는 도 5의 아날로그-디지털 변환기(ADC)의 멀티플렉서의 상세한 구조를 도시한다.
도 7은 도 5의 아날로그-디지털 변환기(ADC)의 감지 노드의 전압 변화, 대응하는 기준 전압, 및 출력 디지털 코드를 나타내는 타이밍도를 도시한다.
도 8은 센서와 결합된 또 다른 실시 예에 따른 아날로그-디지털 변환기(ADC)를 도시한다.
도 9는 센서와 결합된 또 다른 실시 예에 따른 아날로그-디지털 변환기(ADC)를 개략적으로 도시한다.
이하에서는, 첨부 도면을 참조하여 본 발명의 예시적인 실시 예들을 상세히 설명한다. 본 발명은 예시적인 실시 예들과 관련하여 도시되고 기술되었지만, 본 발명의 사상과 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있음은 통상의 기술자에게 명백할 것이다. 명세서 및 청구범위에서 사용되는 용어와 단어는 일반적인 의미 또는 사전적 의미로서 해석되어서는 안 된다. 이것은, 발명자가 자신의 발명을 최선의 방식으로 설명하기 위해 용어의 적절한 개념을 정의할 수 있다는 원칙에 근거하여, 본 발명의 기술적 사상을 준수하기 위한 의미 및 개념으로서 해석되어야 한다. 또한, 본 발명의 요지를 불필요하게 모호하게 하는 것을 피하도록 당업계에 잘 알려진 구조에 대한 상세한 설명은 생략될 수도 있다.
도면에서, 대응하는 특징부는 동일한 참조 번호로 식별된다.
본 발명의 실시 예들은 입력 아날로그 전압을 출력 디지털 코드로 변환하기 위한 아날로그-디지털 변환기(ADC)에 관한 것이다.
새롭게 제안된 본 아키텍처의 목적은, 아날로그-디지털 변환 단계 동안 아날로그-디지털 변환기(ADC)의 접지(ground) 및 전원(power supply)에서 발생하는 리플(ripple) 또는 변동(fluctuation)의 부정적인 영향을 감소시키기 위한 것이다. 이러한 상황은, 예를 들어, 플래시 메모리 내 ADC 및 차지 펌프의 동시적인 동작 동안에 발생할 수 있으며, 전원의 아날로그 소스 또는 접지 간섭에 따라 발생할 수도 있다.
본 발명의 일 실시 예에서, 아날로그-디지털 변환기는 입력 아날로그 전압을 출력 디지털 코드로 변환한다. 상기 아날로그-디지털 변환기는, 입력 아날로그 전압의 제1 노드; 복수의 기준 전압들; 복수의 비교기로서, 각 비교기의 입력들이 복수의 기준 전압들 중 대응하는 기준 전압 및 상기 제1 노드에 결합되는, 복수의 비교기들; 상기 복수의 비교기들의 출력들을 수신하고 상기 출력 디지털 코드를 생성하기 위한 로직 블록; 및 제1 커패시터를 포함한다. 상기 아날로그-디지털 변환기는 상기 제1 커패시터의 단자들을 상기 복수의 기준 전압들 중의 상기 제1 기준 전압 및 상기 제1 노드와 결합하도록 구성된다.
플래시(flash) ADC는 센서로부터의 아날로그 출력을, 플래시 메모리에서 사용될 수 있는 디지털 코드로 변환하는 데 사용된다. 이 방법은 예를 들어 온도 측정에 사용된다. 이어서, 센서 정보가 마이크로컨트롤러에 전달된다. 이어서, 마이크로컨트롤러는 상기 센서 정보에 기초하여 판독(read), 프로그램(program) 또는 소거(erase) 동작에 사용되는 아날로그 전압 값들을 변경하여 분포 마진을 개선한다.
일반적으로 아날로그 센서와 플래시 ADC 블록은 시동(startup) 및 전압 변환을 위해 수백 나노초에서 수 마이크로초에 이르는 범위의 시간을 필요로 한다.
"시동 시간(startup time)"과 관련하여, 모든 아날로그 회로는 인에이블 신호가 인가된 후 안정된 DC 상태에 도달하는 데 소정의 시간을 필요로 한다. 특히, 이러한 아날로그 회로의 모든 구성요소의 DC 전류 바이어스 신호 및 DC 전압 바이어스 신호는 0(또는 미리 결정된 값)에서 시작하여 해당 고정 값에 도달한다. 따라서, 이 시간은 "시동 시간"으로서 정의될 수 있으며, 아날로그 회로가 안정 상태에 도달하는 단계는 일반적으로 "시동 단계(startup phase)"으로서 표시된다. 아날로그 센서와 플래시 ADC는 동일한 방식으로 동작한다.
반면, ＂변환 시간(conversion time)"은, 양측 회로가 해당 안정 상태에 도달한 후 플래시 ADC가 아날로그 센서로부터의 아날로그 신호를 디지털 코드로 변환하는 데 필요한 시간으로서 간주되며, 대응하는 단계는 "변환 단계(conversion phase)"로서 표시된다.
일부 경우에서, 이러한 두 개의 단계, 즉 시동 단계와 변환 단계는 구별되지 않으며 동시에 일어날 수도 있다. 이러한 경우, 시동 시간과 변환 시간을 구분할 수 없다.
유효한 디지털 코드를 출력하기 위해, 일반적으로 아날로그 센서와 플래시 ADC는 인에이블 신호가 인가된 후 수백 나노초에서 수 마이크로초에 이르는 범위의 시간을 필요로 한다. 이 시간은, 회로의 시동 및 아날로그-디지털 변환을 한 번에 행하기 위해 필요하다.
이 시간 동안, 아날로그 센서와 플래시 ADC를 포함하는 메모리 장치 내의 다른 동작, 예를 들어 차지 점프 턴-온 등과 같은 동작은 권장되지 않는다. 이는 전원 또는 접지에 의해 유발되는 간섭이 플래시 ADC의 변환 동작에 영향을 끼칠 수 있고, 이에 따라 아날로그 센서에 의해 수행되는 온도 감지에 악영향을 미칠 수 있기 때문이다.
이것은 플래시 메모리의 판독 시간(read time), 프로그램 시간(program time) 및 소거 시간(erase time)에 영향을 줄 수 있다.
도 1은 플래시 메모리에서 온도를 감지하기 위한 예시적인 플래시 ADC를 도시한다.
플래시 ADC(100)는, 센서(10)와 연결되며, 로직 블록(20), 및 감지 노드(XS)로서 표시된 센서(10)의 출력 노드와 로직 블록(20) 사이에 삽입되는 복수의 비교기들(30-0 내지 30-n)을 포함한다. 비교기들(30-0 내지 30-n)의 비반전 입력들은, 아날로그 감지 전압(VSENS)을 제공하는 감지 노드(XS)에 대응하여 센서(10)와 연결된다. 또한, 복수의 비교기들(30-0 내지 30-n)의 각 비교기는 자신의 반전 입력에서, 복수의 기준 전압들(Ref<0> 내지 Ref<n>)을 제공하는 기준 전압 생성 블록의 대응되는 출력 전압을 수신한다.
로직 블록(20)은, 복수의 비교기(30지 내지 30-n)의 비교 결과에 기초하여 자신의 출력 단자(OUT)에서 ADC 코드를 생성한다. 더욱 구체적으로, 각 기준 전압들(Ref<0> 내지 Ref<n>)은, 아날로그 입력 전압, 즉, 센서(10)의 감지 전압(VSENS)을 계단식으로 측정할 수 있도록 상이한 전압 레벨을 갖는다. 편의상, 여기서는 전압 레벨이 기준 전압(Ref<0>)으로부터 기준 전압(Ref<n>)으로 증가한다고 가정한다.
도 2는 복수의 기준 전압(Ref<0> 내지 Ref<n>)을 생성하기 위한 예시적인 기준 전압 생성 블록(150)을 도시한다.
기준 전압 생성 블록(150)은 전압 분배기(160)와 네거티브 피드백(negative feedback) 구성의 연산 증폭기(170)를 포함하고, 전압 분배기(160)는 연산 증폭기(170)의 출력과 접지 사이에 결합된다. 공통 기준 전압(VREF)은 기준 전압 생성 블록(150)에 제공된다. 전압 분배기(160)는, 기준 전압(Ref<0> 내지 Ref<n>)이 제공되는 전압 분배기(160)의 복수의 출력 노드를 정의하며 연산 증폭기(170)의 출력과 접지 사이에 서로 직렬로 있는 복수의 저항기(R1 내지 Rn)를 포함할 수도 있다.
예를 들어, 차지 펌프의 턴온 및 동작으로 인해 공급 전압에서 리플 또는 변동(fluctuation)이 있는 경우, 이 리플 또는 변동의 어느 정도는 모든 기준 전압(Ref<0> 내지 Ref<n>)에 결합될 수 있다.
또한, 도 1의 센서 블록(10)의 출력 전압(XS)도 전원 또는 접지 간섭에 의해 악영향을 받을 수 있다.
이러한 악영향을 줄이는 한 가지 방법은 ADC 변환 중에 전력 간섭을 일으키는 어떠한 소스도 동작시키지 않는 것일 수 있다. 그러나, ADC 변환 중에 플래시 메모리의 전원 또는 접지 간섭의 모든 가능한 소스를 끄게 되면(turn-off), 판독 시간, 프로그램 시간, 또는 소거 시간에 악영향을 끼칠 수 있다고 알려져 있다.
이러한 전원 또는 접지 간섭의 영향을 줄이기 위해서는 새로운 ADC 아키텍처가 필요하다.
도 3은 센서(10)와 결합되고, 전체 참조번호가 200으로 표시된, 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기(analog-to-digital converter; ADC)를 도시한다.
ADC(200)는 입력 아날로그 전압(VSENS)을 출력 디지털 코드 또는 ADC 코드로 변환할 수 있다. 더욱 구체적으로, ADC(200)는 센서(10)에 의해 제공되는 입력 아날로그 전압(VSENS)을 수신하는 제1 노드 또는 입력 노드(XS)를 포함할 수 있다. 따라서, 입력 노드(XS)는 또한 감지 노드(XS)로서 표시되고, 입력 아날로그 전압(VSENS) 또한 감지 전압(VSENS)으로서 표시된다.
ADC(200)는, 감지 노드(XS)와 로직 블록(20)의 복수의 입력 단자 사이에 각각 결합된 복수의 비교기(30-0 내지 30-n)을 더 포함할 수도 있으며, 복수의 비교기(30-0 내지 30-n)는 대응하는 복수의 기준 전압(Ref<0> 내지 Ref<n>)을 수신하는 입력을 각각 갖는다.
따라서, 각 비교기(30-i)의 입력들은, 입력 아날로그 전압 또는 감지 전압(VSENS) 및 복수의 기준 전압(Ref<0> 내지 Ref<n>) 중 대응하는 기준 전압(Ref<i>)을 수신한다.
로직 블록(20)은, 복수의 비교기(30-0 내지 30-n)의 출력들을 수신하고 출력 단자(OUT)에서 출력 디지털 코드(ADC 코드)를 생성하도록 구성된다.
ADC(200)는 또한 복수의 기준 전압들(Ref<0> 내지 Ref<n) 중 현재 입력 아날로그 전압 또는 감지 노드(XS)의 감지 전압(VSENS) 보다 큰 전압 레벨을 갖는 제1 기준 전압(Ref<i+1>)을 결정하도록 구성된다. ADC(200)는 또한, 복수의 기준 전압들(Ref<0> 내지 Ref<n) 중 현재 입력 아날로그 전압 또는 감지 노드(XS)의 감지 전압(VSENS)보다 작은 전압 레벨을 갖는 제2 기준 전압(Ref<i>)을 결정하도록 구성된다.
ADC(200)는 전압 안정기(40)를 포함할 수도 있다. 전압 안정기(40)는, 복수의 기준 전압들(Ref<0> 내지 Ref<n>) 중 적어도 하나의 기준 전압 및 감지 노드(XS)에 결합된다. 도 3의 실시 예에 따르면, 전압 안정기(40)는, 감지 노드(XS), 제1 기준 전압(Ref<i+1>) 및 제2 기준 전압(Ref<i>)에 결합된다. 또한 도 3에 도시된 바와 같이, 전압 안정기(40)는 커패시터 블록으로서 구성될 수도 있다. 전압 안정기(40)는 적어도 제1 커패시터(Ca)를 포함할 수 있다. 또한, 전압 안정기(40)는 제2 커패시터(Cb)를 더 포함할 수 있다. 더욱 구체적으로, 제1 커패시터(Ca)는 제1 기준 전압(Ref<i+1>)을 수신하는 비교기(30-(i+1))의 입력 단자와 감지 노드(XS) 사이에 결합될 수 있고, 제2 커패시터(Cb)는 제2 기준 전압(Ref<i>)을 수신하는 다른 비교기(30-i)의 입력 단자와 감지 노드(XS) 사이에 결합될 수 있다.
이어서, ADC(200)는 감지 노드(XS)의 입력 아날로그 전압 또는 감지 전압(VSENS)과 제1 기준 전압(Ref<i+1>)을 수신하도록 제1 커패시터(Ca)의 단자들을 결합할 수 있고, 감지 노드(XS)의 입력 아날로그 전압 또는 감지 전압(VSENS)과 제2 기준 전압(Ref<i>)을 수신하도록 제2 커패시터(Cb)의 단자들을 결합하도록 구성된다.
전압 안정기(40)는 도 1의 ADC에 추가된다. ADC(200)는, 전압 안정기(40)의 각 커패시터에 결합될 기준 전압의 선택을 제어하기 위한 추가 로직 블록을 필요로 할 수도 있다. 추가 로직 블록 회로의 특정한 구현 예는 다른 도면을 참조하여 후술한다.
전술한 실시 예와 다른 대안적인 실시 예에서는, 하나의 커패시터(C)만이 사용될 수도 있다. 따라서, ADC(200)는, ADC(200)가 감지 노드(XS)의 입력 아날로그 전압 또는 감지 전압(VSENS) 및 기준 전압(Ref<i>)을 수신하기 위해 결합하도록 구성된 커패시터(C)만을 포함할 수도 있다. 기준 전압(Ref<i>)은 감지 노드(XS)의 입력 아날로그 전압 또는 감지 전압(VSENS)에 가장 가깝다. 이 경우, 기준 전압(Ref<i>)의 전압 레벨은 감지 노드(XS)의 현재 입력 아날로그 전압 또는 감지 전압(VSENS)보다 높을 수 있다. 대안으로, 기준 전압(Ref<i>)의 전압 레벨은 감지 노드(XS)의 현재 입력 아날로그 전압 또는 감지 전압(VSENS)보다 낮을 수 있다.
도 4a는 이상적인 아날로그-디지털 변환기(ADC)의 입력 신호의 시간-전압 그래프를 도시한다.
x축은 시간을 나타내고, y축은 기준 전압들(Ref<i-1>, Ref<i>, Ref<i+1>, 및 Ref<i+2>)의 전압 레벨, 및 입력 아날로그 전압 또는 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨을 나타낸다.
전원전원 또는 접지 간섭이 없는 경우, 즉, 전압에서 리플(ripple) 또는 변동(fluctuation)이 없는 경우, 수 마이크로초 후에, 모든 전압들의 레벨이 일정해진다. 다시 말하면, 시각(t1)부터는 감지 노드(XS)의 입력 아날로그 전압 또는 감지 전압(VSENS) 및 기준 전압에 변동이 없다. 그러나, 이것은 ADC의 이상적인 상황이다.
도 4b는 실제 아날로그-디지털 변환기(ADC)의 예시적인 시간-전압 그래프를 도시한다.
도 4a와 유사하게, x축은 시간을 나타내고, y축은 기준 전압들(Ref<i-1>, Ref<i>, Ref<i+1>, 및 Ref<i+2>)의 전압 레벨, 및 입력 아날로그 전압 또는 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨을 나타낸다.
실제 상황에서는 전원전원 또는 접지 간섭이 있으며, 즉 입력 아날로그 전압 또는 감지 노드(XS)의 감지 전압(VSENS) 및 기준 전압(Ref<i-1> 내지 Ref<i+2) 모두에 있어서 전압의 리플에 의해 유발되는 간섭이 존재한다.
도 4b에 도시된 바와 같이, 시각(t2)에서 기준 전압들(Ref<i-1> 내지 Ref<i+2>) 및 입력 아날로그 전압 또는 감지 노드(XS)의 감지 전압(VSENS)에 변동이 있다.
감지 노드(XS)의 감지 전압(VSENS) 또는 입력 아날로그 전압에 대한 간섭 및 기준 전압(Ref<i-1> 내지 Ref<i+2>)에 대한 간섭은 서로 다른 위상(phase) 및 서로 다른 진폭(amplitude)을 가질 수도 있다. 따라서, 감지 노드(XS)의 감지 전압(VSENS) 또는 입력 아날로그 전압의 전압 레벨이 기준 전압의 하나 이상의 전압 레벨과 교차하기 때문에, ADC 코드에 에러가 생성될 수도 있다.
도 4c는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기(ADC)의 입력 신호에 대한 예시적인 시간-전압 그래프를 도시한다.
도 4a와 유사하게, x축은 시간을 나타내고, y축은 기준 전압(Ref<i-1>, Ref<i>, Ref<i+1>, 및 Ref<i+2>)의 전압 레벨, 및 입력 아날로그 전압 또는 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨을 나타낸다.
도 4c에 도시한 바와 같이, 시각(t3)부터 기준 전압, 및 입력 아날로그 전압 또는 감지 노드(XS)의 감지 전압(VSENS)에 변동(fluctuation)이 있다.
구체적으로, 전원 전압 또는 접지 전압에서의 간섭은 감지 노드(XS)의 입력 아날로그 전압 또는 감지 전압(VSENS) 및 기준 전압(Ref<i-1> 내지 Ref<i+2>) 모두에 대하여 여전히 영향을 끼친다. 그러나, 전압 안정기(40)에 의해, 입력 아날로그 전압 또는 감지 노드(XS)의 감지 전압(VSENS)에 대한 간섭과 가장 가까운 기준 전압(Ref<i>, Ref<i+1>)에 대한 간섭 사이의 위상 차가 크게 감소된다. 특히, 입력 아날로그 전압 또는 감지 노드(XS)의 감지 전압(VSENS)에서의 간섭과 가장 가까운 기준 전압(Ref<i>, Ref<i+1>)에서의 간섭 사이의 위상 차는, 도 3에 도시된 전압 안정기(40)의 제1 커패시터(Ca)와 제2 커패시터(Cb)에 의해 크게 감소된다. 유사한 방식으로, 입력 아날로그 전압 또는 감지 노드(XS)의 감지 전압(VSENS)에 대한 간섭과, 가장 가까운 기준 전압(Ref<i>, Ref<i+1>)에 대한 간섭 사이의 진폭 차도, 도 3에 도시된 전압 안정기(40)의 제1 커패시터(Ca)와 제2 커패시터(Cb)에 의해 크게 감소된다. 따라서, 입력 아날로그 전압 또는 감지 노드(XS)의 감지 전압(VSENS)과, 이에 가장 가까운 기준 전압(Ref<i>, Ref<i+1>) 사이의 신호 차이가 일정하기 때문에, ADC에서의 오류가 감소된다.
도 5는, 센서(10)와 연결되고, 전체적으로 참조번호가 300으로 표시된, 본 발명의 또 다른 실시 예에 따른 아날로그-디지털 변환기(ADC)를 개략적으로 도시한다.
도 3의 실시 예에서와 같이, ADC(300)는 입력 아날로그 전압(VSENS)을 출력 디지털 코드인 ADC 코드로 변환할 수 있다. ADC(300)는, 센서(10)에 의해 제공되는 입력 아날로그 전압(VSENS)을 수신하는 제1 노드 또는 입력 노드(XS)를 포함할 수도 있다. 따라서, 입력 노드(XS)는 또한 감지 노드(XS)로서 표시되고, 입력 아날로그 전압(VSENS) 또한 감지 전압(VSENS)으로서 표시된다.
ADC(300)는, 감지 노드(XS)와 로직 블록(20)의 복수의 입력 단자 사이에 결합된 복수의 비교기(30-0 내지 30-n)를 더 포함할 수도 있으며, 복수의 비교기(30-0 내지 30-n)는 대응하는 복수의 기준 전압(Ref<0> 내지 Ref<n>)을 수신하는 입력을 각각 갖는다.
따라서, 각 비교기(30-i)의 입력들은, 입력 아날로그 또는 전압 센스 전압(VSENS) 및 복수의 기준 전압(Ref<0> 내지 Ref<n>) 중 대응하는 기준 전압(Ref<i>)을 수신한다.
로직 블록(20)은 복수의 비교기(30-0 내지 30-n)의 출력들을 수신하고 출력 단자(OUT)에서 출력 디지털 코드인 ADC 코드를 생성하도록 구성된다.
또한, ADC(300)는 감지 노드(XS)와 기준 전압 선택 회로 블록(50) 사이에 결합된 전압 안정기(45)를 포함할 수도 있다. 본 실시 예에 따르면, 전압 안정기는, 노드(XS)와 기준 전압 선택 회로 블록(50) 사이에 결합된, 제1 커패시터(C1)와 제2 커패시터(C2)를 포함할 수 있다. 기준 전압 선택 회로 블록(50)은, 출력 디지털 코드인 ADC 코드를 수신하고, 짝수 기준 멀티플렉서(72)에 의해 복수의 짝수 기준 전압(70) 중 제1 기준 전압(Even_Ref)을 선택하도록 구성되고, 이러한 멀티플렉서는 복수의 짝수 기준 전압(70)을 수신하는 입력들 및 제1 커패시터(C1)에 제1 기준 전압(Even_Ref)을 제공하는 출력을 갖는다.
또한, 기준 전압 선택 회로 블록(50)은, 출력 디지털 코드인 ADC 코드를 수신하고, 홀수 기준 멀티플렉서(82)에 의해 복수의 홀수 기준 전압(80) 중 제2 기준 전압(Odd_Ref)을 선택하도록 구성되고, 이러한 멀티플렉서는 복수의 홀수 기준 전압(80)을 수신하는 입력들 및 제2 커패시터(C2)에 제2 기준 전압(Odd_Ref)을 제공하는 출력을 갖는다.
다시 말하면, 짝수 기준 멀티플렉서(72)의 출력은 제1 커패시터(C1)에 결합되고, 홀수 기준 멀티플렉서(82)의 출력은 제2 커패시터(C2)에 결합된다.
기준 전압 선택 회로 블록(50)은, 출력 디지털 코드인 ADC 코드를 수신하고 짝수 기준 멀티플렉서(72)에 제공될 하나 이상의 짝수 기준 선택 신호(Even_Cnt) 및 홀수 기준 멀티플렉서(82)에 제공될 하나 이상의 홀수 기준 선택 신호(Odd_Cnt)를 생성하도록 구성된 선택 블록(60)을 더 포함할 수 있다. 특히, N개의 홀수 기준 신호의 세트를 구별하기 위해, M개의 홀수 선택 신호가 필요하며, 여기서 2M=N이다.
특히, 선택 블록(60)은, 로직 블록(20)으로부터 생성되는 출력 디지털 코드인 ADC 코드에 기초하여, 짝수 기준 선택 신호(Even_Cnt)와 홀수 기준 선택 신호(Odd_Cnt)를 출력하도록 구성되고, 이때, 제1 커패시터(C1)에 결합된 제1 기준 전압(Even_Ref)은 짝수 기준 전압들(70) 중 입력 아날로그 전압 또는 제1 노드 또는 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨에 가장 가까운 전압이고, 제2 커패시터(C2)에 결합된 제2 기준 전압(Odd_Ref)은 홀수 기준 전압들(80) 중 입력 아날로그 전압 또는 제1 노드 또는 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨에 가장 가까운 전압이다.
도 6a는, 로직 블록(20)으로부터 생성된 출력 디지털 코드인 ADC 코드가 2비트 코드인 경우의 도 5의 ADC의 선택 블록(60)을 도시한다.
ADC 코드는 특히 로우 비트 ADC 코드(ADC<0>) 및 하이 비트 ADC 코드(ADC<1>)를 포함한다. 선택 블록(60)은, 복수의 인버터(200-0 내지 200-m), 및 복수의 중간 NAND 게이트(210-0 내지 210-4)와 입력 NAND 게이트(220-0 내지 220-22)를 포함한다.
도 6a의 실시 예에 따르면, 선택 블록(60)은, 복수의 인버터, 특히 ADC 코드의 비트를 입력에서 수신하는 2개의 인버터들(200-5 및 200-6), 및 복수인 5개의 중간 NAND 게이트(210-0 내지 210-4)의 각 입력에 접속된 입력을 갖는 5개의 인버터들(200-0 내지 200-4)를 포함하고, 구체적으로, 인버터(200-5)에는 로우 ADC 코드(ADC<0>)가 입력되고, 인버터(200-6)에는 하이 ADC 코드(ADC<1>)가 입력된다. 또한, 선택 블록(60)은, 로우 비트 ADC 코드(ADC<0>), 부정(negated) 로우 비트 ADC 코드(ADC<0>_N), 하이 비트 ADC 코드(ADC<1>), 및 부정 하이 비트 ADC 코드(ADC<1>_N)를 수신하는 입력을 갖는 복수인 4개의 입력 NAND 게이트(220-0 내지 220-3)를 더 포함한다.
더욱 구체적으로, 제1 입력 NAND 게이트(220-0)는, 부정 로우 비트 ADC 코드(ADC<0>_N)와 부정 하이 비트 ADC 코드(ADC<1>_N)를 수신하는 2개의 입력, 및 제1 중간 NAND 게이트(210-0)의 입력 - 이러한 제1 중간 NAND 게이트(210-0)의 다른 입력은 전원전원 전압(VCC)을 수신함 - 과 제2 중간 NAND 게이트(210-1)의 입력에 결합된 출력을 갖는다.
유사하게, 로우 비트 ADC 코드(ADC<0>) 및 부정 하이 비트 ADC 코드(ADC<1>_N)는 제2 입력 NAND 게이트(220-1)에 입력되며, 제2 입력 NAND 게이트의 출력은 제2 중간 NAND 게이트(210-1)와 제3 중간 NAND 게이트(210-2)의 각 입력들에 결합된다. 부정 로우 비트 ADC 코드(ADC<0>_N)와 하이 비트 ADC 코드(ADC<1>)는 제3 입력 NAND 게이트(220-2)에 입력되고, 제3 입력 NAND 게이트의 출력은 제3 중간 NAND 게이트(210-2)와 제4 중간 NAND 게이트(201-3)의 각 입력들에 결합된다. 마지막으로, 로우 비트 ADC 코드(ADC<0>)와 하이 비트 ADC 코드(ADC<1>)는 제4 입력 NAND 게이트(220-3)에 입력되고, 제4 입력 NAND 게이트의 출력은 제4 중간 NAND 게이트(210-3)와 제5 중간 NAND 게이트(210-4)의 각 입력들에 결합된다. 제5 중간 NAND 게이트(210-4)의 다른 입력은 전원전원 전압(VCC)을 수신한다.
이러한 방식으로, 제1 중간 NAND 게이트(210-0)는 제0 기준 전압에 대한 선택 신호(PASS_REF<0>)를 생성하고, 그 선택 신호의 부정 전압 신호(PASS_REF<N>_N)는 제1 인버터(200_0)에 의해 출력된다. 제2 중간 NAND 게이트(210-1)는 제1 기준 전압에 대한 선택 신호(PASS_REF<1>)를 생성하고, 그 선택 신호의 부정 전압 신호(PASS_REF<1>_N)는 제2 인버터(200_1)에 의해 출력된다. 제3 중간 NAND 게이트(210-2)는 제2 기준 전압에 대한 선택 신호(PASS_REF<2>)를 생성하고, 그 선택 신호의 부정 전압 신호(PASS_REF<2>_N)는 제3 인버터(200_2)에 의해 출력된다. 제4 중간 NAND 게이트(210-3)는 제3 기준 전압에 대한 선택 신호(PASS_REF<3>)를 생성하고, 그 선택 신호의 부정 전압 신호(PASS_REF<3>_N)는 제4 인버터(200_3)에 의해 출력된다. 마지막으로, 제5 중간 중간 게이트(210-4)는 제4 기준 전압에 대한 선택 신호(PASS_REF<4>)를 생성하고, 그 선택 신호의 부정 전압 신호(PASS_REF<4>_N)는 제5 인버터(200_4)에 의해 출력된다.
도 6a의 신호(PASS_REF<0>, PASS_REF<0>_N, PASS_REF<2>, PASS_REF<2>_N, PASS_REF<4>, PASS_REF<4>_N)는 도 5의 짝수 기준 선택 신호 세트(Even_Cnt)에 속한다. 도 6a의 신호(PASS_REF<1>, PASS_REF<1>_N, PASS_REF<3>, PASS_REF<3>_N)는 도 5의 홀수 기준 선택 신호 세트(Odd_Cnt)에 속한다.
도 6b는 도 5의 ADC의 멀티플렉서(72, 82)의 상세 구조를 도시한다.
짝수 기준 멀티플렉서(72)는, 제0 기준 전압(REF<0>)을 스위칭하기 위한 제1 스위치(75-0), 제2 기준 전압(REF<2)을 스위칭하기 위한 제2 스위치(75-2), 및 제4 기준 전압(REF<4>)을 스위칭하기 위한 제3 스위치(75-4)를 포함한다. 홀수 기준 멀티플렉서(82)는, 제1 기준 전압(REF<1>)을 스위칭하기 위한 제4 스위치(82-1), 및 제3 기준 전압(REF<3>)을 스위칭하기 위한 제5 스위치(82-3)를 포함한다.
스위치는, 상보형 금속 산화물 반도체(CMOS) 스위치일 수도 있지만, 이에 한정되는 것은 아니다.
제1 스위치(75-0)의 게이트들은 선택 신호(PASS_REF<0>) 및 그 선택 신호의 부정 신호(PASS_REF<0>_N)에 연결된다. 이러한 방식으로, 제0 기준 전압(REF<0>)은, 선택 신호(PASS_REF<0>)가 하이이고 그 선택 신호의 부정 선택 신호(PASS_REF<0>_N)가 로우일 때 제1 커패시터(C1)와 연결된다.
제2 스위치(75-2)의 게이트들은 선택 신호(PASS_REF<2>) 및 그 선택 신호의 부정 신호(PASS_REF<2>_N)에 연결된다. 이러한 방식으로, 제2 기준 전압(REF<2>)은, 선택 신호(PASS_REF<2>)가 하이이고 그 선택 신호의 부정 선택 신호(PASS_REF<2>_N)가 로우일 때 제1 커패시터(C1)와 연결된다.
제3 스위치(75-4)의 게이트들은 선택 신호(PASS_REF<4>) 및 그 선택 신호의 부정 신호(PASS_REF<4>_N)에 연결된다. 이러한 방식으로, 제4 기준 전압(REF<4>)은, 선택 신호(PASS_REF<4>)가 하이이고 그 선택 신호의 부정 선택 신호(PASS_REF<4>_N)가 로우일 때 제1 커패시터(C1)와 연결된다.
제4 스위치(82-1)의 게이트들은 선택 신호(PASS_REF<1>) 및 그 선택 신호의 부정 신호(PASS_REF<1>_N)에 연결된다. 이러한 방식으로, 제1 기준 전압(REF<1>)은, 선택 신호(PASS_REF<1>)가 하이이고 그 선택 신호의 부정 선택 신호(PASS_REF<1>_N)가 로우일 때 제2 커패시터(C2)와 연결된다.
제5 스위치(82-3)의 게이트들은 선택 신호(PASS_REF<3>) 및 그 선택 신호의 부정 신호(PASS_REF<3>_N)에 연결된다. 이러한 방식으로, 제3 기준 전압(REF<3>)은, 선택 신호(PASS_REF<3>)가 하이이고 그 선택 신호의 부정 선택 신호(PASS_REF<3>_N)가 로우일 때 제2 커패시터(C2)와 연결된다.
이러한 방식으로, ADC는, 제1 노드 또는 감지 노드(XS)의 입력 아날로그 전압 또는 감지 전압(VSENS)의 전압 레벨에 가장 가까운 짝수 기준 전압이 제1 커패시터(C1)에 연결되고, 제1 노드 또는 감지 노드(XS)의 입력 아날로그 전압 또는 감지 전압(VSENS)의 전압 레벨에 가장 가까운 홀수 기준 전압이 제2 커패시터(C2)에 연결되도록, 제어된다.
도 7은 도 5의 실시 예의 ADC에 따른 제1 또는 노드(XS)의 입력 아날로그 전압 또는 감지 전압(VSENS)의 전압 레벨의 변화 및 기준 전압의 변화를 나타내는 타이밍 도를 도시한다.
0부터 제1 타이밍(tsim_1), 제2 타이밍(tsim_2), 제3 타이밍(tsim_3), 및 제4 타이밍(tsim_4)까지, 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨은 전원 또는 접지 간섭 없이 점진적으로 증가한다. 이어서, 제4 타이밍(tsim_4)부터, 센서(10)에 의해 제공되는 감지 전압(VSENS)의 전압 레벨은, 전원 또는 접지 간섭이 모든 기준 전압(REF<0> 내지 REF<4>)과 감지 전압(VSENS)의 전압 레벨을 변동시키는 동안 일정한 값으로서 고정된다.
0부터 제1 타이밍(tsim_1)까지, 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨은 제0 기준 전압(REF<0>)보다 크고 제1 기준 전압(REF<1>)보다 작다. 따라서, ADC 코드는 00이고, 제1 커패시터(C1)에 결합된 제1 기준 전압(Even_Ref)은 제0 기준 전압(Ref<0>)이고, 제2 커패시터(C2)에 결합된 제2 기준 전압(Odd_Ref)은 제1 기준 전압(Ref<1>)이다.
제1 타이밍(tsim_1)부터 제2 타이밍(tsim_2)까지, 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨은 제1 기준 전압(REF<1>)보다 크고 제2 기준 전압(REF<2>)보다 작다. 따라서, ADC 코드는 01이고, 제1 커패시터(C1)에 결합된 제1 기준 전압(Even_Ref)은 제2 기준 전압(Ref<2>)이고, 제2 커패시터(C2)에 결합된 제2 기준 전압(Odd_Ref)은 제1 기준 전압(Ref<1>)이다.
제2 타이밍(tsim_2)부터 제3 타이밍(tsim_3)까지, 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨은 제2 기준 전압(REF<2>)보다 크고 제3 기준 전압(REF<3>)보다 작다. 따라서, ADC 코드는 10이고, 제1 커패시터(C1)에 결합된 제1 기준 전압(Even_Ref)은 제2 기준 전압(Ref<2>)이고, 제2 커패시터(C2)에 결합된 제2 기준 전압(Odd_Ref)은 제3 기준 전압(Ref<3>)이다.
제3 타이밍(tsim_3)부터 제4 타이밍(tsim_4)까지, 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨은 제3 기준 전압(REF<3>)보다 크고 제4 기준 전압(REF<4>)보다 작다. 따라서, ADC 코드는 11이고, 제1 커패시터(C1)에 결합된 제1 기준 전압(Even_Ref)은 제4 기준 전압(Ref<4>)이고, 제2 커패시터(C2)에 결합된 제2 기준 전압(Odd_Ref)은 제3 기준 전압(Ref<3>)이다.
제4 타이밍(tsim_4)부터, 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨은 제2 기준 전압(REF<2>)보다 크고 제3 기준 전압(REF<3>)보다 작다. 따라서, ADC 코드는 10이고, 제1 커패시터(C1)에 결합된 제1 기준 전압(Even_Ref)은 제2 기준 전압(Ref<2>)이고, 제2 커패시터(C2)에 결합된 제2 기준 전압(Odd_Ref)은 제3 기준 전압(Ref<3>)이다.
제1 및 제2 커패시터(C1 및 C2)에 의해, 가장 가까운 기준 전압들(REF<2> 및 REF<3>)은 제1 노드 또는 감지 노드(XS)에 강하게 결합된다. 제4 기준 전압(REF<4>) 및 제1 기준 전압(REF<1>)은, 제3 기준 전압(REF<3>) 및 제2 기준 전압(REF<2>)보다 제1 노드 또는 감지 노드(VSENS)에 약하게 결합된다. 제0 기준 전압(REF<0>)은, 제3 기준 전압(REF<3>) 및 제2 기준 전압(REF<2>)보다 제1 노드 또는 감지 노드(XS)에 약하게 결합된다.
실시 예에 따르면, 두 개의 연속적인 기준 전압, 즉 하나의 짝수 기준 전압과 하나의 홀수 기준 전압은, 제1 및 제2 커패시터(C1 및 C2)를 통해 제1 노드 또는 감지 노드(XS)에서 연결된다. 제2 기준 전압(REF<2>)과 제3 기준 전압(REF<3>)은, 커패시터(C1, C2) 때문에 제1 노드 또는 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨의 파형을 따른다. 따라서, 정상 상태 위상에서, 제1 노드 또는 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨은, 제2 기준 전압(REF<2>)과 제3 기준 전압(REF<3>) 사이로 제한되어, 정확한 출력 디지털 코드인 ADC 코드를 생성하게 된다.
도 8은, 센서(10)와 결합되고 전체적으로 참조번호가 400으로 표시된 또 다른 실시 예에 따른 아날로그-디지털 변환기(ADC)를 도시한다.
도 3의 실시 예와는 다르게, 두 개보다 많은 커패시터가 기준 전압들에 결합된다.
ADC(400)는 입력 아날로그 전압(VSENS)을 출력 디지털 코드인 ADC 코드로 변환할 수 있다. ADC(400)는, 센서(10)에 의해 제공되는 입력 아날로그 전압(VSENS)을 수신하는 제1 노드 또는 입력 노드(XS)를 포함할 수 있다. 따라서, 입력 노드(XS)는 감지 노드(XS)로서 표시되고 입력 아날로그 전압(VSENS)는 감지 전압(VSENS)으로서 표시된다.
ADC(400)는, 감지 노드(XS)와 로직 블록(20)의 복수의 입력 단자 사이에 결합된 복수의 비교기(30-0 내지 30-n)를 더 포함할 수 있으며, 복수의 비교기(30-0 내지 30-n)는 대응하는 복수의 기준 전압(Ref<0> 내지 Ref<n>)을 수신하는 입력들을 각각 갖는다.
따라서, 각 비교기(30-i)의 입력들은, 입력 아날로그 전압 또는 감지 전압(VSENS) 및 복수의 기준 전압(Ref<0> 내지 Ref<n>) 중 대응하는 기준 전압(Ref<i>)을 수신한다. 로직 블록(20)은, 복수의 비교기(30-0 내지 30-n)의 출력들을 수신하고 출력 단자(OUT)에서 출력 디지털 코드인 ADC 코드를 생성하도록 구성된다.
ADC(400)는 전압 안정기(40)를 포함할 수도 있다. 전압 안정기(40)는, 2개의 상이한 비교기(30-i 내지 30-(i+1))의 각각의 입력에 접속된 복수의 커패시터(C<i>)를 포함하는 커패시터 블록으로서 구성될 수도 있다. 설명을 간략하게 하도록, 4개의 커패시터를 포함하는 전압 안정기(40)를 도 8을 참조하여 설명할 것이며, 이 전압 안정기(40)는, 제1 커패시터(C<i-1>), 제2 커패시터(C<i>), 제3 커패시터(C<i+1>), 및 제4 커패시터(C<i+2>)를 포함한다.
ADC(400)는, 특히, 복수의 기준 전압(Ref<0> 내지 Ref<n>) 중, 제1 커패시터(C<i-1>)에 결합될 제1 기준 전압(Ref<i-1>), 제2 커패시터(C<i>)에 결합될 제2 기준 전압(Ref<i>), 제3 커패시터(C<i+1>)에 결합될 제3 기준 전압(Ref<i+1>), 및 제4 커패시터(C<i+2>)에 결합될 제4 기준 전압(Ref<i+2>)을 결정하도록 구성된다.
제1 및 제2 기준 전압(Ref<i-1>, Ref<i>)의 전압 레벨은 제1 노드 또는 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨보다 낮다. 제3 및 제4 기준 전압(Ref<i+1>, Ref<i+2>)의 전압 레벨은 제1 노드 또는 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨보다 높다. 제2 기준 전압(Ref<i>)은 감지 전압(VSENS)에 가장 가까운 하위 기준 전압이고, 제1 기준 전압(Ref<i-1>)은 감지 전압(VSENS)에 다음으로 가장 가까운 하위 기준 전압이다. 제3 기준 전압(Ref<i+1>)은 감지 전압(VSENS)에 가장 근접한 상위 기준 전압이고, 제4 기준 전압(Ref<i+2>)은 감지 전압(VSENS)에 다음으로 가장 가까운 상위 기준 전압이다.
이러한 방식으로, 제1 그룹의 기준 전압들은 현재 입력 아날로그 전압 또는 감지 전압(VSENS)에 대하여 제2 그룹의 기준 전압들과 대칭된다.
두 개보다 많은 커패시터를 추가함으로써, 전원 또는 접지 간섭에 대한 더욱 큰 면역성을 갖출 수 있다. 본 실시 예에서는, 커패시터가 4개이지만, 커패시터의 수는 유사한 효과를 달성하도록, 이러한 수로 한정되지 않는다.
더욱 넓은 의미에서, ADC는, 제1 그룹의 커패시터들의 각 커패시터의 단자들을 제1 노드 또는 감지 노드(XS) 및 제1 그룹의 기준 전압들의 각 기준 전압과 결합하도록 구성된다. 여기서, 제1 그룹의 기준 전압들의 전압 레벨은 제1 노드 또는 감지 노드(XS)의 현재 입력 아날로그 전압 또는 감지 전압(VSENS)보다 높다. 또한, ADC는, 제2 그룹의 커패시터들의 각 커패시터의 단자들을 제1 노드 또는 감지 노드(XS) 및 제2 그룹의 기준 전압들의 각 기준 전압과 결합하도록 구성된다. 여기서, 제2 그룹의 기준 전압들의 전압 레벨은 제1 노드 또는 감지 노드(XS)의 현재 입력 아날로그 전압 또는 감지 전압(VSENS)보다 낮다. 도 8에서, 제3 및 제4 커패시터(C<i+1> 및 C<i+2>)는 제1 그룹의 커패시터들에 속하는 한편, 제1 및 제2 커패시터(C<i-1> 및 C<i>)는 제2 그룹의 커패시터들에 속한다.
제1 그룹의 기준 전압들은, 제1 노드 또는 감지 노드(XS)의 현재 입력 아날로그 전압 또는 감지 전압(VSENS)에 대해 제2 그룹의 기준 전압들과 대칭된다. 제1 그룹의 기준 전압들은 제1 노드(XS)의 현재 입력 아날로그 전압(VSENS)에 가장 가까운 상위 기준 전압들이고, 제2 그룹의 기준 전압들은 제1 노드(XS)의 현재 입력 아날로그 전압(VSENS)에 가장 가까운 하위 기준 전압들이다.
도 9는, 센서(10)와 결합된, 전체적으로 참조번호 500으로 표시된 또 다른 실시 예에 따른 아날로그-디지털 변환기(ADC)를 도시한다.
ADC(500)는 입력 아날로그 전압(VSENS)을 출력 디지털 코드인 ADC 코드로 변환할 수 있다. ADC(500)는, 센서(10)에 의해 제공되는 입력 아날로그 전압(VSENS)을 수신하는 제1 노드 또는 입력 노드(XS)를 포함할 수도 있다. 따라서, 입력 노드(XS)도 감지 노드(XS)로서 표시되고, 입력 아날로그 전압(VSENS)도 감지 전압(VSENS)으로서 표시된다.
ADC(500)는, 감지 노드(XS)와 로직 블록(20)의 복수의 입력 단자 사이에 결합된 복수의 비교기(30-0 내지 30-n)를 더 포함할 수도 있으며, 복수의 비교기(30-0 내지 30-n)는 대응하는 복수의 기준 전압(Ref<0> 내지 Ref<n>)을 수신하는 입력들을 각각 갖는다.
따라서, 각 비교기(30-i)의 입력들은, 입력 아날로그 전압 또는 감지 전압(VSENS) 및 복수의 기준 전압(Ref<0> 내지 Ref<n>) 중 대응하는 기준 전압(Ref<i>)을 수신한다.
로직 블록(20)은, 복수의 비교기(30-0 내지 30-n)의 출력들을 수신하고 출력 단자(OUT)에서 출력 디지털 코드인 ADC 코드를 생성하도록 구성된다.
ADC(500)는, 또한, 감지 노드(XS)와 기준 전압 선택 회로 블록(50) 사이에 결합된 제1 커패시터(C1), 제2 커패시터(C2), 제3 커패시터(C3), 및 제4 커패시터(C4)를 포함할 수도 있다. 기준 전압 선택 회로 블록(50)은, 출력 디지털 코드인 ADC 코드를 수신하고, 제1 짝수 기준 멀티플렉서(92)에 의해 복수의 짝수 기준 전압(95)으로부터 제1 기준 전압(Ref_1)을 선택하도록 구성되고, 제1 짝수 기준 멀티플렉서의 입력들은 복수의 짝수 기준 전압(95)을 수신하고, 제1 짝수 기준 멀티플렉서의 출력은 제1 기준 전압(Ref_1)을 제1 커패시터(C1)에 제공한다. 따라서, 짝수 기준 멀티플렉서(92)의 출력은 제1 커패시터(C1)에 결합된다. 기준 전압 선택 회로 블록(50)에 포함된 선택 블록(60)은 제1 선택 신호(Cnt_1)를 통해 제1 짝수 기준 멀티플렉서(92)를 제어한다.
유사하게, 기준 전압 선택 회로 블록(50)은, 제1 홀수 기준 멀티플렉서(102)에 의해 복수의 홀수 기준 전압(105) 중 제2 기준 전압(Ref_2)을 선택하도록 구성되고, 제1 홀수 기준 멀티플렉서의 입력들은 복수의 홀수 기준 전압(105)을 수신하고, 제1 홀수 기준 멀티플렉서의 출력은 제2 기준 전압(Ref_2)을 제2 커패시터(C2)에 제공한다. 따라서, 홀수 기준 멀티플렉서(102)의 출력은 제2 커패시터(C2)에 결합된다. 선택 블록(60)은 제2 선택 신호(Cnt_2)를 통해 제1 홀수 기준 멀티플렉서(102)를 제어한다.
또한, 기준 전압 선택 회로 블록(50)은, 제2 짝수 기준 멀티플렉서(112)에 의해 복수의 짝수 기준 전압(95) 중 제3 기준 전압(Ref_3)을 선택하도록 구성되고, 제2 짝수 기준 멀티플렉서의 입력들은 복수의 짝수 기준 전압(95)을 수신하고, 제2 짝수 기준 멀티플렉서의 출력은 제3 기준 전압(Ref_3)을 제3 커패시터(C3)에 제공한다. 따라서, 제2 짝수 기준 멀티플렉서(112)의 출력은 제3 커패시터(C3)에 결합된다. 선택 블록(60)은 제3 선택 신호(Cnt_3)를 통해 제2 짝수 기준 멀티플렉서(112)를 제어한다.
또한, 기준 전압 선택 회로 블록(50)은, 제2 홀수 기준 멀티플렉서(122)에 의해 복수의 홀수 기준 전압(105) 중 제4 기준 전압(Ref_4)을 선택하도록 구성되고, 제2 홀수 기준 멀티플렉서의 입력들은 복수의 홀수 기준 전압(105)을 수신하고, 제2 홀수 기준 멀티플렉서의 출력은 제4 기준 전압(Ref_4)을 제4 커패시터(C4)에 제공한다. 따라서, 제2 홀수 기준 멀티플렉서(122)의 출력은 제4 커패시터(C4)에 결합된다. 선택 블록(60)은 제4 선택 신호(Cnt_4)를 통해 제2 홀수 기준 멀티플렉서(122)를 제어한다.
로직 블록(20)으로부터 생성되는 출력 디지털 코드인 ADC 코드에 기초하여, 기준 전압 선택 회로 블록(50)은, 제2 기준 전압(Ref_2)과 제3 기준 전압(Ref_3)이 제1 노드 또는 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨에 가장 가까운 기준 전압이고 제1 기준 전압(Ref_1)과 제4 기준 전압(Ref_4)이 제1 노드 또는 감지 노드(XS)의 감지 전압(VSENS)의 전압 레벨에 다음으로 가장 가까운 기준 전압이도록, 선택 블록(60)에 의해 멀티플렉서들(92, 102, 112, 122)을 제어할 수 있다.
제1 그룹의 기준 전압들은 제1 기준 전압(Ref_1)과 제2 기준 전압(Ref_2)을 포함하고, 제2 그룹의 기준 전압들은 제3 기준 전압(Ref_3)과 제4 기준 전압(Ref_4)을 포함한다. 제1 그룹의 전압 레벨은, 제1 노드 또는 감지 노드(XS)의 전압 레벨에 따라 제2 그룹의 전압 레벨보다 높거나 낮을 수 있다. 이는 도 5, 도 6a, 도 6b, 및 도 7의 ADC의 실시 예와 유사한 방식으로 제어될 수 있다.
본질적으로, 커패시터를 포함하는 제안된 아날로그-디지털 컨버터(ADC) 아키텍처는 전술한 바와 같이 전원 또는 접지 간섭의 영향을 감소시킬 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10: 센서 20: 로직 블록
30-0~30-n: 비교기 40: 전압 안정기
50: 기준 전압 선택 회로 블록 60: 선택 블록
72, 82: 멀티플렉서 100: 플래시 ADC
160: 전압 분배기 170: 연산 증폭기
200-0~200-m: 인버터 210-0~210-4: 중간 NAND 게이트
220-0~220-3: 입력 NAND 게이트 200, 300, 400, 500: ADC

Claims (17)

  1. 입력 아날로그 전압을 출력 디지털 코드로 변환하기 위한 아날로그-디지털 변환기(analog-to-digital converter, ADC)로서,
    상기 입력 아날로그 전압의 제1 노드;
    복수의 기준 전압들;
    복수의 비교기들로서, 각 비교기의 입력들이 상기 복수의 기준 전압들 중 대응하는 기준 전압 및 상기 제1 노드에 결합되는, 복수의 비교기들;
    상기 복수의 비교기들의 출력들을 수신하고 상기 출력 디지털 코드를 생성하기 위한 로직 블록; 및
    전압 안정기를 포함하고,
    상기 전압 안정기의 단자들을 상기 복수의 기준 전압들 중 제1 기준 전압 및 상기 제1 노드와 결합하도록 구성되는, 아날로그-디지털 변환기.
  2. 제1 항에 있어서, 상기 전압 안정기는 제1 커패시터를 포함하는, 아날로그-디지털 변환기.
  3. 제2 항에 있어서, 상기 아날로그-디지털 변환기는 상기 복수의 기준 전압들 중 상기 제1 기준 전압을 결정하도록 구성되고, 상기 제1 기준 전압은 상기 제1 노드의 현재 입력 아날로그 전압에 가장 가깝고, 상기 아날로그-디지털 변환기는 상기 제1 커패시터의 단자들을 상기 제1 기준 전압 및 상기 제1 노드와 결합하도록 구성되는, 아날로그-디지털 변환기.
  4. 제3 항에 있어서, 상기 제1 기준 전압의 전압 레벨은 상기 제1 노드의 현재 입력 아날로그 전압의 전압값보다 큰, 아날로그-디지털 변환기.
  5. 제3 항에 있어서, 상기 제1 기준 전압의 전압 레벨은 상기 제1 노드의 현재 입력 아날로그 전압의 전압값보다 작은, 아날로그-디지털 변환기.
  6. 제2 항에 있어서, 제2 커패시터를 더 포함하고, 상기 복수의 기준 전압들 중 제2 기준 전압은 상기 제2 커패시터에 결합되도록 선택되는, 아날로그-디지털 변환기.
  7. 제6 항에 있어서, 상기 아날로그-디지털 변환기는 상기 복수의 기준 전압들 중 상기 제1 기준 전압을 결정하도록 구성되고, 상기 제1 기준 전압의 전압 레벨은 상기 제1 노드의 현재 입력 아날로그 전압의 전압값보다 크고,
    상기 아날로그-디지털 변환기는 상기 복수의 기준 전압들 중 상기 제2 기준 전압을 결정하도록 구성되고, 상기 제2 기준 전압의 전압 레벨은 상기 제1 노드의 현재 입력 아날로그 전압의 전압값보다 작고,
    상기 아날로그-디지털 변환기는, 상기 제1 커패시터의 단자들을 상기 제1 노드 및 상기 제1 기준 전압과 결합하도록 구성되고, 상기 제2 커패시터의 단자들을 상기 제1 노드 및 상기 제2 기준 전압과 결합하도록 구성된, 아날로그-디지털 변환기.
  8. 제7 항에 있어서, 상기 제1 기준 전압은 상기 제1 노드의 현재 입력 아날로그 전압에 가장 가까운 상위 기준 전압이고, 상기 제2 기준 전압은 상기 제1 노드의 현재 입력 아날로그 전압에 가장 가까운 하위 기준 전압인, 아날로그-디지털 변환기.
  9. 제2 항에 있어서, 상기 전압 안정기는 상기 제1 커패시터를 포함한 두 개보다 많은 커패시터를 더 포함하고, 상기 아날로그-디지털 변환기는 상기 커패시터들의 각 커패시터의 단자들을 상기 제1 노드 및 상기 복수의 기준 전압 중 대응하는 각 기준 전압과 결합하도록 구성된, 아날로그-디지털 변환기.
  10. 제9 항에 있어서, 상기 제1 노드와 결합된 상기 커패시터들의 개수는 홀수인, 아날로그-디지털 변환기.
  11. 제9 항에 있어서, 상기 제1 노드와 결합된 상기 커패시터들의 개수는 짝수인, 아날로그-디지털 변환기.
  12. 제9 항에 있어서, 상기 아날로그-디지털 변환기는, 제1 그룹의 상기 커패시터들의 각 커패시터의 단자들을 상기 제1 노드 및 제1 그룹의 기준 전압들의 각 기준 전압과 결합하도록 구성되고, 상기 제1 그룹의 기준 전압들의 전압 레벨은 상기 제1 노드의 현재 입력 아날로그 전압의 전압값보다 크고,
    상기 아날로그-디지털 변환기는, 제2 그룹의 상기 커패시터들의 각 커패시터의 단자들을 상기 제1 노드 및 제2 그룹의 기준 전압들의 각 기준 전압과 결합하도록 구성되고, 상기 제2 그룹의 기준 전압들의 전압 레벨은 상기 제1 노드의 현재 입력 아날로그 전압의 전압값보다 작은, 아날로그-디지털 변환기.
  13. 제12 항에 있어서, 상기 제1 그룹의 기준 전압들은 상기 현재 입력 아날로그 전압에 대하여 상기 제2 그룹의 기준 전압들에 대칭되는, 아날로그-디지털 변환기.
  14. 제12 항에 있어서, 상기 제1 그룹의 기준 전압들은 상기 제1 노드의 현재 입력 아날로그 전압에 가장 가까운 상위 기준 전압들이고, 상기 제2 그룹의 기준 전압들은 상기 제1 노드의 현재 입력 아날로그 전압에 가장 가까운 하위 기준 전압들인, 아날로그-디지털 변환기.
  15. 제2 항에 있어서, 상기 출력 디지털 코드를 수신하고 상기 복수의 기준 전압들 중 상기 제1 커패시터와 결합될 상기 제1 기준 전압을 선택하기 위한 기준 전압 선택 회로 블록을 더 포함하는, 아날로그-디지털 변환기.
  16. 제15 항에 있어서, 상기 전압 안정기는 제2 커패시터를 더 포함하고,
    상기 기준 전압 선택 회로 블록은 상기 복수의 기준 전압들 중 상기 제2 커패시터와 결합될 제2 기준 전압을 선택하도록 구성되는, 아날로그-디지털 변환기.
  17. 제16 항에 있어서, 상기 기준 전압 선택 회로 블록은,
    복수의 짝수 기준 전압들을 수신하기 위한 짝수 기준 멀티플렉서;
    복수의 홀수 기준 전압들을 수신하기 위한 홀수 기준 멀티플렉서; 및
    상기 짝수 기준 멀티플렉서에 제공될 짝수 기준 선택 신호 및 상기 홀수 기준 멀티플렉서에 제공될 홀수 기준 선택 신호를 생성하기 위한 선택 블록을 포함하고,
    상기 짝수 기준 멀티플렉서의 출력은 상기 제1 커패시터에 연결되고, 상기 홀수 기준 멀티플렉서의 출력은 상기 제2 커패시터에 연결되는, 아날로그-디지털 변환기.
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