IT201600118790A1

IT201600118790A1 - Convertitore analogico-digitale (ADC) con migliorata reiezione ai disturbi di potenza

Info

Publication number: IT201600118790A1
Application number: IT102016000118790A
Authority: IT
Inventors: Luigi Paone; Marco Passerini
Original assignee: Sk Hynix Inc
Priority date: 2016-11-23
Filing date: 2016-11-23
Publication date: 2018-05-23
Also published as: KR20180058204A; US10171098B2; US20180145698A1; KR102415676B1

Description

DESCRIZIONE

CAMPO DELL'INVENZIONE

La presente descrizione si riferisce a un convertitore analogico-digitale (ADC) con migliorata reiezione ai disturbi dalle alimentazioni.

BACKGROUND DELL'INVENZIONE

Si utilizza un ADC flash per convertire un'uscita analogica proveniente da un sensore in un codice digitale, che può essere utilizzato in una memoria flash. Questo metodo è utilizzato per esempio per la misura della temperatura. Le informazioni del sensore poi sono trasmesse a un micro controllore. I valori di tensione analogica di lettura, programmazione o cancellazione sono quindi cambiati dal microcontrollore in base alle informazioni del sensore per migliorare i margini di distribuzione.

Un sensore analogico ed un blocco di ADC flash solitamente hanno bisogno di un tempo che varia da poche centinaia di nanosecondi ad alcuni microsecondi per l'avviamento e la conversione.

Riguardo il "tempo di avviamento", ogni circuito analogico ha bisogno di un certo tempo per raggiungere lo stato stazionario in CC dopo che si applica un segnale di abilitazione. In particolare, i segnali di polarizzazione in corrente continua e i segnali di polarizzazione in tensione continua di tutti i componenti di un tale circuito analogico iniziano da 0 (o da un valore predeterminato) e raggiungono i loro valori stazionari. Questo tempo quindi può essere definito come il "tempo di avviamento o startup" e la fase in cui i circuiti analogici raggiungono lo stato stazionario è solitamente indicata come "fase di avviamento". Un sensore analogico e un ADC flash si comportano allo stesso modo.

D'altra parte, il "tempo di conversione" è solitamente considerato come il tempo necessario a un ADC flash per convertire un segnale analogico proveniente da un sensore analogico in un codice digitale dopo che entrambi i circuiti hanno raggiunto il loro stato stazionario, la corrispondente fase essendo indicata come "fase di conversione" .

In alcuni casi queste due fasi, cioè la fase di avviamento e la fase di conversione, non sono separate e potrebbero avvenire simultaneamente. In questi casi, non è possibile distinguere fra tempo di avviamento e tempo di conversione.

Solitamente, un sensore analogico e un ADC flash per fornire in uscita un codice digitale valido hanno bisogno di un tempo che varia da alcune centinaia di nanosecondi ad alcuni microsecondi dopo che si applica un segnale di abilitazione. Questo tempo è necessario per avviare il circuito e per la conversione analogico-digitale contemporaneamente .

Durante tale tempo, si sconsigliano altre operazioni all' interno del dispositivo di memoria comprendente il sensore analogico e l'ADC flash, quali l'accensione di una pompa di carica, a causa dei disturbi indotti dall'alimentazione o dalla massa, che potrebbero influenzare l'operazione di conversione dell'ADC flash e, pertanto, impattare negativamente sul rilevamento di temperatura eseguito dal sensore analogico.

Questo può impattare su tempo di lettura, tempo di programmazione e tempo di cancellazione della memoria flash.

La figura 1 mostra un ADC flash di esempio per il rilevamento della temperatura in una memoria flash.

L'ADC flash 100 è accoppiato a un sensore 10 e comprende un blocco 20 di logica e una pluralità di comparatori 30-0~30-n inseriti fra un nodo d'uscita del sensore 10, indicato come nodo di rilevamento XS e il blocco 20 di logica. Gli ingressi non invertenti dei comparatori 30-0~30-n sono accoppiati al sensore 10 in corrispondenza del nodo di rilevamento XS, che fornisce una tensione di rilevamento analogica VSENS. Ciascun comparatore della pluralità di comparatori 30-0~30-n riceve al suo ingresso invertente anche una tensione di uscita di un corrispondente blocco di generazione delle tensioni di riferimento, che in particolare fornisce una pluralità di tensioni di riferimento Ref<0>~Ref<n>.

Il blocco 20 di logica genera un codice ADC al suo terminale d'uscita OUT, in base ai risultati del confronto della pluralità di comparatori 30-0~30-n. Più in particolare, ciascuna tensione di riferimento Ref<0>~Ref<n> ha un livello di tensione differente in modo tale che essa possa misurare la tensione d'ingresso analogica, cioè la tensione di rilevamento VSENS del sensore 10, in ima modalità a gradini. Per convenienza, qui si suppone che il livello di tensione aumenti dalla tensione di riferimento Ref<0> alla tensione di riferimento Ref<n>.

La figura 2 mostra un esempio di blocco 150 di generazione delle tensioni di riferimento per generare la pluralità di tensioni di riferimento Ref<0>~Ref<n>.

Il blocco 150 di generazione delle tensioni di riferimento comprende un partitore di tensione 160 e un amplificatore operazionale in configurazione in retroazione negativa 170, il partitore di tensione 160 essendo accoppiato fra un'uscita dell'amplificatore operazionale 170 e massa. Una tensione di riferimento comune VREF è fornita al generatore 150 delle tensioni di riferimento. Il partitore di tensione 160 può comprendere una pluralità di resistori Rl~Rn in serie fra l’uscita dell' amplificatore operazionale 170 e massa e che definiscono una pluralità di nodi d'uscita del partitore di tensione 160 in corrispondenza dei quali sono fomite le tensioni di riferimento Ref<0>~Ref<n>.

Se vi è un'ondulazione o fluttuazione sulla tensione di alimentazione dovuta, per esempio, all'accensione e al funzionamento della pompa di carica, una certa quantità di tale ondulazione o fluttuazione può essere accoppiata a tutte le tensioni di riferimento Ref< 0 > ~ Ref<n> .

Inoltre anche la tensione d’uscita XS del blocco del sensore 10 in Figura 1 potrebbe essere influenzata negativamente dai disturbi dell'alimentazione o della massa.

Un metodo per ridurre questo effetto negativo potrebbe essere non attivare qualsiasi sorgente di disturbo dell'alimentazione durante la conversione ADC. È tuttavia noto che spegnere tutte le possibili sorgenti di disturbo dell'alimentazione o della massa di una memoria flash durante la conversione ADC può impattare negativamente su tempo di lettura, tempo di programmazione o tempo di cancellazione.

È necessaria una nuova architettura di ADC per ridurre l'impatto di un tale disturbo dell’alimentazione o della massa.

SOMMARIO DELL'INVENZIONE

Le forme di realizzazione dell'invenzione sono dirette verso un convertitore analogico-digitale (ADC) per convertire una tensione analogica d'ingresso in un codice digitale d'uscita.

Lo scopo della nuova architettura proposta è ridurre gli effetti negativi dell'ondulazione o della fluttuazione sulle tensioni di alimentazione e massa su un convertitore analogico-digitale (ADC) durante la fase di conversione. Tale situazione potrebbe presentarsi, per esempio, durante il funzionamento simultaneo dell'ADC e di una pompa di carica o altra sorgente analogica di disturbi di alimentazione o massa in una memoria flash.

In una forma di realizzazione dell'invenzione, un convertitore analogico-digitale (ADC) per convertire una tensione analogica d'ingresso in un codice digitale d'uscita comprende un primo nodo della tensione analogica d'ingresso; una pluralità di tensioni di riferimento; una pluralità di comparatori, gli ingressi di ciascun comparatore essendo rispettivamente accoppiati al primo nodo e a una corrispondente tensione di riferimento della pluralità di tensioni di riferimento; un blocco circuitale logico per ricevere le uscite della pluralità di comparatori e generare il codice digitale d'uscita; e un primo condensatore, in cui l'ADC è atto ad accoppiare i terminali del primo condensatore al primo nodo e a una prima tensione di riferimento della pluralità di tensioni di riferimento.

BREVE DESCRIZIONE DEI DISEGNI

Le caratteristiche e i vantaggi della divulgazione saranno evidenti dalla seguente descrizione delle forme di realizzazione della stessa data a titolo di esempio indicativo e non limitativo in riferimento ai disegni annessi, in cui

La figura 1 mostra un esempio di convertitore analogicodigitale (ADC) flash accoppiato a un sensore per il rilevamento della temperatura in una memoria flash.

La figura 2 mostra un esempio di blocco di generazione delle tensioni di riferimento per generare la pluralità di tensioni di riferimento.

La figura 3 mostra un convertitore analogico-digitale (ADC) secondo una forma di realizzazione, accoppiato al sensore.

La figura 4A mostra un grafico tempo-tensione dei segnali d'ingresso di un convertitore analogico-digitale (ADC) in un caso ideale.

La figura 4B mostra un esempio di grafico tempo-tensione dei segnali d'ingresso di un convertitore analogico-digitale (ADC) in un caso reale.

La figura 4C mostra un esempio di grafico tempo-tensione dei segnali d'ingresso del convertitore analogico-digitale (ADC) secondo la forma di realizzazione.

La figura 5 mostra schematicamente un convertitore analogico-digitale (ADC) accoppiato a un sensore secondo un'altra forma di realizzazione.

La figura 6 A mostra un blocco circuitale di selezione del convertitore analogico-digitale (ADC) di figura 5.

La figura 6B mostra una struttura dettagliata dei multiplatori del convertitore analogico-digitale (ADC) di figura 5.

La figura 7 mostra un diagramma di temporizzazione che mostra il cambiamento di tensione di un nodo di rilevamento del convertitore analogico-digitale (ADC) di figura 5, delle corrispondenti tensioni di riferimento e del codice digitale d'uscita.

La figura 8 mostra un convertitore analogico-digitale (ADC) accoppiato a un sensore secondo un'altra forma di realizzazione ancora.

La figura 9 mostra schematicamente un convertitore analogico-digitale (ADC) accoppiato a un sensore secondo una ulteriore forma di realizzazione.

DESCRIZIONE DETTAGLIATA DELLE FORME DI REALIZZAZIONE

Forme di realizzazione esemplificative della presente invenzione saranno descritte dettagliatamente nel seguito in riferimento ai disegni accompagnatori. Sebbene la presente invenzione sia mostrata e descritta in relazione a esempi di forme di realizzazione della stessa, risulterà evidente all'esperto della tecnica che si possono apportare varie modifiche senza allontanarsi dallo spirito e dalla portata dell'invenzione. I termini e le parole utilizzati nella descrizione e nelle rivendicazioni non devono essere intesi con il loro significato ordinario o da dizionario. Sulla base del principio che l’inventore può definire il concetto appropriato di un termine al fine di descrivere la propria invenzione nel migliore dei modi, esso va interpretato con un significato e dei concetti che rispettano l'idea tecnica della presente invenzione. Inoltre, le descrizioni dettagliate di costruzioni ben note nella tecnica possono essere omesse per evitare di complicare inutilmente l'essenza della presente invenzione.

Nei disegni, caratteristiche corrispondenti sono identificate dagli stessi numeri di riferimento.

La figura 3 mostra un convertitore analogico-digitale (ADC) secondo una forma di realizzazione, globalmente indicato come 200, accoppiato a un sensore 10.

L'ADC 200 può convertire una tensione analogica d’ingresso VSENS in un codice digitale d'uscita o codice ADC. Più in particolare, l'ADC 200 può comprendere un primo nodo o nodo d'ingresso XS che riceve la tensione analogica d’ingresso VSENS fornita da un sensore 10. II nodo d'ingresso XS è quindi indicato anche come nodo di rilevamento XS e la tensione analogica d’ingresso VSENS come tensione di rilevamento VSENS.

L'ADC 200 può ulteriormente comprendere una pluralità di comparatori 30-0~30-n, accoppiati fra il nodo di rilevamento XS e una pluralità di terminali d'ingresso di un blocco 20 di circuiteria logica, la pluralità di comparatori 30-0~30-n aventi i rispettivi ingressi che ricevono una corrispondente pluralità di tensioni di riferimento Ref<0>~Ref<n>.

Gli ingressi di ciascun comparatore 30-i quindi ricevono la tensione analogica d'ingresso o la tensione di rilevamento VSENS e una corrispondente tensione di riferimento Ref della pluralità di tensioni di riferimento Refe 0>~ Refe n>.

Il blocco 20 di circuiteria logica è atto a ricevere le uscite della pluralità di comparatori 30-0~30-n e generare il codice digitale di codice d'uscita ADC a un terminale d'uscita OUT.

L'ADC 200 è anche atto a determinare una prima tensione di riferimento Refei+1> fra la pluralità di tensioni di riferimento RefeO>~Ref<n> aventi un livello di tensione maggiore della attuale tensione analogica d'ingresso o della tensione di rilevamento VSENS del nodo di rilevamento XS. L'ADC 200 è ulteriormente atto a determinare una seconda tensione di riferimento Ref fra la pluralità di tensioni di riferimento aventi un livello di tensione più piccolo della attuale tensione analogica d'ingresso o della tensione di rilevamento VSENS del nodo di rilevamento XS.

L'ADC 200 può comprendere uno stabilizzatore di tensione 40. Lo stabilizzatore di tensione 40 è accoppiato al nodo di rilevamento XS e almeno a una tensione di riferimento fra la pluralità di tensioni di riferimento Ref<0>~Ref<n>. Secondo la forma di realizzazione in figura 3, lo stabilizzatore di tensione 40 è accoppiato al nodo di rilevamento XS, alla prima tensione di riferimento Ref<i+1> e alla seconda tensione di riferimento Ref. Inoltre, lo stabilizzatore di tensione può essere configurato come un blocco capacitivo, come descritto in figura 3. Lo stabilizzatore di tensione 40 può includere almeno un primo condensatore Ca. Inoltre, lo stabilizzatore di tensione 40 può ulteriormente includere un secondo condensatore Cb. Più in particolare, il primo condensatore Ca può essere accoppiato fra un terminale d'ingresso di un comparatore 30-(i+l) che riceve la prima tensione di riferimento Ref<i+1> e il nodo di rilevamento XS e il secondo condensatore Cb può essere accoppiato fra il nodo di rilevamento XS e un terminale d'ingresso di un altro comparatore 30-i che riceve la seconda tensione di riferimento Ref.

Ulteriormente, l’ADC 200 può accoppiare i terminali del primo condensatore Ca in modo da ricevere la tensione analogica d'ingresso o tensione di rilevamento VSENS del nodo di rilevamento XS e la prima tensione di riferimento Ref<i+1> ed è atto ad accoppiare i terminali del secondo condensatore Cb in modo da ricevere la tensione analogica d'ingresso o tensione di rilevamento VSENS del nodo di rilevamento XS e la seconda tensione di riferimento Ref .

Lo stabilizzatore di tensione 40 è aggiunto all' AD C di figura 1. L'ADC 200 può richiedere un blocco di logica aggiuntivo per controllare la selezione delle tensioni di riferimento da accoppiare a ciascun condensatore dello stabilizzatore di tensione 40. L’implementazione specifica del blocco circuitale logico aggiuntivo sarà spiegata successivamente in riferimento ad altre figure.

In un esempio alternativo rispetto alla forma di realizzazione di cui sopra, può anche essere utilizzato soltanto un condensatore C. L'ADC 200 quindi può comprendere soltanto un condensatore C, che l'ADC 200 è atto ad accoppiare in modo da ricevere la tensione analogica d'ingresso o la tensione di rilevamento VSENS del nodo di rilevamento XS e una tensione di riferimento Ref. La tensione di riferimento Ref è quella più vicina alla tensione analogica d'ingresso o alla tensione di rilevamento VSENS del nodo di rilevamento XS. In tal caso, il livello di tensione della tensione di riferimento Ref può essere superiore airattuale tensione analogica d’ingresso o alla tensione di rilevamento VSENS del nodo di rilevamento XS. Alternativamente, il livello di tensione della tensione di riferimento Ref può essere minore della attuale tensione analogica d'ingresso o della tensione di rilevamento VSENS del nodo di rilevamento XS.

La figura 4A mostra un grafico tempo-tensione dei segnali d'ingresso di un convertitore analogico -digitale (ADC) ideale.

L'asse x rappresenta il tempo e l’asse y rappresenta i livelli di tensione delle tensioni di riferimento Ref<i-1>, Ref, Ref<i+1> e Ref<i+2> e il livello di tensione della tensione analogica d'ingresso o della tensione di rilevamento VSENS del nodo di rilevamento XS.

Nel caso di assenza di disturbo dell’ alimentazione o della massa, cioè in assenza di ondulazione o fluttuazione delle tensioni, dopo alcuni microsecondi, il livello di tutte le tensioni diventa costante. In altre parole, non vi è fluttuazione delle tensioni di riferimento e della tensione analogica d’ingresso o della tensione di rilevamento VSENS del nodo di rilevamento XS a partire da un tempo tl . Tuttavia, questa è una situazione ideale di un ADC.

La figura 4B mostra un esempio di grafico tempo-tensione di un convertitore analogico-digitale (ADC) reale.

Similmente alla figura 4A, l’asse x rappresenta il tempo e l'asse y rappresenta i livelli di tensione delle tensioni di riferimento Ref<i-1>, Ref, Ref<i+1> e Ref<i+2> e il livello di tensione della tensione analogica d'ingresso o della tensione di rilevamento VSENS del nodo di rilevamento XS.

In una situazione reale, vi sono disturbi dell<1>alimentazione o della massa, cioè disturbi introdotti dall'ondulazione delle tensioni, sia nella tensione analogica d'ingresso o la tensione di rilevamento VSENS del nodo di rilevamento XS che nelle tensioni di riferimento Ref<il>~Ref<i+2>.

Come mostrato in figura 4B, vi sono fluttuazioni sulle tensioni di riferimento Ref<i-l>~Ref<i+2> e la tensione analogica d'ingresso o la tensione di rilevamento VSENS del nodo di rilevamento XS a partire da un tempo t2.

Il disturbo sulla tensione analogica d'ingresso o sulla tensione di rilevamento VSENS del nodo di rilevamento XS e i disturbi sulle tensioni di riferimento Ref<i-l>~Ref<i+2> possono avere fasi differenti e ampiezze differenti. Quindi si può produrre un errore nel codice ADC, poiché il livello di tensione della tensione in ingresso o della tensione di rilevamento VSENS del nodo di rilevamento XS attraversa uno o più livelli di tensione delle tensioni di riferimento.

La figura 4C mostra un esempio di grafico tempo -tensione del segnale d'ingresso del convertitore analogico-digitale (ADC) secondo la forma di realizzazione.

Similmente alla figura 4A, l'asse x rappresenta il tempo e l'asse y rappresenta i livelli di tensione delle tensioni di riferimento Ref<i-1>, Ref, Ref<i+1> e Ref<i+2> e il livello di tensione della tensione analogica d'ingresso o della tensione di rilevamento VSENS del nodo di rilevamento XS.

Come mostrato nella figura 4C, vi sono fluttuazioni sulle tensioni di riferimento e sulla tensione analogica d'ingresso o sulla tensione di rilevamento VSENS del nodo di rilevamento XS a partire da un tempo t3.

In particolare, un disturbo su una tensione di alimentazione o una tensione di massa impatta ancora sia la tensione analogica d'ingresso o la tensione di rilevamento VSENS del nodo di rilevamento XS che le tensioni di riferimento Ref<i-l>~Ref<i+2>. Tuttavia, la differenza di fase fra disturbo sulla tensione analogica d'ingresso o sulla tensione di rilevamento VSENS del nodo di rilevamento XS e disturbi sulle tensioni di riferimento più vicine Ref, Ref<i+1> è notevolmente ridotta, grazie allo stabilizzatore di tensione 40. In particolare, la differenza di fase fra disturbo sulla tensione analogica d'ingresso o sulla tensione di rilevamento VSENS del nodo di rilevamento XS e disturbi sulle tensioni di riferimento più vicine Ref, Ref<i+1> è notevolmente ridotta, grazie al primo condensatore Ca e al secondo condensatore Cb dello stabilizzatore di tensione 40 mostrato in figura 3. In modo simile, la differenza di ampiezza fra disturbo sulla tensione analogica d'ingresso o sulla tensione di rilevamento VSENS del nodo di rilevamento XS e disturbi sulle tensioni di riferimento più vicine Ref, Ref<i+1> è notevolmente ridotta, ancora grazie al primo condensatore Ca e al secondo condensatore Cb dello stabilizzatore di tensione 40 mostrato in figura 3. Quindi si riduce Terrore nell'ADC poiché la differenza di segnale fra la tensione analogica d'ingresso o la tensione di rilevamento VSENS del nodo di rilevamento XS e i disturbi sulle tensioni di riferimento più vicine Ref, Ref<i+1> rimane costante.

La figura 5 mostra schematicamente un convertitore analogico-digitale (ADC) secondo un'altra forma di realizzazione, globalmente indicato con 300, accoppiato a un sensore 10.

Per quanto riguarda la forma di realizzazione di figura 3, l’ADC 300 può convertire una tensione analogica d'ingresso VSENS in un codice digitale d'uscita, codice ADC. L'ADC 300 può comprendere un primo nodo o nodo d'ingresso XS che riceve la tensione analogica d'ingresso VSENS fornita dal sensore 10. Il nodo d'ingresso XS è indicato anche come nodo di rilevamento XS e la tensione analogica d’ingresso VSENS come tensione di rilevamento VSENS.

L'ADC 300 può ulteriormente comprendere una pluralità di comparatori 30-0~30-n accoppiati fra il nodo di rilevamento XS e una pluralità di terminali d'ingresso di un blocco 20 di circuiteria logica, la pluralità di comparatori 30-0~30-n aventi i rispettivi ingressi che ricevono una corrispondente pluralità di tensioni di riferimento Ref< 0 > ~ Ref<n> .

Gli ingresso di ciascun comparatore 30-i quindi ricevono la tensione analogica d'ingresso o la tensione di rilevamento VSENS e una corrispondente tensione di riferimento Ref della pluralità di tensioni di riferimento Ref<0>~Ref<n>.

Il blocco 20 di circuiteria logica è atto a ricevere le uscite della pluralità di comparatori 30-0~30-n e generare il codice digitale d'uscita del codice ADC a un terminale d'uscita OUT.

L'ADC 300 può anche comprendere uno stabilizzatore di tensione 45 accoppiato fra il nodo di rilevamento XS e un blocco 50 di circuiteria di selezione della tensione di riferimento. Secondo la presente forma di realizzazione, lo stabilizzatore di tensione può comprendere un primo condensatore CI e un secondo condensatore C2, accoppiati fra il nodo di rilevamento XS e il blocco 50 di circuiteria di selezione della tensione di riferimento. Il blocco 50 di circuiteria di selezione della tensione di riferimento è atto a ricevere il codice digitale d'uscita, codice ADC, e selezionare una prima tensione di riferimento Even_Ref a partire da una pluralità di tensioni di riferimento pari 70 per mezzo di un multiplatore dei riferimenti pari 72, avente i suoi ingressi che ricevono la pluralità di tensioni di riferimento pari 70 e un'uscita che fornisce la prima tensione di riferimento Even_Ref al primo condensatore C 1.

Inoltre, il blocco 50 di circuiteria di selezione della tensione di riferimento è atto a ricevere il codice digitale d'uscita, codice ADC, e selezionare una seconda tensione di riferimento Odd_Ref a partire da una pluralità di tensioni di riferimento dispari 80, per mezzo di un multiplatore dei riferimenti dispari 82, avente i suoi ingressi che ricevono la pluralità di tensioni di riferimento dispari 80 e un'uscita che fornisce la seconda tensione di riferimento Odd_Ref al secondo condensatore C2.

In altre parole, l'uscita del multiplatore dei riferimenti pari 72 è accoppiata al primo condensatore CI e l'uscita del multiplatore dei riferimenti dispari 82 è accoppiata al secondo condensatore C2.

Il blocco 50 di circuiteria di selezione della tensione di riferimento può ulteriormente comprendere un blocco 60 di selezione atto a ricevere il codice digitale d'uscita, codice ADC, e generare uno o più segnali di selezione dei riferimenti pari Even_Cnt da fornire al multiplatore dei riferimenti pari 72 e uno o più segnali di selezione dei riferimenti dispari Odd_Cnt da fornire al multiplatore dei riferimenti dispari 82. In particolare, per discriminare fra un set di N segnali di riferimento dispari, è necessario un numero dispari M di segnali di selezione, dove 2<M>=N.

In particolare, in base al codice digitale d'uscita, codice ADC, generato dal blocco 20 di logica, il blocco 60 di selezione è atto a fornire in uscita i segnali Even_Cnt di selezione dei riferimenti pari e i segnali Odd_Cnt di selezione dei riferimenti dispari, in modo tale che la prima tensione di riferimento Even_Ref accoppiata al primo condensatore CI sia la più vicina al livello di tensione della tensione d'ingresso analogica o della tensione di rilevamento VSENS del primo nodo o nodo di rilevamento XS fra le tensioni 70 di riferimento pari e la seconda tensione di riferimento Odd_Ref accoppiata al secondo condensatore C2 è la più vicina al livello di tensione della tensione analogica d'ingresso o della tensione di rilevamento VSENS del primo nodo o nodo di rilevamento XS fra le tensioni 80 di riferimento dispari.

La figura 6A mostra il blocco 60 di selezione dell'ADC di figura 5, quando il codice digitale d'uscita, codice ADC, generato dal blocco 20 di logica è un codice a 2 bit.

II codice ADC in particolare comprende un bit basso ADC<0> del codice ADC e un bit alto ADC<1> del codice ADC. Il blocco 60 di selezione comprende una pluralità di invertitori 200-0~200-m e una pluralità di porte NAND intermedie 2 10-0-2 10-m e di porte NAND d'ingresso 220-0-22.

Secondo la forma di realizzazione di figura 6A, il blocco 60 di selezione comprende una pluralità di invertitori, in particolare due invertitori 200-5 e 200-6 che ricevono in ingresso un bit del codice ADC, in particolare all'invertitore 200-5 è fornito in ingresso un codice ADC basso ADC<0> e ai invertitore 200-6 è fornito in ingresso un codice ADC alto ADC<1> come pure cinque invertitori 200-0-200-4 aventi gli ingressi connessi ai rispettivi ingressi di una pluralità di cinque porte NAND intermedie 210-0-210-4. Inoltre, il blocco 60 di selezione ulteriormente comprende una pluralità di quattro porte NAND 220-0-220-3 d'ingresso, aventi gli ingressi che ricevono il bit basso ADC<0> del codice ADC, il bit basso del codice ADC negato ADC<0>_N, il bit alto ADC<1> del codice ADC e il bit alto del codice ADC negato ADC<1>_N.

Più in particolare, la prima porta NAND d'ingresso 220-0 ha due ingressi che ricevono il bit basso del codice ADC negato ADC<0>_N e il bit alto del codice ADC negato ADC<1>_N e un'uscita accoppiata a un ingresso della prima porta NAND intermedia 210-0, l’altro ingresso della quale riceve una tensione di alimentazione VCC e a un ingresso della seconda porta NAND intermedia 210-1.

Similmente, il bit basso ADC<0> del codice ADC e il bit alto del codice ADC negato ADC<1>_N sono fomiti in ingresso alla seconda porta NAND d'ingresso 220-1, l'uscita della quale è accoppiata ai rispettivi ingressi della seconda porta NAND intermedia 210-1 e della terza porta NAND intermedia 210-2. Il bit basso del codice ADC negato ADC<0>JM e il bit alto ADC<1> del codice ADC sono forniti in ingresso alla terza porta NAND d'ingresso 220-2, l'uscita della quale è accoppiata ai rispettivi ingressi della terza porta NAND intermedia 210-2 e della quarta porta NAND intermedia 210-3. Infine, il bit basso ADC<0> del codice ADC e il bit alto ADC<1> del codice ADC sono fomiti in ingresso alla terza porta NAND d’ingresso 220-2, l'uscita della quale è accoppiata ai rispettivi ingressi della quarta porta NAND intermedia 210-3 e della quinta porta NAND intermedia 201-4, avente l'altro ingresso che riceve la tensione di alimentazione VCC.

In tal modo, la prima porta NAND intermedia 210-0 genera un segnale di selezione per una zeresima tensione di riferimento PASS_REF<0> e il suo segnale di tensione negato PASS REF<0> N è fornito in uscita dal primo invertitore 200_0. La seconda porta NAND intermedia 210-1 genera un segnale di selezione per una prima tensione di riferimento PASS_REF<1> e il suo segnale di tensione negato PASS_REF< 1 >_N è fornito in uscita dal secondo invertitore 200_1. La terza porta NAND intermedia 210-2 genera un segnale di selezione per una seconda tensione di riferimento PASS_REF<2> e il suo segnale di tensione negato PASS_REF<2>_N è fornito in uscita dal terzo invertitore 200_2. La quarta porta NAND intermedia 210-3 genera un segnale di selezione per una terza tensione di riferimento PASS_REF<3> e il suo segnale di tensione negato PASS REF<3>_N è fornito in uscita dal quarto invertitore 200_3. Infine, la quinta porta NAND intermedia 210-4 genera un segnale di selezione per una quarta tensione di riferimento PASS_REF<4> e il suo segnale di tensione negato PASS_REF<4>_N è fornito in uscita dal quinto invertitore 200_4.

I segnali PASS_REF<0>, PASS_REF<0>_N, PASS_REF<2>, PASS_REF< 2 >_N , PASS_REF<4> e PASS REF<4>_N di figura 6A appartengono al set di segnali di selezione dei riferimenti pari Even_Cnt di figura 5. I segnali PASS_REF<1>, PASS_REF<1>_N, PASS_REF<3> e PASS_REF<3>_N di figura 6A appartengono al set di segnali di selezione dei riferimenti dispari Odd_Cnt di figura 5.

La figura 6B mostra una struttura dettagliata dei multiplatori 72 e 82 dell' AD C di figura 5.

II multiplatore dei riferimenti pari 72 comprende un primo interruttore 75-0 per commutare la zeresima tensione di riferimento REF<0>, un secondo interruttore 75-2 per commutare la seconda tensione di riferimento REF<2> e un terzo interruttore 75-4 per commutare la quarta tensione di riferimento REF<4>. Il multiplatore dei riferimenti dispari 82 comprende un quarto interruttore 82-1 per commutare la prima tensione di riferimento REF<1> e un quinto interruttore 82-3 per commutare la terza tensione di riferimento REF<3>.

Gli interruttori possono essere interruttori CMOS (metalloossido- semiconduttore complementari), ma la forma di realizzazione non è limitata agli stessi.

Il primo interruttore 75-0 ha le sue gate accoppiate al segnale di selezione PASS_REF<0> e al suo segnale negato PASS_REF<0>_N. In tal modo, la zeresima tensione di riferimento REF<0> è accoppiata al primo condensatore CI quando il segnale di selezione PASS_.REF<0> è alto e il suo segnale di selezione negato PASS_REF<0>_N è basso.

Il secondo interruttore 75-2 ha le sue gate accoppiate al segnale di selezione PASS_REF<2> e al suo segnale negato PASS_REF<2>_N. In tal modo, la seconda tensione di riferimento REF<2> è accoppiata al primo condensatore CI quando il segnale di selezione PASS_REF<2> è alto e il suo segnale di selezione negato PAS S_REF < 2 >_N è basso.

II terzo interruttore 75-4 ha le sue gate accoppiate al segnale di selezione PASS REF<4> e al suo segnale negato PASS_REF<4>_N. In tal modo, la quarta tensione di riferimento REF<4> è accoppiata al primo condensatore CI quando il segnale di selezione PASS_REF<4> è alto e il suo segnale di selezione negato PASS REF<4>_N è basso.

II quarto interruttore 82-1 ha le sue gate accoppiate al segnale di selezione PASS_REF<1> e al suo segnale negato PASS_REF<1>_N. In tal modo, la prima tensione di riferimento REF<1> è accoppiata al secondo condensatore C2 quando il segnale di selezione PASS_REF<1> è alto e il suo segnale di selezione negato PASS_REF< 1 >_N è basso.

II quinto interruttore 82-3 ha le sue gate accoppiate al segnale di selezione PASS_REF<3> e al suo segnale negato PASS_REF<3>_N. In tal modo, la terza tensione di riferimento REF<3> è accoppiata al secondo condensatore C2 quando il segnale di selezione PASS_REF<3> è alto e il suo segnale di selezione negato PASS_REF<3>_N è basso.

In tal modo, l'ADC è gestito in modo tale che la tensione di riferimento pari più vicina al livello di tensione della tensione analogica d'ingresso o tensione di rilevamento VSENS del primo nodo o nodo di rilevamento XS sia accoppiata al primo condensatore C 1 e la tensione di riferimento dispari più vicina al livello di tensione della tensione analogica d'ingresso o tensione di rilevamento VSENS del primo nodo o nodo di rilevamento XS sia accoppiata al secondo condensatore C2.

La figura 7 mostra un diagramma di temporizzazione che rappresenta il cambiamento del livello di tensione della tensione analogica d'ingresso o tensione di rilevamento VSENS del primo nodo o nodo XS e i cambiamenti delle tensioni di riferimento secondo l'ADC della forma di realizzazione di figura 5.

Da 0 ad un primo istante tsim_i, ad un secondo istante tsimj2, ad un terzo istante t3mi 3e fino a un quarto istante tsu3⁄4_4, il livello di tensione della tensione di rilevamento VSENS del nodo di rilevamento XS aumenta gradualmente senza disturbi dall'alimentazione o dalla massa. Poi, dal quarto istante taim-4, il livello di tensione della tensione di rilevamento VSENS fornita dal sensore 10 è fissa a un valore costante mentre il disturbo dall'alimentazione o dalla massa fa fluttuare tutte le tensioni di riferimento REF<0>~REF<4> e il livello di tensione della tensione di rilevamento VSENS.

Da 0 al primo istante tsim ì, il livello di tensione della tensione di rilevamento VSENS del nodo di rilevamento XS è maggiore della zeresima tensione di riferimento REF<0> e minore della prima tensione di riferimento REF<1>. Di conseguenza, il codice ADC è 00 e la prima tensione di riferimento Evcn Ref accoppiata al primo condensatore CI è la zeresima tensione di riferimento Ref<0> e la seconda tensione di riferimento Odd_Ref accoppiata al secondo condensatore C2 è la prima tensione di riferimento Ref<l>.

Dal primo istante tSim_i al secondo istante tsim-2, il livello di tensione della tensione di rilevamento VSENS del nodo di rilevamento XS è maggiore della prima tensione di riferimento REF<1> e minore della seconda tensione di riferimento REF<2>. Di conseguenza, il codice ADC è 01 e la prima tensione di riferimento Even_Ref accoppiata al primo condensatore CI è la seconda tensione di riferimento Ref<2> e la seconda tensione di riferimento Odd_Ref accoppiata al secondo condensatore C2 è la prima tensione di riferimento Ref< 1 > .

Dal secondo istante tsmj2al terzo istante tSim_3, il livello di tensione della tensione di rilevamento VSENS del nodo di rilevamento XS è maggiore della seconda tensione di riferimento REF<2> e minore della terza tensione di riferimento REF<3>. Di conseguenza, il codice ADC è 10 e la prima tensione di riferimento Even_Ref accoppiata al primo condensatore CI è la seconda tensione di riferimento Ref<2> e la seconda tensione di riferimento Odd_Ref accoppiata al secondo condensatore C2 è la terza tensione di riferimento REF<3>.

Dal terzo istante tsim_3 al quarto istante tSim_4, il livello di tensione della tensione di rilevamento VSENS del nodo di rilevamento XS è maggiore della terza tensione di riferimento REF<3> e minore della quarta tensione di riferimento REF<4>. Di conseguenza, il codice ADC è 11 e la prima tensione di riferimento Even_Ref accoppiata al primo condensatore CI è la quarta tensione di riferimento REF<4> e la seconda tensione di riferimento Odd_Ref accoppiata al secondo condensatore C2 è la terza tensione di riferimento REF<3>.

Dal quarto istante tsim-4, il livello di tensione della tensione di rilevamento VSENS del nodo di rilevamento XS è maggiore della seconda tensione di riferimento REF<2> e minore della terza tensione di riferimento REF<3>. Di conseguenza, il codice ADC è 10 e la prima tensione di riferimento Even_Ref accoppiata al primo condensatore CI è la seconda tensione di riferimento Ref<2> e la seconda tensione di riferimento Odd Ref accoppiata al secondo condensatore C2 è la terza tensione di riferimento REF<3>.

Grazie al primo e secondo condensatore CI e C2, le tensioni di riferimento più vicine REF<2> e REF<3> sono fortemente accoppiate al primo nodo o nodo di rilevamento XS. La quarta tensione di riferimento REF<4> e la prima tensione di riferimento REF<1> sono meno accoppiate al primo nodo o nodo di rilevamento VSENS della terza tensione di riferimento REF<3> e della seconda tensione di riferimento REF<2>. La zeresima tensione di riferimento REF<0> è meno accoppiata ed primo nodo o nodo di rilevamento XS della terza tensione di riferimento REF<3> e della seconda tensione di riferimento REF<2>.

Secondo la forma di realizzazione, due tensioni di riferimento consecutive, cioè una pari e una dispari, sono collegate al primo nodo o nodo XS tramite il primo e secondo condensatore CI e C2. La seconda tensione di riferimento REF<2> e la terza tensione di riferimento REF<3> seguono la forma d'onda del livello di tensione della tensione di rilevamento VSENS del primo nodo o nodo di rilevamento XS grazie ai condensatori CI e C2. Di conseguenza, nella fase di stato stazionario, il livello di tensione della tensione di rilevamento VSENS del primo nodo o nodo di rilevamento XS sarà limitata fra la seconda tensione di riferimento REF<2> e la terza tensione di riferimento REF<3>, per generare il codice digitale d'uscita, codice ADC, corretto.

La figura 8 mostra un convertitore analogico-digitale (ADC) secondo un'altra forma di realizzazione, globalmente indicata con 400, accoppiato a un sensore 10.

Diversamente dalla forma di realizzazione di figura 3, alle tensioni di riferimento sono accoppiati più di due condensatori.

L'ADC 400 può convertire una tensione d'ingresso analogica VSENS in un codice digitale d’uscita, codice ADC. L'ADC 400 può comprendere un primo nodo XS o nodo d’ingresso che riceve la tensione analogica d’ingresso VSENS fornita dal sensore 10. Il nodo d'ingresso XS è indicato anche come nodo di rilevamento XS e la tensione analogica d’ingresso VSENS come tensione di rilevamento VSENS.

L’ADC 400 può ulteriormente comprendere una pluralità di comparatori 30-0~30-n accoppiati fra il nodo di rilevamento XS e una pluralità di terminali d'ingresso di un blocco 20 di circuiteria logica, la pluralità di comparatori 30-0~30-n avendo i rispettivi ingressi che ricevono una corrispondente pluralità di tensioni di riferimento Ref<0>~Ref<n>.

Gli ingressi di ciascun comparatore 30-i quindi ricevono la tensione analogica d'ingresso o tensione di rilevamento VSENS e una corrispondente tensione di riferimento Ref della pluralità di tensioni di riferimento Ref<0>~Ref<n>. Il blocco 20 di circuiteria logica è atto a ricevere le uscite della pluralità di comparatori 30-0~30-n e generare il codice digitale d'uscita, codice ADC, a un terminale d'uscita OUT.

L'ADC 400 può comprendere uno stabilizzatore di tensione 40. Lo stabilizzatore di tensione 40 può essere configurato come blocco capacitivo che include una pluralità di condensatori C connessi a un rispettivo ingresso di due differenti comparatori 30-i~30-(i+l). Per brevità di spiegazione, sarà spiegato lo stabilizzatore di tensione 40 che include quattro condensatori con riferimento alla figura 8, dove lo stabilizzatore di tensione 40 comprende un primo condensatore C<i-1>, un secondo condensatore C, un terzo condensatore C<i+1> e un quarto condensatore C<i+2>.

L'ADC 400 in particolare è atto a determinare, fra la pluralità di tensioni di riferimento Ref<0>~Ref<n>, una prima tensione di riferimento Ref<i-1> da accoppiare al primo condensatore C<i-1>, una seconda tensione di riferimento Ref da accoppiare al secondo condensatore C, una terza tensione di riferimento Ref<i+1> da accoppiare al terzo condensatore C<i+1> e una quarta tensione di riferimento Ref<i+2> da accoppiare al quarto condensatore C<i+2>.

I livelli di tensione della prima e seconda tensione di riferimento Ref<i-1>, Ref sono minori del livello di tensione della tensione di rilevamento VSENS del primo nodo o nodo di rilevamento XS. I livelli di tensione della terza e quarta tensione di riferimento Ref<i+1>, Ref<i+2> sono maggiori del livello di tensione della tensione di rilevamento VSENS del primo nodo o nodo di rilevamento XS. La seconda tensione di riferimento Ref è la tensione di riferimento minore più vicina alla tensione di rilevamento VSENS e la prima tensione di riferimento Ref<i-1> è la successiva tensione di riferimento minore più vicina alla tensione di rilevamento VSENS. La terza tensione di riferimento Ref<i+1> è la tensione di riferimento maggiore più vicina alla tensione di rilevamento VSENS e la quarta tensione di riferimento Ref<i+2> è la successiva tensione di riferimento maggiore più vicina alla tensione di rilevamento VSENS.

In tal modo, il primo gruppo di tensioni di riferimento è simmetrico al secondo gruppo di tensioni di riferimento rispetto all’attuale tensione analogica d'ingresso o tensione di rilevamento VSENS.

Aggiungendo più di due condensatori, è possibile ottenere una maggiore immunità al disturbo dall'alimentazione o dalla massa. Nella forma di realizzazione, vi sono quattro condensatori, ma il numero di condensatori non è limitato allo stesso per ottenere un effetto simile.

In un senso ampio, l'ADC è atto ad accoppiare i terminali di ciascuno di un primo gruppo di condensatori al primo nodo o nodo di rilevamento XS e a ciascuna di un primo gruppo di tensioni di riferimento. In questo caso, il livello di tensione del primo gruppo di tensioni di riferimento è maggiore della attuale tensione analogica d'ingresso o tensione di rilevamento VSENS del primo nodo o nodo di rilevamento XS. Ulteriormente, l'ADC è atto ad accoppiare i terminali di ciascuno di un secondo gruppo di condensatori al primo nodo o nodo di rilevamento XS e a ciascuna di un secondo gruppo di tensioni di riferimento. In questo caso, il livello di tensione del secondo gruppo di tensioni di riferimento è minore della attuale tensione analogica d'ingresso o tensione di rilevamento VSENS del primo nodo o nodo di rilevamento XS. In figura 8 il terzo e quarto condensatore C<i+1> e C<i+2> appartengono al primo gruppo di condensatori, mentre il primo e secondo condensatore C<i-1> and C appartengono al secondo gruppo di condensatori.

Il primo gruppo di tensioni di riferimento è simmetrico al secondo gruppo di tensioni di riferimento rispetto all’attuale tensione analogica d'ingresso o tensione di rilevamento VSENS del primo nodo o nodo di rilevamento XS. Le tensioni di riferimento del primo gruppo sono le tensioni di riferimento superiori più vicine alla attuale tensione analogica d’ingresso VSENS del primo nodo XS e le tensioni di riferimento del secondo gruppo sono le tensioni di riferimento inferiori più vicine alla attuale tensione analogica d’ingresso VSENS del primo nodo XS.

La figura 9 mostra schematicamente un convertitore analogico-digitale (ADC) secondo una ulteriore forma di realizzazione, globalmente indicato con 500, accoppiato a un sensore 10.

L'ADC 500 può convertire una tensione analogica d'ingresso VSENS in un codice digitale d'uscita, codice ADC. L’ADC 500 può comprendere un primo nodo o nodo d'ingresso XS che riceve la tensione analogica d'ingresso VSENS fornita dal sensore 10. Il nodo d’ingresso XS è indicato anche come nodo di rilevamento XS e la tensione analogica d’ingresso VSENS come tensione di rilevamento VSENS.

L'ADC 500 può ulteriormente comprendere una pluralità di comparatori 30-0~30-n accoppiati fra il nodo di rilevamento XS e una pluralità di terminali d'ingresso di un blocco di circuiteria logica 20, la pluralità di comparatori 30-0~30-n aventi rispettivi ingressi che ricevono una corrispondente pluralità di tensioni di riferimento Ref<0>~Ref<n>.

Gli ingressi di ciascun comparatore 30-i quindi ricevono la tensione analogica d'ingresso o tensione di rilevamento VSENS e una corrispondente tensione di riferimento Ref della pluralità di tensioni di riferimento Ref<0>~Ref<n>.

Il blocco 20 di circuiteria logica è atto a ricevere le uscite della pluralità di comparatori 30-0~30-n e generare il codice digitale d’uscita, codice ADC, su un terminale d’uscita OUT.

L'ADC 500 può anche comprendere un primo condensatore Cl, un secondo condensatore C2, un terzo condensatore C3 e un quarto condensatore C4 accoppiati fra il nodo di rilevamento XS e un blocco 50 di circuiteria di selezione della tensione di riferimento. Il blocco 50 di circuiteria di selezione della tensione di riferimento è atto a ricevere il codice digitale d'uscita, codice ADC, e selezionare una prima tensione di riferimento Ref_l a partire da una pluralità di tensioni di riferimento pari 95 per mezzo di un primo multiplatore dei riferimenti pari 92, avente i suoi ingressi che ricevono la pluralità di tensioni di riferimento pari 95 e un'uscita che fornisce la prima tensione di riferimento Ref_l al primo condensatore Cl. L'uscita del multiplatore dei riferimenti pari 92 quindi è accoppiata al primo condensatore Cl. Un blocco 60 di selezione incluso nel blocco 50 di circuiteria di selezione della tensione di riferimento controlla il primo multiplatore dei riferimenti pari 92 tramite un primo segnale di selezione Cnt_l.

Similmente, il blocco 50 di circuiteria di selezione della tensione di riferimento è atto a selezionare una seconda tensione di riferimento Rcf 2 a partire da una pluralità di tensioni di riferimento dispari 105 per mezzo di un primo multiplatore dei riferimenti dispari 102, avente i suoi ingressi che ricevono la pluralità di tensioni di riferimento dispari 105 e un'uscita che fornisce la seconda tensione di riferimento Ref_2 al secondo condensatore C2. L'uscita del primo multiplatore dei riferimenti dispari 102 quindi è accoppiata al secondo condensatore C2. Il blocco di selezione 60 controlla il multiplatore dei riferimenti dispari 102 tramite un secondo segnale di controllo Cnt_2.

Il blocco 50 di circuiteria di selezione della tensione di riferimento è atto anche a selezionare una terza tensione di riferimento Ref_3 a partire dalla pluralità di tensioni di riferimento pari 95 per mezzo di un secondo multiplatore dei riferimenti pari 112, avente i suoi ingressi che ricevono la pluralità di tensioni di riferimento pari 95 e un'uscita che fornisce la terza tensione di riferimento Ref_3 al terzo condensatore C3. L'uscita del secondo multiplatore dei riferimenti pari 112 quindi è accoppiata al terzo condensatore 32. Il blocco di selezione 60 controlla il secondo multiplatore dei riferimenti pari 112 tramite un terzo segnale di selezione Cnt_3.

Il blocco 50 di circuiteria di selezione della tensione di riferimento è ulteriormente atto a selezionare una quarta tensione di riferimento Ref_4 a partire dalla pluralità di tensioni di riferimento dispari 105 per mezzo di un secondo multiplatore dei riferimenti dispari 122, avente i suoi ingressi che ricevono la pluralità di tensioni di riferimento dispari 105 e un'uscita che fornisce la quarta tensione di riferimento Ref_4 al quarto condensatore C4. L'uscita del secondo multiplatore dei riferimenti dispari 122 quindi è accoppiata al quarto condensatore C4. Il blocco di selezione 60 controlla anche il secondo multiplatore dei riferimenti dispari 122 tramite un quarto segnale di selezione Cnt_4-In base al codice digitale d'uscita, codice ADC, generato dal blocco 20 di logica, il blocco 50 di circuiteria di selezione della tensione di riferimento può controllare i multiplatori 92, 102, 112, 122 per mezzo del blocco 60 di selezione in modo tale che la seconda tensione di riferimento Ref_2 e la terza tensione di riferimento Rcf.3 siano le tensioni di riferimento più vicine al livello di tensione del nodo di rilevamento VSENS del primo nodo o nodo di rilevamento XS e che la prima tensione di riferimento Ref_l e la quarta tensione di riferimento Ref_4 siano le successive tensioni di riferimento più vicine al livello di tensione del nodo di rilevamento VSENS del primo nodo o nodo di rilevamento XS.

Un primo gruppo di tensioni di riferimento comprende la prima tensione di riferimento Ref_l e la seconda tensione di riferimento Ref_2 e un secondo gruppo di tensioni di riferimento comprende la terza tensione di riferimento Ref_3 e la quarta tensione di riferimento Ref_4. Il livello di tensione del primo gruppo può essere maggiore o minore di quello del secondo gruppo, in funzione del livello di tensione del primo nodo o nodo di rilevamento XS. Questo può essere controllato in un modo simile alle forme di realizzazione di ADC nelle figure 5, 6A, 6B e 7.

In essenza, le architetture di convertitore analogico-digitale (ADC) proposte, che includono i condensatori, sono in grado di ridurre l'impatto del disturbo dall'alimentazione o dalla massa, come spiegato in precedenza.

Da quanto precede risulterà evidente che, sebbene nella presente siano state descritte forme di realizzazione specifiche dell'invenzione a scopo d'illustrazione, si possono apportare varie modifiche senza allontanarsi dallo spirito e dalla portata dell' invenzione. Di conseguenza, l'invenzione non è limitata se non dalle rivendicazioni allegate.

Claims

RIVENDICAZIONI 1. Convertitore analogico-digitale (ADC) per convertire una tensione analogica d'ingresso in un codice digitale d'uscita, l'ADC comprendendo : un primo nodo della tensione analogica d'ingresso; una pluralità di tensioni di riferimento; una pluralità di comparatori, gli ingressi di ciascun comparatore essendo accoppiati al primo nodo e a una corrispondente tensione di riferimento della pluralità di tensioni di riferimento; un blocco circuitale logico per ricevere le uscite della pluralità di comparatori e generare il codice digitale d'uscita; e uno stabilizzatore di tensione, in cui l’ADC è atto ad accoppiare i terminali dello stabilizzatore di tensione al primo nodo e a una prima tensione di riferimento della pluralità di tensioni di riferimento.
2. Convertitore analogico-digitale (ADC) della rivendicazione 1, in cui lo stabilizzatore di tensione comprende un primo condensatore.
3. Convertitore analogico-digitale (ADC) della rivendicazione 2, in cui l'ADC è atto a determinare la prima tensione di riferimento fra la pluralità di tensioni di riferimento, la prima tensione di riferimento essendo la più vicina a una attuale tensione analogica d'ingresso del primo nodo e l'ADC è atto ad accoppiare i terminali del primo condensatore al primo nodo e alla prima tensione di riferimento.
4. Convertitore analogico-digitale (ADC) della rivendicazione 3, in cui il livello di tensione della prima tensione di riferimento è maggiore del valore di tensione della attuale tensione analogica d'ingresso del primo nodo.
5. Convertitore analogico-digitale (ADC) della rivendicazione 3, in cui il livello di tensione della prima tensione di riferimento è minore del valore di tensione della attuale tensione analogica d'ingresso del primo nodo.
6. Convertitore analogico-digitale (ADC) della rivendicazione 2, ulteriormente comprendente: un secondo condensatore, una seconda tensione di riferimento che è selezionata dalla pluralità di tensioni di riferimento per essere accoppiata a un secondo condensatore.
7. Convertitore analogico-digitale (ADC) della rivendicazione 6, in cui l'ADC è atto a determinare la prima tensione di riferimento fra la pluralità di tensioni di riferimento, il livello di tensione della prima tensione di riferimento essendo maggiore del valore di tensione della attuale tensione analogica d'ingresso del primo nodo, e in cui l'ADC è atto a determinare la seconda tensione di riferimento fra la pluralità di tensioni di riferimento, il livello di tensione della seconda tensione di riferimento essendo minore del valore di tensione della attuale tensione analogica d'ingresso del primo nodo, e in cui l'ADC è atto ad accoppiare i terminali del primo condensatore al primo nodo e alla prima tensione di riferimento ed è atto ad accoppiare i terminali del secondo condensatore al primo nodo e alla seconda tensione di riferimento.
8. Convertitore analogico-digitale (ADC) della rivendicazione 7, in cui la prima tensione di riferimento è la tensione di riferimento superiore più vicina alla attuale tensione analogica d'ingresso del primo nodo e la seconda tensione di riferimento è la tensione di riferimento inferiore più vicina alla attuale tensione analogica d'ingresso del primo nodo.
9. Convertitore analogico-digitale (ADC) della rivendicazione 2, in cui lo stabilizzatore di tensione comprende ulteriormente: più di due condensatori comprendenti il primo condensatore e in cui l'ADC è atto ad accoppiare i terminali di ciascun condensatore al primo nodo e a una rispettiva corrispondente tensione di riferimento della pluralità di tensioni di riferimento.
10. Convertitore analogico-digitale (ADC) della rivendicazione 9, in cui il numero di condensatori accoppiati con il primo nodo è dispari.
11. Convertitore analogico-digitale (ADC) della rivendicazione 9, in cui il numero di condensatori accoppiati con il primo nodo è pari.
12. Convertitore analogico-digitale (ADC) della rivendicazione 9, in cui l'ADC è atto ad accoppiare i terminali di ciascuno di un primo gruppo di condensatori al primo nodo e a ciascuna di un primo gruppo di tensioni di riferimento, il livello di tensione del primo gruppo di tensioni di riferimento essendo maggiore del valore di tensione della attuale tensione analogica d'ingresso del primo nodo, e in cui l'ADC è atto ad accoppiare i terminali di ciascuno di un secondo gruppo di condensatori al primo nodo e a ciascuna di un secondo gruppo di tensioni di riferimento, il livello di tensione del secondo gruppo di tensioni di riferimento essendo minore del valore di tensione della attuale tensione analogica d'ingresso del primo nodo.
13. Convertitore analogico-digitale (ADC) della rivendicazione 12, in cui il primo gruppo di tensioni di riferimento è simmetrico al secondo gruppo di tensioni di riferimento rispetto all’attuale tensione analogica d'ingresso.
14. Convertitore analogico-digitale (ADC) della rivendicazione 12, in cui le tensioni di riferimento del primo gruppo sono le tensioni di riferimento superiori più vicine alla attuale tensione analogica d'ingresso del primo nodo e le tensioni di riferimento del secondo gruppo sono le tensioni di riferimento inferiori più vicine alla attuale tensione analogica d'ingresso del primo nodo.
15. Convertitore analogico-digitale (ADC) della rivendicazione 2, ulteriormente comprendente: un blocco circuitale di selezione della tensione di riferimento per ricevere il codice digitale d'uscita e selezionare dalla pluralità di tensioni di riferimento la prima tensione di riferimento da accoppiare al primo condensatore.
16. Convertitore analogico-digitale (ADC) della rivendicazione 15, in cui lo stabilizzatore di tensione comprende ulteriormente un secondo condensatore e in cui il blocco circuitale di selezione della tensione di riferimento è atto a selezionare dalla pluralità di tensioni di riferimento una seconda tensione di riferimento da accoppiare a un secondo condensatore.
17. Convertitore analogico-digitale (ADC) della rivendicazione 16, in cui il blocco circuitale di selezione della tensione di riferimento comprende: un multiplatore dei riferimenti pari per ricevere una pluralità di tensioni delle tensioni di riferimento pari; un multiplatore dei riferimenti dispari per ricevere una pluralità di tensioni delle tensioni di riferimento dispari; e un blocco di selezione per generare un segnale di selezione dei riferimenti pari da fornire al multiplatore dei riferimenti pari e un segnale di selezione dei riferimenti dispari da fornire al multiplatore dei riferimenti dispari, e in cui l'uscita del multiplatore dei riferimenti pari è accoppiata al primo condensatore e l'uscita del multiplatore dei riferimenti dispari è accoppiata al secondo condensatore.