ITTO20090207A1 - Comparatore con compensazione di offset, in particolare per convertitori analogico-digitali - Google Patents
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Description
DESCRIZIONE
“COMPARATORE CON COMPENSAZIONE DI OFFSET, IN PARTICOLARE PER CONVERTITORI ANALOGICO-DIGITALIâ€
La presente invenzione à ̈ relativa ad un comparatore con compensazione di offset, in particolare per convertitori analogico-digitali (ADC) operanti tramite successive approssimazioni (ADC SAR - Analog Digital Converter Successive Approximation Register).
Come à ̈ noto, un requisito importante per i comparatori consiste nella precisione; sono quindi richieste tecniche tali da garantire una sicura correzione dell'offset esistente, dovuto al disadattamento fra i componenti fisici che realizzano il convertitore.
Per la correzione dell'offset, sono state proposte diverse soluzioni.
Una prima soluzione, mostrata in figura 1 e descritta in B. Razavi, B. Wooley ″Design Techniques for High-Speed, High-Resolution Comparators″, IEEE Journal of Solid-State VOL. M7, N. 12, dicembre 1992, comprende N stadi preamplificatori 1 a monte di uno stadio di aggancio o ″latch″ 2 avente un offset. L'offset dei preamplificatori 1 viene rilevato in una fase iniziale di autozero, cortocircuitando gli ingressi dei preamplificatori 1 a una tensione fissa e campionando le uscite dei preamplificatori 1. In questo modo, l'offset del latch 2 viene ridotto, essendo diviso per il prodotto dei guadagni dei preamplificatori 1 (1/(G1*…Gi*…*GN), con Gi guadagno di un generico preamplificatore 1. In genere gli stadi preamplificatori 1 sono a basso guadagno (~2-3) per avere un buon rapporto banda/consumo. Di conseguenza, per ridurre a sufficienza l'offset del latch 2 à ̈ necessario disporre un certo numero di stadi preamplificatori, per cui il tempo di comparazione complessivo à ̈ piuttosto lungo e dipende dal livello di riduzione dell'offset desiderato. Inoltre il circuito occupa una considerevole area e presenta elevato consumo di potenza.
Un'altra soluzione, mostrata in figura 2 e descritta in N. Verma, A. Chandrakasan ″An Ultra Low Energy 12-bit Rate-Resolution Scalable SAR ADC for Wireless Sensor Nodes″, IEEE Journal of Solid-State VOL. 42, N. 6, giugno 2007, utilizza un comparatore latchato con singola cancellazione di offset in fase di autozero all'inizio della conversione, eliminando quindi la necessità di effettuare il ricampionamento dell’offset dopo ogni comparazione. In pratica, i transistori 3 e 4, operanti come generatori di corrente, vengono polarizzati in modo che i transistori di ingresso 1, 2 abbiano la stessa tensione di sorgente (VS1 = VS2), quando ricevono uguali segnali di ingresso VIN. Questa soluzione richiede una circuiteria ausiliaria abbastanza complessa per la gestione delle diverse fasi di controllo, con conseguente impatto sull’area occupata. Inoltre la presenza di retroazioni locali rende problematica la stabilità del circuito in condizioni critiche.
Un'ulteriore soluzione, mostrata nella figura 3 e descritta in T. Shima, K. Miyoshi ″Simple and Accurate Comparator Circuit″, IEEE Circuits and Systems VOL. 1, agosto 2002, utilizza un comparatore latchato con cancellazione dell'offset ad ogni comparazione. Tale circuito si basa sulla memorizzazione, sul condensatore C collegato fra i terminali di porta dei transistori 5 e 6, della differenza di tensione porta-sorgente dei due transistori 5, 6 in assenza di segnale. In tal modo, nella successiva fase di comparazione e poi in fase di aggancio, il segnale di uscita à ̈ indipendente dall'offset. Questa soluzione presenta una struttura meno complessa della precedente per quanto riguarda la circuiteria ausiliaria, ma richiede che gli ingressi vengano cortocircuitati prima di ogni comparazione poiché l’offset memorizzato viene perso dopo la comparazione.
Scopo della presente invenzione à ̈ mettere a disposizione un comparatore che superi gli inconvenienti della tecnica nota.
Secondo la presente invenzione vengono realizzati un comparatore ed un relativo metodo di funzionamento, come definiti nelle rivendicazioni 1 e, rispettivamente 9.
Per una migliore comprensione della presente invenzione ne viene ora descritta una forma di realizzazione preferita, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:
- la figura 1 Ã ̈ uno schema circuitale di una prima soluzione nota;
- la figura 2 Ã ̈ uno schema circuitale di una seconda soluzione nota;
- la figura 3 Ã ̈ uno schema circuitale di una terza soluzione nota;
- la figura 4 Ã ̈ uno schema circuitale di una forma di realizzazione del presente comparatore;
- la figura 5 mostra l'andamento dei segnali di comando del comparatore di figura 4;
- le figure 6-8 mostrano schemi circuitali equivalenti del comparatore di figura 4, in tre differenti fasi operative;
- la figura 9 mostra una simulazione relativa al comparatore di figura 4;
- la figura 10 Ã ̈ uno schema a blocchi di un convertitore ADC SAR utilizzante il comparatore di figura 4; e
- la figura 11 mostra il segnale di uscita del convertitore di figura 11.
La figura 4 mostra un comparatore 100 costituito da due stadi 10, 20 collegati in cascata e controllati da due segnali di sincronismo (segnale di autozero AZ e segnale di reset R) in modo da operare secondo tre fasi, includenti una fase di autozero, una fase di inseguimento ed una fase di valutazione (sbilanciamento e aggancio). La fase di autozero può essere eseguita una sola volta all'inizio di una serie di operazioni di comparazione, mentre le fasi di inseguimento e valutazione vengono eseguite in successione una all'altra, per ogni operazione di comparazione della serie.
Nel comparatore 100, un primo stadio 10 costituisce sostanzialmente un convertitore tensione/corrente che, durante la fase di autozero, memorizza una propria condizione di polarizzazione compensata in offset, in modo tale per cui, durante le successive fasi di inseguimento e valutazione, esso à ̈ in grado di generare, su proprie uscite 13 e 14, segnali in corrente iine -iindipendenti da segnali di ingresso IN1 e IN2 ricevuti su propri ingressi 11 e 12, ma indipendenti dall'offset del primo stadio 10 stesso.
Un secondo stadio 20 costituisce un comparatore ad aggancio, che à ̈ mantenuto in condizione di reset durante la fase di autozero, viene collegato al primo stadio 10 in fase di inseguimento, in modo da ricevere su propri ingressi 21 e 22 i segnali in corrente I1 e I2 e memorizzare una propria condizione di polarizzazione compensata in offset e viene scollegato dal primo stadio 10 durante la fase di valutazione, in modo da poter commutare e generare, su uscite di comparazione 23 e 24, segnali di uscita O1, O2 dipendenti solo dai segnali di ingresso IN1 e IN2.
In dettaglio, il primo stadio 10 comprende una coppia di transistori di ingresso M1, M2, qui di tipo NMOS aventi terminali di porta collegabili rispettivamente all'ingresso 11 e all'ingresso 12 attraverso rispettivi interruttori S1 e S2. Inoltre, i terminali di porta dei transistori di ingresso M1, M2 sono collegabili a una tensione continua di modo comune VCM attraverso rispettivi interruttori S3 e S4. Primi terminali (qui i terminali di sorgente) dei transistori di ingresso M1, M2 sono collegati insieme e ad un primo generatore di corrente 19 fornente una prima corrente di polarizzazione IB1. Secondi terminali (qui terminali di pozzo) dei transistori di ingresso M1, M2 sono collegati ad una rispettiva uscita 13, 14 del primo stadio e a primi terminali (qui terminali di pozzo) di una coppia di transistori di carico M3, M4, qui di tipo PMOS. Secondi terminali (qui terminali di sorgente) dei transistori di carico M3, M4 sono collegati ad una tensione di alimentazione VDD. Condensatori C1 e C2 sono collegati fra i terminali di pozzo e porta di un rispettivo transistore di carico M3, M4; interruttori S5 e S6 sono collegati fra i terminali di porta e sorgente di un rispettivo transistore di carico M3, M4.
Le uscite 13, 14 del primo stadio sono collegabili agli ingressi 21 e 22 del secondo stadio 20 attraverso rispettivi interruttori S7 e S8. Gli ingressi 21 e 22 del secondo stadio 20 (costituenti anche uscite del comparatore 100) sono collegati a primi terminali (qui terminali di pozzo) di una coppia di transistori di polarizzazione M5, M6, qui di tipo NMOS. Secondi terminali (qui terminali di sorgente) dei transistori di polarizzazione M5, M6 sono collegati insieme e ad un secondo generatore di corrente 29 fornente una seconda corrente di polarizzazione IB2. Gli ingressi 21 e 22 del secondo stadio 20 sono inoltre collegati a primi terminali (qui terminali di pozzo) di una coppia di transistori di uscita M7, M8, qui di tipo PMOS. Secondi terminali (qui terminali di sorgente) dei transistori di uscita M7, M8 sono collegati alla tensione di alimentazione VDD. Condensatori C3 e C4 sono collegati fra il terminale di pozzo di un rispettivo transistore di uscita M7, M8 e il terminale di porta dell'altro transistore di uscita M8, M7; interruttori S9 e S10 sono collegati fra i terminali di porta e pozzo di un rispettivo transistore di uscita M7, M8.
Gli interruttori S1-S10 ricevono segnali di comando derivati da combinazioni dei due segnali di sincronismo AZ e R (mostrati in figura 5), in modo da ottenere una sequenza di fasi di autozero AZ, inseguimento T e valutazione E. Ad esempio gli interruttori S3-S6 ricevono il segnale di autozero AZ, gli interruttori S1, S2 ricevono il segnale di autozero invertito AZ ; gli interruttori S7 e S8 ricevono il segnale di reset R e gli interruttori S9 e S10 ricevono un segnale di comando CK, combinazione dei segnali di autozero AZ e di reset R e tale da mantenerli chiusi durante la fase di autozero e di inseguimento e aperti durante la fase di valutazione.
Il funzionamento del comparatore 100 di figura 4 verrà ora descritto con riferimento alle figure 6-8, mostranti il circuito equivalente del comparatore 100 rispettivamente nelle fasi di autozero, inseguimento e valutazione.
Fase di autozero
In questa fase, gli interruttori S1, S2, S7, S8 sono aperti e gli interruttori S3, S4, S5, S6, S9, S10 sono chiusi. Di conseguenza, i terminali di porta dei transistori di ingresso M1, M2 del primo stadio 10 sono connessi alla tensione continua di modo comune VCM; le uscite 13 e 14 del primo stadio 10 sono scollegate dal secondo stadio 20; i transistori di carico M3 e M4 sono in configurazione a transdiodo e il secondo stadio 20 Ã ̈ in stato di reset.
In questa configurazione, mostrata in figura 6, i transistori di carico M3 e M4 vengono polarizzati rispettivamente con la corrente imposta dal transistore di ingresso M1, M2 collegato ad esso, pari a IB+ioff1 e IB-ioff1. In questa fase, i condensatori C1 e C2 memorizzano le tensioni VGS dei transistori di carico M3 e M4 corrispondenti a tali correnti.
Il secondo stadio 20 viene mantenuto in stato di reset, con retroazione positiva disabilitata, a causa della chiusura degli interruttori S9 e S10. In questa condizione, i condensatori C3 e C4 sono equivalenti ad un'unica capacità Ceq = C3 C4 connessa tra i terminali di porta dei transistori di uscita M7 e M8.
Fase di inseguimento
All'inizio di questa fase, vengono aperti gli interruttori S3 e S4 e chiusi gli interruttori S1 e S2. Inoltre, vengono aperti gli interruttori S5 e S6 e vengono chiusi gli interruttori S7 e S8, collegando il primo stadio 10 al secondo stadio 20 tramite un cammino a bassa impedenza; gli interruttori S9 e S10 rimangono chiusi, mantenendo i transistori di uscita M7, M8 in configurazione a transdiodo. Il comparatore 100 si trova quindi nella configurazione mostrata in figura 7.
In tal modo, i segnali di ingresso IN1 e IN2 vengono applicati ai transistori di ingresso M1, M2 che quindi vengono percorsi dalle correnti IB+ioff1-iine IB-ioff1+iin, rispettivamente. Dato che i condensatori C1 e C2 mantengono fissa la tensione porta-sorgente dei transistori di carico M3, M4, questi non modificano la corrente che li attraversa e le correnti di segnale -iine iinpercorrono il cammino a bassa impedenza fra il primo e il secondo stadio 10, 20.
Di conseguenza, nei transistori di uscita M7, M8 scorre, oltre alla corrente di polarizzazione IB2 ± ioff2 dovuta al secondo generatore 29, anche la corrente di segnale -iine iin. Le correnti dei transistori di uscita M7, M8 risultano quindi pari rispettivamente a IB2 ioff2 iine IB2 - ioff2 - iin.
In questa fase, i condensatori C3 e C4, fra loro in parallelo, memorizzano la tensione esistente fra le uscite 21 e 22 del comparatore 100, dipendente dalle correnti di offset ±ioff2 del secondo stadio 20.
Fase di valutazione
All'inizio di questa fase, gli interruttori S7, S8, S9 e S10 vengono aperti, mentre gli interruttori S1-S6 rimangono nella condizione precedente, come mostrato in figura 8, relativa all'istante in cui si aprono gli interruttori S7 e S8. In questa condizione, il secondo stadio 20 viene scollegato dal primo stadio 10. Subito dopo la commutazione degli interruttori S7-S10, la corrente di segnale iindel primo stadio 10 fluisce verso le capacità parassite associate ai nodi 13 e 14, mentre le correnti fluenti attraverso i transistori di uscita M7, M8 rimangono inalterate rispetto alla fase precedente, dato che i condensatori C3 e C4 tengono fisse le tensioni sui loro terminali di porta. Dato che i transistori di polarizzazione M5 e M6 ricevono la tensione continua di modo comune VCM sui propri terminali di porta e quindi continuano a portare rispettivamente le correnti IB2 ioff2 e IB2 - ioff2, la corrente di segnale iininizia a fluire nei condensatori C3 e C4, modificando la caduta di tensione ai loro capi e innescando una retroazione positiva che permette la commutazione delle uscite 21, 22. Tale commutazione evolve con una direzione dipendente esclusivamente dalla corrente di segnale iin.
In seguito, il comparatore 100 si riporta in fase di inseguimento. Pertanto il primo stadio 10 genera un nuovo valore della corrente di segnale iinverso/dal secondo stadio 20, analogamente a quanto sopra descritto. Una successiva fase di valutazione porta quindi alla generazione di una nuova uscita.
Con il circuito mostrato, non à ̈ necessario, dopo ogni singola operazione di comparazione (inseguimento e valutazione), ricampionare l’offset dell'intero comparatore 100 cortocircuitando gli ingressi al modo comune. Infatti, l’offset complessivo del comparatore 100 dipende dalla somma dei contributi di offset del primo e del secondo stadio. L’offset del primo stadio 10 viene memorizzato durante la fase iniziale di autozero e mantenuto per tutta la durata degli N confronti successivi. L’informazione sull’offset del secondo stadio 20, sebbene persa ad ogni comparazione, viene recuperata durante la successiva fase di inseguimento, senza richiedere fasi temporali aggiuntive.
In tal modo, à ̈ possibile eseguire una serie di comparazioni alternando le fasi di inseguimento e valutazione, come mostrato in figura 9, relativa alla simulazione di un transitorio in cui l’ingresso 11 del comparatore 100 riceve un segnale a rampa IN1, mentre l’ingresso 12 à ̈ mantenuto a una tensione costante, ad esempio quella di modo comune (IN2 = 1.650 V). Come si nota, la fase di autozero viene eseguita solo inizialmente e il segnale di reset R determina l'alternarsi delle fasi di inseguimento e valutazione (e più precisamente, la fase di inseguimento avviene quando il segnale di reset R à ̈ alto e la fase di valutazione avviene quando il segnale R à ̈ basso).
Il comparatore qui descritto presenta numerosi vantaggi.
In particolare, il circuito à ̈ molto semplice, comprende pochi componenti ausiliari, per cui la sua implementazione richiede un'area piuttosto ridotta.
La cancellazione dell’offset richiede inoltre solo due segnali di controllo e una sola fase aggiuntiva (fase di autozero). Infatti, la fase di inseguimento non richiede tempi aggiuntivi rispetto a comparatori di altro tipo, che comunque comprendono una fase di reset, corrispondente alla fase di inseguimento nel presente comparatore.
La soluzione mostrata à ̈ anche compatibile con l’utilizzo di stadi di preamplificazione a basso guadagno a monte del comparatore, dato che la fase di autozero viene eseguita solo una volta, come sopra spiegato.
Inoltre, il circuito consente la riduzione del rumore in ingresso in fase di comparazione, a causa della commutazione delle uscite (″kickback″). Infatti, durante la commutazione delle uscite, il secondo stadio 20 si trova elettricamente sconnesso dal primo stadio 10, grazie all'apertura degli interruttori S7 e S8.
Il comparatore 100 può essere utilizzato per la realizzazione di un convertitore analogico/digitale SAR-ADC, come mostrato nelle figure 10 e 11. In pratica, il convertitore digitale/analogico DAC campiona il segnale di ingresso IN sulle proprie capacità di ingresso; inoltre esso riceve anche un livello di tensione di riferimento VREFe l'uscita dell'unità logica di comando SAR fornente, ad ogni comparazione, un bit di uscita. Il convertitore DAC quindi sottrae il segnale di ingresso IN da un segnale di riferimento corrispondente ai bit generati dall'unità logica di comando SAR (VDACin figura 11.) Inizialmente il bit di uscita viene posto a 1 e il convertitore DAC sottrae il segnale di ingresso IN da VREF/2. Il risultato della sottrazione viene confrontato nel comparatore 100 con la tensione modo comune VCMe il segnale di uscita del comparatore 100 à ̈ fornito all'unità logica di comando SAR che genera il bit più significativo (nell'esempio di figura 11, MSB = bit3 = 0). Di conseguenza, nel ciclo di confronto successivo VDACà ̈ pari a VREF/4 e il bit successivo generato dall'unità logica di comando SAR à ̈ pari a ″1″ (in figura 11, bit2). I cicli di confronto vengono ripetuti più volte, in base al livello di discretizzazione desiderato. In figura 10, il segnale SOC à ̈ il segnale di attivazione conversione e il segnale EOC à ̈ il segnale di fine conversione.
L'uso del comparatore 100 di figura 4 nel convertitore ADC-SAR 200 di figura 10 à ̈ particolarmente vantaggioso, in quanto l'intera operazione di conversione richiede diverse fasi di comparazione successive, senza la necessità di dover ricampionare l’offset. In pratica, in questo caso, la fase di autozero può essere eseguita solo prima di ciascuna operazione di conversione e le successive fasi di comparazione per la generazione in successione dei bit di uscita includono solo una sequenza di fasi di inseguimento e valutazione. Inoltre, durante la fase di inseguimento, il convertitore DAC evolve il suo stato di uscita, per cui la fase di inseguimento non richiede tempi aggiuntivi nel processo globale.
Il comparatore 100 può essere utilizzato anche vari ambiti applicativi, quali ad esempio quello automobilistico, dell’elettronica di consumo, o dei convertitori sigma-delta.
Risulta infine chiaro che al comparatore qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall’ambito protettivo della presente invenzione, come definito nelle rivendicazioni allegate.
Ad esempio gli interruttori S9 e S10 collegati ai transistori di uscita M7 e M8 potrebbero essere comandati direttamente dal segnale di reset e quindi essere aperti durante la fase di autozero, dato che il secondo stadio 20 Ã ̈ comunque disaccoppiato dal primo stadio 10. Inoltre, i componenti possono essere sostituiti da elementi equivalenti, ad esempio transistori bipolari e/o di differente tipo.
Claims (13)
- RIVENDICAZIONI 1. Comparatore, comprendente un primo stadio (10) ed un secondo stadio (20), il primo stadio essendo configurato per ricevere un segnale di ingresso in tensione e generare un segnale in corrente, il secondo stadio comprendendo: un primo ed un secondo transistore di uscita (M7, M8) collegati fra una linea a potenziale di riferimento e, rispettivamente, un primo ed un secondo nodo di uscita comparatore (21, 22); una coppia di dispositivi di polarizzazione (M5, M6), collegati fra un rispettivo nodo di uscita comparatore ed un generatore di corrente di polarizzazione di uscita (29); un primo elemento di memoria (C3), collegato fra un terminale di comando del primo transistore di uscita ed il secondo nodo di uscita comparatore (22); un secondo elemento di memoria (C4), collegato fra un terminale di comando del secondo transistore di uscita ed il primo nodo di uscita comparatore (21); e interruttori di polarizzazione (S9, S10) accoppiati fra un terminale di comando di un rispettivo transistore di uscita ed un rispettivo nodo di uscita comparatore.
- 2. Comparatore secondo la rivendicazione 1, in cui il primo stadio comprende un primo ed un secondo nodo di uscita convertitore (13, 14), il comparatore comprendendo inoltre una coppia di interruttori di connessione (S7, S8) interposti fra un rispettivo nodo di uscita convertitore (13, 14) ed un rispettivo nodo di uscita comparatore, gli interruttori di connessione e gli interruttori di polarizzazione essendo configurati in modo tale per cui, in una fase di inseguimento, il primo stadio à ̈ collegato al secondo stadio e il primo e il secondo elemento di memoria memorizzano una tensione di comando del rispettivo transistore di uscita e, in una fase di valutazione, il primo stadio à ̈ scollegato dal secondo stadio e gli elementi di memoria ricevono detto segnale in corrente e commutano detto primo e secondo nodo di uscita in base a detto segnale in corrente.
- 3. Comparatore secondo la rivendicazione 1 o 2, in cui il primo e il secondo elemento di memoria(C3, C4) sono condensatori.
- 4. Comparatore secondo una qualsiasi delle rivendicazioni 1-3, in cui il primo stadio comprende un primo ed un secondo transistore di ingresso (M1, M2) ed un primo ed un secondo transistore di carico (M3, M4) interposti fra la linea a potenziale di riferimento ed un generatore di corrente di polarizzazione di ingresso (19), detti primo ed un secondo transistore di ingresso essendo collegati a detti primo ed secondo transistore di carico in corrispondenza di rispettivi nodi di uscita convertitore.
- 5. Comparatore secondo la rivendicazione 4, comprendente inoltre un terzo ed un quarto elemento di memoria (C1, C2) interposti fra il terminale di comando del primo e, rispettivamente, del secondo transistore di carico (M3, M4) e la linea a potenziale di riferimento.
- 6. Comparatore secondo la rivendicazione 5, in cui il primo stadio comprende inoltre: un circuito di ingresso (S1-S4) collegato a detti transistori di ingresso e configurato in modo da fornire un segnale di riferimento in una fase di autozero e detto segnale di ingresso in una fase di comparazione; un primo ed un secondo interruttore di autozero (S5, S6) interposti fra un terminale di comando di un rispettivo transistore di carico ed un rispettivo nodo di uscita convertitore ed configurati in modo ricevere un segnale di autozero per cui, nella fase di autozero, i transistori di carico sono collegati a transdiodo e il terzo e quarto elemento di memoria memorizzano un segnale correlato ad un offset del primo stadio e, nella fase di comparazione, il primo ed il secondo interruttore di autozero sono aperti e il primo stadio fornisce il segnale in corrente ai nodi di uscita convertitore.
- 7. Comparatore secondo una delle rivendicazioni precedenti, in cui il circuito di ingresso comprende un primo interruttore (S1) interposto fra un primo ingresso comparatore ed un terminale di comando del primo transistore di ingresso, un secondo interruttore (S2) interposto fra un secondo ingresso comparatore e un terminale di comando del secondo transistore di ingresso; un terzo interruttore (S3) interposto fra il terminale di comando del primo transistore di ingresso ed una tensione di modo comune e un quarto interruttore (S4) interposto fra il terminale di comando del secondo transistore di ingresso e la tensione di modo comune, il primo e il secondo interruttore essendo configurati per chiudersi in controfase rispetto al terzo e al quarto interruttore.
- 8. Convertitore ADC-SAR, caratterizzato dal fatto di comprendere il comparatore secondo una qualsiasi delle rivendicazioni 1-7.
- 9. Metodo di comparazione di un segnale in tensione fornito ad un comparatore comprendente un primo stadio ricevente un segnale di ingresso ed un secondo stadio generante in uscita un segnale di uscita, includente una fase di inseguimento ed una fase di valutazione, la fase di inseguimento comprendendo: generare un segnale in corrente correlato al segnale di ingresso da parte del primo stadio; collegare una coppia di transistori di uscita del secondo stadio fra una linea a potenziale di riferimento e rispettivi nodi di uscita comparatore; fornire il segnale in corrente alla coppia di transistori di uscita attraverso i rispettivi nodi di uscita comparatore; collegare terminali di comando dei transistori di uscita ai rispettivi nodi di uscita comparatore; memorizzare tensioni di comando esistenti fra ciascun terminale di comando dei transistori di uscita ed un opposto nodo di uscita; e la fase valutazione comprendendo: scollegare reciprocamente il primo stadio e il secondo stadio; scollegare i terminali di comando dei transistori di uscita dai rispettivi nodi di uscita; e rilevare il segnale di uscita sui nodi di uscita comparatore.
- 10. Metodo secondo la rivendicazione 9, comprendente una fase di autozero includente: scollegare reciprocamente il primo stadio e il secondo stadio; fornire un segnale di riferimento ad una coppia di transistori di ingresso collegati a rispettivi nodi di uscita convertitore; collegare una coppia di transistori di carico fra rispettivi nodi di uscita convertitore e la linea a potenziale di riferimento; e memorizzare tensioni di polarizzazione fra un terminale di comando di un rispettivo transistore di ingresso e la linea a potenziale di riferimento.
- 11. Metodo secondo la rivendicazione 10, in cui la fase di memorizzare tensioni di polarizzazione comprende collegare un terminale di comando di un rispettivo transistore di ingresso ad rispettivo nodo di uscita convertitore.
- 12. Metodo secondo la rivendicazione 10 o 11, in cui la fase di inseguimento comprende inoltre: fornire il segnale in ingresso ai transistori di ingresso; mantenere le tensioni di polarizzazione fra il terminale di comando di un rispettivo transistore di ingresso e la linea a potenziale di riferimento; e fornire il segnale in corrente al secondo stadio.
- 13. Metodo secondo la rivendicazione 12, comprendente, dopo la fase di autozero, ripetere più volte, in successione, la fase di inseguimento e la fase di valutazione.
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| US8493096B1 (en) * | 2012-02-14 | 2013-07-23 | Em Microelectronic-Marin S.A. | Method for performing a tri-state comparison of two input signals in a window comparator circuit, and window comparator circuit for implementing the method |
| US8570095B1 (en) * | 2012-05-11 | 2013-10-29 | Semiconductor Components Industries, Llc | Offset-compensated active load and method |
| US9124279B2 (en) | 2012-09-03 | 2015-09-01 | Tensorcom, Inc. | Method and apparatus for an active negative-capacitor circuit to cancel the input capacitance of comparators |
| KR102066604B1 (ko) * | 2012-12-26 | 2020-02-11 | 에스케이하이닉스 주식회사 | 비교기 회로 및 신호 비교 방법 |
| KR102037686B1 (ko) * | 2013-04-17 | 2019-10-31 | 에스케이하이닉스 주식회사 | 차동 증폭기 회로 |
| KR102103933B1 (ko) | 2013-09-04 | 2020-04-24 | 삼성전자주식회사 | 연속 접근 방식 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법 |
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| CN105245232A (zh) * | 2015-11-10 | 2016-01-13 | 上海芯圣电子股份有限公司 | 一种逐次逼近模数转换器 |
| IT201800005777A1 (it) * | 2018-05-28 | 2019-11-28 | Amplificatore differenziale, circuito integrato, sistema, amplificatore da strumentazione e procedimento corrispondenti | |
| TWI672002B (zh) * | 2018-09-17 | 2019-09-11 | 創意電子股份有限公司 | 比較器電路系統 |
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|---|---|---|---|---|
| US6750704B1 (en) * | 2003-01-09 | 2004-06-15 | Motorola, Inc. | Offset compensated differential amplifier |
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Non-Patent Citations (3)
| Title |
|---|
| APISAK WORAPISHET; JOHN B HUGHES; CHRIS TOUMAZOU: "Speed and Accuracy Enhancement Techniques for High-Performance Switched-Current Comparators", IEEE JOURNAL OF SOLID-STATE CIRCUITS, IEEE SERVICE CENTER, PISCATAWAY, NJ, US, vol. 36, no. 4, 1 April 2001 (2001-04-01), XP011061500, ISSN: 0018-9200 * |
| MATSUZAWA A: "DESIGN CHALLENGES OF ANALOG-TO-DIGITAL CONVERTERS IN NANOSCALE CMOS", IEICE TRANSACTIONS ON ELECTRONICS, ELECTRONICS SOCIETY, TOKYO, JP, vol. E90C, no. 4, 1 April 2007 (2007-04-01), pages 779 - 785, XP001541955, ISSN: 0916-8524 * |
| SHIMIZU Y; MURAYAMA S; KOHHEI KUDOH; YATSUDA H; OGAWA A: "A 30mW 12b 40MS/s subranging ADC with a high-gain offset-canceling positive-feedback amplifier in 90nm digital CMOS", SOLID-STATE CIRCUITS, 2006 IEEE INTERNATIONAL CONFERENCE DIGEST OF TEC HNICAL PAPERS FEB. 6-9, 2006, 20060206 - 20060209 PISCATAWAY, NJ, USA,IEEE, 6 February 2006 (2006-02-06), pages 802 - 811, XP010940464, ISBN: 9781424400799 * |
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