JP2021072550A - 電圧コンパレータ - Google Patents

電圧コンパレータ Download PDF

Info

Publication number
JP2021072550A
JP2021072550A JP2019198285A JP2019198285A JP2021072550A JP 2021072550 A JP2021072550 A JP 2021072550A JP 2019198285 A JP2019198285 A JP 2019198285A JP 2019198285 A JP2019198285 A JP 2019198285A JP 2021072550 A JP2021072550 A JP 2021072550A
Authority
JP
Japan
Prior art keywords
inverter
switch
input
capacitor
comparator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019198285A
Other languages
English (en)
Other versions
JP7356866B2 (ja
Inventor
将信 辻
Masanobu Tsuji
将信 辻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2019198285A priority Critical patent/JP7356866B2/ja
Priority to US17/084,943 priority patent/US11211922B2/en
Publication of JP2021072550A publication Critical patent/JP2021072550A/ja
Application granted granted Critical
Publication of JP7356866B2 publication Critical patent/JP7356866B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
    • G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
    • G01R19/16552—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies in I.C. power supplies
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/4835—Converters with outputs that each can have more than two voltages levels comprising two or more cells, each including a switchable capacitor, the capacitors having a nominal charge voltage which corresponds to a given fraction of the input voltage, and the capacitors being selectively connected in series to determine the instantaneous output voltage

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

【課題】消費電力の増加を抑えつつ、オフセット電圧をキャンセル可能なコンパレータを提供する。【解決手段】第１インバータＩＮＶ１および第１スイッチＳＷ１は第１キャパシタＣ１の両端間に、直列に接続される。第２インバータＩＮＶ２は、第１インバータＩＮＶ１と並列に接続される。第２スイッチＳＷ２は、第１インバータＩＮＶ１の入出力間に設けられる。第３スイッチＳＷ３は、第２インバータＩＮＶ２の入出力間に設けられる。第２キャパシタＣ２は、第１インバータＩＮＶ１の出力と第２インバータＩＮＶ２の入力の間に設けられる。第３キャパシタＣ３は、第２インバータＩＮＶ２の出力と第１インバータＩＮＶ１の出力の間に設けられる。第４スイッチＳＷ４は、第１キャパシタＣ１の上側電極と電源ライン３０２の間、第１キャパシタＣ１の下側電極と接地ライン３０４の間の一方に設けられる。【選択図】図２

Description

本発明は、電圧コンパレータに関する。
電子回路の重要な基本要素として、電圧コンパレータがある。コンパレータは大きく、連続型と同期型に分類される。同期型のコンパレータは、クロックドコンパレータとも称され、クロックと同期した特定のタイミングにおいて電圧比較を行うものであり、センスアンプやラッチ回路などの組み合わせにより、クロックエッジ供給時のみ動作させるダイナミックコンパレータとして使用することで、高速動作が可能であること、定常電流が流れないため低消費電力化が可能であること、回路面積を小さくできるといった利点を有する。
半導体集積回路に集積化される回路素子は、製造ばらつきの影響を受ける。コンパレータも例外ではなく、製造ばらつきによって、オフセット誤差が生ずる。オフセット誤差は、微小な電位差の判定に誤差をもたらす。そのため、さまざまなオフセットキャンセル方式が提案されている。
図１は、オフセット補償機能を備えるコンパレータ１の回路図であり、チョッパーインバータ型コンパレータと呼ばれる。この回路では、電圧比較手段および増幅手段としてインバータ２が直列に多段接続される。インバータ２のしきい値電圧のばらつきは、すなわちコンパレータのオフセット電圧に相当する。
インバータ２ａの入出力間には、スイッチ３ａが設けられ、インバータ２ｂの入出力間には、スイッチ３ｂが設けられる。
コンパレータ１の動作を説明する。
はじめに、スイッチ３ａをオンし、インバータ２ａの入出力間をショートすることで、インバータ２ａの入力電圧Ｖａｉおよび出力電圧Ｖａｏは、自身のしきい値電圧Ｖｔｈ１に安定化される（セルフバイアス）。２段目のインバータ２ｂも同様であり、スイッチ３ｂをオンすることにより、その入出力電圧Ｖｂｉ，Ｖｂｏは、自身のしきい値電圧Ｖｔｈ２に安定化される。この状態で、スイッチ５ｐをオンすることで、初段のキャパシタ４ａには、電圧ΔＶ＝（Ｖｔｈ１−Ｖｐ）が印加される。二段目のキャパシタ４ｂには、ΔＶ’＝（Ｖｔｈ２−Ｖｔｈ１）が印加される。続いて、スイッチ５ｐ，３ａ，３ｂがオフとなる（サンプリング）。
続いて、スイッチ５ｎがオンとなる。キャパシタ４ａの電荷が保持されるから、キャパシタ４ａの両端間電圧は不変であり、インバータ２ａの入力電圧Ｖａｉは、Ｖａｉ＝Ｖｎ＋ΔＶ＝Ｖｎ＋Ｖｔｈ１−Ｖｐとなる。したがって、Ｖｎ−Ｖｐ＞０のときに、インバータ２ａの出力Ｖａｏは低下し、Ｖｎ−Ｖｐ＜０のときに、インバータ２ａの出力Ｖａｏは上昇する。
インバータ２ａの電圧利得をＧａとするとき、インバータ２ａの出力電圧Ｖａｏは、
Ｖａｏ＝Ｇａ×（Ｖａｉ−Ｖｔｈ１）＋Ｖｔｈ１
＝Ｇａ×（Ｖｎ−Ｖｐ）＋Ｖｔｈ１
となる。キャパシタ４ｂの電荷が保持されるから、キャパシタ４ｂの両端間電圧は不変であり、インバータ２ｂの入力電圧Ｖｂｉは、
Ｖｂｉ＝Ｖａｏ＋ΔＶ’
＝Ｇａ×（Ｖｎ−Ｖｐ）＋Ｖｔｈ１＋（Ｖｔｈ２−Ｖｔｈ１）
＝Ｇａ×（Ｖｎ−Ｖｐ）＋Ｖｔｈ２
となる。インバータ２ｂの電圧利得をＧｂとするとき、インバータ２ｂの出力電圧Ｖｂｏは、以下の式で表される。
Ｖｂｏ＝Ｇｂ×（Ｖｂｉ−Ｖｔｈ２）＋Ｖｔｈ２
＝Ｇａ×Ｇｂ×（Ｖｎ−Ｖｐ）＋Ｖｔｈ２
インバータ２ｂの出力電圧Ｖｂｏは、三段目のインバータ２のしきい値電圧Ｖｔｈ３と比較され、２値化される。したがって以下の不等式が成り立つとき、インバータのしきい値電圧Ｖｔｈ１〜Ｖｔｈ３に依存しない電圧比較が可能となる。
Ｇａ×Ｇｂ×｜Ｖｎ−Ｖｐ｜≫｜Ｖｔｈ２−Ｖｔｈ３｜
特許第４０６６２１１号
G. Van der Plas ; S. Decoutere ; S. Donnay, "A 0.16pJ／Conversion-Step 2.5mW 1.25GS／s 4b ADC in a 90nm Digital CMOS Process", 2006 IEEE International Solid State Circuits Conference - Digest of Technical Papers, San Francisco, CA, 2006, pp. 2310-. I. Mehr and L. Singer, "A 55-mW, 10-bit, 40-Msample/s Nyquist-rate CMOS ADC", IEEE Journal of Solid-State Circuits, vol. 35, no. 3, pp. 318-325, March 2000. J. Craninckx and G. van der Plas, "A 65fJ/Conversion-Step 0-to-50MS/s 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS", 2007 IEEE International Solid-State Circuits Conference. Digest of Technical Papers, San Francisco, CA, 2007, pp. 246-600. I. Mehr and D. Dalton, "A 500-Msample/s, 6-bit Nyquist-rate ADC for disk-drive read-channel applications", IEEE Journal of Solid-State Circuits, vol. 34, no. 7, pp. 912-920, July 1999. H. Jeon and Y. Kim, "A CMOS low-power low-offset and high-speed fully dynamic latched comparator", 23rd IEEE International SOC Conference, Las Vegas, NV, 2010, pp. 285-288. D. Schinkel, E. Mensink, E. Klumperink, E. van Tuijl and B. Nauta, "A Double-Tail Latch-Type Voltage Sense Amplifier with 18ps Setup+Hold Time", 2007 IEEE International Solid-State Circuits Conference. Digest of Technical Papers, San Francisco, CA, 2007, pp. 314-605. Masaya Miyahara, Yusuke Asada, Daehwa Paik and Akira Matsuzawa, "A Low-Noise Self-Calibrating Dynamic Comparator for High-Speed ADCs", 2008 IEEE Asian Solid-State Circuits Conference, Fukuoka, 2008, pp. 269-272. M. Miyahara and A. Matsuzawa, "A low-offset latched comparator using zero-static power dynamic offset cancellation technique", 2009 IEEE Asian Solid-State Circuits Conference, Taipei, 2009, pp. 233-236. N. Verma and A. P. Chandrakasan, "An Ultra Low Energy 12-bit Rate-Resolution Scalable SAR ADC for Wireless Sensor Nodes", IEEE Journal of Solid-State Circuits, vol. 42, no. 6, pp. 1196-1205, June 2007.
本発明者は、図１のコンパレータ１について検討した結果、以下の課題を認識するに至った。
図１のコンパレータ１では、スイッチ３がオンの状態で、インバータ２に貫通電流ＩＴＨＲＯＵＧＨが流れるため、定常的な電流を必要とし、消費電力が大きくなるため、低消費電力化が要求される集積回路での採用は難しい。
インバータの１段当たりの電圧利得Ｇａ、Ｇｂは小さいため、比較対象の電位差（Ｖｎ−Ｖｐ）が極めて微小である場合、上の不等式を満たすことが難しくなる。この場合、スイッチ３およびキャパシタ４の段数を増やして、電圧利得を稼ぐ必要がある。その場合、電圧判定レベル（判定可能な電圧差）もしくは比較動作速度と、消費電力の間にトレードオフが発生し、問題となる。
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、上述のトレードオフの問題を解決したコンパレータの提供にある。
本発明のある態様は、同期型の電圧コンパレータに関する。電圧コンパレータは、第１キャパシタと、第１キャパシタの両端間に、直列に接続される第１インバータおよび第１スイッチと、第１インバータと並列に接続される第２インバータと、第１インバータの入出力間に設けられる第２スイッチと、第２インバータの入出力間に設けられる第３スイッチと、第１インバータの出力と第２インバータの入力の間に設けられる第２キャパシタと、第２インバータの出力と第１インバータの入力の間に設けられる第３キャパシタと、第１キャパシタの上側電極と電源ラインの間、第１キャパシタの下側電極と接地ラインの間の一方に設けられる第４スイッチと、を備える。
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、消費電力の増加を抑えつつ、オフセット電圧をキャンセルできる。
オフセット補償機能を備えるコンパレータの回路図である。 実施の形態に係る同期型のコンパレータの回路図である。 図２のコンパレータの動作シーケンスの一例を示すタイムチャートである。 図２のコンパレータの動作シーケンスの別の一例を示すタイムチャートである。 一実施例に係るコンパレータの回路図である。 一実施例に係るコンパレータの回路図である。 一実施例に係るコンパレータの回路図である。 一実施例に係るコンパレータの回路図である。 図９（ａ）〜（ｄ）は、入力ステージの変形例を示す回路図である。 一実施例に係るコンパレータの回路図である。 図１０のコンパレータの動作波形図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
図２は、実施の形態に係る同期型のコンパレータ３００の回路図である。コンパレータ３００は、２つの入力端子ＩＮＰ，ＩＮＮに入力される電圧Ｖｉｎｐ，Ｖｉｎｎを比較し、比較結果を示すハイ／ロー２値の出力信号ＯＵＴを生成する。
コンパレータ３００は、入力ステージ３１０と、比較ステージ３２０を含む。入力ステージ３１０は、サンプルホールド回路である。入力ステージ３１０の構成はたとえば第１入力スイッチＳＷｉｎｐ、第２入力スイッチＳＷｉｎｎ、第３入力スイッチＳＷｃを含む。なお入力ステージ３１０の構成は特に限定されず、比較動作前にサンプル動作を行える形態であれば、入力信号の形態や特性に合わせた任意の構成をとることができる。
比較ステージ３２０は、入力キャパシタＣｉｎｐ，Ｃｉｎｎ、第１キャパシタＣ１〜第３キャパシタＣ３、第１インバータＩＮＶ１、第２インバータＩＮＶ２、第１スイッチＳＷ１〜第４スイッチＳＷ４を備える。
第１インバータＩＮＶ１の電源、グランドおよび第１スイッチＳＷ１Ｈは、第１キャパシタＣ１の両端間に直列に接続される。第２インバータＩＮＶ２は、第１インバータＩＮＶ１と並列に設けられる。第１スイッチＳＷ１Ｈは、第１インバータＩＮＶ１、第２インバータＩＮＶ２を不活性とするためのスイッチであり、後述するようにインバータの低電位側に設けてもよいし、インバータＩＮＶ１，ＩＮＶ２それぞれに内蔵してもよい。
第２スイッチＳＷ２は、第１インバータＩＮＶ１の入出力間の間に設けられる。第３スイッチＳＷ３は、第２インバータＩＮＶ２の入出力間の間に設けられる。第２キャパシタＣ２は、第１インバータＩＮＶ１の出力と第２インバータＩＮＶ２の入力の間に設けられる。第３キャパシタＣ３は、第２インバータＩＮＶ２の出力と第１インバータＩＮＶ１の出力の間に設けられる。
第４スイッチＳＷ４Ｈは、第１キャパシタＣ１の上側電極と電源ライン３０２の間、第１キャパシタＣ１の下側電極と接地ライン３０４の間の一方（この実施例では、電源ライン３０２側）に設けられる。あるいは後述するように（図６）、両方に設けてもよい。
なお入力キャパシタＣｉｎｐ，Ｃｉｎｎを比較ステージ３２０の入力に設け、ＡＣ結合とすることで、ラッチ動作が容易になること、入力コモンモード電圧依存性を除去できるという効果がえられる。
以上がコンパレータ３００の構成である。続いてその動作を説明する。図３は、図２のコンパレータ３００の動作を説明するタイムチャートである。
１．充電フェーズφ１
はじめに、第４スイッチＳＷ４をオンとして、第１キャパシタＣ１を充電する。このとき、第１スイッチＳＷ１はオフである。ローはスイッチのオフ状態、ハイはスイッチのオン状態を示す。
２．オフセットキャンセルフェーズφ２
続いて、第４スイッチＳＷ４をオフし、第１キャパシタＣ１を電源ライン３０２から切り離すとともに、第１スイッチＳＷ１〜第３スイッチＳＷ３をオンする。
第１スイッチＳＷ１がオンとなると、第１キャパシタＣ１に蓄えられた電荷によって、第１インバータＩＮＶ１、第２インバータＩＮＶ２が動作可能となる。そして第２スイッチＳＷ２がオンすることで第１インバータＩＮＶ１の入出力間がショートされ、入力電圧ＶＡが、第１インバータＩＮＶ１のしきい値電圧Ｖｔｈ１に安定化される。同様に第３スイッチＳＷ３がオンすることで第２インバータＩＮＶ２の入出力間がショートされ、その入力電圧ＶＢが、第２インバータＩＮＶ２のしきい値電圧Ｖｔｈ２に安定化される。
３． サンプリングフェーズφ３
スイッチＳＷｉｎｐをオンし、キャパシタＣｉｎｐを用いて一方の入力電圧Ｖｉｎｐをサンプリングする。同様にスイッチＳＷｉｎｎをオンし、キャパシタＣｉｎｎを用いて他方の入力電圧Ｖｉｎｎをサンプリングする。キャパシタＣｉｎｐ，Ｃｉｎｎの両端間電圧はそれぞれ、Ｖｉｎｐ−Ｖｔｈ１、Ｖｉｎｎ−Ｖｔｈ２となる。
４． 比較フェーズφ４
スイッチＳＷｉｎｐ，ＳＷｉｎｎがオフされると、入力電圧Ｖｉｎｐ，Ｖｉｎｎがホールドされる。そして、第２スイッチＳＷ２、第３スイッチＳＷ３がオフされる。そしてスイッチＳＷｃをオンすると、比較動作が行われる。より詳しくは、スイッチＳＷｃがオンすると、入力キャパシタＣｉｎｐとＣｉｎｎの一端の電位が等しくなり、２つのキャパシタＣｉｎｐ，Ｃｉｎｎ間で電荷の移動が発生し、第１インバータＩＮＶ１、第２インバータＩＮＶ２それぞれの入力電圧ＶＡ，ＶＢには、電圧Ｖｉｎｐ，Ｖｉｎｎの差分ΔＶに応じた電圧変化が逆極性で誘起される。
以上がコンパレータ３００の動作シーケンスである。第１インバータＩＮＶ１、第２インバータＩＮＶ２は、キャパシタＣ２，Ｃ３を介して交流的にクロスカップリングされたラッチ回路と把握することができ、ダイナミックラッチコンパレータと同様に動作する。２つの入力電圧Ｖｉｎｐ，Ｖｉｎｎの微小な電位差は、ラッチ回路の正帰還によって増幅され、ＨとＬの２点に信号安定点があるラッチ回路は、Ｖｉｎｐ、Ｖｉｎｎの大小関係に応じた状態に高速に遷移する。
コンパレータ３００は、大きく２つの要因によってオフセットを有する。第１の要因は、入力キャパシタＣｉｎｐ，Ｃｉｎｎの容量ミスマッチ、キャパシタＣ２，Ｃ３の容量ミスマッチ、配線寄生容量の容量ミスマッチである。第１の要因については、半導体製造プロセスの特徴上、１％以下に抑えることが容易であり、影響は小さい。
コンパレータ３００のオフセットの第２の要因は、第１インバータＩＮＶ１、第２インバータＩＮＶ２のしきい値電圧Ｖｔｈ１，Ｖｔｈ２のミスマッチであり、この影響は容量ミスマッチに比べて大きいが、本実施の形態によれば、第１インバータＩＮＶ１、第２インバータＩＮＶ２のしきい値電圧Ｖｔｈ１，Ｖｔｈ２のばらつきや変動の影響を受けない高精度な電圧比較が可能となる。すなわち、コンパレータ３００のオフセット電圧を好適にキャンセルすることができる。
また、第２スイッチＳＷ２、第３スイッチＳＷ３をオンして、オフセットをキャンセルするフェーズφ２において、スイッチＳＷ４はオフであり、したがって図１のような貫通電流ＩＴＨＲＯＵＧＨは流れず、消費電力を低減することができる。
２つのインバータＩＮＶ１，ＩＮＶ２は、キャパシタＣ２，Ｃ３によってＡＣ結合される。したがってＤＣオフセットの影響を排除することができる。
さらに入力ステージ３１０においても、２個のキャパシタＣｉｎｐ，ＣｉｎｎによってＡＣ結合の形式を採用することにより、入力側のＤＣオフセットの影響も排除できる。そして、完全対称な差動回路として機能し、かつ２つのインバータＩＮＶ１，ＩＮＶ２の電源とグランドに相当するＶＴａｉｌＨやＶＴａｉｌＬは共通となるため、外部信号線からのクロストークや電源・接地ラインからのコモンモードノイズにも強い耐性を持つ。
図２のコンパレータ３００はラッチ回路の正帰還によるハイ、ロー２つの安定点に推移する性質を利用して、入力電圧Ｖｉｎｐ，Ｖｉｎｎの電位差を増幅する。したがって、図１のように、インバータを多段に接続する必要はなく、回路面積を小さくできるという利点もある。すなわち図１のコンパレータ１では、複数のインバータを多段に接続することによりゲインをかせいで、後段インバータが十分判定可能な信号振幅まで電位差を増幅するところ、インバータ２の段数を４段、あるいはそれ以上にする必要があり、速度、消費電力、面積の点で不利である。一方、図２のコンパレータ３００によれば、インバータを２個に減らすことができ、微小な電位差を判定する上で、速度、消費電力、面積の点で有利となる。
図２のコンパレータ３００の動作シーケンスは、図３に限定されず、修正、変更することができる。図４は、図２のコンパレータ３００の動作シーケンスの変形例のタイムチャートである。
１．充電フェーズφ１
はじめに、第４スイッチＳＷ４をオンとして、第１キャパシタＣ１を充電する。このとき、第１スイッチＳＷ１はオフである。
２．オフセットキャンセルフェーズφ２
続いて、第４スイッチＳＷ４をオフし、第１キャパシタＣ１を電源ライン３０２から切り離す。また第１スイッチＳＷ１〜第３スイッチＳＷ３をオンする。第１スイッチＳＷ１がオンとなると、第１キャパシタＣ１に蓄えられた電荷によって、第１インバータＩＮＶ１、第２インバータＩＮＶ２が動作可能となる。
そして第２スイッチＳＷ２がオンすることで第１インバータＩＮＶ１の入出力間がショートされ、入力電圧ＶＡが、第１インバータＩＮＶ１のしきい値電圧Ｖｔｈ１に初期化される。
ＶＡ（ＩＮＩＴ）＝Ｖｔｈ１
同様に第３スイッチＳＷ３がオンすることで第２インバータＩＮＶ２の入出力間がショートされ、その入力電圧ＶＢが、第２インバータＩＮＶ２のしきい値電圧Ｖｔｈ２に初期化される。
ＶＢ（ＩＮＩＴ）＝Ｖｔｈ２
この変形例では、このフェーズφ２において、スイッチＳＷｃがオンとなり、スイッチＳＷｉｎｐとキャパシタＣｉｎｐを結ぶ配線（あるいはノード）ｘと、スイッチＳＷｉｎｎとキャパシタＣｉｎｎを結ぶ配線（あるいはノード）ｙがショートされる。これにより、配線ｘ、ｙそれぞれにチャージされている電荷をディスチャージし、電荷の差分を除去できる。Ｐ入力とＮ入力の差分を除去できればよいため、スイッチＳＷｃに代えて、ノードｘ，ｙに同じ電圧を印加する回路を追加してもよい。またこのスイッチＳＷｃは、充電フェーズφ１においてオンさせてもよい。
３． サンプリングフェーズφ３
スイッチＳＷｉｎｐがオンする。これにより、キャパシタＣｉｎｐ、Ｃｉｎｎを用いて一方の入力電圧Ｖｉｎｐがサンプリングされる。キャパシタＣｉｎｐの両端間の電圧は、Ｖｉｎｐ−ＶＡ（ＩＮＩＴ）＝Ｖｉｎｐ−Ｖｔｈ１となり、キャパシタＣｉｎｎの両端間の電圧ΔＶｃｉｎｎは、ΔＶｃｉｎｎ＝Ｖｉｎｐ−ＶＢ（ＩＮＩＴ）＝Ｖｉｎｐ−Ｖｔｈ２となる。
４． 比較フェーズφ４
第２スイッチＳＷ２および第３スイッチＳＷ３がオフとなり、スイッチＳＷｉｎｎがオンとなる。キャパシタＣｉｎｎの電荷（両端間電圧ΔＶｃｉｎｎ）が保存されるから、第２インバータＩＮＶ２の入力電圧ＶＢは、初期電圧ＶＢ（ＩＮＩＴ）からＶＢ’に変化する。
ＶＢ’＝Ｖｉｎｎ−ΔＶｃｉｎｎ
＝Ｖｉｎｎ−（Ｖｉｎｐ−Ｖｔｈ２）
＝（Ｖｉｎｎ−Ｖｉｎｐ）＋Ｖｔｈ２
したがって、第２インバータＩＮＶ２の出力は、（Ｖｉｎｎ−Ｖｉｎｐ）＞０のとき、ロー、（Ｖｉｎｎ−Ｖｉｎｐ）＜０のとき、ハイとなり、比較ステージ３２０は、入力電圧ＶｉｎｐとＶｉｎｎの大小関係に応じた状態でラッチされる。
本発明は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
図５は、一実施例に係るコンパレータ３００Ａの回路図である。この例では、図２の第１スイッチＳＷ１Ｈが、第１インバータＩＮＶ１、第２インバータＩＮＶ２それぞれの内部に設けられている。この例では第１スイッチＳＷ１Ｈは、各インバータの出力とハイサイドトランジスタ（ＰＭＯＳトランジスタ）のドレインの間に設けられる。なお第１スイッチＳＷ１Ｈの配置はこれに限定されず、ＰＭＯＳトランジスタのソースと第４スイッチＳＷ４Ｈの間に設けてもよい。あるいは、ＮＭＯＳトランジスタ側に設けてもよい。要するに第１スイッチＳＷ１は、第１インバータＩＮＶ１、第２インバータＩＮＶ２を介して第１キャパシタＣ１の電荷の放電を阻止できる箇所に設ければよい。
図６は、一実施例に係るコンパレータ３００Ｂの回路図である。この例では、電源ライン３０２側の第４スイッチＳＷ４Ｈに加えて、接地ライン３０４側にも第４スイッチＳＷ４Ｌが設けられている。さらに、第１スイッチＳＷ１Ｈ，ＳＷ１Ｌが、電源ライン３０２側と接地ライン３０４側の両方に設けられる。
図７は、一実施例に係るコンパレータ３００Ｃの回路図である。この実施例では図６の第１スイッチＳＷ１Ｈ，ＳＷ１Ｌが、インバータＩＮＶ１，ＩＮＶ２それぞれに組み込まれている。
図８は、一実施例に係るコンパレータ３００Ｅの回路図である。この例では、接地ライン３０４側にのみ、第１スイッチＳＷ１Ｌおよび第４スイッチＳＷ４Ｌが設けられている。図７に習って、第１スイッチＳＷ１ＬをインバータＩＮＶ１，ＩＮＶ２に組み込んでもよい。
続いて、入力ステージ３１０の変形例を説明する。
図９（ａ）〜（ｃ）は、シングルエンド入力の入力ステージ３１０の変形例を示す回路図である。図９（ａ）の入力ステージ３１０は、図２等のそれと同様である。
図９（ｂ）の入力ステージ３１０は、図９（ａ）の第３入力スイッチＳＷｃに代えて、２個の入力スイッチＳＷｃｐ，ＳＷｃｎを含む。これにより比較動作の際に、キャパシタＣｉｎｐ，Ｃｉｎｎの一端ｘ、ｙに、所定の電圧Ｖｂを印加できるため、ノイズ等による電荷量のシフトを防止できる。電圧Ｖｂは、接地電圧であってもよいし、電源電圧であってもよいし、中間電圧であってもよい。
図９（ｃ）の入力ステージ３１０は、図９（ａ）と（ｂ）の組み合わせと把握できる。入力電圧の一方は、基準電圧Ｖｒｅｆであり、その基準電圧Ｖｒｅｆが所定電圧Ｖｂとして、スイッチＳＷｃｐ、ＳＷｃｎを介して、ノードｘ、ｙに印加される。
図９（ｄ）の入力ステージ３１０は、図１のコンパレータ１と同じ使い方で制御される。この形式は、入力ステージ３１０の前段に接続される回路（たとえばバッファ）の出力インピーダンスが十分に低い場合に有用である。
これまでの説明では、シングルエンドのコンパレータを説明したが、本発明は差動形式のコンパレータにも適用できる。
図１０は、一実施例に係るコンパレータ３００Ｄの回路図である。このコンパレータ３００Ｄは完全差動型である。コンパレータ３００には、２つの差動信号Ｖａｉｎ（ｐ／ｎ），Ｖｂｉｎ（ｐ／ｎ）が入力され、コンパレータ３００は、一方の差動信号Ｖａｉｎ（ｐ／ｎ）の差動成分と、他方の差動信号Ｖｂｉｎ（ｐ／ｎ）の差動成分を比較する。
ここでは、コンパレータ３００Ｄの比較ステージ３２０として、図２のそれと同じものを示すが、その他の比較ステージを採用してもよい。
入力ステージ３１０Ｄは、キャパシタＣｉｎｐ，Ｃｉｎｎ、第３入力スイッチＳＷｃに加えて、複数の入力スイッチＳＷａｐ，ＳＷａｎ，ＳＷｂｐ，ＳＷｂｎを含む。
続いて図１０のコンパレータ３００Ｄの動作を説明する。図１１は、図１０のコンパレータ３００Ｄの動作波形図である。
１．充電フェーズφ１
はじめに、第４スイッチＳＷ４をオンとして、第１キャパシタＣ１を充電する。このとき第１スイッチＳＷ１はオフである。
２．オフセットキャンセルフェーズφ２
続いて、第４スイッチＳＷ４をオフし、第１キャパシタＣ１を電源ライン３０２から切り離すとともに、第１スイッチＳＷ１〜第３スイッチＳＷ３をオンする。このときスイッチＳＷｃもオンされる。第１スイッチＳＷ１がオンとなると、第１キャパシタＣ１に蓄えられた電荷によって、第１インバータＩＮＶ１、第２インバータＩＮＶ２が動作可能となる。
そして第２スイッチＳＷ２がオンすることで第１インバータＩＮＶ１の入出力間がショートされ、入力電圧ＶＡが、第１インバータＩＮＶ１のしきい値電圧Ｖｔｈ１に初期化される。
ＶＡ（ＩＮＩＴ）＝Ｖｔｈ１
同様に第３スイッチＳＷ３がオンすることで第２インバータＩＮＶ２の入出力間がショートされ、その入力電圧ＶＢが、第２インバータＩＮＶ２のしきい値電圧Ｖｔｈ２に初期化される。
ＶＢ（ＩＮＩＴ）＝Ｖｔｈ２
オフセットキャンセルフェーズφ２において、スイッチＳＷｃがオンされ、配線（ノード）ｘ、ｙの電荷の差分が除去される。
３． サンプリングフェーズφ３
スイッチＳＷｃおよび第２スイッチＳＷ２，ＳＷ３がオフ、スイッチＳＷａｉｎｐ，ＳＷａｉｎｎがオンとなる。キャパシタＣｉｎｐは、以下の電圧ΔＶｐで充電される。
ΔＶｐ＝（Ｖａｉｎｐ−ＶＡ（ＩＮＩＴ））＝Ｖａｉｎｐ−Ｖｔｈ１
同様に、キャパシタＣｉｎｎは、以下の電圧ΔＶｎで充電される。
ΔＶｎ＝（Ｖａｉｎｎ−ＶＢ（ＩＮＩＴ））＝Ｖａｉｎｎ−Ｖｔｈ２
４． 比較フェーズφ４
スイッチＳＷａｉｎｐ，ＳＷａｉｎｎがオフとなり、代わりにスイッチＳＷｂｉｎｐ，ＳＷｂｉｎｎがオンとなる。キャパシタＣｉｎｐの電荷が保存されるから、第１インバータＩＮＶ１の入力電圧ＶＡは、以下の電圧ＶＡ’に遷移する。
ＶＡ’＝Ｖｂｉｎｐ−ΔＶｐ
＝Ｖｂｉｎｐ−（Ｖａｉｎｐ−Ｖｔｈ１）
＝（Ｖｂｉｎｐ−Ｖａｉｎｐ）＋Ｖｔｈ１
第１インバータＩＮＶ１は、自身の入力ノードの電圧ＶＡ’と自身のしきい値電圧Ｖｔｈ１の大小関係に応じた状態に遷移する。すなわちＶｂｉｎｐ−Ｖａｉｎｐ＞０であれば、その出力はローとなり、Ｖｂｉｎｐ−Ｖａｉｎｐ＜０であれば、その出力はハイとなる。
同様に、キャパシタＣｉｎｎの電荷が保存されるから、第２インバータＩＮＶ２の入力電圧ＶＢは、以下の電圧ＶＢ’に遷移する。
ＶＢ’＝Ｖｂｉｎｎ−ΔＶｎ
＝Ｖｂｉｎｎ−（Ｖａｉｎｎ−Ｖｔｈ２）
＝（Ｖｂｉｎｎ−Ｖａｉｎｎ）＋Ｖｔｈ２
第２インバータＩＮＶ２は、自身の入力ノードの電圧ＶＢ’と自身のしきい値電圧Ｖｔｈ２の大小関係に応じた状態に遷移する。すなわちＶｂｉｎｎ−Ｖａｉｎｎ＞０であれば、その出力はローとなり、Ｖｂｉｎｎ−Ｖａｉｎｎ＜０であれば、その出力はハイとなる。
上述のように２つのインバータＩＮＶ１，ＩＮＶ２はラッチ回路を形成しており、その正帰還によって、高速に、電圧の比較結果を得ることができる。
なお、図１０のコンパレータ３００Ｄにおいて、Ｖｂｉｎｐ，ＶｂｉｎｎおよびＶａｉｎｎをショートし、シングルエンドのコンパレータとして動作させることも可能であり、これは、図９（ｃ）の構成と等価である。
図１０のコンパレータ３００Ｄにおいて、その前段に接続される回路（たとえばバッファ）の出力インピーダンスが十分に低い場合には、第３入力スイッチＳＷｃを省略してもよい。
コンパレータ３００は、高精度かつ低消費電力が要求されるさまざまなアプリケーションに有用である。
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
３００ コンパレータ
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ
Ｃ３ 第３キャパシタ
Ｃｉｎｐ，Ｃｉｎｎ 入力キャパシタ
３０２ 電源ライン
３０４ 接地ライン
３１０ 入力ステージ
３２０ 比較ステージ
ＩＮＶ１ 第１インバータ
ＩＮＶ２ 第２インバータ
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＳＷ３ 第３スイッチ
ＳＷ４ 第４スイッチ
ＳＷｉｎｐ 第１入力スイッチ
ＳＷｉｎｎ 第２入力スイッチ
ＳＷｃ 第３入力スイッチ

Claims (4)

  1. 第１キャパシタと、
    前記第１キャパシタの両端間に、直列に接続される第１インバータおよび第１スイッチと、
    前記第１インバータと並列に接続される第２インバータと、
    前記第１インバータの入出力間に設けられる第２スイッチと、
    前記第２インバータの入出力間に設けられる第３スイッチと、
    前記第１インバータの出力と前記第２インバータの入力の間に設けられる第２キャパシタと、
    前記第２インバータの出力と前記第１インバータの入力の間に設けられる第３キャパシタと、
    前記第１キャパシタの上側電極と電源ラインの間、前記第１キャパシタの下側電極と接地ラインの間の一方に設けられる第４スイッチと、
    を備えることを特徴とする電圧コンパレータ。
  2. 前記第１スイッチは、前記第１インバータおよび前記第１インバータの内部に設けられることを特徴とする請求項１に記載の電圧コンパレータ。
  3. 前記第１キャパシタの上側電極と電源ラインの間、前記第１キャパシタの下側電極と接地ラインの間の他方に設けられる別の第４スイッチをさらに備えることを特徴とする請求項１または２に記載の電圧コンパレータ。
  4. 前記第１スイッチは、前記インバータの上側、下側の両方に設けられることを特徴とする請求項１から３のいずれかに記載の電圧コンパレータ。
JP2019198285A 2019-10-31 2019-10-31 電圧コンパレータ Active JP7356866B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019198285A JP7356866B2 (ja) 2019-10-31 2019-10-31 電圧コンパレータ
US17/084,943 US11211922B2 (en) 2019-10-31 2020-10-30 Voltage comparator for offset compensation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019198285A JP7356866B2 (ja) 2019-10-31 2019-10-31 電圧コンパレータ

Publications (2)

Publication Number Publication Date
JP2021072550A true JP2021072550A (ja) 2021-05-06
JP7356866B2 JP7356866B2 (ja) 2023-10-05

Family

ID=75687963

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019198285A Active JP7356866B2 (ja) 2019-10-31 2019-10-31 電圧コンパレータ

Country Status (2)

Country Link
US (1) US11211922B2 (ja)
JP (1) JP7356866B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115473534A (zh) * 2021-06-11 2022-12-13 瑞昱半导体股份有限公司 连续逼近暂存器式模数转换器及其信号转换方法
KR20230159144A (ko) 2022-05-13 2023-11-21 삼성전자주식회사 피드백 회로를 포함하는 비교기 회로

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61200715A (ja) * 1985-03-01 1986-09-05 Nippon Telegr & Teleph Corp <Ntt> 電圧比較器
JPH0918300A (ja) * 1995-06-30 1997-01-17 Nec Corp 比較器
JPH09307413A (ja) * 1996-05-13 1997-11-28 Fuji Xerox Co Ltd 比較器
JPH11195966A (ja) * 1997-06-06 1999-07-21 Tadahiro Omi 電荷転送増幅回路、電圧比較器及びセンスアンプ
US6147519A (en) * 1997-10-17 2000-11-14 Photobit Corporation Low-voltage comparator with wide input voltage swing
JP2004040244A (ja) * 2002-06-28 2004-02-05 Toshiba Corp 論理素子及びこれを用いた暗号演算回路
JP2007235718A (ja) * 2006-03-02 2007-09-13 Nec Electronics Corp 信号増幅器
JP2010010920A (ja) * 2008-06-25 2010-01-14 Fujitsu Ltd 半導体集積回路

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3031486B2 (ja) * 1990-11-30 2000-04-10 日本テキサス・インスツルメンツ株式会社 差動チョッパ形コンパレータ
JP3337241B2 (ja) * 1991-07-26 2002-10-21 テキサス インスツルメンツ インコーポレイテツド 改良型多重チャンネル・センサーインターフェース回路とその製造方法
JP3103657B2 (ja) * 1992-03-23 2000-10-30 松下電器産業株式会社 電圧保持回路及び容量結合網を有するａ／ｄ変換器
JP2937027B2 (ja) * 1994-09-07 1999-08-23 日本電気株式会社 コンパレータ
GB9511568D0 (en) * 1995-06-07 1995-08-02 Discovision Ass Signal processing apparatus and method
EP0774726A1 (en) * 1995-11-03 1997-05-21 STMicroelectronics S.r.l. Device for selecting analog voltage signals
JPH09186594A (ja) * 1995-12-28 1997-07-15 Fujitsu Ltd コンパレータ、アナログ−デジタルコンバータ、半導体装置及び電圧比較方法
JPH09229970A (ja) * 1996-02-28 1997-09-05 Sharp Corp 入力検出回路
JP3092525B2 (ja) * 1996-09-20 2000-09-25 日本電気株式会社 チョッパ型コンパレータ
US6281831B1 (en) * 1997-05-15 2001-08-28 Yozan Inc. Analog to digital converter
JP3439322B2 (ja) * 1997-06-17 2003-08-25 Ｎｅｃエレクトロニクス株式会社 差動入力チョッパ型電圧比較回路
JPH11308082A (ja) * 1998-04-20 1999-11-05 Texas Instr Japan Ltd チョッパ型コンパレータ
US5973517A (en) * 1998-05-28 1999-10-26 Industrial Technology Research Institute Speed-enhancing comparator with cascaded inventors
US6069500A (en) * 1998-11-23 2000-05-30 Industrial Technology Research Institute High speed regeneration comparator
EP1530293B1 (en) * 1999-06-01 2007-01-24 Fujitsu Limited Voltage controlled oscillator circuit
JP2001016079A (ja) * 1999-06-30 2001-01-19 Toshiba Lsi System Support Kk チョッパ型電圧比較回路
JP3616353B2 (ja) * 2001-06-14 2005-02-02 Ｎｅｃマイクロシステム株式会社 電圧比較回路
US6608503B2 (en) * 2001-08-10 2003-08-19 Shakti Systems, Inc. Hybrid comparator and method
GB2421374B (en) * 2004-12-15 2007-01-10 Micron Technology Inc Ramp generators for imager analog-to-digital converters
JP2006208653A (ja) * 2005-01-27 2006-08-10 Mitsubishi Electric Corp 表示装置
US8773169B2 (en) * 2010-10-22 2014-07-08 Analog Devices, Inc. High frequency signal comparator for SHA-less analog-to-digital converters
KR101906226B1 (ko) * 2011-12-26 2018-10-11 삼성전자주식회사 이미지 센서 및 이를 포함하는 이미지 처리 시스템
US9557354B2 (en) * 2012-01-31 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Switched capacitor comparator circuit

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61200715A (ja) * 1985-03-01 1986-09-05 Nippon Telegr & Teleph Corp <Ntt> 電圧比較器
JPH0918300A (ja) * 1995-06-30 1997-01-17 Nec Corp 比較器
JPH09307413A (ja) * 1996-05-13 1997-11-28 Fuji Xerox Co Ltd 比較器
JPH11195966A (ja) * 1997-06-06 1999-07-21 Tadahiro Omi 電荷転送増幅回路、電圧比較器及びセンスアンプ
US6147519A (en) * 1997-10-17 2000-11-14 Photobit Corporation Low-voltage comparator with wide input voltage swing
JP2004040244A (ja) * 2002-06-28 2004-02-05 Toshiba Corp 論理素子及びこれを用いた暗号演算回路
JP2007235718A (ja) * 2006-03-02 2007-09-13 Nec Electronics Corp 信号増幅器
JP2010010920A (ja) * 2008-06-25 2010-01-14 Fujitsu Ltd 半導体集積回路

Also Published As

Publication number Publication date
JP7356866B2 (ja) 2023-10-05
US20210135596A1 (en) 2021-05-06
US11211922B2 (en) 2021-12-28

Similar Documents

Publication Publication Date Title
US8049653B2 (en) Amplifier and analog/digital converter
JP5597660B2 (ja) Ａｄ変換器
US8836375B2 (en) Continuously self-calibrated latched comparator
US8198937B1 (en) Switched-capacitor amplifier circuit
US9685971B2 (en) Successive comparison A/D conversion circuit
US9654126B2 (en) Systems and methods for providing a pipelined analog-to-digital converter
US20110279148A1 (en) Sample and hold circuit and a/d converter apparatus
US8134401B2 (en) Systems and methods of low offset switched capacitor comparators
WO2007058011A1 (ja) 全差動型比較器及び全差動型増幅回路
WO2017029984A1 (ja) アナログデジタル変換器
US20100156683A1 (en) Amplifier circuit and a/d converter
US8624765B2 (en) Sample and hold circuit and A/D converter
TWI587637B (zh) Amplifier circuit and pipeline analog / digital conversion circuit
US11211922B2 (en) Voltage comparator for offset compensation
TW202218340A (zh) 類比數位轉換器以及用於抵消偏移之自動歸零殘餘放大電路
JP2019071604A (ja) 電圧・時間変換器及びアナログ・デジタル変換器
US10686464B2 (en) Latched comparator and analog-to-digital converter making use thereof
US6756928B2 (en) Pseudo-differential amplifier and analog-to-digital converter using the same
Kong et al. A multi-GHz area-efficient comparator with dynamic offset cancellation
US8674869B2 (en) A/D conversion circuit
US10615750B1 (en) Preamplifier circuit with floating transconductor
JP5965825B2 (ja) コンパレータ及びその補正方法
JP2015220538A (ja) 増幅回路、アナログ／ディジタル変換回路および電圧／時間変換器
Ghasemi et al. A low-power high-speed two-stage dynamic comparator with a new offset cancellation technique in 90 nm CMOS technology
US6950051B2 (en) Analog-digital converter with pipeline folding scheme

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230425

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230621

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230919

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230925

R150 Certificate of patent or registration of utility model

Ref document number: 7356866

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150