TW202218340A - 類比數位轉換器以及用於抵消偏移之自動歸零殘餘放大電路 - Google Patents

類比數位轉換器以及用於抵消偏移之自動歸零殘餘放大電路 Download PDF

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Abstract

本文揭示了一些類比數位轉換器(ADC)的實例，其可以藉由放大信號來執行自動歸零以提高訊雜比。ADC可以產生表示類比輸入信號的第一數位代碼及基於來自第一數位代碼之殘餘的第二數位代碼，並且可以組合第一數位代碼與第二數位代碼以產生表示類比輸入信號之數位輸出代碼。ADC可以利用表示殘餘之類比殘餘值的第一觀察值與第二觀察值來產生第二數位代碼。

Description

具有自動歸零殘餘放大電路的類比數位轉換器
本揭示大體係關於電子電路領域，並且更具體地但非排他性地係關於一種用於資料轉換的系統和方法。
類比信號及/或值可以在各種電路元件中產生，諸如信號產生器、感測器及天線。然而，可能存在許多具有數位信號或值可能有益的情況，諸如對於處理或儲存信號或值的情況。為了利用在產生類比信號或值時具有數位信號或值的優點，已經開發了類比數位轉換器(analog-to-digital converters，ADC)以將類比信號或值轉換成數位信號或值。
信號可為一基於時間之值序列。數位值可以由代碼表示。代碼名稱（例如，CODE1）可以指由代碼表示的數位值。一些（但非全部）數位值可以由使用二進加權編碼之代碼來表示。以若干位元表示的數位值或代碼之解析度可以指二進加權編碼，不論其如何被編碼。
在許多電子應用中，類比輸入值被轉換成數位輸出值（例如，用於進一步數位處理或儲存）。例如，在精密量測系統中，電子設備具備一或多個感測器以進行量測，並且這些感測器可以產生類比值。類比值可以被提供作為ADC之輸入，以產生數位輸出值用於進一步處理或儲存。
ADC可以在許多地方找到，諸如寬頻通信系統、自動測試設備、音訊系統、車輛、工廠自動化系統等。ADC可以轉換表示真實世界現象例如光、聲、溫度、流量或壓力之類比電氣值。設計ADC為一項非常重要的任務，因為每個應用程式在速度、效能、功率、成本及大小方面可能具有不同之需求。隨著需要ADC之應用程式增長，對準確且可靠之轉換效能的需求也在增長。
一些應用程式可能需要精確且準確的類比值轉換，從而需要精密ADC（精密意味著精確及/或準確）。精密ADC所需之規格可以包括低雜訊及小且穩定的偏移。恒定零偏移可能為理想情況。ADC及其他電路之設計目標可能為恒定零偏移，但製造製程之缺陷、名義上相同半導體裝置之失配、原子級電荷遷移等可能使電路偏移潛在地非零，並且其可隨著諸如時間、溫度及/或電源電壓等參數的變化而變化。自動歸零(Auto-zeroing，AZ)電路可在精密ADC中用於穩定潛在非零偏移（即，減少潛在非零偏移及/或基本上防止潛在非零偏移的漂移）。自動歸零電路的偏移可基本上為零（諸如小於包括漂移的100微伏特）。然而，舊有AZ電路可能增大寬頻雜訊位準，其在同時要求低雜訊及低功率時是不利的。當使用AZ電路時，精密ADC的功耗可能不得不增加以將雜訊降低至可接受之位準。存在對低功率ADC，包括低功率、低偏移及低雜訊精密ADC之需要。
已經開發了幾種AZ電路。圖1示出了先前技術之AZ放大器電路120。AZ放大器電路120可在兩個階段操作：階段1（圖1中的標記Φ1）及階段2（圖1中的標記Φ2）。階段1與階段2在時間上不重疊，並且操作可週期性地或非週期性地重複。開關113及107在階段1期間閉合（導電），否則他們打開（非導電）。同樣地，開關115p、115m在階段2期間閉合，否則他們打開。電壓輸入電壓輸出放大器電路121具有兩個輸入端子103p、103m及兩個輸出端子105p、105m。在一個實例中，端子103m及105m被連接在一起並共用公共電位，諸如地或0 V。在階段1中，輸入端子103p、103m藉由開關107短路，其在輸入端子103p、103m上建立名義零電壓。放大器電路121具有潛在非零偏移，諸如OS = 1 mV。在階段1期間當開關107閉合時，可在端子105p、105m處觀察到放大偏移。例如，若放大器電路121具有電壓增益因子，GAIN = 200，則放大偏移GAIN･OS=200･1 mV=200 mV被觀察作為輸出端子105p與105m之間的電壓。請注意，偏移OS可能為放大器電路121之不期望假影，並且AZ放大器電路120不必包括任何用於有意提供非零偏移OS的電路系統。因此，圖1沒有（且應該不會）顯示用於提供或表示偏移OS之來源或任何其他電路系統，其中，偏移OS可能是（但不必是）名義上零。放大非零偏移可被觀察到作為端子105p、105m之間的非零電壓，即使端子103p、103m之間的電壓正好為零。
電容器109被配置在端子105p與端子111p之間。開關113在階段1期間將端子111p及105m短路，藉此放大偏移可被觀察到作為跨越電容器109之電壓。在從階段1到階段2之過渡中，在打開開關107之前，稍早點打開開關113，藉此在電容器109上取樣觀察到之放大偏移。在AZ放大器電路120之輸入端子101p、101m處施加於AZ放大器電路120之電壓VRES（即，類比值）經由在階段2期間閉合之開關115p、115m在端子103p、103m處提供給放大器電路121。一方面，若(VRES＞0)，則在端子105p與105m之間觀察到大於放大偏移GAIN･OS的電壓，並且在端子111p與105m之間觀察到大於零的電壓。另一方面，若(VRES＜0)，則在端子105p與105m之間觀察到小於放大偏移GAIN･OS的電壓，並且在端子111p與105m之間觀察到小於零的電壓。因此，在AZ放大器電路120之輸入處（端子101p、101m）施加的電壓VRES的極性對應於在AZ放大器電路120之輸出處（端子111p、105m）觀察到之放大電壓GAIN･VRES的極性。當極性對應時，AZ放大器電路120之有效偏移可以為零。即使放大器電路121之偏移OS非為零，AZ放大器電路120之有效偏移也可以為零。AZ放大器電路120之兩階段操作可以基本上抵消（即，減小到小值，名義上為零）放大器電路121的潛在非零偏移。配置以使用複數個階段進行操作並且基本上抵消潛在非零偏移的電路、程序或操作可以被稱為「自動歸零」電路、程序或操作。請注意，自動歸零操作可能只需要很少或根本不需要瞭解電路潛在非零偏移。AZ電路（例如，AZ放大器電路120）在其操作之複數個階段（例如，階段1及階段2）中的僅一個階段（例如，階段2）期間提供標稱操作（例如，放大）。
AZ放大器電路120例證了可以在一個階段中放大及觀察到偏移OS。輸入VRES與偏移OS之組合可以在另一個階段中被放大及觀察到。AZ放大器電路120組合並輸出兩個觀察值之組合，藉此來自偏移OS之組合貢獻可以基本上為零。具體地，將第一觀察值GAIN･OS與第二觀察值GAIN･(VRES + OS)組合，使得一個觀察值中偏移的貢獻可以被來自另一觀察值中偏移的等量相反的（具有相等大小及相反極性）的貢獻基本抵消。例如，兩個觀察值之組合為GAIN･(VRES + OS)- GAIN･OS = GAIN･VRES。輸入VRES對組合輸出之貢獻為GAIN･VRES。偏移OS對組合輸出之貢獻可能基本上為零，GAIN･(OS – OS) = 0。自動歸零偏移可能名義上為零。AZ電路可以抑制建模為隨時間漂移的偏移的低頻雜訊。
圖1中AZ放大器電路120之成功操作取決於在階段1中在電容器109上取樣的觀察值，此觀察值在隨後階段2期間基本上保持不變。為了實現這一點，AZ放大器電路120耦接到放大器（或緩衝器）電路117，此放大器（或緩衝器）電路117經配置以在階段2期間僅吸取穿過電容器109且來自端子111p之非常少的電荷（如有）。當參考輸入VRES時，放大器電路117之偏移被AZ放大器電路120提供的增益因子（諸如GAIN=200）抑制。在一些應用中，放大器電路117為自動歸零放大器電路，例如AZ放大器電路120。在一些實施方式中，電容器109被分成兩部分（未示出）並且第一半電容器經配置以與端子105p串聯，第二半電容器經配置以與端子105m串聯。
圖2示出了另一種先前技術類型之AZ放大器電路220。進行自動歸零之電壓輸入電壓輸出放大器電路221具有一對輸入端子203p及203m以及一對輸出端子205p及205m。它進一步具有用於施加輔助（控制）電壓之輔助輸入211。AZ放大器電路220之有效（自動歸零）偏移為放大器電路221之潛在非零偏移與施加在輸入211處以抵消偏移貢獻之輔助電壓的組合。放大器電路221為熟習本領域者(persons having ordinary skill in the art; PHOSITA)熟知的2級放大器電路。它包含耦接到輸入端子203p及203m的輸入gm級（即，跨導電路，未示出）和耦接到輸出端子205p及205m的輸出級（例如，跨阻級，未示出）。輔助gm級（未示出）耦合到輸入211與輸入gm級。組合由輸入gm級及輔助gm級提供之電流，使得由輔助gm級提供之電流可以抵消輸入gm級之偏移。輔助電壓被取樣並儲存在耦接到輸入211之電容器209上。電容器209不直接耦接到輸出端子205p、205m。當開關213打開時，連接至輸入211之電容器209的第一端子基本上為浮動的。放大器電路221之輸出端子205p、205m也為AZ放大器電路220之輸出端子。可選負載電路217之輸入阻抗可能相對不重要，並且AZ放大器電路220在使用上可能比圖1之AZ放大器電路120更通用。
AZ放大器電路220在兩個階段操作：階段1（圖2中的標記Φ1）及階段2（圖2中的標記Φ2）。在階段1期間，開關207閉合以在端子203p及203m上施加零電壓。潛在非零偏移與輔助電壓之放大組合被觀察作為端子205p、205m處的電壓，其連接到gm級（跨導級電路）223。開關213在階段1期間將gm級223耦接到電容器209及輸入211。放大組合之極性名義上決定了由gm級223提供之電流的極性，當開關213閉合時，此gm級223相應地可以在階段1期間增加或減少輸入211處之輔助電壓。操作之負反饋模式確保輸入211處之輔助電壓在階段1結束時基本穩定，並且端子205p、205m處之放大組合可以基本上為零。
在從階段1到階段2之過渡中，在開關207打開之前的一段時間，開關213打開。此舉有效地對電容器209上基本穩定的輔助電壓進行取樣，並在階段2期間將其維持在輸入211處。開關219在階段2期間閉合以轉移可由gm級223提供的電流。可替代地，gm級223在階段2期間暫時關閉以節省電力，及/或藉由開關（未示出）將其與端子205p、205m斷開。類比輸入值VRES在輸入端子201p、201m處被施加至AZ放大器電路220。類比輸入值經由在階段2期間閉合的開關215p、215m在端子203p、203m處提供給放大器電路221。
AZ放大器電路220的操作如下。在階段1中，負反饋操作調節輔助電壓，使得當在電容器209上對輔助電壓進行取樣時，偏移與輔助電壓之放大組合在階段1結束時或接近結束時基本上為零。來自所取樣輔助電壓之放大貢獻可以與來自偏移之放大貢獻基本上相等且相反。所取樣輔助電壓為放大偏移的第一觀察值。
在階段2中，放大器電路221放大輸入VRES、偏移與所取樣輔助電壓之組合。放大組合在端子205p、205m處被觀察到並輸出。偏移對放大組合的貢獻可以與所取樣輔助電壓對放大組合的貢獻基本相等且相反，並且這兩種貢獻可以在端子205p、205m處基本上相互抵消。這是一個自動歸零操作。因此，在端子205p、205m處觀察到並輸出的放大組合回應於VRES並且基本上不回應於放大器電路221的偏移。所取樣輔助電壓為此放大偏移的第一觀察值，並且它與階段2期間放大偏移之第二觀察值相組合。
在先前技術中已知不同種類的自動歸零放大器。一個共同特性為它們在複數個階段操作，並且在複數個操作階段中之一個階段期間在輸入處施加名義上零電壓。另一共同特性為在複數個階段期間獲得之觀察值被組合以基本上抵消潛在的非零偏移。
自動歸零放大器可以經配置以放大類比數位轉換器(analong-to-digital converter，ADC)電路中之殘餘值。圖3示出了包含殘餘放大器320之ADC 300的方塊圖。在一些實例中，殘餘放大器320為圖2中示出之AZ放大器電路220。ADC 300接收類比電壓VIN(t)。取樣維持(sample-and-hold，S/H)電路301在取樣時刻（t=T0）取樣VIN(t)並輸出所保持的類比值VIN。第一量化器(ADC1)303經配置以接收類比值VIN並導出表示VIN之第一數位值(CODE1)。數位值CODE1為VIN的相對低解析度的數位表示。例如，CODE1可為VIN的5位元數位表示。作為導出VIN的更高解析度且更精確數位表示的方法的步驟，ADC 300導出並處理VIN相對於CODE1的殘餘。具體地，數位類比轉換器(DAC) 305導出CODE1之類比表示，VIN與CODE1的類比表示之間的差為殘餘值VRES。殘餘值VRES藉由殘餘放大器320放大，並且第二量化器(ADC2)330經配置以在考慮由殘餘放大器320提供之增益因子A的情況下導出殘餘值VRES之數位表示CODE2。CODE1與CODE2之組合為VIN的高解析度精確表示。
ADC 300可以實現之精確度可以基本上取決於DAC 305及殘餘放大器320所實現的精確度。為了比較，ADC1 303之精確度可能相對不那麼重要，條件是CODE2為殘餘值VRES之準確表示。ADC2 330所需之精確度小於ADC 300提供的整體精確度，條件是殘餘放大器320之增益因子A的絕對值大於1。增益因子A的上限取決於表示VIN之CODE1的解析度及精度。例如，若CODE1具有5位元解析度並且精度不會導致殘餘放大器320及/或ADC2 330超載/飽和，則使用增益因子A=16。
為清楚起見，ADC1及/或ADC2可稱為「量化器」以替代ADC。PHOSITA認識到圖3中之ADC2 330可以以整體遞迴型結構實現為圖3的ADC 300。所謂的管線式ADC為ADC 300之眾所周知的實例，其中ADC2 330為幾個相似級的級聯。
圖3中ADC 300的方塊圖表示包含殘餘放大器320之幾種類型的類比數位轉換器中的任何一種。例如，ADC 300可以為所謂的混合SAR ADC，其中，CODE1至少部分地藉由使用連續近似型演算法推導出來的（PHOSITA認識到SAR ADC代表「連續近似暫存器類比數位轉換器(successive-approximation-register analog-to-digital converter)」。PHOSITA熟悉SAR ADC之設計及操作）。在另一實例中，CODE1藉由配置以接收VIN之快閃型ADC1 303導出。在其他實例中，CODE1藉由配置以接收VIN(t)之快閃或其他類型的ADC提供，並且操作（例如，對VIN(t)進行取樣的操作）與S/H電路301的操作同步。在又其他實例中，圖3中之ADC1 303為提供數位值CODE1的SAR量化器、混合SAR量化器、基於VCO的量化器、兩步量化器、多步量化器或管線式量化器，此數位值CODE1為VIN的相對高解析度表示（諸如，CODE1可能具有10位元或更高解析度）。因此，圖3中的ADC1 303是提供VIN之數位表示CODE1的某種類型的電路或某種類型的方法的表示。ADC 300導出類比殘餘值VRES作為數位值CODE1之類比表示與類比值VIN的差。在一個實例中，電容式數位類比轉換器(capacitive digital-to-analog converter，CDAC)電路接收類比值VIN及數位值CODE1，並根據類比值VIN及數位值CODE1產生類比殘餘值VRES。一個術語可能為，VRES為VIN相對於CODE1的殘餘，或者等效地（改變極性）VRES為CODE1相對於VIN的殘餘。殘餘VRES之大小及其他性質取決於如何導出CODE1來表示VIN，特別是包括（但不限於）CODE1之解析度及精度。
可藉由ADC 300實現之精確度基本上取決於可由DAC 305及殘餘放大器320實現的精確度。一些方法包括藉由對類比輸入值VIN(t)與類比抖動值之組合進行取樣來導出VIN。這些方法可以概括S/H電路301及DAC 305之操作，它們經由電容式數位類比轉換器(CDAC)電路而被組合。在另一方法中，導出高解析度數位值CODE1，其允許殘餘放大器320之高增益因子A（若需要）。因此，ADC電路之許多變體可經配置以包含本文的低偏移殘餘放大器電路。
圖4示出了對應於圖3之方塊圖的示例ADC 400。它是在輸入端子401p及401m處接收類比輸入電壓差VIN(t)=Vp(t)-Vm(t)的差動ADC 400。在獲取階段（圖4中標記為Φ0），開關403p、403m、405p、405m閉合，並且將類比輸入電壓施加到電容器陣列407p、407m。在獲取階段結束時或接近獲取階段結束時的取樣時刻(t=T0)，取樣開關405p、405m打開，以隔離節點409p、409m處的差動電荷量。輸入開關403p、403m在取樣時刻之後短延遲（諸如200皮秒）打開。電容器陣列407p、407m為CDAC結構之一部分。PHOSITA熟悉CDAC結構。電容器陣列407p具有連接到端子409p的共用端子及連接到輸入開關403p的複數個N1端子（與美國專利8,810,443的圖2相比）。因此，輸入開關403p可為開關陣列，具有連接到輸入端子401p的共用端子及連接到電容器陣列407p的複數個N1端子。這同樣適用於407m、409m、403m及401m。
圖4部分示出了實現為一對量化器ADC1p 411p及ADC1m 411m的第一量化器ADC1，其經配置以個別處理施加在輸入端子401p、401m處的每個電壓Vp(t)及Vm(t)（每個電壓相對於預定電位（諸如接地或0 V）被觀察）。當取樣開關405p、405m打開時，量化器411p及411m在取樣時刻（t=T0）對Vp(t)及Vm(t)進行取樣。因此，正輸入數位值CODE1p表示取樣時刻Vp(t)的值Vp(T0)，以及負輸入數位值CODE1m表示取樣時刻Vm(t)的值Vm(T0)。正-負數位值CODE1=CODE1p-CODE1m表示取樣時刻之類比輸入值VIN=Vp(T0)-Vm(T0)。在另一實施例中，單個差動量化器ADC1經配置以提供數位值CODE1以表示VIN=Vp(T0)-Vm(T0)，而不必單獨處理每個輸入Vp(t)及Vm(t)。
經由開關413p、415p應用導出的數位值CODE1p，使得端子409p處之類比值（例如，電壓）為相對於CODE1p的Vp(T0)的殘餘VRESp。同樣地，經由開關413m、415m應用CODE1m，使得端子409m處之類比值（例如，電壓）為相對於CODE1m的Vm(T0)的殘餘VRESm。開關413p、413m回應於CODE1p及CODE1m之各個位元而將電容器陣列407p、407m中的各個電容器連接到第一/高參考電位VH。同樣地，開關415p、415m回應於CODE1p及CODE1m的各個位元而將電容器陣列407p、407m中之各個電容器連接到第二/低參考電位VL。電容器陣列407p或電容器陣列407m中的一電容器回應於CODE1p或CODE1m的一位元而連接到VH或VL。術語電容式數位類比轉換器（CDAC）可用於描述電容器陣列407p、407m以及相關開關及參考電位。
因此，在CDAC上取樣類比值（例如，經由開關403p及405p在電容器陣列407p中之一或多個電容器上取樣Vp(T0)）；將數位值應用於CDAC（例如，開關413p、415p回應於CODE1p而選擇性地將電容器陣列407p的各個電容器連接到參考電位VH或VL）；並且CDAC提供類比值，此類比值為相對於數位代碼之取樣類比值的殘餘（例如，節點409p處之電位/電壓為相對於CODE1p的Vp(T0)的殘餘VRESp）。
殘餘放大器420經配置以接收殘餘值VRES=VRESp-VRESm（例如，節點409p與409m之間的電壓），此殘餘值表示相對於數位值CODE1=CODE1p-CODE1m之類比值VIN=Vp(T0)-Vm(T0)的殘餘。殘餘放大器420提供由量化器電路ADC2 430處理的放大殘餘值A･VRES。ADC2 430經配置以提供數位值CODE2，此數位值CODE2在考慮由殘餘放大器420提供之增益因子A的情況下表示相對於CODE1=CODE1p-CODE1m的VIN=Vp(T0)-Vm(T0)的殘餘VRES。數位電路440組合CODE1p、CODE1m與CODE2，以提供數位輸出代碼DOUT，此數位輸出代碼DOUT可為VIN=Vp(T0)-Vm(T0)之高解析度表示。例如，ADC 400提供20位元或24位元解析度之輸出代碼DOUT。為了實現高精度，數位電路440可選地接收及處理校準資訊。校準資訊包括表示電容器陣列407p、407m中電容器之電容比的複數個代碼。校準資訊作為製造程序之一部分而獲得/量測，並儲存在記憶體裝置（未示出）中。可由ADC 400實現之精確度基本上受到殘餘放大器420之偏移及雜訊位準所限制。舊有的AZ殘餘放大器（例如，圖2之AZ放大器電路220）可提供良好的偏移穩定性，但雜訊位準相對較高/較差。相比之下，非自動歸零殘餘放大器可提供相對較低/較好之雜訊及功率操作，但其偏移穩定性可能相對較差。
本文揭示了一些類比數位轉換器(ADC)的實例，其可以藉由放大信號來執行自動歸零以提高訊雜比。ADC可以產生表示類比輸入信號的第一數位代碼及基於來自第一數位代碼之殘餘的第二數位代碼，並且可以組合第一數位代碼與第二數位代碼以產生表示類比輸入信號之數位輸出代碼。ADC可以利用表示殘餘之類比殘餘值的第一觀察值與第二觀察值來產生第二數位代碼。
本文揭示之一些實施例可包括類比數位轉換器(analong-to-digital converter，ADC)電路，其包含取樣量化殘餘產生(sampling-quantizing-residue-generating，SQRG)電路、自動歸零殘餘放大電路、量化器電路及數位電路。取樣量化殘餘產生(SQRG)電路可以至少部分基於由ADC電路接收之類比輸入值產生第一數位代碼，並且至少部分基於第一數位代碼及類比輸入值產生類比殘餘值。自動歸零殘餘放大電路可以放大類比殘餘值，產生放大的類比殘餘值的第一觀察值，並產生放大的類比殘餘值的第二觀察值。量化器電路可以產生第二數位代碼，此第二數位代碼表示至少第一觀察值與第二觀察值的組合。數位電路用於產生數位輸出代碼，此數位輸出代碼用於表示類比輸入值，其中，第一數位代碼與第二數位代碼被組合以產生數位輸出代碼。
本文揭示之一些實施例可以包括用於抵消偏移之自動歸零殘餘放大電路，此自動歸零殘餘放大電路包含放大電路及一或多個開關。放大電路用以放大由自動歸零殘餘放大電路接收之類比殘餘值的第一觀察值及此類比殘餘值的第二觀察值，類比殘餘值為類比輸入值之類比數位轉換所產生的數位代碼的殘餘，其中，放大的第一觀察值及放大的第二觀察值將與數位代碼一起使用，以產生表示類比輸入值的數位輸出代碼。一或多個開關耦接在放大電路與自動歸零殘餘放大電路的輸入之間，類比殘餘值經由自動歸零殘餘放大電路之輸入而被接收，其中，一或多個開關將選擇性地將第一觀察值及第二觀察值應用於放大電路。
自動歸零殘餘放大器可經配置以在兩個階段中操作，其中，輸入殘餘值可以在兩個階段中被放大和觀察。與舊有的自動歸零放大器類似，兩個觀察值可以組合以基本上抵消配置以提供放大之主動電路的潛在非零偏移。將兩個觀察值在時間上緊密隔開可能是有利的。然而，與舊有的自動歸零放大器不同，兩個觀察值都包括放大殘餘值。因此，相比於雜訊位準，放大殘餘值之組合觀察值包含相對較高的信號位準（殘餘值）。雜訊位準可由信號位準歸一化，並且相對雜訊位準可基本上低於舊有自動歸零殘餘放大器電路的雜訊位準。相對較低的雜訊位準有助於實現具有基本上降低的雜訊及功率操作的ADC，這是一個顯著的改進。
以下揭示內容提供了許多不同的實施例或實例，用於實現本揭示的不同特徵。下文描述了組件及排列的特定示例以簡化本揭示。當然，這些僅為示例且不意欲為限制性。此外，本揭示可以在各種實例中，或者有時在不同附圖中重複元件符號及/或字母。這種重複是為了簡單及清楚之目的，並且其本身並不規定所論述的各種實施例及/或配置之間的特定關係。不同的實施例可以具有不同的優點，並且任何實施例都不需要特定的優點。
圖5示出了根據本教導之包括自動歸零殘餘放大電路520的ADC電路500的示例第一實施例。可以實現取樣量化殘餘產生（sampling-quantizing-residue-generating circuit）電路（SQRG電路）510，其中SQRG電路510可包括圖4之SQRG電路410的一或多個特徵。SQRG電路的功能可類似於圖3中由310指示的ADC 300部分的功能。圖5中的端子501p及端子501m可分別對應於圖4中的端子401p及端子401m。此外，端子509p及端子509m可分別對應於端子409p及端子409m。因此，SQRG電路510可以提供類比殘餘值VRES，其表示相對於第一數位值CODE1=CODE1p-CODE1m之類比輸入值VIN=Vp(T0)-Vm(T0)的殘餘，其中T0為產生取樣之特定時間。例如，SQRG電路510可經由端子501p及端子501m接收類比輸入值VIN，其中，在所示實施例中，類比輸入值VIN包含差動電壓，並且其中，經由端子501p提供的電壓可包含差動電壓的正分量，並且經由端子501m提供的電壓可包含差動電壓的負分量。SQRG電路510可以包括ADC1（諸如ADC1 303（圖3）），其基於類比輸入值VIN產生第一數位值CODE1。在所示實施例中，第一數位值CODE1可以由表示輸入值VIN之差動電壓的正分量的正數位分量值CODE1p及表示類比輸入值VIN之差動電壓的負分量的負數位分量值CODE1m表示。SQRG電路510可以輸出第一數位值CODE1。在所示實施例中，由SQRG電路510輸出之第一數位值CODE1可以包含正數位分量值CODE1p及負數位分量值CODE1m。
SQRG電路510可以進一步包括用於產生第一數位值CODE1之類比表示的DAC（諸如DAC 305（圖3））。例如，DAC可以從ADC1接收第一數位值CODE1，並產生第一數位值CODE1之類比表示。在第一數位值CODE1由正數位分量值CODE1p及負數位分量值CODE1m表示的所示實施例中，DAC可以接收正數位分量值CODE1p及負數位分量值CODE1m，並且可以產生正數位分量值CODE1p之類比表示及負數位分量值CODE1m之類比表示，以形成第一數位值CODE1的類比表示。
SQRG電路510可以進一步包括減法器電路系統（諸如減法器電路系統308（圖3））以產生類比輸入值VIN與第一數位值CODE1之類比表示之間的殘餘值VRES。特定而言，減法器電路系統308可以接收類比輸入值VIN及第一數位值CODE1之類比表示，並從此類比輸入值VIN及第一數位值CODE1之類比表示產生殘餘值VRES。殘餘值VRES可藉由SQRG電路510輸出。在所示實施例中，殘餘值VRES可以在端子509p處輸出為正類比分量值，以及在端子509m處輸出為負類比分量值，其中，正類比分量值及負類比分量值形成殘餘值VRES之差動表示。殘餘值VRES可由SQRG電路510提供給ADC電路500的自動歸零殘餘放大電路520。在另一實施例中，數位值CODE1可被提供作為單個代碼而非一對代碼(CODE1p, CODE1m)。在另一實施例中，VRES可為相對於類比輸入值Vp(T0)-Vm(T0)與抖動值之組合的CODE1的殘餘。根據一組設計目標，CODE1之解析度可能相對較低（諸如5位元或更少）、中等或相對較高（諸如10位元或更多）。
自動歸零殘餘放大電路520可以在兩個階段（階段2及階段3）中操作。所示自動歸零殘餘放大電路520包括指示哪個開關在哪個階段閉合，其中，開關上方帶有Φ2標記之開關在階段2期間閉合且在階段3期間打開，並且其中開關上方帶有Φ3標記之開關在階段3期間閉合且在階段2期間打開。例如，開關503p及開關503m可以在階段2期間閉合且在階段3期間打開。開關505p及開關505m可以在階段2期間打開且在階段3期間閉合。階段2可以在第一時間段期間發生，並且階段3可以在第二時間段期間發生，其中，第一時間段及第二時間段可能在時間上不重疊。階段2及階段3可以週期性或非週期性地重複。
經配置用於提供放大電路521之主動電路可以在階段2期間接收第一極性的類比殘餘值（諸如+VRES）作為輸入。例如，在階段2期間，開關503p及開關503m可以閉合，而開關505p及505m可以打開。開關503p及開關503m可將SQRG電路510耦接到放大電路521。SQRG電路510可經由開關503p及開關503m向放大電路521提供類比殘餘值VRES，其中，類比殘餘值VRES之正類比分量值經由開關503p提供給放大電路521的第一輸入，並且類比殘餘值VRES之負類比分量值經由開關503m提供給放大電路521的第二輸入。此外，在階段3期間，主動電路可以接收與第一極性相反的第二極性的類比殘餘值作為輸入（諸如-VRES）。例如，在階段3期間，開關505p及開關505m可以閉合，而開關503p及開關503m可以打開。開關505p及開關505m可將SQRG電路510耦接到放大電路521。SQRG電路510可經由開關505p及開關505m向放大電路521提供類比殘餘值VRES，其中，類比殘餘值VRES之正類比分量值經由開關505m提供給放大電路521的第二輸入，並且類比殘餘值VRES之負類比分量值經由開關505p提供給放大電路521的第一輸入。
放大電路521可以在階段2期間產生殘餘值VRES與潛在非零偏移OS之第一放大組合A･(OS+VRES)，並且放大電路521可以在階段3期間產生其第二放大組合A･(OS-VRES)。例如，放大電路521可以在階段2結束時或接近結束時向ADC2 530提供第一放大組合A･(OS+VRES），並且放大電路521可以在階段3結束時或接近結束時向ADC2 530提供第二放大組合A･(OS-VRES）。在本實施例中，AZ放大電路520本身並不組合兩個放大組合A･(OS+VRES）與A･(OS-VRES）。
此兩個放大組合在操作的兩個不同階段（階段2及階段3）中但並不是同時地可用/可觀察到。例如，第一放大組合A･(OS+VRES）可以在階段2結束時或接近結束時在放大電路521之輸出處可用/可觀察到，並且第二放大組合A･(OS-VRES）可以在階段3結束時或接近結束時在放大電路521之輸出處可用/可觀察到。ADC2 530可以在階段2結束時或接近結束時觀察到第一組合A･(OS+VRES），並且ADC2 530可產生數位值CODE2p以表示A･(OS+VRES）。ADC2 530可以進一步在階段3結束時或接近結束時觀察到第二組合A･(OS-VRES），並且其可產生數位值CODE2m以表示A･(OS-VRES）。ADC2 530可以按照與ADC2 530觀察到每個數位值時對應的順序，在不同時間提供正數位分量值CODE2p及負數位分量值CODE2m。
ADC電路500可以組合放大殘餘之兩個觀察值。在所示實施例中，數位電路540可在ADC2 530之輸出處耦接到ADC2 530，並可從ADC2 530接收正數位分量值CODE2p及負數位分量值CODE2m。可由ADC2 530單獨量化的兩個觀察值（由ADC2 530產生之正數位分量值CODE2p及負數位分量值CODE2m表示）可由經配置以計算數位值CODE2=CODE2p-CODE2m的數位電路540進行數位組合。當藉由減法對CODE2p與CODE2m進行組合時，放大電路521的潛在非零偏移OS可以在CODE2中基本上被抵消。這可能是一個自動歸零操作。CODE2可表示放大類比殘餘值2･A･VRES，或可藉由標稱放大因子2･A進行縮放以表示VRES。藉由抵消潛在非零偏移OS並放大類比殘餘值VRES，相比於具有自動歸零的舊有ADC，自動歸零殘餘放大電路520可以產生類比殘餘值VRES之改進的訊雜比表示，同時保持或降低ADC 500的功耗。相比于舊有ADC，這可導致ADC操作之改進及/或ADC功耗的降低。
數位電路540可經配置以藉由計算DOUT=CODE1p-CODE1m+(CODE2p-CODE2m)/(2･A)來導出類比輸入值VIN=Vp(T0)-Vm(T0)的高解析度表示DOUT。在另一實施例中，數位電路540可經配置以計算DOUT=CODE1p-CODE1m+CODE2p-CODE2m。例如，數位電路540可耦接到SQRG電路510，並且可以從SQRG電路510接收表示類比信號VIN的第一數位代碼CODE1。數位電路540可進一步耦接到ADC2 530，並可從ADC2 530接收數位值CODE2。在第一數位代碼CODE1及數位值CODE2以差動表示的所示實施例中，數位電路540可以接收正數位分量值CODE1p及負數位分量值CODE1m以表示第一數位代碼CODE1，並且可以接收正數位分量值CODE2p及負數位分量值CODE2m以表示數位值CODE2。數位電路系統可藉由計算輸出代碼DOUT之任一等式來產生類比輸入值VIN的輸出代碼DOUT。輸出代碼DOUT也可回應校準資訊。校準資訊可包括表示SQRG電路510及/或ADC2 530之放大因子A的潛在失配及/或參數的潛在失配的代碼。校準資訊可在生產程序（例如，生產測試）期間導出，或者它可以在操作期間由前部及/或背景校準程序導出，而ADC電路500可以被部署用於應用（例如，工廠自動化）中。
在另一實施例中，ADC2 530可以實現為兩個單獨的量化器。第一量化器ADC2p（未示出）可以在階段2結束時或接近結束時觀察到A･(OS+VRES)，並提供數位值CODE2p以表示A･(OS+VRES)。另一量化器ADC2m（未示出）可以在階段3結束時或接近結束時觀察到A･(OS-VRES），並提供數位值CODE2m以表示A･(OS-VRES)。CODE1p、CODE1m、CODE2p、CODE2m可以如上進行組合。使用兩個單獨的量化器來實現ADC2的一個潛在優勢是，兩個觀察值在時間上的間隔可能更小。這可以提高對來自放大電路521的低頻雜訊的抑制。
AZ殘餘放大電路520的優點可能很容易被忽略。可用於導出CODE2之兩個觀察值均表示放大殘餘值(A･VRES)與放大偏移(A･OS)。將其與舊有AZ放大器的操作進行比較（例如，如圖1及圖2所示），其中，兩個觀察值中只有一個包括放大殘餘值(A･VRES)，並且兩個觀察值均包括放大偏移(A･OS)。與舊有AZ放大器相比，AZ放大電路520的酬載信號內容(VRES)可以實質上更高（更好）。每個觀察值可能受到部分來自配置用於放大之主動電路（圖5中的放大電路521；圖1中的放大電路121；圖2中的放大電路221）的寬頻雜訊影響。對於ADC電路500而言，當如圖5所示放大殘餘值VRES時，訊雜比（殘餘訊雜比）可能更好。與舊有AZ殘餘放大電路（圖1中的120；圖2中的220）相比，針對給定的雜訊規格，改進之訊雜比可以使AZ殘餘放大電路520的功耗顯著降低（諸如近4倍）。因此，在一個實施例中，本教導有助於顯著降低精密ADC的功耗。在另一實施例中，本教導有助於針對給定功率預算（諸如20 mW）顯著提高精密ADC的訊雜比。
圖6示出了可代替圖5中之ADC2 530使用的示例量化器ADC2 630。ADC2 630可組合類比域中的兩個觀察值，並且其可執行單個類比數位（A/D）轉換操作以導出數位值CODE2以表示兩個觀察值之組合。因此，當代替ADC電路500中之ADC2 530實施時，ADC2 630可以接收放大組合（諸如第一放大組合A･(OS+VRES)與第二放大組合A･(OS-VRES)）並且可以輸出表示放大組合之組合的數位值CODE2。
ADC2 630可以是包含正側CDAC 601p及負側CDAC 601m的全差動結構。第一觀察值可由放大類比殘餘值組成，諸如A･(OS+VRES)，由圖5中之AZ殘餘放大器電路520提供給ADC2 630。當取樣開關625p及取樣開關625m在階段2結束或接近結束打開時，在階段2結束時或接近結束時在電容器623p及電容器623m上對第一觀察值進行取樣(其中，階段2期間將閉合的開關在圖6中用Φ2標記，並且可以與圖5中的Φ2一致)。連接開關627p及連接開關627m可以在取樣開關625p及取樣開關625m打開之後延遲一會兒（例如200 ps）打開。
第二觀察值可由放大類比殘餘值組成，諸如A･(OS-VRES)，由圖5中之AZ殘餘放大器520提供給ADC2 630。當取樣開關635p及開關635m在階段3結束或接近結束打開時，可在階段3結束時或接近結束時在電容器633p及電容器633m上對第二觀察值進行取樣（其中，在階段3期間將閉合的開關在圖6中標記為Φ3，並且可以與圖5中的Φ3一致）。相比於第一觀察值，第二觀察值之取樣極性可與正側CDAC 601p及負側CDAC 601m的極性相反。特定而言，第一觀察值之放大類比殘餘值及第二觀察值之放大類比殘餘值可各自由差動電壓表示。在階段2期間閉合開關627p及開關627m可能導致在正側CDAC 601p之電容器623p上對第一觀察值的差動電壓的正分量進行取樣，以及在負側CDAC 601m之電容器623m上對第一觀察值的差動電壓的負分量進行取樣。在階段3期間閉合開關637p及開關637m可能導致在正側CDAC 601p之電容器633p上對第二觀察值的差動電壓的負分量進行取樣，以及在負側CDAC 601m之電容器633m上對第二觀察值的差動電壓的正分量進行取樣。因此，第一觀察值及第二觀察值之極性相對於正側CDAC 601p及負側CDAC 601m的極性可能相反，因為觀察值之差動電壓的正分量及負分量在階段2及階段3之間在正側CDAC 601p與負側CDAC 601m之間調換。連接開關637p及連接開關637m可以在取樣開關635p及取樣開關635m打開之後延遲一會兒（諸如200 ps）打開。ADC2 630可在階段2及階段3之後的階段4期間（圖6中階段4期間要閉合的開關被標記為Φ4）實施SAR型ADC轉換操作。
階段2、階段3及階段4可以在時間上不重疊，並且它們可以週期性地或非週期性地重複。例如，階段2可在第一時間段期間發生，階段3可在第一時間段之後的第二時間段期間發生，以及階段4可在第二時間段之後的第三時間段期間發生。在一些實施例中，可以交換階段2與階段3之時間段的順序，使得階段2發生的第一時間段在階段3發生的第二時間段之後。非週期性操作可在階段4之前基本隨機地選擇階段2及階段3的序列（即，在一個轉換週期中，階段序列可為0、1、2、3、4，並且在另一轉換週期中，階段序列可為0、1、3、2、4）。示例實施例可以以週期性的階段序列（0、1、2、3、4、0、1、2、3、4、0、1……）操作。
開關641p及開關643p可在階段4期間閉合，由此可藉由電荷共用操作組合在階段2及階段3期間在電容器623p及電容器633p上取樣的第一觀察值與第二觀察值；一組合值可由節點603p處之電荷值表示。由於應用於正側CDAC 601p之第一觀察值與第二觀察值的極性相反，藉由電荷共用操作之組合可以導致在電容器623p上取樣的第一觀察值的差動電壓的正分量與在電容器633p上取樣的第二觀察值的差動電壓的負分量相組合。節點603p處之電荷值可以進一步包括在階段3結束時或接近結束時在CDAC 601p的段605p上取樣的電荷值。在CDAC段605p上取樣的電荷值可為固定值。在另一實施例中，它可為抖動值。
如所述，負側CDAC 601m可以以與正側CDAC 601p類似的方式操作。具體地，開關641m及開關643m可在階段4期間閉合，由此，在階段2及階段3期間在電容器623m及電容器633m上取樣的觀察值可藉由電荷共用操作組合，並由節點603m處的電荷值表示。由於應用於負側CDAC 601m之第一觀察值與第二觀察值的極性相反，藉由電荷共用操作之組合可以導致在電容器623m上取樣的第一觀察值的差動電壓的負分量與在電容器633m上取樣的第二觀察值的差動電壓的正分量相組合。節點603m處之電荷可進一步包括在階段3結束時或接近結束時在CDAC 601m的段605m上取樣的電荷值。在CDAC段605m上取樣的電荷值可為固定值。在另一實施例中，它可為抖動值。
PHOSITA認識到可被稱為SAR（連續近似暫存器）的數位狀態機607可經配置以提供代碼的連續近似序列，以連續減少比較電路609觀察到的差值的不確定性範圍。比較電路609可引導SAR 607在代碼的連續近似序列中選擇單個代碼。SAR 607提供的結果代碼可以是表示兩個觀察值之組合的數位值CODE2。具體地，CODE2可以表示殘餘值VRES。經配置以提供放大之電路的潛在非零偏移OS的貢獻可以在CODE2中基本上被抵消，這是因為來自第一觀察值之貢獻可以與來自第二觀察值之貢獻相等且相反。例如，相對於正側CDAC 601p及負側CDAC 601m交換第一觀察值及第二觀察值的極性可能導致其中一個觀察值相對於另一觀察值被處理為負的差動電壓。為了理解，可以將其視為將第一觀察值的差動電壓的正分量施加到正側CDAC 601p，並且將第一觀察值的差動電壓的負分量施加到負側CDAC 601m，從而導致第一觀察值為正，例如A･(OS+VRES)。將第二觀察值的差動電壓的正分量施加到負側CDAC 601m，並且將第二觀察值的差動電壓的負分量施加到正側CDAC 601p，從而導致第二觀察值為負，例如-(A･(OS-VRES))。第一觀察值與第二觀察值之組合可導致正的第一觀察值與負的第二觀察值相加，從而導致偏移OS被基本抵消的值且放大殘餘值A･VRES實質增加一倍。例如，正的第一觀察值與負的第二觀察值之組合可能產生值2･A･VRES。開關611p（即位於虛線矩形611p內的開關）及開關611m（即位於虛線矩形611m內的開關）可回應於代碼的連續近似序列中各個代碼的各個位元的狀態，將CDAC 601p及CDAC 601m中之個別電容器連接到高參考電位VH或低參考電位VL。PHOSITA認識到，開關611p的操作可以補償全差動ADC2 630中開關611m的操作。本文中對CDAC 601p如何操作的描述也應等同於對CDAC 601m如何操作的描述。
驅動電容器623p及電容器633p之開關611p可由代碼連續近似序列中每個代碼的單個位元控制。因此，回應於代碼之連續近似序列，電容器623p及電容器633p可以進行切換以作為單個電容器(C/4+C/4)，其標稱尺寸（電容）係CDAC段605p中最大電容器(C/4)的尺寸（電容）的兩倍。在一個實施例中，可在操作之SAR ADC模式期間切換的CDAC 601p中的各個位元的標稱加權因子可按二進位比例縮放（例如，具有加權因子：1/2、1/4、1/8、1/16……）。在另一實施例中，修改後的CDAC（未示出）中的各個位元的標稱加權因子可以包括冗餘（例如，具有加權因子：1/2、1/4、1/8、1/8、1/16、1/32、1/64、1/64、1/128……）。ADC2 630之解析度可以相對較低（諸如5位元或更少）、中等或相對較高（諸如10位元或更多）。
PHOSITA認識到，ADC2 630可以被修改以包括任何類型的A/D轉換原理（包括但不限於SAR ADC、管線式ADC、基於VCO的ADC、快閃ADC、環狀ADC、內插ADC、混合ADC等）。ADC2 630可經配置以對複數個類比值之組合進行取樣及轉換。在一些實施例中，可以實現可經配置以對類比輸入值與抖動值（即，複數個兩個類比值）之組合進行取樣及轉換的ADC。兩個類比值可在CDAC之個別段上被取樣。圖6之ADC2 630可經配置以對第一類比值（諸如，A･(OS+VRES)）、第二類比值（諸如A･(OS-VRES)）與第三類比值（諸如經由開關611p及開關611m應用的固定值或抖動值）之組合進行取樣及轉換。因此，ADC2 630可以經配置以對複數個三個類比值之組合進行取樣及轉換。可以在CDAC 601p的複數個段（例如，電容器623p、電容器633p及CDAC段605p）上對複數個類比值進行取樣。每個段可包含一或多個電容器，其可在操作之A/D轉換模式期間單獨或聯合切換。可在複數個名義上不同的取樣時刻（例如，在階段2結束或接近結束時及在階段3結束或接近結束時），在CDAC之個別段上單獨取樣複數個類比值。配置以對複數個類比值進行取樣的CDAC的各個段可以在類比數位轉換操作之前或作為其一部分（例如，開關641p及開關643p可以在階段4中閉合）進行組合。圖6中的開關643p、開關643m、開關635p及開關635m名義上可能為冗餘的或多餘的，但它們可以被包括在內以減輕二次假影，諸如PHOSITA熟悉的開關電荷注入。PHOSITA還熟悉用於A/D轉換類比值之許多類型的電路及方法，前述類比值表示為在CDAC之一節點（例如，節點603p）上隔離的電荷量，即，在如本文所述對其進行取樣之後。因此，本文不需要提供關於如何構造及操作比較電路609、SAR電路607及/或開關611p及開關611m的進一步描述。
在另一實施例中，圖6的ADC2 630可經配置以提供A/D轉換操作，其中，開關611p及開關611m可在階段4期間將電容器623p、電容器633p、電容器623m及電容器633m連接到一組預定義電位（諸如，它們可全部連接到VH），不論SAR 607提供的連續近似代碼序列中的任何碼的任何位元。因此，CDAC段605p可經配置以在CDAC的複數個段（諸如第一電容器623p及第二電容器633p）上對複數個輸入值（諸如，A･(OS+VRES)及A･(OS-VRES)）進行取樣，前述的複數個段不同于配置以在A/D轉換操作期間經由開關（諸如開關611p）應用代碼之連續近似序列的CDAC段（諸如段605p）。
在另一實施例中，開關611p及開關611m在階段4期間或任何時候都不能驅動電容器623p、電容器633p、電容器623m及電容器633m。相反，在階段4期間，圖6中電容器623p、電容器633p、電容器623m及電容器633m的左側端子可藉由圖6中未示出的4個開關相互短路（並且它們可不連接到任何固定電位）。在階段4期間，名義上短路且浮動4個端子的目的可以是抑制第一觀察值及第二觀察值（諸如A･(OS+VRES)及A･(OS-VRES)）之共模分量。CDAC段605p及CDAC段605m可根據SAR 607提供的代碼之連續近似序列進行切換。CDAC段605p及CDAC段605m可相對於電容器623p、電容器623m、電容器633p及電容器633m進行縮放，以提供相對於參考電壓差（VH-VL）及ADC2 630的滿標度輸入範圍的CODE2縮放比例。例如，CDAC段605p及CDAC段605m中的每個電容器的尺寸可減小3倍，以補償滿標度輸入範圍的潛在減小3倍。
在又一實施例中，量化器ADC2可經配置以對多於兩個（諸如3、4、5……）的觀察值進行取樣及組合，並導出數位值CODE2以表示多於兩個的觀察值之加權組合。例如，電容器623p及電容器623m可各自分為兩個半尺寸（C/8）電容器，並被配置有開關以在2個不同的時間點（諸如在階段2a結束時或接近結束時，以及在階段2b結束時或接近結束時）對類比值進行取樣。量化器ADC2可併入類似於圖5的ADC電路500的修改後的ADC電路中。控制電路可提供開關控制信號以提供操作之修改後的階段序列：（階段0、階段1、階段2a、階段3、階段2b、階段4）。階段2可為階段2a與階段2b的OR組合。具體地，圖5中的AZ放大電路520的開關503p及503m可以在階段2a以及階段2b中閉合。因此，AZ放大電路520可經配置以提供放大類比殘餘值之序列：階段2a期間的A･(OS+VRES)；階段3期間的A･(OS-VRES)；階段2b期間的A･(OS+VRES)。可以在階段2a期間在電容器623p及電容器623m的第一半部分（C/8）上觀察及取樣第一值A･(OS+VRES)。可以在階段3期間在電容器633p及電容器633m的（C/4）上觀察及取樣第二值A･(OS-VRES)。可以在階段2b期間在電容器623p及電容器623m之第二半部分（C/8）上觀察及取樣第三值A･(OS+VRES)。放大電路521的潛在非零偏移可在CODE2中基本上被抵消，其可表示3個取樣觀察值之加權組合。因此，包含量化器ADC2並以修改後的階段序列操作之修改後的ADC電路500可經配置，針對配置以提供放大之電路521的潛在非零偏移提供自動歸零操作。與先前技術的ADC電路相比，修改後的ADC電路500可提供對諸如電荷注入之類的二次假影的提高穩健性，及/或其可提供對低頻雜訊的改進抑制。ADC2可經配置以觀察及組合任意數量（兩個或更多）的放大類比殘餘值。它可以經配置以將複數個觀察值與名義上均勻或非均勻權重相結合。本文描述的示例實施例可經配置以應用名義上的非均勻加權：[+0.25；-0.50；+0.25]。加權因子(-0.50)可能比其他兩個加權因子(+0.25；+0.25)佔據顯著更多權重（諸如大於20%權重）。所述三個加權因子可表示第一觀察到的放大類比殘餘值、第二觀察到的放大類比殘餘值及第三觀察到的放大類比殘餘值之標稱加權。在另一實施例中，第一加權因子可以基本上等於第二加權因子（諸如，兩個加權因子中之每一個的絕對值可以在±5%範圍內，例如，[-0.48；+0.52]）。
圖7A示出了根據本教導之ADC電路700的另一示例實施例。ADC電路700可以具有類似於圖3之ADC電路300的結構。它可以包含取樣量化殘餘產生(SQRG)電路710（分別與圖3、圖4及圖5中之SQRG電路310、SQRG電路410、SQRG電路510進行比較）、自動歸零殘餘放大器電路720（分別與圖3及圖4中之殘餘放大器電路320及放大器電路420進行比較）及量化器電路ADC2 730（分別與圖3及圖4中之ADC2 330及ADC2 430進行比較）。
放大類比殘餘值可為經由端子707p及端子707m提供的差動電荷量。放大類比殘餘值可以部分地藉由組合兩個（或更多個）放大類比殘餘值之觀察值來導出，以提供自動歸零操作。ADC2 730可從AZ殘餘放大器電路720接收類比值（例如，差動電荷量），並執行A/D轉換操作以提供數位值CODE2，其可表示類比殘餘值VRES，此類比殘餘值VRES可為SQRG電路710在端子709p及端子709m處輸出的電壓差。因此，AZ殘餘放大器電路720可經配置以組合兩個（或更多個）觀察值作為自動歸零操作之一部分，並向ADC電路730輸出差動電荷量（即，類比值）。
圖7B示出了圖7A之ADC電路700的示例時序圖。AZ殘餘放大器電路720可以藉由在一預定義時段TINT內對可從殘餘值VRES所導出的類比值進行積分來提供放大值，此殘餘值VRES是從SQRG電路710接收。可在階段2（圖7B中標記為Φ2）期間獲得第一觀察值，其中跨導電路（GM電路）721可經由開關703p及開關703m接收殘餘值VRES，並提供差動輸出電流GM･(VRES+OS)。如圖所示，OS可為經配置以提供放大之電路721的潛在非零偏移，並且GM可為跨導因子（即，電壓-電流增益因子）。差動輸出電流可在電容器743p及電容器743m上積分一預定週期TINT，以在電容器743p及電容器743m上累積差動電荷量Q2=TINT･GM･(VRES+OS)。差動電荷量Q2可為放大類比殘餘值的第一觀察值。
在階段3（圖7B中標記為Φ3）期間可獲得第二觀察值，其中，GM電路721可經由開關705p及開關705m接收殘餘值VRES，並經由開關715p及開關715m提供差動輸出電流。GM電路721接收到之第二觀察值的殘餘值VRES可以與第一次觀察值的殘餘值VRES具有相反的極性。具體地，由SQRC電路710輸出之殘餘值VRES可為差動電壓。在階段2中，當開關703p及開關703m閉合時，將第一觀察值之殘餘電壓的正分量提供給GM電路721的第一輸入，並且將第一觀察值之殘餘電壓的負分量提供給GM電路721的第二輸入。在階段2中，當開關705p及開關705m閉合時，將第二觀察值之殘餘電壓的正分量提供給GM電路721的第二輸入，並且將第二觀察值的殘餘電壓的負分量提供給GM電路721的第一輸入，藉此與提供給GM電路721之第一觀察值的殘餘電壓的極性相反。此外，GM電路721之輸出的極性可與第一觀察值及第二觀察值的極性相反。具體地，對於第一觀察值，在階段2期間開關713p及開關713m閉合可導致GM電路721之第一輸出耦接到電容器743p，並且GM電路721之第二輸出耦接到電容器743m。對於第二觀察值，在階段3期間開關715p及開關715m閉合可能導致GM電路721之第一輸出耦接到電容器745m，並且GM電路721之第二輸出耦接到電容器745p。由於電容器743p及電容器745p用於在組合觀察值時產生正分量（如下所述），並且電容器743m及電容器745m用於在組合觀察值時產生負分量，所以GM電路721之極性可以與第一觀察值及第二觀察值之組合的極性相反。差動輸出電流可在電容器745p及745m上積分一個預定義時段TINT，以在電容器745p及電容器745m上累積差動電荷量Q3=TINT･GM･(VRES-OS)。差動電荷量Q3可為放大類比殘餘值之第二觀察值。
當開關723p、開關723m、開關725p、開關725m、開關753p、開關753m、開關755p及開關755m可以閉合時，可在階段4（圖7A及圖7B中標記為Φ4）開始時組合兩個（或更多個）觀察值。電容器743p與電容器745p之間以及電容器743m與電容器745m之間可能會發生電荷共用操作，這組合了兩個（或更多個）觀察值（例如，Q2及Q3）。組合的觀察值可為放大類比殘餘值，其由電荷量Q=Q2+Q3=2･TINT･GM･VRES表示，可經由端子707p及端子707m獲得。具體地，端子707p及端子707m之間的零電壓可能指示在階段4期間，差動電荷量Q=Q2+Q3可能已經由端子707p及端子707m傳輸。ADC2 730可為包含比較電路761之SAR型ADC。SAR狀態機763可經配置以導出數位值CODE2，對於數位值CODE2，端子707p與端子707m之間的電壓可以大約為零（近似程度可以取決於CODE2，ADC2 730之解析度）。
術語「放大」可不限於表徵輸入值及輸出值具有相同性質（諸如，電壓輸入電壓輸出或電流輸入電流輸出）之信號處理。例如，AZ殘餘放大器電路720可為電壓輸入電荷輸出放大電路，其放大因子A可以用諸如庫侖每伏（coulomb-per-volt）之類的單位表示。相對較大的放大因子A可指示當ADC2 730內之雜訊源與輸入（例如，端子701p及端子701m）有關時，其對ADC電路700之總體雜訊位準的貢獻相對較小。
開關765p及開關765m可向端子707p及端子707m施加第一預定偏置電壓，而SAR狀態機763可在階段3期間被配置有預定重置代碼（即，SAR狀態機763可處於預定重置狀態）。第二預定偏置電壓可選地可與第一預定偏置電壓相同，其可經由開關733p、開關733m、開關735p及開關735m施加。第三預定電位可選地可與第一及/或第二預定偏置電壓相同，可經由開關723p、開關723m、開關725p及開關725m施加。第一預定偏置電壓、第二預定偏置電壓及第三預定偏置電壓可能尚未在圖7A中標記出。
圖7B中之示例時序圖示出開關723p、開關723m、開關725p、開關725m、開關733p、開關733m、開關735p及開關735m可在階段2之前閉合，由此電容器743p、電容器743m、電容器745p及電容器745m可重置為預定電壓及電荷（例如，名義上的零差動電壓及零差動電荷）。此外，在階段2之前，開關703p、開關703m、開關713p及開關713m可能閉合，並且差動電流GM･(OS+VRES)可流經開關713p、開關723p、開關713m及開關723m。當開關723p及開關723m打開且差動電流流經電容器743p及電容器743m以及開關713p、開關733p、開關713m及開關733m時，階段2可開始。在預定義時段TINT之後，開關733p及開關733m打開且有效地取樣在電容器743p及電容器743m上的差動電荷Q2=TINT･GM･(OS+VRES)時，階段2可結束。開關723p及開關723m可以在打開開關733p及開關733m之後延遲一會兒（諸如，200 ps）才閉合，例如，為流經GM電路721之電流提供路徑。開關703p、開關703m、開關705p、開關705m、開關713p、開關713m、開關715p及開關715m可以在基本相同的時間進行切換，以準備在階段3期間獲得第二觀察值。用於控制開關703p、開關703m、開關705p、開關705m、開關713p、開關713m、開關715p及開關715m之控制信號（Φ2x及Φ3x）在時間上可以不重疊，例如，以避免在端子709p與端子709m之間建立瞬態導電路徑（與圖4中之端子409p及端子409m相比）。非重疊週期可能很短，諸如200 ps。PHOSITA熟悉非重疊控制信號之使用，並熟悉實施電路以產生開關控制信號，包括非重疊開關控制信號。
圖7B之示例時序圖顯示出了開關725p、開關725m、開關735p及開關735m可在階段3之前閉合，由此電容器745p及電容器745m可被重置為預定電壓及電荷（例如，名義上的零差動電壓及零差動電荷）。此外，在階段3之前，開關705p、開關705m、開關715p及開關715m可閉合，並且差動電流GM･(VRES-OS)可流經開關715p、開關725p、開關715m及開關725m。當開關725p及開關725m打開且差動電流流經電容器745p及電容器745m以及開關715p、開關735p、開關715m及開關735m時，階段3可開始。在預定義時段TINT之後，開關735p及開關735m打開且在電容器745p及電容器745m上有效地取樣差動電荷Q3=TINT･GM･(VRES-OS)時，階段3可結束。開關725p及開關725m可以在打開開關735p及開關735m之後延遲一會兒（諸如200 ps）才閉合，例如為GM電路721之電流提供流動路徑。在完成階段3之後，可能不需要殘餘電壓VRES，並且SQRG電路710可以在階段4之開始處被重置。
SAR ADC 730可經配置以接收放大殘餘值Q=Q2+Q3，並藉由在階段4期間提供之連續近似電荷平衡操作來提供數位值CODE2，以表示類比殘餘值VRES。數位電路（未示出）可經配置以接收及組合CODE1p、CODE1m與CODE2（以及可選的校準資訊），以導出及輸出代碼DOUT，以表示類比輸入值VIN=Vp(T0)-Vm(T0)。用於組合CODE1p、CODE1m與CODE2之方法可包括校正CDAC電容器比率的失配（例如，數位校正）及/或任何其他已知及/或有用技術。
圖7C示出了與圖7A之AZ殘餘放大器電路720相比，包含修改後的AZ殘餘放大器電路722的示例ADC電路702。SQRG電路710及ADC2電路730在圖7A之ADC電路700及圖7C之ADC電路702中可以相同。更一般而言，相同元件符號可對應於圖7A及圖7C的相同零件。圖7B之時序圖可應用於ADC電路700及ADC電路702中的任一個或兩個。AZ殘餘放大器電路722可為AZ殘餘放大器電路720的擴展。具體地，AZ殘餘放大器電路722可具有4個電容器（電容器741p、電容器741m、電容器747p及電容器747m），其等添加到AZ殘餘放大器電路720。電容器741p及電容器741m可經配置以在開關703p、開關703m、開關713p及開關713m閉合(Φ2x=1)時為GM電路721提供負反饋。當開關705p、開關705m、開關715p及開關715m閉合時(Φ3x=1)，電容器747p及電容器747m可經配置以向GM電路721提供負反饋。階段2及階段3（參見圖7B）之持續時間TINT可以足夠長，以允許GM電路721基本上穩定到漸近輸出電壓及名義上為零的輸入電壓（PHOSITA將其識別為「虛擬短路」）。GM電路721之各種缺陷可導致虛擬短路輸入電壓非零。此類缺陷可能包括潛在非零偏移OS。
AZ殘餘放大器電路722可經配置以作為電荷輸入電荷輸出AZ殘餘放大電路來操作。當GM電路721在階段2及/或階段3中趨於漸近態時，電荷可經由端子709p及端子709m以及負反饋電容器741p、電容器741m、電容器747p及電容器747m傳輸。SQRG電路710之輸出阻抗可為電容性（見圖4；SQRG電路710可以實現為SQRG電路410）。SQRG電路710可提供可表示為電荷量QRES=VRES･C的類比殘餘值，其中，C可為表徵SQRG電路710之電容（例如，輸出阻抗）。端子709p與端子709m之間的零電壓可指示，表示類比殘餘值的電荷量QRES自取樣時刻(t=T0)起已經由端子709p及端子709m傳輸。AZ殘餘放大電路722可在階段2期間放大QRES，並將放大殘餘值之第一觀察值在電容器743p及電容器743m上存儲為電荷Q2=A･(VRES+OS)･C=A･(QRES+OS･C)。AZ放大器電路722可進一步在階段3期間放大QRES，並將放大殘餘值之第二觀察值在電容器745p及電容器745m上存儲為電荷Q3=A･(VRES-OS)･C=A･(QRES-OS･C)。兩個觀察值可在階段4開始時藉由電荷共用操作Q=Q2+Q3=2A･QRES進行組合（如關於AZ放大器電路720所述）。
在階段2中，開關725p及開關725m可閉合，並且開關723p及開關723m可打開。隨後，GM電路721可藉由經由端子709p及端子709m以及電容器741p及電容器741m傳輸電荷（名義上為QRES）而趨於漸近狀態，以在其輸入處建立虛擬短路電壓（例如，OS名義上為零）。當開關725p及開關725m在階段2後不久閉合時，可經由端子709p及端子709m以及電容器741p及電容器741m返回（運回）傳輸的電荷（參見圖7B中之時序圖）。隨後，在階段3中，開關725p及開關725m可打開，並且開關723p及開關723m可閉合。隨後，GM電路721可藉由經由端子709p及端子709m以及電容器747p及電容器747m傳輸電荷（名義上為QRES）而趨於漸近狀態，以在其輸入處建立虛擬短路電壓。
階段2期間用於AZ放大電路722的操作的第一放大因子可以基本上是電容器743p與電容器743m以及電容器741p與電容器741m的電容的比率的函數。在階段3期間用於AZ放大電路722之操作的第二放大因子可以基本上是電容器745p與電容器745m以及電容器747p與電容器747m的電容比率的函數。第一放大因子與第二放大因子可以名義上相同。電容器743p、電容器743m、電容器745p及電容器745m可以名義上相同。電容器741p、電容器741m、電容器747p及電容器747m可以名義上相同。
比較而言，AZ放大器電路720（圖7A）之放大因子可為時間週期(TINT)、跨導(transconductance，GM)、與電容之組合。在一個比較中，與AZ殘餘放大器電路720相比，AZ殘餘放大器電路722之放大因子對製造程序的變化可能相對不敏感。在另一比較中，與AZ放大器電路722相比，AZ殘餘放大器電路720對來自GM電路721之雜訊的敏感性可能相對較低。AZ殘餘放大器電路720優於AZ殘餘放大器電路722（或反之亦然）可能取決於一或多個設計目標。在另一實施例中，圖7C之ADC電路702可經配置以在階段2及階段3期間不完全穩定。例如，與AZ放大電路722基本完全穩定所需的時間段相比，圖7B之時序圖中所示的預定義時段TINT可能相對較短。例如，AZ殘餘放大電路722可經配置以穩定到漸近值之預定分數（諸如63%、86%、95%、98%或……）。
AZ放大器722的操作可能不顯著地取決於電容器741p、電容器741m、電容器743p、電容器743m、電容器745p、電容器745m、電容器747p及電容器747m為線性的（線性電容器可以提供電壓與電荷之間的線性關係）。在一些實施例中，電容器741p、電容器741m、電容器743p、電容器743m、電容器745p、電容器745m、電容器747p及電容器747m可以使用有點非線性的MOS電容器來實現，即，MOS（metal-oxide-semiconductor，金屬氧化物半導體）半導體裝置，其經偏置以為操作中使用之電壓範圍提供相對恒定（諸如±10%）的電容。MOS電容器可能比MOM（metal-oxide-metal，金屬氧化物金屬）電容器相對更小，成本更低，MOM電容器可能相對更線性。配置以存儲電荷之任何絕緣障壁結構（包括許多半導體裝置）可用於實現電容器741p、電容器741m、電容器743p、電容器743m、電容器745p、電容器745m、電容器747p及/或電容器747m。PHOSITA將認識到，MOS半導體不需要用金屬閘極端子構造，並且通用術語/首字母縮略詞「MOS」（金metal-oxide-semiconductor，屬氧化物半導體）不應被解釋為對用於製造半導體裝置之材料的限制。術語「MOS半導體裝置」應包括廣泛範圍的半導體裝置，包含名義上的非導電障壁（其可以但不必要由氧化物製成）。本教導中描述之任何電容器或其他電路元件可能至少略微非線性。若使節點709p、端子709m、節點707p及端子707m處的共模電壓基本相等（諸如在±50 mV範圍內），則AZ放大器電路722之電荷輸入電荷輸出操作可能會在很大程度上抵消大量電容器非線性。換言之，即使電容器741p、電容器741m、電容器743p、電容器743m、電容器745p、電容器745m、電容器747p及電容器747m相對較少線性，AZ放大器電路722之電荷輸入電荷輸出操作也可以基本線性。共模電壓可以是經由開關733p、開關733m、開關735p及開關735m（圖7C）施加之偏置電壓與經由SQRG電路710（可以實現為圖4的SQRG電路410）中之開關405p及開關405m（圖4）施加之偏置電壓的函數。
圖7D示出了ADC電路704的又一示例實施例，包括修改後的AZ殘餘放大電路724。相比於圖7C之AZ殘餘放大電路722，圖7C之4個電容器（電容器741p、電容器741m、電容器747p、電容器747m）可用兩個電容器（電容器771p及電容器771）及四個開關（開關773p、開關773m、開關775p及開關775m）代替。相比於AZ殘餘放大電路722，AZ殘餘放大電路724之益處為對來自GM電路721之雜訊的降低的敏感性。
圖7D之AZ電路724可（部分地）藉由將GM電路721替換成配置以提供放大之電壓輸入電壓輸出電路來進一步修改。示例電壓輸入電壓輸出放大電路可為包括眾所周知的米勒型頻率補償的兩級放大器電路。其他實施例可以包括配置以提供放大之其他類型電路。
示例實施方式
舉例說明以下實例。
實例1可以包括一種用於接收類比輸入值並提供數位輸出代碼以表示類比輸入值的類比數位轉換器(ADC)電路。ADC電路包含取樣量化殘餘產生(SQRG)電路，此SQRG電路經配置以接收類比輸入值並提供至少部分地從類比輸入值導出的第一數位代碼，SQRG電路進一步經配置以提供至少部分地從類比輸入值及第一代碼導出的類比殘餘值；自動歸零殘餘放大電路，此自動歸零殘餘放大電路經配置以接收並放大類比殘餘值並提供放大類比殘餘值之第一觀察值及第二觀察值；量化器電路，此量化器電路經配置以導出第二代碼以表示放大類比殘餘值之至少第一觀察值與第二觀察值的組合；以及數位電路，此數位電路經配置以組合至少第一代碼與第二代碼以導出數位輸出代碼。
實例2可以包括根據實例1所述之ADC電路，其中，至少部分地從類比輸入值與抖動值之組合導出第一代碼。
實例3可以包括根據實例1所述之ADC電路，其中，自動歸零殘餘放大電路包含配置以提供放大之主動電路，此主動電路經配置以以第一極性接收類比殘餘值以提供放大類比殘餘值的第一觀察值，此主動電路進一步經配置以與第一極性相反之第二極性接收類比殘餘值以提供放大類比殘餘值的第二觀察值。
實例4可以包括根據實例1所述之ADC電路，其中，自動歸零殘餘放大電路包含具有潛在非零偏移的主動電路，其有助於放大類比殘餘值之第一觀察值及第二觀察值，並且其中，放大類比殘餘值之第一觀察值與第二觀察值之組合基本上抵消了偏移對第二代碼的貢獻。
實例5可以包括根據實例1所述之ADC電路，其中，自動歸零放大電路進一步經配置以產生放大類比殘餘值之第三觀察值，並且其中，由量化器電路提供之第二代碼表示放大殘餘值之第一觀察值、第二觀察值及第三觀察值的加權組合。
實例6可以包括根據實例5所述之ADC電路，其中，加權組合在放大殘餘值之三個觀察值中的至少一個上施加實質上更多的權重。
實例7可以包括根據實例1所述之ADC電路，其中，由量化器電路提供之第二代碼為放大殘餘值之第一觀察值與第二觀察值的加權組合，並且其中，用於放大殘餘值的第一觀察值的第一加權因子的絕對值與用於放大殘餘值的第二觀察值的第二加權因子基本上相同。
實例8可以包括根據實例1所述之ADC電路，其中，量化器電路導出第三代碼以表示放大類比殘餘值的第一觀察值，並進一步導出第四代碼以表示放大類比殘餘值的第二觀察值，並且其中，至少部分地藉由組合第三代碼及第四代碼來導出第二代碼。
實例9可以包括根據實例1所述之ADC電路，其中，放大類比殘餘值之第一觀察值及第二觀察值分別由第一類比值及第二類比值表示，此第一類比值與第二類比值被組合以提供組合類比值。
實例10可以包括根據實例9所述之ADC電路，其中，第一類比值與第二類比值藉由電荷共用操作來組合。
實例11可以包括根據實例1所述之ADC電路，其中，量化器電路包含CDAC電路，此CDAC電路經配置以在CDAC電路之第一段上對放大殘餘值之第一觀察值進行取樣，並且進一步經配置以在CDAC電路之第二段上對放大殘餘值之第二觀察值進行取樣。
實例12可以包括根據實例11所述之ADC電路，其中，CDAC電路之第一段及第二段用於以代碼之連續近似序列對複數個代碼進行數位類比轉換。
實例13可以包括根據實例1所述之ADC電路，其中，量化器電路包含連續近似暫存器(successive-approximation-register，SAR)狀態機。
實例14可以包括根據實例1所述之ADC電路，其中，類比殘餘值為被提供作為自動歸零殘餘放大電路之輸入的電荷量。
實例15可以包括根據實例14所述之ADC電路，其中，量化器電路經配置以接收表示放大類比殘餘值之第一觀察值與第二觀察值之組合的電荷量。
實例16可以包括根據實例15所述之ADC電路，其中，半導體裝置經配置以用於存儲表示放大殘餘值之兩個觀察值中的一個的電荷量。
實例17可以包括根據實例1所述之ADC電路，其中，第一代碼之解析度為至少10位元。
實例18可以包括根據實例1所述之ADC電路，其中，自動歸零殘餘放大電路經配置以藉由在預定義時間段內基本上對從類比殘餘值導出之類比量進行積分來提供放大。
實例19可以包括根據實例1所述之ADC電路，其中，自動歸零殘餘放大電路經配置以藉由穩定漸進值的預定義分數來提供放大，並且其中，預定義分數最多為98%。
實例20可以包括根據實例1所述之ADC電路，其中，SQRG電路經配置以部分地藉由導出相對於一代碼之殘餘來導出第一代碼，此代碼具有比第一代碼之解析度小至少3位元的解析度。
實例21可以包括一種類比數位轉換器(ADC)電路，其包含取樣量化殘餘產生(SQRG)電路，用以至少部分地基於由ADC電路接收之類比輸入值產生第一數位代碼，以及至少部分地基於第一數位代碼及類比輸入值產生類比殘餘值；自動歸零殘餘放大電路，用以放大類比殘餘值，產生放大的類比殘餘值之第一觀察值，以及產生放大的類比殘餘值之第二觀察值；量化器電路，用以產生第二數位代碼，第二數位代碼表示至少第一觀察值與第二觀察值的組合；以及數位電路，用以產生數位輸出代碼，此數位輸出代碼表示類比輸入值，其中，第一數位代碼與第二數位代碼被組合以產生數位輸出代碼。
實例22可以根據實例21所述之ADC電路，其中，自動歸零殘餘放大電路包含放大電路，用以提供放大，其中，為了產生放大的類比殘餘值的第一觀察值，此放大電路將接收第一極性之類比殘餘值，並且其中，為了產生放大的類比殘餘值的第二觀察值，放大電路將接收第二極性之類比殘餘值，第二極性與第一極性相反。
實例23可以包含根據實例22所述之ADC電路，其中，自動歸零殘餘放大電路包括第一開關及第二開關，此第一開關及第二開關在一階段期間閉合以使類比殘餘值的極性調換。
實例24可以包括根據實例22所述之ADC電路，其中，在放大之前調換類比殘餘值的極性，以產生第二觀察值。
實例25可以包括根據實例21所述之ADC電路，其中，第二數位代碼包含第一觀察值與第二觀察值之加權組合，並且其中第一觀察值之第一加權因子的絕對值基本上等於第二觀察值之第二加權因子的絕對值。
實例26可以包括根據實例21所述之ADC電路，其中，量化器電路將組合第一觀察值與第二觀察值以產生至少第一觀察值與第二觀察值之組合，並且其中，將組合第一觀察值與第二觀察值以使偏移基本上抵消。
實例27可以包括根據實例26所述之ADC電路，其中，自動歸零殘餘放大電路包括主動電路，其中，偏移由此主動電路導致，並且其中，偏移有助於第一觀察值及第二觀察值。
實例28可以包括根據實例21所述之ADC電路，其中，至少部分地基於類比輸入值及抖動值來產生第一數位代碼。
實例29可以包括根據實例21所述之ADC電路，其中，自動歸零放大電路將進一步用以產生放大的類比殘餘值之第三觀察值，並且其中，至少第一觀察值與第二觀察值之組合包含第一觀察值、第二觀察值與第三觀察值的加權組合。
實例30可以包括根據實例21所述之ADC電路，其中，第一觀察值由第一類比值表示，其中，第二觀察值由第二類比值表示，並且其中，第一類比值與第二類比值被組合以產生組合類比值，此組合類比值用於產生第二數位代碼。
實例31可以包括根據實例30所述之ADC電路，其中電荷共用操作將被利用於梳理第一類比值及第二類比值。
實例32可以包括根據實例21所述之ADC電路，其中，類比殘餘值被轉換作為自動歸零殘餘放大電路之輸入的電荷量。
實例33可以包括根據實例32所述之ADC電路，其中，電荷量為第一電荷量，並且其中，量化器電路接收第二電荷量，此第二電荷量表示至少第一觀察值與第二觀察值之組合。
實例34可以包括根據實例33所述之ADC電路，其中，半導體裝置用於儲存第二電荷量。
實例35可以包括根據實例24所述之ADC電路，其中，在放大之後調換放大的類比殘餘值的極性，以產生第二觀察值。
實例36可以包括一種用於抵消偏移之自動歸零殘餘放大電路。自動歸零殘餘放大電路包含：放大電路，用以放大由自動歸零殘餘放大電路接收之類比殘餘值的第一觀察值及類比殘餘值的第二觀察值，類比殘餘值為由類比輸入值之類比數位轉換所產生的數位代碼的殘餘，其中，放大的第一觀察值及放大的第二觀察值將與數位代碼一起用以產生表示類比輸入值的數位輸出代碼；以及一或多個開關，耦接在放大電路與自動歸零殘餘放大電路的輸入之間，類比殘餘值經由自動歸零殘餘放大電路之輸入而被接收，其中，一或多個開關選擇性地將第一觀察值及第二觀察值應用於放大電路。
實例37可以包括根據實例36所述之自動歸零殘餘放大電路，其中，第二組的一或多個開關在第一階段期間將第一觀察值應用於第二電容器及第三電容器，並且其中，第二組的一或多個開關在第二階段期間將第二觀察值應用於第一電容器及第四電容器。
實例38可以包括根據實例37所述之自動歸零殘餘放大電路，其中，一或多個開關包含第一組的一或多個開關，其中，自動歸零殘餘放大電路進一步包含用於儲存第一電荷並組合多個第一電荷之第一電容器及第二電容器、用於儲存第二電荷並組合多個第二電荷之第三電容器及第四電容器、以及耦接在放大電路與第一電容器、第二電容器、第三電容器及第四電容器之間的第二組的一或多個開關，此第二組一或多個開關用以選擇性地將第一觀察值及第二觀察值應用於第一電容器、第二電容器、第三電容器及第四電容器，第一觀察值及第二觀察值在第一電容器及第二電容器上形成上述多個第一電荷以及在第三電容器及第四電容器上形成上述多個第二電荷。
實例39可以包括根據實例38所述之自動歸零殘餘放大電路，其中，第二組的一或多個開關在第一階段期間將第一觀察值以第一輸出極性應用於第二電容器及第三電容器，其中，此第二組的一或多個開關在第二階段期間將第二觀察值以第二輸出極性應用於第一電容器及第四電容器，並且其中，此第二輸出極性與第一輸出極性相反。
實例40可以包括根據實例38所述之自動歸零殘餘放大電路，其進一步包含第三組一或多個開關，耦接在第一電容器、第二電容器、第三電容器及第四電容器與自動歸零殘餘放大電路之輸出之間，其中，此第三組的一或多個開關在第三階段期間使第一電容器與第二電容器的第一電荷被組合，其中，此第三組的一或多個開關將在第三階段期間使第三電容器與第四電容器的第二電荷被組合，並且其中，第三階段與第一階段及第二階段分隔。
實例41可以包括根據實例36所述之自動歸零殘餘放大電路，其進一步包含一或多個電容器，耦接在放大電路的輸入與放大電路的輸出之間，此一或多個電容器為自動歸零殘餘放大電路提供反饋。
前文概述了本文揭示之標的的一或多個實施例的特徵。提供這些實施例僅為了使熟習本領域者(PHOSITA)能夠更好地理解本揭示之各個態樣。可以引用某些易於理解之術語以及底層技術及/或標準，而無需詳細描述。預計PHOSITA將擁有或有權獲得足以實踐本揭示之教導的彼等技術及標準的背景知識或資訊。
PHOSITA將理解，他們可以容易地使用本揭示作為設計或修改其他製程、結構或變體之基礎，以實現本文介紹之實施例的相同目的及/或實現其相同優點。PHOSITA還將認識到，此類等效構造並不背離本揭示之精神及範圍，並且可以在不背離本揭示之精神及範圍的情況下對本文進行各種更改、替換及變更。
請注意，以上參考附圖論述之行為適用於包括信號處理（例如，手勢信號處理、視訊信號處理、音訊信號處理、類比數位轉換、數位類比轉換）的任何積體電路，尤其彼等可以執行專門的軟體程式或演算法的積體電路，其中一些可能與處理數位化即時資料相關聯。某些實施例可以包括多DSP、多ASIC或多SoC信號處理、浮點處理、信號/控制處理、固定功能處理、微控制器應用等。在某些情況下，本文論述之特徵可適用於醫療系統、科學儀器、無線及有線通信、雷達、工業程序控制、音訊及視訊設備、電流感測、儀器（可為高度精確的）及其他基於數位處理的系統。此外，可以在用於醫學成像、患者監測、醫學儀器及家庭保健之數位信號處理技術中提供以上論述的某些實施例。這可能包括，例如，肺監測器、加速度計、心率監測器或起搏器，以及它們的週邊設備。其他應用可能包括安全系統之汽車技術（例如，穩定性控制系統、駕駛員輔助系統、制動系統、資訊娛樂及任何類型的內部應用）。此外，動力總成系統（例如，在混合動力及電動汽車中）可以在電池監控、控制系統、報告控制、維護活動等中使用高精度資料轉換、渲染及顯示產品。在其他示例場景中，本揭示之教導可以適用於包括有助於提高生產力、能源效率及可靠性的製程控制系統的工業市場。在消費類應用中，以上論述之信號處理電路的教導可用於影像處理、自動對焦及圖像穩定（例如，用於數位相機、攝影機等）。其他消費類應用可能包括家庭影院系統、DVD錄影機及高解析度電視之音訊及視訊處理器。然而其他消費應用可能包括高級觸控式螢幕控制器（例如，用於任何類型的可擕式媒體設備）。因此，這些技術可以很容易地成為智慧手機、平板電腦、安全系統、PC、遊戲技術、虛擬實境、模擬培訓等的一部分。
前面概述了若干實施例的特徵，以便熟習本領域者可以更好地理解本揭示的各個態樣。熟習本領域者應當理解，他們可以容易地使用本揭示作為設計或修改其他製程和結構的基礎，以實現本文介紹之實施例的相同目的及/或實現其相同優點。熟習本領域者還應認識到，此類等效構造不脫離本揭示之精神及範圍，並且它們可以在不脫離本揭示之精神及範圍下對本文進行各種改變、替換及變更。
本揭示之特定實施例可以容易地包括晶片上系統(system on chip; SoC)中央處理單元(central processing unit，CPU)封裝。SoC表示一種積體電路(integrated circuit，IC)，其將電腦或其他電子系統之元件集成到單晶片中。它可以包含數位、類比、混合信號及射頻功能：所有這些功能都可以在單晶片基板上提供。其他實施例可以包括多晶片模組(multi-chip-module，MCM)，其中複數個晶片位於單個電子封裝內，並且經配置以透過電子封裝彼此緊密地交互。在適當的情況下，ASIC或SoC之任何模組、功能或塊元素都可以在可重新使用之「黑匣子」智慧財產權(intellectual property，IP)塊中提供，其可以在不揭示IP塊之邏輯細節的情況下單獨分發。在各種其他實施例中，數位信號處理功能可在特殊應用積體電路(application-specific integrated circuits，ASICs)、現場可程式化閘陣列(field-programmable gate arrays，FPGAs)及其他半導體晶片中的一或多個矽核中實現。
在一些情況下，本揭示的教導可以被編碼到一或多個有形的、非暫時性的電腦可讀媒體中，此電腦可讀媒體上存儲有可執行指令，當執行時，此些指令指示可程式化裝置（諸如處理器或DSP）執行本文揭示之方法或功能。在本文教導至少部分地體現在硬體裝置（諸如ASIC、IP塊或SoC）中的情況下，非暫時性媒體可以包括用邏輯硬體程式化之硬體裝置，以執行本文揭示之方法或功能。本教導還可以以暫存器傳送階層(Register Transfer Level，RTL)或諸如VHDL或Verilog之其他硬體描述語言的形式來實踐，從而可用於程式化製造製程以產生所揭示的硬體元件。
在示例實施方式中，本文概述的處理行為的至少一些部分也可以在軟體中實現。在一些實施例中，此些特徵中的一或多個可以在所揭示附圖的元件以外提供的硬體中實現，或者以任何適當的方式合併以實現預期功能。各種元件可包括可協調以實現如本文概述的操作的軟體（或往復軟體）。在另外實施例中，這些元素可以包括促進其操作的任何合適的演算法、硬體、軟體、元件、模組、介面或物件。
此外，與所描述的微處理器相關聯的一些元件可以被移除或以其他方式合併。在一般意義上，圖式中描繪的佈置在其表示中可能更合乎邏輯，而物理架構可包括這些元素的各種排列、組合及/或混合。必須注意的是，無數可能的設計配置可用于實現本文概述的操作目標。因此，相關聯的基礎設施有無數的替代佈置、設計選擇、設備可能性、硬體設定、軟體實現、設備選項等。
任何適當配置的處理器組件可以執行與資料相關聯的任何類型的指令以實現本文詳述的操作。本文揭示之任何處理器都可以將元素或物品（例如，資料）從一種狀態或事物轉換為另一種狀態或事物。在另一實例中，本文概述的一些行為可以用固定邏輯或可程式化邏輯（例如，由處理器執行的軟體及/或電腦指令）來實現，並且本文識別的元件可為某種類型的可程式化處理器、可程式化數位邏輯（例如，FPGA、抹除式可程式化唯讀記憶體(erasable programmable read only memory，EPROM)、電子抹除式可程式化唯讀記憶體(electrically erasable programmable read only memory，EEPROM)）、包括數位邏輯的ASIC、軟體、代碼、電子指令、快閃記憶體、光碟、CD-ROM、DVD ROM、磁卡或光卡、適合存儲電子指令的其他類型的機器可讀媒體，或其任何合適的組合。在操作中，處理器可以將資訊儲存在任何合適類型的非暫時性存儲媒體（例如，隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read only memory，ROM)、FPGA、EPROM、電子抹除式可程式化ROM (EEPROM)等）、軟體、硬體或任何其他合適的元件、設備、元件或物件中（在適當的情況下並基於特定需要）。此外，基於特定需要及實施方式，可以在任何資料庫、暫存器、表、緩存、佇列、控制清單或存儲結構中提供被跟蹤、發送、接收或存儲在處理器中的資訊，所有這些都可以在任何合適的時間範圍內被引用。本文論述的任何記憶體項應被理解為被包含在廣義術語「記憶體」內。類似地，本文描述的任何潛在處理元件、模組及機器應被解釋為涵蓋在廣義術語「微處理器」或「處理器」內。此外，在各種實施例中，本文描述的處理器、記憶體、網卡、匯流排、存放裝置、相關週邊設備及其他硬體元件可以藉由處理器、記憶體及其他相關裝置來實現，此些相關裝置藉由軟體或韌體配置以類比或虛擬化彼等硬體元件的功能。
實現本文所描述之全部或部分功能的電腦程式邏輯以各種形式體現，包括但不限於原始程式碼形式、電腦可執行形式、硬體描述形式及各種中間形式（例如，遮罩工作，或藉由組合器、編譯器、鏈接器、或定位器產生的形式）。在實例中，原始程式碼包括一系列以各種程式化語言實現的電腦程式指令，諸如目的碼、組合語言或諸如OpenCL、RTL、Verilog、VHDL、FORTRAN、C、C++、java或HTML等高階語言，用於與各種作業系統或操作環境一起使用。原始程式碼可以定義及使用各種資料結構及通信訊息。原始程式碼可為電腦可執行形式（例如，經由解譯器），或者原始程式碼可以被轉換（例如，經由轉換器、組合器或編譯器）為電腦可執行形式。
在以上實施例之論述中，電容器、緩衝器、圖形元件、互連板、時脈、DDR、相機感測器、轉換器、電感器、電阻器、放大器、開關、數位核心芯、電晶體及/或其他元件可以容易地被替換、替代或以其他方式修改以適應特定的電路系統的需要。此外，應當注意，互補電子設備、硬體、非暫時性軟體等的使用為實現本揭示之教導提供了同樣可行的選擇。
在一個示例實施例中，圖式中任何數量的電路可以在相關聯的電子裝置的板上實現。板可為通用電路板，通用電路板可以容納電子裝置之內部電子系統的各種組件，並且進一步為其他週邊設備提供連接器。更具體地，板可以提供電連接，藉由此電連接，系統之其他組件可以進行電通信。任何合適的處理器（包括數位訊號處理器、微處理器、支援晶片組等）、記憶體元件等可基於特定配置需求、處理需求、電腦設計等適當地耦接至電路板。其他組件，例如外部儲存器、附加感測器、用於音訊/視訊顯示之控制器、及週邊設備可以作為插入卡、經由電纜附接至板上，或者集成至板上。在另一示例實施例中，圖式中的電路可以實現為獨立模組（例如，具有被配置為執行特定應用或功能之相關組件及電路系統的裝置），或者實現為插入到電子裝置之特定應用硬體中的插入模組。
注意，在本文提供之眾多實例中，可以用兩個、三個、四個或更多個電子元件來描述交互。然而，此舉僅用於簡明及舉例之目的。應當理解，系統可以任何合適的方式進行整合。沿著類似的設計備選方案，圖式中所示之元件、模組及元件中的任何一個可以以各種可能的配置進行組合，所有這些配置顯然都在本揭示之廣泛範圍內。在某些情況下，僅藉由引用有限數量之電氣元件來描述給定流程集的一或多個功能可能更容易。應當理解，圖式中的電路及其教導易於擴展，並且可以容納大量元件、以及更複雜/繁雜的佈置及配置。因此，所提供實例不應限制範圍或抑制電路的廣泛教導，因為其可能應用於無數其他架構。
熟習本領域者可以確定許多其他改變、替換、變化、變更及修改，並且本揭示意欲包括落入所附申請專利範圍內的所有此類改變、替換、變化、變更及修改。為了幫助美國專利及商標局(the United States Patent and Trademark Office; USPTO)以及根據本申請發佈的任何專利的任何讀者解釋本申請所附之請求項，申請人希望注意的是，申請人：(a)不打算援引《美國法典》第35章第112(f)條，因為它在本申請提交之日就存在，除非在特定權利要求中特別使用了「裝置」或「步驟」；以及(b)不打算藉由本揭示中之任何陳述，以任何未在所附申請專利範圍中反映的方式限制本揭示。
101m:輸入端子 101p:輸入端子 103m:輸入端子 103p:輸入端子 105m:輸出端子 105p:輸出端子 107:開關 109:電容器 111p:端子 113:開關 115m:開關 115p:開關 117:放大器（或緩衝器）電路 120:自動歸零（AZ）放大器電路 121:電壓輸入電壓輸出放大器電路 201m:輸入端子 201p:輸入端子 203m:輸入端子 203p:輸入端子 205m:輸出端子 205p:輸出端子 207:開關 209:電容器 211:輔助輸入 213:開關 215m:開關 215p:開關 217:可選負載電路 219:開關 220:自動歸零（AZ）放大器電路 221:電壓輸入電壓輸出放大器電路 223:gm級（跨導級電路） 300:類比數位轉換器（ADC） 301:取樣維持電路（S/H） 303:第一量化器（ADC1） 305:數位類比轉換器（DAC） 308:減法器電路系統 310:取樣量化殘餘產生（SQRG）電路 320:殘餘放大器 330:第二量化器(ADC2) 400:類比數位轉換器（ADC） 401m:輸入端子 401p:輸入端子 403m:輸入開關 403p:開關 405m:開關 405p:取樣開關 407m:電容器陣列 407p:電容器陣列 409m:端子 409p:端子 410:取樣量化殘餘產生（SQRG）電路 411m:量化器（ADC1m） 411p:量化器（ADC1p） 413m:開關 413p:開關 415m:開關 415p:開關 420:殘餘放大器 430:量化器電路（ADC2） 440:數位電路 500:類比數位轉換器（ADC）電路 501m:端子 501p:端子 503m:開關 503p:開關 505m:開關 505p:開關 509m:端子 509p:端子 510:取樣量化殘餘產生電路（SQRG-電路） 520:自動歸零殘餘放大電路 521:放大電路（A） 530:量化器（ADC2） 540:數位電路 601m:負側電容式數位類比轉換器（負側CDAC） 601p:正側電容式數位類比轉換器（正側CDAC） 603p:節點 603m:節點 605m:電容式數位類比轉換器（CDAC）段 605p:電容式數位類比轉換器（CDAC）段 607:連續近似暫存器（SAR）/數位狀態機 609:比較電路 611m:開關 611p:開關 623m:電容器 623p:電容器 625m:取樣開關 625p:取樣開關 627m:連接開關 627p:連接開關 630:量化器（ADC2） 633m:電容器 633p:電容器 635m:取樣開關 635p:取樣開關 637m:開關 637p:開關 641m:開關 641p:開關 643m:開關 643p:開關 700:類比數位轉換器（ADC）電路 701m:端子 701p:端子 702:類比數位轉換器（ADC）電路 703m:開關 703p:開關 704:類比數位轉換器（ADC）電路 705m:開關 705p:開關 707m:端子 707p:端子 709m:端子 709p:端子 710:取樣量化殘餘產生電路（SQRG-電路） 713m:開關 713p:開關 715m:開關 715p:開關 720:自動歸零（AZ）放大器電路 721:跨導電路（GM） 722:自動歸零（AZ）殘餘放大器電路 723m:開關 723p:開關 724:自動歸零（AZ）殘餘放大器電路 725m:開關 725p:開關 730:量化器電路（ADC2）/ADC電路/SAR ADC 733m:開關 733p:開關 735m:開關 735p:開關 741m:電容器 741p:電容器 743m:電容器 743p:電容器 745m:電容器 745p:電容器 747m:電容器 747p:電容器 753m:開關 753p:開關 755m:開關 755p:開關 765m:開關 765p:開關 761:比較電路 763:連續近似暫存器狀態機（SAR） 771m:電容器 771p:電容器 773m:開關 773p:開關 775m:開關 775p:開關 A･VRES:放大殘餘值 A･(OS+VRES):第一放大組合 A･(OS-VRES):第二放大組合 CODE1:數位值/第一數位值 CODE1m:數位值 CODE1p:數位值 CODE2:數位值 CODE2m:數位值 CODE2p:數位值 DOUT:輸出代碼 TINT:預定義時段 Vm(t):電壓 Vp(t):電壓 VH:第一/高參考電位VH VIN:類比值 VIN(t):類比電壓 VL:第二/低參考電位 VRES:電壓/類比輸入值/殘餘值 Φ0:獲取階段 Φ1:階段1 Φ2:階段2 Φ2r,Φ2s,Φ2x:控制信號 Φ3:階段3 Φ3r,Φ3s,Φ3x:控制信號 Φ4:階段4
當結合附圖閱讀時，根據以下詳細描述可以更好地理解本揭示。應強調，根據工業標準實踐，各種特徵並未按比例繪製，並且僅用作說明目的。在顯式或隱式地顯示比例的情況下，它僅提供一個說明性實例。在其他實施例中，為了論述清楚，各特徵的尺寸可任意地增加或縮小。 圖1示出了先前技術的AZ放大器電路。 圖2示出了另一種先前技術類型的AZ放大器電路。 圖3示出了包含殘餘放大器之ADC的方塊圖。 圖4示出了對應於圖3之方塊圖的示例ADC。 圖5示出了根據各種實施例之包括自動歸零殘餘放大電路的ADC電路的示例第一實施例。 圖6示出了根據各種實施例之可用於代替圖5中的ADC2的示例量化器ADC2。 圖7A示出了根據各種實施例之ADC電路的另一示例實施例。 圖7B示出了根據各種實施例之圖7A的ADC電路的示例時序圖。 圖7C示出了包含根據各種實施例之修改後的AZ殘餘放大器電路的示例ADC電路。 圖7D示出了根據各種實施例之ADC電路的又一示例實施例，包括修改後的AZ殘餘放大電路。
500:類比數位轉換器(ADC)電路
501m:端子
501p:端子
503m:開關
503p:開關
505m:開關
505p:開關
509m:端子
509p:端子
510:取樣量化殘餘產生(SQRG)電路
520:自動歸零殘餘放大電路
521:放大電路(A)
530:量化器(ADC2)
540:數位電路
CODE1m:數位值
CODE1p:數位值
CODE2m:數位值
CODE2p:數位值
DOUT:輸出代碼
Vm(t):電壓
Vp(t):電壓
VRES:電壓/類比輸入值/殘餘值
Φ2:階段2
Φ3:階段3

Claims (20)

  1. 一種類比數位轉換器(analong-to-digital converter，ADC)電路，包含： 一取樣量化殘餘產生(sampling-quantizing-residue-generating，SQRG)電路，用以： 至少部分地基於由該ADC電路接收之一類比輸入值來產生一第一數位代碼；以及 至少部分地基於該第一數位代碼及該類比輸入值來產生一類比殘餘值； 一自動歸零殘餘放大電路，用以： 放大該類比殘餘值； 產生放大的該類比殘餘值的一第一觀察值；以及 產生放大的該類比殘餘值的一第二觀察值； 一量化器電路，用以產生一第二數位代碼，該第二數位代碼表示至少該第一觀察值與該第二觀察值的一組合；以及 一數位電路，用以產生一數位輸出代碼，該數位輸出代碼表示該類比輸入值，其中，該第一數位代碼與該第二數位代碼被組合以產生該數位輸出代碼。
  2. 如請求項1之ADC電路，其中，該自動歸零殘餘放大電路包含一放大電路，用以提供放大，其中，為了產生放大的該類比殘餘值之該第一觀察值，該放大電路將接收一第一極性的該類比殘餘值，並且其中，為了產生放大的該類比殘餘值之該第二觀察值，該放大電路將接收一第二極性的該類比殘餘值，該第二極性與該第一極性相反。
  3. 如請求項2之ADC電路，其中，該自動歸零殘餘放大電路包括一第一開關及一第二開關，該第一開關及該第二開關將在一階段期間閉合以使該類比殘餘值的極性調換。
  4. 如請求項2之ADC電路，其中，在放大之前調換該類比殘餘值的極性，以產生該第二觀察值。
  5. 如請求項1之ADC電路，其中，該第二數位代碼包含該第一觀察值與該第二觀察值之一加權組合，並且其中，該第一觀察值之一第一加權因子的絕對值基本上等於該第二觀察值之一第二加權因子的絕對值。
  6. 如請求項1之ADC電路，其中，該量化器電路組合該第一觀察值與該第二觀察值以產生至少該第一觀察值與該第二觀察值的該組合，並且其中，將組合該第一觀察值與該第二觀察值以使一偏移基本上抵消。
  7. 如請求項6之ADC電路，其中，該自動歸零殘餘放大電路包括一主動電路，其中，該偏移由該主動電路導致，並且其中，該偏移有助於該第一觀察值及該第二觀察值。
  8. 如請求項1之ADC電路，其中，至少部分地基於該類比輸入值及一抖動值來產生該第一數位代碼。
  9. 如請求項1之ADC電路，其中，該自動歸零放大電路將進一步用以產生放大的該類比殘餘值之一第三觀察值，並且其中，至少該第一觀察值與該第二觀察值之該組合包含該第一觀察值、該第二觀察值與該第三觀察值的一加權組合。
  10. 如請求項1之ADC電路，其中，該第一觀察值由一第一類比值表示，其中，該第二觀察值由一第二類比值表示，並且其中，該第一類比值與該第二類比值被組合以產生一組合類比值，該組合類比值用於產生該第二數位代碼。
  11. 如請求項10之ADC電路，其中，一電荷共用操作用於梳理該第一類比值與該第二類比值。
  12. 如請求項1之ADC電路，其中，該類比殘餘值包含一電荷量作為該自動歸零殘餘放大電路的一輸入。
  13. 如請求項12之ADC電路，其中，該電荷量為一第一電荷量，並且其中，該量化器電路接收一第二電荷量，該第二電荷量表示至少該第一觀察值與該第二觀察值的該組合。
  14. 如請求項13之ADC電路，其中，一半導體裝置用於儲存該第二電荷量。
  15. 一種用於抵消偏移之自動歸零殘餘放大電路，該自動歸零殘餘放大電路包含： 一放大電路，用以放大由該自動歸零殘餘放大電路接收之一類比殘餘值的一第一觀察值及該類比殘餘值的一第二觀察值，該類比殘餘值為由一類比輸入值之一類比數位轉換所產生的一數位代碼的一殘餘，其中，放大的該第一觀察值及放大的該第二觀察值將與該數位代碼一起用以產生表示該類比輸入值的一數位輸出代碼；以及 一或多個開關，耦接在該放大電路與該自動歸零殘餘放大電路的一輸入之間，該類比殘餘值經由該自動歸零殘餘放大電路的該輸入而被接收，其中，該一或多個開關將選擇性地將該第一觀察值及該第二觀察值應用於該放大電路。
  16. 如請求項15之用於抵消偏移之自動歸零殘餘放大電路，其中，該一或多個開關將在一第一階段期間將該第一觀察值以一第一極性應用於該放大電路，其中，該一或多個開關將在一第二階段期間將該第二觀察值以一第二極性應用於該放大電路，其中，該第二極性與第一極性相反，並且其中，該第二階段與該第一階段分隔。
  17. 如請求項16之用於抵消偏移之自動歸零殘餘放大電路，其中，該一或多個開關包含一第一組的一或多個開關，其中，該自動歸零殘餘放大電路進一步包含： 一第一電容器及一第二電容器，用以儲存多個第一電荷，並組合該多個第一電荷； 一第三電容器及一第四電容器，用以儲存多個第二電荷並組合該多個第二電荷；以及 一第二組的一或多個開關，耦合在該放大電路與該第一電容器、該第二電容器、該第三電容器及該第四電容器之間，該第二組的一或多個開關選擇性地將該第一觀察值及該第二觀察值應用於該第一電容器、該第二電容器、該第三電容器及該第四電容器，該第一觀察值及該第二觀察值在該第一電容器及該第二電容器上形成該多個第一電荷以及在該第三電容器及該第四電容器上形成該多個第二電荷。
  18. 如請求項17之用於抵消偏移之自動歸零殘餘放大電路，其中，該第二組的一或多個開關在該第一階段期間將該第一觀察值應用於該第二電容器及該第三電容器，並且其中，該第二組的一或多個開關在該第二階段期間將該第二觀察值應用於該第一電容器及該第四電容器。
  19. 如請求項17之用於抵消偏移之自動歸零殘餘放大電路，進一步包含一第三組的一或多個開關，耦接在該第一電容器、該第二電容器、該第三電容器及該第四電容器與該自動歸零殘餘放大電路的一輸出之間，其中，該第三組的一或多個開關在一第三階段期間使該第一電容器與該第二電容器的該多個第一電荷被組合，其中，該第三組的一或多個開關在該第三階段期間使該第三電容器與該第四電容器的該多個第二電荷被組合，並且其中，該第三階段與該第一階段及該第二階段分隔。
  20. 如請求項15之用於抵消偏移之自動歸零殘餘放大電路，進一步包含一或多個電容器，耦接在該放大電路的一輸入和該放大電路的一輸出之間，該一或多個電容器為自動歸零殘餘放大電路提供反饋。
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