JP2007178387A

JP2007178387A - 半導体集積回路装置

Info

Publication number: JP2007178387A
Application number: JP2005380019A
Authority: JP
Inventors: Shuji Katsuki; 修二勝木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-12-28
Filing date: 2005-12-28
Publication date: 2007-07-12

Abstract

【課題】Ａ／Ｄ変換回路とＤ／Ａ変換回路とを混載した半導体集積回路装置において、アナログ信号変換テストを効率よく行うことができ、また、製品開発の効率性を向上させることができ、更には、回路規模を増大させることなくＤ／Ａ変換回路のみの特性を容易に評価・判定する。
【解決手段】アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、デジタル信号をアナログ信号に変換するＤ／Ａ変換回路と、Ｄ／Ａ変換回路の出力端子とＡ／Ｄ変換回路の入力端子とを接続可能とする接続手段と、接続手段によってＤ／Ａ変換回路の出力端子とＡ／Ｄ変換回路の入力端子とを導通させたときにＡ／Ｄ変換回路から出力されるデジタル信号に基づくデジタルデータを比較する比較手段とを備えている。
【選択図】図１

Description

本発明は、Ａ／Ｄ変換回路とＤ／Ａ変換回路とを混載した半導体集積回路装置に関する。

近年の半導体集積回路技術の向上に伴い、アナログ回路とデジタル回路とを混在させた半導体集積回路装置が、映像関連を始めとする様々な分野・製品で使用されるようになってきた。これにともない、アナログ信号をデジタル信号に変換するアナログデジタル変換回路（以下、Ａ／Ｄ変換回路と示す）やデジタルアナログ変換回路（以下、Ｄ／Ａ変換回路と示す）のテストを効率よく行う必要が生じてきた。そこで、従来のテスタを用いたテストに替わり、半導体集積回路装置にテスト用の回路を予め組み込み、この回路を用いてＡ／Ｄ変換回路とＤ／Ａ変換回路とのテスト（以下、アナログ信号変換テストを示す）を自動的に実施する自己診断技術が採用されるようになってきた（例えば、特許文献１参照）。

特許文献１に記載された提案によれば、Ａ／Ｄ変換回路やＤ／Ａ変換回路のほかにＤＳＰ（デジタル・シグナル・プロセッサ）が設けられた半導体集積回路装置において、Ａ／Ｄ変換回路とＤ／Ａ変換回路との間に接続手段を設け、メモリから基準アナログ信号に相当する一連のデジタルデータを読み出してＤ／Ａ変換回路に与え、Ｄ／Ａ変換回路の出力であるデジタル信号をＡ／Ｄ変換回路でアナログ信号へ変換し、その出力をＤＳＰで高速フーリエ変換してＤ／Ａ変換回路及びＡ／Ｄ変換回路の良否を判定することで、テストの効率化を図るものである。

しかしながら、特許文献１に記載された半導体集積回路装置では、アナログ信号変換テストの結果を予め登録された期待値と比較して、Ａ／Ｄ変換回路及びＤ／Ａ変換回路の良否判定行うものであり、過去のテスト結果など任意のデータとの比較をしたり、テストの履歴を蓄積して分析・評価したりすることができないという問題があった。また、Ａ／Ｄ変換回路とＤ／Ａ変換回路とを通しての特性を判定するため、例えば製造バラツキなどにより、Ｄ／Ａ変換回路での特性のずれとＡ／Ｄ変換回路での特性のずれが互いに逆方向かつほぼ同じ大きさであった場合には、誤差が打ち消しあって結果をみる限りでは期待値と同等の値が得られてしまい、それぞれの回路の特性が評価・判定できないというという問題があった。
特開平５−２９７０６１号公報

本発明は、以上の点に鑑みてなされたもので、Ａ／Ｄ変換回路とＤ／Ａ変換回路とを混載した半導体集積回路装置において、アナログ信号変換テストを効率よく行うことができ、また、製品開発の効率性を向上させることができ、更には、回路規模を増大させることなくＤ／Ａ変換回路のみの特性を容易に評価・判定することができる、半導体集積回路装置を提供することを目的とする。

本発明の一形態に係る半導体集積回路装置は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、デジタル信号をアナログ信号に変換するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路の出力端子と前記Ａ／Ｄ変換回路の入力端子とを接続可能とする接続手段と、前記接続手段によって前記Ｄ／Ａ変換回路の前記出力端子と前記Ａ／Ｄ変換回路の前記入力端子とを導通させたときに前記Ａ／Ｄ変換回路から出力される前記デジタル信号に基づくデジタルデータを比較する比較手段とを備えたことを特徴とする。

Ａ／Ｄ変換回路とＤ／Ａ変換回路とを混載した半導体集積回路装置において、アナログ信号変換テストを効率よく行うことができ、また、製品開発の効率性を向上させることができ、更には、回路規模を増大させることなくＤ／Ａ変換回路のみの特性を容易に評価・判定することができる半導体集積回路装置を実現することができる。

以下、図面を参照して本発明の実施の形態を説明する。
（第１の実施の形態）
始めに、本発明の第１の実施の形態に係わる半導体集積回路装置１の構造について、図１を用いて説明する。図１は、本発明の第１の実施の形態に係わる半導体集積回路装置１の構造を説明する概略ブロック図である。図１に示すように、半導体集積回路装置１は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路としてのＡ／Ｄコンバータ２と、アナログ信号変換テストを自動的に実施するための組み込み自己テスト回路（以下、ＢＩＳＴ（ＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔ）回路と示す）３と、デジタル信号をアナログ信号に変換するＤ／Ａ変換回路としてのＤ／Ａコンバータ４とを備え、単結晶シリコンのような１個の半導体基板上に形成されている。

また、半導体集積回路装置１には、複数の外部アナログ入力端子６ａ〜６ｄから入力されるアナログ信号のいずれかを選択して出力する切り替え回路５と、切り替え回路５から出力されるアナログ信号とＤ／Ａコンバータ４から出力されるアナログ信号とのいずれかを選択してＡ／Ｄコンバータ２へ出力する、接続手段としての内部アナログスイッチ７も形成されている。なお、Ｄ／Ａコンバータ４から出力されるアナログ信号は、アナログ信号出力端子８を介して外部へ取り出すことが可能となっている。

ＢＩＳＴ回路３は、ＢＩＳＴ回路３全体の制御や外部から入力される信号のインタフェースとなるメインコントロール回路１１と、Ａ／Ｄコンバータ２と切り替え回路５との動作を制御するＡＤＣ制御回路１２と、Ａ／Ｄコンバータ２から出力されるデジタル信号をＡＤＣ制御回路１２を介して受信し、指定時間内で積分する等、テストに先立って設定されている変換方法に従ってデジタル信号を変換する変換回路１３と、Ｄ／Ａコンバータ４の動作を制御するＤＡＣ制御回路１４と、内部アナログスイッチ７の動作を制御する内部アナログスイッチ制御回路１５とを備えている。

また、ＢＩＳＴ回路３は、変換回路１３から出力された変換済みデジタル信号を保存する内部メモリ１６と、内部メモリ１６もしくは外部ＢＩＳＴ信号入力端子１７から入力されるデジタル信号と、変換回路１３から出力された変換済みデジタル信号とを比較する、比較手段としてのデータ比較回路１８とも備えている。データ比較回路１８での比較結果は、メインコントロール回路１１を介してＢＩＳＴ結果出力端子１９から外部へ出力することができる。なお、データ比較回路１８の内部にもメモリ２０が設けられており、比較結果などを一時的に格納できるようになっている。また、変換回路１３と内部メモリ１６とデータ比較回路１８とは直接的に接続されておらず、メインコントロール回路１１を介して互いに信号を送受信する構成となっている。

次に、上述した半導体集積回路装置１におけるアナログ信号変換テストの動作について説明する。まず、Ａ／Ｄコンバータ２とＤ／Ａコンバータ４とを通しての特性を判定する基本的な動作について、図２を用いて説明する。図２は、本発明の半導体集積回路装置１におけるアナログ信号変換テストの基本的な動作の一例を説明するタイミングチャートである。ここでは、Ａ／Ｄコンバータ２から出力されるデジタル信号を変換・演算せず、そのままの値を逐次判定する場合について説明する。

まず、アナログ信号変換テストの実施を指示する制御信号（ＢＩＳＴ信号）をオフからオンに切り替え、外部ＢＩＳＴ信号入力端子１７からＢＩＳＴ回路３のメインコントロール回路１１へ入力する。また、図２には図示しないが、具体的なテスト内容を指示する各種制御信号（信号の変換時間、変換回路１３における変換方法など）も、ＢＩＳＴ信号と同様に外部ＢＩＳＴ信号入力端子１７からＢＩＳＴ回路３のメインコントロール回路１１へ入力する。なお、内部アナログスイッチ７は、内部アナログスイッチ制御回路１５によって、常にオンの状態（Ｄ／Ａコンバータ４とＡ／Ｄコンバータ２とが導通され、Ｄ／Ａコンバータ４から出力されるアナログ信号がＡ／Ｄコンバータ２へ入力される状態）になされている。

メインコントロール回路１１からＤＡＣ制御回路１４に対し、一定周期のパルス波であるクロックが出力されており、ＤＡＣ制御回路１４では該クロックの周期に従ってＤ／Ａコンバータ４に対してテスト用のデジタル信号を出力する（図２におけるＤＡＣ制御信号に対応）。本実施の形態においては、ＤＡＣ制御回路１４からＤ／Ａコンバータ４に対し、図２に示すように、０（０００）→１（００１）→２（０１０）→３（０１１）→４（１００）→５（１０１）→…の順にテスト用のデジタル信号を出力する。なお、テスト用のデジタル信号は、図２に示す例に限られるものではなく、テストの目的やＤ／Ａコンバータ４の種類・特性、Ａ／Ｄコンバータ２の種類・特性などに応じた適切な信号を使用することができる。

Ｄ／Ａコンバータ４に入力されたテスト用のデジタル信号は、アナログ信号に変換されて出力される。例えば、デジタル信号の値が１増加する毎にアナログ信号の値が０．０１Ｖ増加するような線形の変換特性を有するＤ／Ａコンバータ４が搭載されている場合、図２のＤＡＣ出力に示すように、０（０００）は０．００Ｖに、１（００１）は０．０１Ｖに、２（０１０）は０．０２Ｖに、３（０１１）は０．０３Ｖに、４（１００）は０．０４Ｖに、５（１０１）は０．０５Ｖにそれぞれアナログ変換されて出力される。

Ｄ／Ａコンバータ４から出力されたアナログ信号は、内部アナログスイッチ７を介してＡ／Ｄコンバータ２に入力される。Ａ／Ｄコンバータ２では、入力されたアナログ信号が再びデジタル信号に変換されて出力される（図２におけるＡＤＣ出力に対応）。なお、Ｄ／Ａコンバータ４からの出力であるＤＡＣ出力と、Ａ／Ｄコンバータ２からの出力であるＡＤＣ出力との間の時間差ｔ１は、Ａ／Ｄコンバータ２における変換に要する遅延時間に相当している。Ａ／Ｄコンバータ２から出力されたデジタル信号は、ＡＤＣ制御回路１２、変換回路１３、メインコントロール回路１１を介してデータ比較回路１８へ出力される。

最後に、データ比較回路１８において、クロックのタイミングに合わせて、Ａ／Ｄコンバータ２から出力されるデジタル信号の値が期待値（この場合、Ｄ／Ａコンバータ４に入力されるテスト用デジタル信号の値）と比較され、比較結果が所定の範囲内に収まっているか否かが判定される。このときの期待値は、内部メモリ１６に予め格納されている値をメインコントロール回路１１を介して読み出してもよいし、外部ＢＩＳＴ信号入力端子１７からメインコントロール回路１１を介して入力してもよい。なお、データ比較回路１８での判定結果は、メインコントロール回路１１を介してＢＩＳＴ結果出力端子１９から外部へ取り出すことができる。

このように、本実施の形態の半導体集積回路装置１は、ＢＩＳＴ回路３を内部に組み込むことで、テスタを用いることなく、また、他のロジック回路などのテストと平行してアナログ信号変換テストを行うことができるため、テストの効率性が向上する。

次に、アナログ信号変換テストの結果を、過去のテスト結果など任意のデータと比較する動作について、図３を用いて説明する。図３は、本発明の半導体集積回路装置１におけるアナログ信号変換テストの結果を任意のデータと比較する動作の一例を説明するタイミングチャートである。ここでは、図２と同様に、Ａ／Ｄコンバータ２から出力されるデジタル信号を変換・演算せずに逐次比較する場合について説明する。

ＢＩＳＴ信号をオンに切り替えることによるアナログ信号変換テスト実施の指示から、ＤＡＣ制御回路１４によるテスト用デジタル信号の出力、Ｄ／Ａコンバータ４によるテスト用デジタル信号のアナログ変換、Ａ／Ｄコンバータ２によるアナログ信号のデジタル変換までの一連の動作は、図２を用いて説明した、アナログ信号変換テストの基本的な動作と同様であるので、説明を省略する。

Ａ／Ｄコンバータ２で変換されたデジタル信号は、ＡＤＣ制御回路１２、変換回路１３、メインコントロール回路１１を介してデータ比較回路１８へ出力される。また、データ比較回路１８には、内部メモリ１６もしくは外部ＢＩＳＴ信号入力端子１７から、比較用のデジタル信号も入力される。最後に、データ比較回路１８において、クロックのタイミングに合わせて、Ａ／Ｄコンバータ２から出力されるデジタル信号の値と、内部メモリ１６もしくは外部ＢＩＳＴ信号入力端子１７から入力された比較用のデジタル信号とが比較される。なお、データ比較回路１８での比較結果は、メインコントロール回路１１を介してＢＩＳＴ結果出力端子１９から外部へ取り出すことができる。

本実施の形態の半導体集積回路装置１によれば、例えば、ウエハーの状態で行うファンクションテストの結果を内部メモリ１６に保存しておき、パッケージング完了後のファイナルテストにおいて、アナログ信号変換テストの結果をファンクションテストの結果と比較することができる。また、例えば、ファンクションテストの結果で不良と判定されたチップをリペアした後、再度行われるファンクションテストの結果を先のファンクションテストの結果と比較することもできる。更には、例えば、ファンクションテストやファイナルテストのテスト結果を内部メモリ１６に履歴として保存しておき、一括してＢＩＳＴ結果出力端子１９から外部へ取り出すことができる。

このように、本実施の形態の半導体集積回路装置１は、データ比較回路１８において、アナログ信号変換テストの結果と内部メモリ１６や外部ＢＩＳＴ信号入力端子１７から取り込んだ任意のデータとを比較できるようにしたので、結果を製品開発に迅速にフィードバックすることができ、製品開発の効率性を向上させることができる。

なお、本実施の形態においては、変換回路１３とデータ比較回路１８、内部メモリ１６とデータ比較回路１８との間のデータの送受信を、メインコントロール回路１１を介して行うように構成したが、データバスなどを用いて直接接続するように構成してもよい。また、データ判定や比較のタイミングはクロック１周期毎でなく、所定のタイミングで判定・比較するようにしてもよい。また、Ａ／Ｄコンバータ２から出力されるデジタル信号を変換・演算せずに逐次比較するのではなく、目的に応じ、積分など変換回路１３を用いて変換・演算した結果を比較してもよい。

更に、本実施の形態においては、Ｄ／Ａコンバータ４から出力されるアナログ信号を、内部に組み込まれた回路を通じて内部アナログスイッチ７に入力したが、アナログ信号出力端子８から外部の回路を介して外部アナログ入力端子６ｄに入力させ、切り替え回路５を経由して内部アナログスイッチ７に入力させるように構成してもよい。この場合、内部アナログスイッチ７がオンになされた場合、外部アナログ入力端子６ｄから出力されるアナログ信号がＡ／Ｄコンバータ２に入力されるように設定する必要がある。

（第２の実施の形態）
本発明の第２の実施の形態に係わる半導体集積回路装置について説明する。本実施の形態に係わる半導体集積回路装置の構成は、図１を用いて説明した第１の実施の形態の半導体集積装置１の構成を同様であるので、同じ構成には同一の符号を付して説明を省略し、ここでは、Ｄ／Ａコンバータ４の特性評価の動作についてのみ図４を用いて説明する。図４は、本発明の第２の実施の形態に係わる半導体集積回路装置の動作の一例を説明するタイミングチャートである。ここでは、外部アナログ入力端子６ｂから入力されるアナログ信号を用いてＤ／Ａコンバータ４の特性評価を行う動作について説明する。また、Ａ／Ｄコンバータ２から出力されるデジタル信号を変換・演算せず、そのままの値を用いて変換レベルを評価する場合について説明する。

まず、ＢＩＳＴ信号をオフからオンに切り替えて、アナログ信号変換テストを開始する。このとき、切り替え回路５はデフォルトの状態、すなわち、外部アナログ入力端子６ａから入力されるアナログ信号が選択されて内部アナログスイッチ７へ出力される状態に、ＡＤＣ制御回路１２によって制御されている。また、内部アナログスイッチ７は、内部アナログスイッチ制御回路１５によって、オンの状態（Ｄ／Ａコンバータ４とＡ／Ｄコンバータ２とが導通され、Ｄ／Ａコンバータ４から出力されるアナログ信号が選択されてＡ／Ｄコンバータ２へ入力される状態）になされている。

ＤＡＣ制御回路１４によるテスト用デジタル信号の出力、Ｄ／Ａコンバータ４によるテスト用デジタル信号のアナログ変換、Ａ／Ｄコンバータ２によるアナログ信号のデジタル変換までの一連の動作は、図２を用いて説明した、アナログ信号変換テストの基本的な動作と同様であるので、説明を省略する。Ａ／Ｄコンバータ２から出力されたデジタル信号は、ＡＤＣ制御回路１２、変換回路１３、メインコントロール回路１１を介してデータ比較回路１８へ出力され、メモリ２０に一時的に格納される。

評価に必要なデータがメモリ２０に格納されると、内部アナログスイッチ制御回路１５によって、内部アナログスイッチ７がオフの状態に切り替えられ、切り替え回路５から出力されるアナログ信号がＡ／Ｄコンバータ２へ入力されるようになされる。また、これと同時に、ＡＤＣ制御回路１２によって、外部アナログ入力端子６ｂから入力されるアナログ信号が選択されて内部アナログスイッチ７へ出力されるように、切り替え回路５が制御される。

外部アナログ入力端子６ｂからは、先にＤ／Ａコンバータ４によって変換され、Ａ／Ｄコンバータ２に入力されたアナログ信号として期待される値が、比較用アナログ信号として入力される。例えば図４の場合、テスト開始からクロック３周期分の間に、Ｄ／Ａコンバータ４からＡ／Ｄコンバータ２に対して０．００Ｖ、０．０１Ｖ、０．０２Ｖのアナログ信号が順に出力されることが期待される。よって、０．００Ｖ、０．０１Ｖ、０．０２Ｖのアナログ信号が、クロック１周期ごとに順次、外部アナログ入力端子６ｂから切り替え回路５、内部アナログスイッチ７を介してＡ／Ｄコンバータ２へ入力される。

Ａ／Ｄコンバータ２では、入力されたアナログ信号がデジタル変換され、変換回路１３、メインコントロール回路１１を介してデータ比較回路１８へ出力される。データ比較回路１８では、クロックのタイミングに合わせて、Ａ／Ｄコンバータ２から出力される比較用アナログ信号をデジタル変換した信号の値と、メモリ２０に一時的に格納されているデジタル信号とが比較される。

例えば図４の場合、テスト開始からクロック３周期分は、Ｄ／Ａコンバータ４から出力されたアナログ信号がＡ／Ｄコンバータ２へ入力され、これを変換したデジタル信号がメモリ２０に格納される。また、テスト開始からクロック４周期目からは、外部アナログ入力端子６ｂからＡ／Ｄコンバータ２へ、比較用アナログ信号が入力される。従って、テスト開始からクロック４周期目のタイミングで、外部アナログ入力端子６ｂから入力された比較用アナログ信号をＡ／Ｄコンバータ２デジタル変換した信号の値と、メモリ２０に格納されている、クロック１周期目にＤ／Ａコンバータ４から出力されたアナログ信号をＡ／Ｄコンバータ２でデジタル変換した信号の値とが比較される。クロック５周期目以降も同様に、Ｄ／Ａコンバータ４の出力をデジタル変換した値と、外部アナログ入力端子６ｂから入力される比較用アナログ信号をデジタル変換した値とが、データ比較回路１８で比較される。この比較結果を用い、Ｄ／Ａコンバータ４の変換レベルを評価することができる。

クロック７周期目以降は、ＤＡＣ制御回路１４によるテスト用デジタル信号と、これと外部アナログ入力端子６ｂから入力する比較用アナログ信号のレベルを変更し、評価に必要な全ての値について、クロック１周期目〜６周期目の動作を繰り返す。なお、データ比較回路１８での比較結果は、メインコントロール回路１１を介してＢＩＳＴ結果出力端子１９から外部へ取り出すことができる。

このように、本実施の形態の半導体集積回路装置は、Ｄ／Ａコンバータ４の出力をＡ／Ｄコンバータ２にてデジタル変換した結果と、外部アナログ信号入力端子６ｂから入力された比較用アナログ信号をＡ／Ｄコンバータ２にてデジタル変換した結果とを、データ比較回路１８において比較できるようにしたので、回路規模を増大させることなくＤ／Ａコンバータ４の特性を容易に評価・判定することができる。

なお、上述した半導体集積回路装置の動作の応用例として、外部アナログ入力端子６ａ〜６ｄの入力レベルを評価することもできる。すなわち、比較用のアナログ信号を、外部アナログ入力端子６ｂだけでなく、他の外部アナログ入力端子６ａ，６ｃ，６ｄからも順次入力し、それぞれの入力端子６ａ〜６ｄから入力されたアナログ信号をＡ／Ｄコンバータ２で変換したデジタル信号を、データ比較回路１８において比較することで、入力レベルのバラツキなどを評価することができる。

なお、本実施の形態においては、変換回路１３とデータ比較回路１８、内部メモリ１６とデータ比較回路１８との間のデータの送受信を、メインコントロール回路１１を介して行うように構成したが、データバスなどを用いて直接接続するように構成してもよい。また、データ比較のタイミングはクロック３周期毎でなく、所定のタイミングで比較するようにしてもよい。更に、Ａ／Ｄコンバータ２から出力されるデジタル信号を変換・演算せずに逐次比較するのではなく、目的に応じ、積分など変換回路１３を用いて変換・演算した結果を比較してもよい。また、比較用アナログ信号は外部アナログ入力端子６ｂでなく他の外部アナログ入力端子６ａ，６ｃ，６ｄから入力してもよい。

本発明の第１の実施の形態に係わる半導体集積回路装置１の構造を説明する概略ブロック図。本発明の半導体集積回路装置１におけるアナログ信号変換テストの基本的な動作の一例を説明するタイミングチャート。本発明の半導体集積回路装置１におけるアナログ信号変換テストの結果を任意のデータと比較する動作の一例を説明するタイミングチャート。本発明の第２の実施の形態に係わる半導体集積回路装置の動作の一例を説明するタイミングチャート。

符号の説明

１…半導体集積回路装置、２…Ａ／Ｄコンバータ、３…ＢＩＳＴ回路、４…Ｄ／Ａコンバータ、５…切り替え回路、６…外部アナログ入力端子、７…内部アナログスイッチ、８…アナログ信号出力端子、１１…メインコントロール回路、１２…ＡＤＣ制御回路、１３…変換回路、１４…ＤＡＣ制御回路、１５…内部アナログスイッチ制御回路、１６…内部メモリ、１７…外部ＢＩＳＴ信号入力端子、１８…データ比較回路、１９…ＢＩＳＴ結果出力端子、２０…メモリ、

Claims

アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、
デジタル信号をアナログ信号に変換するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路の出力端子と前記Ａ／Ｄ変換回路の入力端子とを接続可能とする接続手段と、
前記接続手段によって前記Ｄ／Ａ変換回路の前記出力端子と前記Ａ／Ｄ変換回路の前記入力端子とを導通させたときに前記Ａ／Ｄ変換回路から出力される前記デジタル信号に基づくデジタルデータを比較する比較手段とを備えたことを特徴とする半導体集積回路装置。
前記比較手段が、外部端子から前記比較手段に入力される前記デジタルデータと、前記Ｄ／Ａ変換回路の前記出力端子と前記Ａ／Ｄ変換回路の前記入力端子とを導通させたときに前記Ａ／Ｄ変換回路から出力される前記デジタル信号に基づく前記デジタルデータとを比較することを特徴とする、請求項１に記載の半導体集積回路装置。
デジタルデータを格納するメモリを更に備え、前記比較手段が、前記メモリに格納された前記デジタルデータと、前記Ｄ／Ａ変換回路の前記出力端子と前記Ａ／Ｄ変換回路の前記入力端子とを導通させたときに前記Ａ／Ｄ変換回路から出力される前記デジタル信号に基づく前記デジタルデータとを比較することを特徴とする、請求項１に記載の半導体集積回路装置。
前記比較手段が、外部から前記Ａ／Ｄ変換回路の前記入力端子に入力されたアナログ信号を変換した前記デジタル信号に基づく前記デジタルデータと、前記Ｄ／Ａ変換回路の前記出力端子から前記Ａ／Ｄ変換回路の前記入力端子に入力されたアナログ信号を変換した前記デジタル信号に基づく前記デジタルデータとを比較することを特徴とする、請求項１に記載の半導体集積回路装置。