WO2004079816A1 - 半導体装置の試験装置 - Google Patents

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WO2004079816A1
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Hirotaro Ozawa
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Fujitsu Limited
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    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test

Definitions

  • the present invention relates to a test apparatus for a semiconductor device, and more particularly to a test apparatus for a semiconductor device for simultaneously testing a plurality of semiconductor devices.
  • semiconductor devices are often designed and manufactured according to user's required specifications by means of ASIC or the like. Such semiconductor devices are often subjected to tests such as acceptance inspection on the design and manufacturing sides as well as on the delivery side.
  • test device for simultaneously testing a plurality of semiconductor devices with one device (for example, see Patent Document 1).
  • Such a test device for a semiconductor device is mainly used for designing and manufacturing of the semiconductor device for failure analysis, and is a device for analyzing which part is defective.
  • Patent Document 1
  • the present invention has been made in view of such a point, and an object of the present invention is to provide a semiconductor device test apparatus capable of simultaneously testing semiconductor devices with a simple configuration.
  • the present invention provides a semiconductor device test apparatus for simultaneously testing a plurality of semiconductor devices, as shown in FIG. 1, comprising a plurality of semiconductor devices under test (DUT) to which the same test signal is input. 1 2a to l 2d Within the latch period, the latch circuits 13 a to l 3 d to be switched and the expected values of the signals to be output by the plurality of semiconductor devices under test 12 a to l 2 d in response to the latched output signal and the test signal are latched.
  • DUT semiconductor devices under test
  • An output circuit that outputs the latched output signal in order, a comparison circuit that compares the latched output signal with the expected value, and an output signal and the expected value output from the output circuit when the output signal does not match the expected value.
  • a test apparatus for a semiconductor device is provided. According to such a semiconductor device test apparatus, the latch circuits 13a to 13d output from a plurality of semiconductor devices under test 12a to 12d to which the same test signal is input.
  • the latched output signal is latched by the output circuit, and the latched output signal and the expected value are sequentially output within the latch period, and the expected value and the output signal are compared by the comparison circuit. If the output signal does not match the expected value, the output signal and the expected value output from the output circuit are stored by the memory 18, and are stored in the memory 18 by the determination circuit 19. Since the quality of the semiconductor devices under test 12a to 12d is determined from the stored output signal and the expected value, the configuration is simplified.
  • FIG. 1 is a circuit configuration diagram of a semiconductor device test apparatus according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing a timing chart of the semiconductor device test apparatus of FIG.
  • FIG. 3 is a circuit configuration diagram of a semiconductor device test apparatus according to a second embodiment of the present invention.
  • FIG. 4 is a diagram showing details of the wafer and the jig wafer of FIG.
  • FIG. 5 is a circuit configuration diagram of a semiconductor device test apparatus according to a third embodiment of the present invention.
  • BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described with reference to the drawings.
  • FIG. 1 is a circuit configuration diagram of a semiconductor device test apparatus according to a first embodiment of the present invention.
  • the test equipment for semiconductor devices consists of test signal input terminal 11a, expected value input terminal 11b, clock input terminal 11c, semiconductor device under test (DUT) 12a to l2d.
  • PS parallel-serial
  • a test signal t e st for performing a functional test of the DUTs 12 a to 12 d is input to the test signal input terminal 11 a.
  • the function test is a test to input H-state and L-state signals to the DUTs 12a to 12d and to check whether the signals are output according to the functions of the DUTs 12a to 12d. It is.
  • the test signal input terminal 11a is connected to the input of the DUT 12a to l2d, and the test signal t e st is output to the DUT 12a to l2d.
  • the expected value signal e XP is input to the period input terminal 1 1 b.
  • the expected value signal ep p is a signal that the DUTs 12 a to l 2 d should output in response to the input of the test signal t e st to the DUTs 12 a to l 2 d.
  • the expected value signal ep p input to the expected value input terminal 11 b is output to the PS conversion circuit 15 and the encoder circuit 16.
  • the clock CLK is input to the clock input terminal 11c.
  • the clock CLK is a synchronizing signal of the test signal t e st and the expected value signal e x p.
  • the clock CLK input to the clock input terminal 11 c is output to the latch circuits 13 a to 13 d and the doubling circuit 14.
  • the DUTs 12a to 12d are semiconductor devices to be functionally tested.
  • the DUTs 12a to 12d are packaged and inserted into, for example, a socket included in a test device of a semiconductor device, although not shown.
  • the input terminal to which the test signal t e st of the DUTs 12 a to 12 d is input by the insertion into the socket is connected to the test signal input terminal 11 a.
  • Output terminals for outputting output signals responsive to the test signals t e st of the DUTs 12 a to l 2 d are connected to the latch circuits 13 a to l 3 d.
  • the latch circuits 13 a to l 3 d synchronize with the clock CLK, and the DUTs 12 a to l 2
  • the output signal output from d is latched, and the latch signals D outl to D out 4 are output to the P-S conversion circuit 15 and the encoder circuit 16.
  • the clock CLK is a synchronization signal of the test signal test as described above. Therefore, the latch circuits 13a to 13d latch the output signals output by the DUTs 12a to 12d during one state of the test signal test.
  • the doubling circuit 14 multiplies the clock CLK and outputs a doubled clock mu 1 CLK.
  • the doubling circuit 14 multiplies the clock C LK by adding 1 to the number of DUTs to be tested. In FIG. 1, the number of DUTs 12a to l2d is four. Therefore, the multiplication circuit 14 outputs a multiplied clock mu 1 CLK obtained by multiplying the clock CLK by 5 quadrants.
  • the double clock mu 1 CLK is output to the P-S conversion circuit 15 and the address decoder 17.
  • the P-S conversion circuit 15 receives the expected value signal epp and the latch signals Dout1 to Dout4 simultaneously in parallel.
  • the P-S conversion circuit 15 outputs the expected value signal e X ⁇ and the latch signal Doutl to Doout 4 that are input in order from one output port in synchronization with the double clock mu 1 CLK.
  • the doubling clock mu 1 CLK is a clock obtained by adding 1 to the number of DUTs to be tested, which is a doubling of the clock CLK.
  • the P-S conversion circuit 15 converts the expected value signal exp and the latch signals Do utl to Do ut 4 during the period when the latch circuits 13 a to 13 d latch the output signal in synchronization with the clock CLK. Output in order.
  • the P-S conversion circuit 15 outputs the expected value signal e XP and the latch signals Dout 1 to Dout 4 to the memory 18 as the conversion signal P-Sout.
  • the encoder circuit 16 receives the expected value signal e X p input to the expected value input terminal 11 b and the latch signals D out 1 to D out 4 output from the latch circuits 13 a to l 3 d. .
  • the encoder circuit 16 compares the expected value signal eXp with each of the latch signals Dout1 to Dout4. If any one of the latch signals Dout 1 to Dout 4 does not match the expected value signal e p, the encoder circuit 16 outputs a write signal / W indicating this to the memory 18.
  • the encoder circuit 16 outputs an L-state signal when at least one of the latch signals D out 1 to D out 4 does not match the expected value signal e XP. Output signal / W.
  • the address decoder 17 counts up the address of the memory 18 in synchronization with the double clock mu1CLK.
  • the memory 18 has a write enable terminal .ZWE which receives a write signal / W from the encoder circuit 16.
  • the PS conversion circuit 15 receives a write signal / W from the encoder circuit 16.
  • the PS conversion circuit 15 receives a write signal / W from the encoder circuit 16 to the write enable terminal ZWE indicating that the latch signals Doutl to Dout4 did not match the expected value signal exp
  • the PS conversion circuit 15 The converted signal P—S out output from the memory is stored. Since the address of the memory 18 is counted up by the address decoder 17 in synchronization with the multiplied clock mu 1 CLK, the expected value signal e X p and the latch signal D output sequentially from the P-S conversion circuit 15 are output. outl to Dout 4 (conversion signal P—S out) are stored one at a time. In the memory 18, the same value is stored as an initial value at all addresses.
  • the decision circuit 19 compares the expected value signal e Xp stored in the memory 18 with the latch signals Do utl to Do ut 4 and determines that the latch signals D outl to Do ut 4 do not match the expected value signal exp.
  • DUTs 12a to 12d corresponding to are judged to be defective.
  • the same value is stored as an initial value at all addresses as described above.
  • the memory 18 stores the expected value signal exp and the latch signal Do out 1 in the address that is restored by the address decoder 17.
  • ⁇ D out 4 are stored one by one. Accordingly, the judgment circuit 19 compares the expected value signal e X p and the latch signals D out 1 to D out 4 with reference to the address, thereby determining which DUT 12 a to l 2 d is defective. Can be determined.
  • FIG. 2 is a diagram showing a timing chart of the semiconductor device test apparatus of FIG. CLK shown in the figure indicates the clock CLK input to the clock input terminal 11c.
  • mu l CLK indicates the multiplied clock mu 1 CLK multiplied by the multiplying circuit 14.
  • the number shown in the double clock mu 1 CLK indicates the number of clocks of the double clock niu 1 CLK.
  • the doubling circuit 14 multiplies the clock CLK by the number obtained by adding 1 to the number of DUTs 4 to be tested, so that the doubling clock mu 1 CLK is 5 doubling times of the clock CLK.
  • e X p indicates the expected value signal e X p input to the expected value input terminal lib.
  • D out 1 to D out 4 indicate latch signals D out 1 to D out 4 output from the latch circuits 13 a to 13 d.
  • P-Sout indicates the converted signal P_Sout output from the P-S conversion circuit 15.
  • / W indicates the write signal ZW output from the encoder circuit 16.
  • test signal t e st input to the test signal input terminal 11 a is input to the DUTs 12 a to 12 d.
  • the DUTs 12a to 12d output output signals in accordance with the input test signal t e st.
  • the latch circuits 13 a to l 3 d latch output signals output from the DUTs 12 a to l 2 d for one cycle of the clock CLK, and latch signals D out 1 to D out Outputs 4.
  • the latch signals Doutl to Doout4 output from the latch circuits 13a to 13d are output to the PS conversion circuit 15 and the encoder circuit 16.
  • the P—S conversion circuit 15 and the encoder circuit 16 also receive the expected value signal e p input to the expected value input terminal l i b.
  • the P-S conversion circuit 15 synchronizes the input expected value signal e X ⁇ and the latched signals D out 1 to D out 4 in synchronization with the quadrupled clock mu 1 CLK output from the quadruple circuit 14. Output.
  • the PS conversion circuit 15 outputs the expected value signal e XP as the converted signal P-S out at the first clock of the multiplied clock mu l CLK.
  • the PS conversion circuit 15 outputs the latch signal D out 1 as a conversion signal P—S out at the second clock of the double clock mu 1 CLK.
  • the PS conversion circuit 15 outputs the latch signal Double 2 as the conversion signal P-S out at the third clock of the multiplied clock mu 1 CLK. ?
  • the latch signal D out 3 is output as the converted signal P—S out at the fourth clock of the clock mu 1 CLK.
  • the P-S conversion circuit 15 outputs the latch signal D out 4 as the conversion signal P-S out at the fifth clock of the multiplied clock mu 1 CLK.
  • the P—S conversion circuit 15 synchronizes the multiplication clock mu 1 CLK with the expected value signal e XP and the latch signals D outl to Dout 4 in order, and converts the conversion signal P—S 0 ut Is output as
  • the encoder circuit 16 compares the expected value signal XP with each of the latch signals Dout1 to Dout4.
  • the encoder circuit 16 outputs the L-state write signal ZW to the memory 18 when at least one of the latch signals Dout 1 to Dout 4 does not match the expected value signal epp.
  • the write signal ZW is in the H state since the expected value signal e XP and the latch signals D outl to Do out 4 match between 1 to 5 clocks of the double clock mu 1 CLK. . Since the expected value signal e XP and the latch signal D out 4 do not match between 6 and 10 clocks of the multiplied clock m u1 CLK, the write signal / W is in the L state.
  • the write signal / W is in the L state. Since the expected value signal exp and the latch signals Doutl to Dout4 match between the 16 and 20 clocks of the double clock mu1CLK, the write signal is in the H state.
  • Memory 18 receives a write signal ZW of L state from the encoder circuit 16, converted signal is output from the P- S conversion circuit 15 P- S out (expected value signal e chi [rho, the latch signal Do utl ⁇ Do ut 4)
  • the memory 18 stores the expected value signal e XP and the latch signal D out1 to D out 4 only when the DUT 12 a to l 2 d outputs an output signal different from the expected value signal exp. Since the address of the memory 18 is counted up by the address decoder 17 in synchronization with the double clock mu 1 CLK, the expected value signal e Xp and the latch signals D outl to Dot 4 are stored in one address. It is memorized.
  • the determination circuit 19 compares the expected value signal e XP stored in the memory 18 with the latch signals Do utl to Do ut 4, and determines whether the DUT 12a to: I 2 d is defective. Is determined. For example, in FIG. 2, the expected signal e Xp and the latch signal D out 4 do not match between 6 and 10 clocks of the double clock mu 1 CLK, so the expected signal e X p and the latch signal D out 4 do not match. outl to D out 4 are stored in the memory 18.
  • the judgment circuit 19 compares the expected value signal e xp stored in the memory 18 with the latch signals D out1 to D out 4, and determines whether the DUT 12 d that has output the output signal corresponding to the latch signal D out 4 is invalid. Judge as good. Similarly, the determination circuit 19 outputs the output signal (latch signal Dout 3) different from the expected value signal exp between the 1-to: 15 clocks of the double clock mu l CLK. Determine c as defective.
  • the output signals output from the DUTs 12 a to 12 d are latched by the latch circuits 13 a to 13 d, and the latch circuits 13 a to 13 d latch and output by the P-S conversion circuit 15.
  • the latch signals D out1 to D out 4 and the expected value signal exp are sequentially output (conversion signal P—S out), and the encoder circuits 16 compare the latch signals D out 1 to D out 4 with the expected value signal exp.
  • the conversion signal P—S out force S output from the -3 conversion circuit 15 by the memory 18 is output.
  • the quality of the DUTs 12 a to 12 d is determined from the latch signals Dout 1 to Dout 4 and the expected value signal exp stored and stored in the memory 18 by the determination circuit 19. Therefore, multiple DUTs 12a to 12d can be tested simultaneously with a simple configuration.
  • the cost of the semiconductor device test device is reduced, which leads to a reduction in the semiconductor device test cost.
  • the latch signals Dout 1 to Dout 4 are 1-bit signals, but may be multi-bit signals.
  • the PS conversion circuit 15 sequentially outputs the multi-bit latch signals Doutl to Dout4 in parallel one by one.
  • the memory 18 stores a multi-bit latch signal Dout 1 to Dout 4 in one address one by one.
  • FIG. 3 is a circuit configuration diagram of a test device for a semiconductor device according to a second embodiment of the present invention. Second embodiment Then, a defective semiconductor device formed on the wafer is determined. 3, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • FIG. 3 shows the wafer 21 and the jig wafer 22.
  • a semiconductor device (DUT) to be tested is formed on the wafer 21, a semiconductor device (DUT) to be tested is formed.
  • the jig wafer 22 has a terminal that comes into contact with an input terminal and an output terminal of the DUT by being superimposed on the wafer 21.
  • the terminal that contacts the DUT input terminal of the jig wafer 22 is connected to the test signal input terminal 11a, and the terminal that contacts the DUT output terminal is connected to each of the latch circuits 13a to 13d.
  • FIG. 4 is a diagram showing details of the wafer and the jig wafer of FIG.
  • the DUTs 21 a to 21 d are formed in the wafer 21.
  • the DUTs 21 a to 21 d have input terminals 21 aa, 21 b a, 21 c a, and 21 d a to which a test signal t e st is input.
  • the DUTs 21 a to 21 d have output terminals 2 l ab, 21 b b, 21 c b and 21 db for outputting output signals in response to the test signal t e st.
  • the jig ⁇ Aha 22 has test input terminals 22A ⁇ 22D that are superimposed on the ⁇ Aha 21 and come into contact with the input terminals 21Aa ⁇ 21Da of the DUTs 21A ⁇ 21D.
  • the jig 22 has test output terminals 22 aa to 22 da that are in contact with the output terminals 2 lab to 21 db of the DUTs 21 a to 21 d by being superimposed on the evaporator 21.
  • test input terminals 22a to 22d of the jig ⁇ Aha 22 are short-circuited with each. Therefore, for example, by connecting the probe connected to the test signal input terminal 11a in Fig. 3 to any of the test input terminals 22a to 21d, the test can be performed on all of the test input terminals 22a to 21d.
  • the signal test is input.
  • the output signals of the DUTs 21a to 21d can be output.
  • the signals can be output to the latch circuits 13a to 13d.
  • Output terminals of DUT21 a to 21 d The test pieces 21 ab to 21 db and the test output terminals 22 aa to 22 da of the fixture 22 are brought into contact with each other. Then, connect the test signal input terminal 11a to one of the test input terminals 22a to 22d of the jig ⁇ Aha 22 and input the test signal test, and connect the input of the latch circuit 13a to l3d.
  • the test output terminals 22 aa to 22 daa of the fixture 22 were connected to output the output signals of the DUTs 21 a to 21 d to the latch circuits 13 a to 13 d.
  • the test signal test can be easily input to the DUTs 21 a to 21 d formed on the wafer 21, and the output signals output from the DUTs 21 a to 21 d are latched by the latch circuit 13. It can output to a to l 3 d. Further, damage to the wafer 21 can be prevented.
  • the probe is connected to the jig A22 and the jig A22 is connected to the test signal input terminal 11a and the latch circuits 13a to 13d.
  • the fixture 22, the wafer 22, the test signal input terminal 11a, and the latch circuits 13a to 13d may be connected and fixed by a lead wire.
  • FIG. 5 is a circuit configuration diagram of a semiconductor device test apparatus according to the third embodiment of the present invention.
  • the same test signal t e st as that of the semiconductor device under test is input to a semiconductor device that has been previously determined as a non-defective product. Then, the output signal output from the non-defective semiconductor device is used as the expected value signal eXp.
  • the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • the semiconductor device test apparatus shown in FIG. 5 includes a latch circuit 32 for latching SMPDUT 31 and SMPDUT 31 that are determined to be non-defective, instead of the expected value input terminal 11 b in FIG. Have.
  • the input of the SMPDUT 31 is connected to the test signal input terminal 11a, and the same test signal t e st as the DUT 12a to l2d is input. Since SMPDUT 31 is a good semiconductor device, the output signal output by SMPDUT 31 is the expected value of the signal that DUT 12 a to l 2 d should output in response to test signal t e st.
  • the latch circuit 32 latches the output signal output from the SMPDUT 31 in synchronization with the clock CLK input to the clock input terminal 11c.
  • the signal output from the latch circuit 32 is a P-S conversion circuit 15 as an expected value signal exp. Output to coder circuit 16.
  • the P-S conversion circuit 15 sequentially transmits the expected value signal e Xp output from the latch circuit 32 and the latch signals D out 1 to D out 4 to the memory 18. Output.
  • the encoder circuit 16 compares the expected value signal e Xp output from the latch circuit 32 with each of the latch signals D out 1 to D out 4 in the same manner as described with reference to FIG. The result is output to memory 18.
  • the test signal test is input to the SMPDUT 31 that has been determined as a non-defective product, and the output signal output from the SMPDUT 31 is changed to the expected value signal e Xp. According to this, DUT12a to l2d can be simultaneously tested with a simple configuration.
  • the latch circuit latches the output signals output from the plurality of test semiconductor devices to which the same test signal has been input, and the output circuit latches the output signal and the expected
  • the values are sequentially output within the latch period, and the expected value and the output signal are compared by the comparison circuit. If the output signal does not match the expected value, the memory stores the output signal output from the output circuit and the expected value, and the determination circuit detects the output signal and the expected value from the memory. The quality of the test semiconductor device is determined. Therefore, a plurality of semiconductor devices can be tested simultaneously with a simple configuration.

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Abstract

　簡単な構成で半導体装置を同時試験する。ラッチ回路（１３ａ）～（１３ｄ）は、同一の試験信号ｔｅｓｔが入力されたＤＵＴ（１２ａ）～（１２ｄ）から出力される出力信号をラッチする。Ｐ−Ｓ変換回路（１５）は、試験信号ｔｅｓｔに対してＤＵＴ（１２ａ）～（１２ｄ）が出力すべき信号の期待値である期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１～Ｄｏｕｔ４をラッチ期間内に順に出力する。エンコーダ回路（１６）は、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１～Ｄｏｕｔ４とを比較する。メモリ（１８）は、ラッチ信号Ｄｏｕｔ１～Ｄｏｕｔ４と期待値信号ｅｘｐとが一致しなかった場合、Ｐ−Ｓ変換回路（１５）から出力されるラッチ信号Ｄｏｕｔ１～Ｄｏｕｔ４及び期待値信号ｅｘｐが記憶される。判定回路（１９）は、メモリ（１８）に記憶されたラッチ信号Ｄｏｕｔ１～Ｄｏｕｔ４及び期待値信号ｅｘｐからＤＵＴ（１２ａ）～（１２ｄ）の不良を判定する。

Description

技術分野
本発明は半導体装置の試験装置に関し、 特に複数の半導体装置の試験を同時 試験する半導体装置の試験装置に関する。
明 背景技術
田
現在、 半導体装置は、 A S I Cなどによりユーザの要求仕様に応じて設計、 製 造されることが多くなつてきた。 このような半導体装置は、 設計、 製造側ももち ろん、 納入側においても受け入れ検査などの試験が実施されることがある。
半導体装置は一般に大量生産される。 そのため、 半導体装置の試験効率を向上 させるため、 1台で複数個の半導体装置を同時試験する試験装置がある （例えば、 特許文献 1参照。 ） 。 このような、 半導体装置の試験装置は、 主に半導体装置の 設計、 製造側が不良解析に用いるものであり、 どの部分が不良であるかを解析す るための装置である。
し力 し、 納入側では、 半導体装置の良否を判別することができればよく、 高機 能な試験機能は不要である。 そのため、 簡単な構成で半導体装置を同時試験する ことができる半導体装置の試験装置が望まれていた。
特許文献 1
特開平 1 1一 6 4 4 5 4号公報 （第 4頁、 第 1図、 第 2図） 発明の開示
本発明はこのような点に鑑みてなされたものであり、 簡単な構成で半導体装置 を同時試験することができる半導体装置の試験装置を提供することを目的とする。 本発明では上記課題を解決するために、 図 1に示すような、 複数の半導体装置 を同時に試験する半導体装置の試験装置において、 同一の試験信号が入力された 複数の被試験半導体装置 （D U T) 1 2 a〜l 2 dから出力される出力信号をラ ツチするラッチ回路 1 3 a〜l 3 dと、 ラッチされた出力信号及び試験信号に対 して複数の被試験半導体装置 1 2 a〜l 2 dが出力すべき信号の期待値をラッチ 期間内に順に出力する出力回路と、 ラッチされた出力信号と期待値とを比較する 比較回路と、 出力信号と期待値とがー致しない場合、 出力回路から出力される出 力信号及ぴ期待値が記憶されるメモリ 1 8と、 メモリ 1 8に記憶された出力信号 及び期待値から複数の被試験半導体装置 1 2 a〜l 2 dの良否を判定する判定回 路 1 9と、 を有することを特徴とする半導体装置の試験装置が提供される。 このような半導体装置の試験装置によれば、 ラッチ回路 1 3 a〜 1 3 dによつ て、 同一の試験信号が入力された複数の被試験半導体装置 1 2 a〜1 2 dから出 力される出力信号をラッチし、 出力回路によって、 ラッチされた出力信号及び期 待値をラッチ期間内に順に出力し、 比較回路によって、 期待値と出力信号とを比 較する。 そして、 出力信号と期待値とがー致しなかった場合、 メモリ 1 8によつ て、 出力回路から出力される出力信号及び期待値が記憶され、 判定回路 1 9によ つて、 メモリ 1 8に記憶された出力信号及び期待値から被試験半導体装置 1 2 a 〜1 2 dの良否を判定するので、 構成が簡単となる。
本発明の上記および他の目的、 特徴および利点は本発明の例として好ましい実 施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。 図面の簡単な説明
図 1は、 本発明の第 1の実施の形態に係る半導体装置の試験装置の回路構成図 である。
図 2は、 図 1の半導体装置の試験装置のタイミングチヤ一トを示す図である。 図 3は、 本発明の第 2の実施の形態に係る半導体装置の試験装置の回路構成図 である。
図 4は、 図 3のゥエーハ及び冶具ゥエーハの詳細を示した図である。
図 5は、 本発明の第 3の実施の形態に係る半導体装置の試験装置の回路構成図 でめる。 発明を実施するための最良の形態 以下、 本発明の実施の形態を図面を参照して説明する。 図 1は、 本発明の第 1 の実施の形態に係る半導体装置の試験装置の回路構成図である。 図に示すように、 半導体装置の試験装置は、 試験信号入力端子 1 1 a、 期待値入力端子 1 1 b、 ク ロック入力端子 1 1 c、 被試験半導体装置 （DUT) 12 a〜l 2 d、 ラッチ回 路 13 a〜 13 d、 通倍回路 14、 パラレル一シリアル （P— S) 変換回路 15、 エンコーダ回路 16、 アドレスデコーダ 1 7、 メモリ 18、 及び判定回路 19を 有している。
試験信号入力端子 1 1 aには、 DUT 12 a〜l 2 dの機能試験を行うための 試験信号 t e s tが入力される。 機能試験とは、 DUT12 a〜12 dに H状態 及び L状態の信号を入力し、 その信号が DUT 12 a〜l 2 dの有する機能に応 じた状態で出力されるか否かを調べる試験である。 試験信号入力端子 1 1 aは、 DUT 12 a〜l 2 dの入力と接続されるようになっており、 試験信号 t e s t は、 DUT 12 a〜l 2 dに出力される。
期 値入力端子 1 1 bには、 期待値信号 e X pが入力される。 期待値信号 e x pとは、 DUT 1 2 a〜l 2 dに試験信号 t e s tを入力した場合に、 DUT 1 2 a〜l 2 dが応答して出力すべき信号である。 期待値入力端子 1 1 bに入力さ れた期待値信号 e x pは、 P— S変換回路 1 5、 エンコーダ回路 16に出力され る。
クロック入力端子 1 1 cには、 クロック CLKが入力される。 クロック CLK は、 試験信号 t e s t, 期待値信号 e x pの同期信号である。 クロック入力端子 1 1 cに入力されたクロック CLKは、 ラッチ回路 13 a〜l 3 d、 遁倍回路 1 4に出力される。
DUT12 a〜12 dは、 機能試験される半導体装置である。 DUT12 a〜 12 dは、 パッケージィ匕されており、 図示してないが、 例えば半導体装置の試験 装置が備えるソケットに挿入される。 ソケットへの揷入によって、 DUT 12 a 〜12 dの試験信号 t e s tが入力される入力端子は、 試験信号入力端子 1 1 a と接続される。 DUT 12 a〜l 2 dの試験信号 t e s tに応答する出力信号を 出力する出力端子は、 ラッチ回路 1 3 a〜l 3 dに接続される。
ラッチ回路 13 a〜l 3 dは、 クロック CLKに同期して、 DUT12 a〜l 2 dから出力される出力信号をラッチし、 ラッチ信号 D o u t l〜D o u t 4を P— S変換回路 1 5、 エンコーダ回路 16に出力する。 クロック CLKは、 前述 したように、 試験信号 t e s tの同期信号である。 従って、 ラッチ回路 1 3 a〜 1 3 dは、 試験信号 t e s tの一状態の間、 DUT 1 2 a〜12 dが出力した出 力信号をラッチする。
通倍回路 14は、 クロック CLKを通倍し、 遁倍クロック mu 1 CLKを出力 する。 通倍回路 14は、 試験が行われる D UTの個数に 1を加算した数、 クロッ ク C LKを通倍する。 図 1においては、 DUT 12 a〜l 2 dの個数は 4である。 よって、 通倍回路 14は、 クロック CLKを 5遁倍した遁倍クロック mu 1 CL Kを出力する。 遁倍クロック mu 1 CLKは、 P— S変換回路 15、 アドレスデ コーダ 17に出力される。
P-S変換回路 1 5は、 期待値信号 e X p及ぴラッチ信号 D o u t 1〜D o u t 4が並列に同時入力される。 P— S変換回路 15は、 遁倍クロック mu 1 CL Kに同期して、 入力された期待値信号 e X ρ及ぴラッチ信号 D o u t l〜Do u t 4を 1つの出力ポートから順に出力する。 遁倍クロック mu 1 CLKは、 前述 したように、 試験が行われる DUTの個数に 1を加算した数、 クロック CLKを 遁倍したクロックである。 従って、 P— S変換回路 15は、 ラッチ回路 13 a〜 1 3 dがクロック CLKに同期して出力信号をラッチしている期間内に、 期待値 信号 e x p及びラッチ信号 Do u t l〜Do u t 4を順に出力する。 P— S変換 回路 1 5は、 期待値信号 e X p及ぴラッチ信号 D o u t 1〜D o u t 4を変換信 号 P— S o u tとして、 メモリ 18に出力する。
エンコーダ回路 16は、 期待値入力端子 1 1 bに入力される期待値信号 e X p 及ぴラッチ回路 1 3 a〜l 3 dから出力されるラッチ信号 D o u t 1〜D o u t 4が入力される。 エンコーダ回路 16は、 期待値信号 e X pとラッチ信号 D o u t 1〜D o u t 4の各々とを比較する。 エンコーダ回路 16は、 ラッチ信号 Do u t 1〜D o u t 4のうち 1つでも期待値信号 e pと一致していなかった場合、 その旨を示すライト信号/ Wをメモリ 18に出力する。
なお、 図 1においては、 エンコーダ回路 16は、 ラッチ信号 D o u t 1〜D o u t 4のうち 1つでも期待値信号 e X pと一致していなかった場合、 L状態のラ ィト信号/ Wを出力するとする。
ァドレスデコーダ 17は、 遁倍クロック mu 1 C LKに同期して、 メモリ 18 のァドレスをカウントアップしていく。
メモリ 18は、 エンコーダ回路 16からのライ ト信号/ Wを受けるライ トイネ 一ブル端子. Z W Eを有している。 メモリ 18は、 エンコーダ回路 16から、 ラッ チ信号 D o u t l〜Dou t 4が期待値信号 e x pと一致していなかった旨のラ ィ ト信号/ Wをライトイネーブル端子 ZWEに受けると、 P-S変換回路 15か ら出力されている変換信号 P— S o u tを記憶する。 メモリ 18のァドレスは、 ァドレスデコーダ 17により、 通倍クロック mu 1 CLKに同期してカウントァ ップされているので、 P— S変換回路 15から順に出力される期待値信号 e X p 及びラツチ信号 D o u t l〜Do u t 4 (変換信号 P— S o u t) は、 1ァドレ スに 1つずつ記憶される。 メモリ 18は、 全アドレスにおいて、 同じ値が初期値 として記憶されている。
なお、 図 1においては、 メモリ 18は、 ライトイネ一ブル端子 ZW Eに L状態 のライト信号/ Wが入力されると、 P— S変換回路 15から出力されている変換 信号 P— S o u tを記憶する。
判定回路 19は、 メモリ 18に記憶されている期待値信号 e X pとラッチ信号 Do u t l〜Do u t 4を比較し、 期待値信号 e x pと一致していなかったラッ チ信号 D o u t l〜Dou t 4に対応する DUT 12 a〜 12 dを不良品である と判定する。 メモリ 18は、 前述したように全アドレスにおいて、 同じ値が初期 値として記憶されている。 そして、 ラッチ信号 D o u t 1〜D o u t 4が期待値 信号 e X pと異なった場合に、 メモリ 18は、 アドレスデコーダ 17によって力 ゥントアップされるアドレスに、 期待値信号 e x p及ぴラッチ信号 Do u t 1〜 D o u t 4が 1つずつ記憶される。 従って、 判定回路 19は、 ァドレスを参照し ながら期待値信号 e X pとラツチ信号 D o u t 1〜D 0 u t 4を比較することに より、 どの DUT 12 a〜l 2 dが不良品であるかを判定できる。
以下、 図 1に示す半導体装置の試験装置の動作を、 タイミングチャートを用い て説明する。 図 2は、 図 1の半導体装置の試験装置のタイミングチャートを示す 図である。 図に示す CLKは、 クロック入力端子 1 1 cに入力されるクロック CLKを示 す。 mu l CLKは、 通倍回路 14によって遁倍された通倍クロック mu 1 CL Kを示す。 遁倍クロック mu 1 CLKに示す数字は、 遁倍クロック niu 1 CLK のクロック数を示す。 図 1では、 遁倍回路 14は、 試験を行う DUTの個数 4に 1を加算した数、 クロック C L Kを通倍するので、 通倍クロック mu 1 CLKは、 ク口ック CLKの 5遁倍となっている。 e X pは、 期待値入力端子 l i bに入力 される期待値信号 e X pを示している。 D o u t 1〜D o u t 4は、 ラッチ回路 1 3 a〜 13 dから出力されるラッチ信号 D o u t 1〜D o u t 4を示している。
P— S o u tは、 P— S変換回路 1 5から出力される変換信号 P_S o u tを示 している。 /Wは、 エンコーダ回路 16から出力されるライト信号 ZWを示して いる。
試験信号入力端子 1 1 aに入力された試験信号 t e s tは、 DUT 12 a〜l 2 dに入力される。 DUT 12 a〜l 2 dは、 入力された試験信号 t e s tに応 じて、 出力信号を出力する。
ラッチ回路 1 3 a〜l 3 dは、 図 2に示すように、 クロック C L Kの 1周期間、 DUT 12 a〜l 2 dから出力される出力信号をラッチし、 ラッチ信号 D o u t 1〜D o u t 4を出力する。
ラッチ回路 1 3 a〜l 3 dから出力されるラッチ信号 D o u t l〜Do u t 4 は、 P— S変換回路 15、 エンコーダ回路 16に出力される。 P— S変換回路 1 5、 ェンコーダ回路 16には、 期待値入力端子 l i bに入力された期待値信号 e pも入力されている。
P— S変換回路 15は、 遁倍回路 14から出力される遁倍クロック mu 1 CL Kに同期して、 入力されている期待値信号 e X ρ及びラッチ信号 D o u t 1〜D o u t 4を順に出力する。 図 2において、 P— S変換回路 15は、 通倍クロック mu l CLKの 1クロック目に期待値信号 e X pを変換信号 P一 S o u tとして 出力している。 P-S変換回路 1 5は、 遁倍クロック mu 1 CLKの 2クロック 目にラッチ信号 D o u t 1を変換信号 P— S o u tとして出力している。 P-S 変換回路 15は、 通倍クロック mu 1 CLKの 3クロック目にラッチ信号 Do u t 2を変換信号 P— S o u tとして出力している。 ？ー3変換回路1 5は、 通倍 クロック mu 1 C LKの 4クロック目にラツチ信号 D o u t 3を変換信号 P— S o u tとして出力している。 P— S変換回路 15は、 通倍クロック mu 1 CLK の 5クロック目にラツチ信号 D o u t 4を変換信号 P— S o u tとして出力して いる。 以下同様にして、 P— S変換回路 15は、 通倍クロック mu 1 CLKに同 期して、 期待値信号 e X p及ぴラツチ信号 D o u t l〜Dou t 4を順に、 変換 信号 P— S 0 u tとして出力する。
エンコーダ回路 16は、 期待値信号 e X pとラツチ信号 D o u t 1〜D o u t 4の各々とを比較する。 エンコーダ回路 16は、 ラツチ信号 D o u t 1〜D o u t 4のうち 1つでも期待値信号 e X pと一致していなかった場合、 L状態のライ ト信号 ZWをメモリ 18に出力する。 図 2において、 遁倍クロック mu 1 CLK の 1〜5クロック間では、 期待値信号 e X pとラッチ信号 D o u t l〜Do u t 4は一致しているので、 ライト信号 ZWは H状態となっている。 通倍クロック m u l CLKの 6〜10クロック間では、 期待値信号 e X pとラツチ信号 D o u t 4は一致していないので、 ライト信号/ Wは L状態となっている。 遁倍クロック mu l CLKの 11〜15クロック間では、 期待値信号 e x pとラツチ信号 D o u t 3は一致していないので、 ライト信号/ Wは L状態となっている。 遁倍クロ ック mu 1 CLKの 16〜20クロック間では、 期待値信号 e x pとラッチ信号 Do u t l〜Do u t 4は一致しているので、 ライト信号 は H状態となって いる。
メモリ 18は、 エンコーダ回路 16から L状態のライト信号 ZWを受けると、 P— S変換回路 15から出力されている変換信号 P— S o u t (期待値信号 e χ ρ、 ラッチ信号 Do u t l〜Do u t 4) を記憶する。 すなわち、 メモリ 18は、 DUT 12 a〜l 2 dが期待値信号 e x pと異なる出力信号を出力したときのみ、 期待値信号 e X p及ぴラッチ信号 D o u t 1〜D o u t 4が記憶される。 メモリ 18のアドレスは、 アドレスデコーダ 17により遁倍クロック mu 1 CLKに同 期してカウントアップされているので、 1ァドレスに期待値信号 e X p及ぴラッ チ信号 D o u t l〜Do u t 4のそれぞれが記憶される。
判定回路 19は、 メモリ 18に記憶されている期待値信号 e X pとラッチ信号 Do u t l〜Do u t 4を比較し、 DUT 12 a〜： I 2 dが不良品であるか否か を判定する。 例えば、 図 2では、 遁倍クロック mu 1 CLKの 6〜10クロック 間においては、 期待値信号 e X pとラツチ信号 D o u t 4は一致していないので、 期待値信号 e X pとラツチ信号 D o u t l〜D o u t 4は、 メモリ 18に記憶さ れている。 判定回路 19は、 メモリ 18に記憶された期待値信号 e X pとラッチ 信号 D o u t 1〜D o u t 4を比較し、 ラツチ信号 D o u t 4に対応する出力信 号を出力した DUT 12 dを不良品として判定する。 同様にして、 判定回路 1 9 は、 遁倍クロック mu l CLKの 1 1〜： 1 5クロック間で、 期待値信号 e x pと 異なった出力信号 （ラッチ信号 Do u t 3) を出力している DUT 12 cを不良 品として判定する。
このように、 ラッチ回路 1 3 a〜l 3 dによって、 DUT1 2 a〜12 dから 出力される出力信号をラッチし、 P— S変換回路 15によって、 ラッチ回路 13 a〜 13 dがラッチ出力するラツチ信号 D o u t 1〜D o u t 4及び期待値信号 e x pを順に出力し （変換信号 P— S o u t) 、 エンコーダ回路 16によって、 ラツチ信号 D o u t 1〜D o u t 4と期待値信号 e x pを比較する。 そして、 ラ ツチ信号 D ο u t 1〜D ο u t 4と期待値信号 e X pがー致しなかったとき、 メ モリ 18によって、 ー3変換回路15から出力される変換信号 P— S o u t力 S 記憶され、 判定回路 19によって、 メモリ 18に記憶されたラッチ信号 Do u t 1〜D o u t 4及ぴ期待値信号 e x pから DUT 12 a〜12 dの良否を判定す るようにした。 よって、 簡単な構成で複数の DUT 12 a〜l 2 dを同時試験す ることができる。
また、 半導体装置の試験装置を簡単な構成にすることにより、 半導体装置の試 験装置のコストが低減され、 半導体装置の試験コスト低減につながる。
なお、 図 2において、 ラツチ信号 D o u t 1〜D o u t 4は、 1ビットの信号 であるが、 多ビットの信号であってもよい。 この場合、 P— S変換回路 15は、 多ビットのラッチ信号 D o u t l〜Do u t 4を 1つずつ順にパラレルに出力す る。 メモリ 18は、 1アドレスに多ビットのラッチ信号 D o u t 1〜D o u t 4 が 1つずつ記憶される。
次に、 本発明の第 2の実施の形態について説明する。 図 3は、 本発明の第 2の 実施の形態に係る半導体装置の試験装置の回路構成図である。 第 2の実施の形態 では、 ゥエーハ上に形成された半導体装置の不良品を判定する。 図 3において、 図 1と同じものには同じ符号を付し、 その説明を省略する。
図 3にはゥエーハ 21、 冶具ゥェ一ハ 22が示してある。 ゥエーハ 21には、 試験される半導体装置 （DUT) が形成されている。 冶具ゥエーハ 22は、 ゥェ ーハ 21に重ね合わされることによって、 DUTの入力端子、 出力端子に接触す る端子を有している。 冶具ゥェ一ハ 22の D U Tの入力端子と接触する端子は、 試験信号入力端子 1 1 aと接続され、 D U Tの出力端子と接触する端子は、 ラッ チ回路 13 a〜1 3 dの各々と接続される。 図 4は、 図 3のゥエーハ及び冶具ゥ エーハの詳細を示した図である。
図に示すように、 ゥエーハ 21には、 DUT 21 a〜21 dが形成されている。
DUT 21 a〜21 dは、 試験信号 t e s tが入力される入力端子 21 a a, 2 1 b a , 21 c a , 21 d aを有してレヽる。 また、 DUT21 a〜21 dは、 試 験信号 t e s tに応答した出力信号を出力する出力端子 2 l a b, 21 b b, 2 1 c b, 21 d bを有している。
冶具ゥエーハ 22は、 ゥエーハ 21に重ね合わされることにより、 DUT21 a〜 21 dの入力端子 21 a a〜21 d aと接触する試験入力端子 22 a〜 22 dを有している。 また、 冶具ゥエーハ 22は、 ゥエーハ 21に重ね合わされるこ とにより、 DUT 21 a〜21 dの出力端子 2 l a b〜21 d bと接触する試験 出力端子 22 a a〜22 d aを有している。
冶具ゥエーハ 22の試験入力端子 22 a〜22 dは、 各々と短絡されている。 従って、 例えば、 図 3の試験信号入力端子 1 1 aと接続されたプローブを、 試験 入力端子 22 a〜21 dのどれかに接続することにより、 試験入力端子 22 a〜 21 dのすべてに試験信号 t e s tが入力される。
また、 例えば、 図 3のラッチ回路 13 a〜l 3 dの入力と接続されたプローブ を、 試験出力端子 22 a a〜22 d aのそれぞれに接続することにより、 DUT 21 a〜21 dの出力信号をラッチ回路 13 a〜l 3 dに出力することができる。 このように、 冶具ゥエーハ 22をゥエーハ 21に重ね合わせることにより、 D UT21 a〜21 dの入力端子 2 l a a〜21 d aと冶具ゥエーハ 22の短絡さ れた試験入力端子 22 a〜22 dを接触させる。 DUT21 a〜21 dの出力端 子 2 1 a b〜2 1 d bと冶具ゥエーハ 22の試験出力端子 22 a a〜22 d aを 接触させる。 そして、 試験信号入力端子 1 1 aと冶具ゥエーハ 22の試験入力端 子 22 a〜2 2 dのいずれかを接続して試験信号 t e s tを入力し、 ラッチ回路 1 3 a〜l 3 dの入力と冶具ゥエーハ 22の試験出力端子 22 a a〜22 d a a の各々を接続して、 DUT 2 1 a〜2 1 dの出力信号をラッチ回路 1 3 a〜l 3 dに出力させるようにした。 これにより、 容易に試験信号 t e s tをゥエーハ 2 1に形成された DUT 2 1 a〜2 1 dに入力することができ、 DUT 2 1 a〜2 1 dから出力される出力信号をラッチ回路 1 3 a〜l 3 dに出力することができ る。 また、 ゥエーハ 2 1の損傷を防止できる。
なお、 上記では、 冶具ゥエーハ 2 2にプローブを接続することにより、 冶具ゥ エーハ 22と、 試験信号入力端子 1 1 a及ぴラツチ回路 1 3 a〜 1 3 dとが接続 されるよう説明したが、 冶具ゥエーハ 22と、 試験信号入力端子 1 1 a及びラッ チ回路 1 3 a〜l 3 dは、 リード線で接続固定されていてもよい。
次に、 本発明の第 3の実施の形態について説明する。 図 5は、 本発明の第 3の 実施の形態に係る半導体装置の試験装置の回路構成図である。 第 3の実施の形態 では、 予め良品として判定された半導体装置に、 被試験半導体装置と同じ試験信 号 t e s tを入力する。 そして、 良品の半導体装置から出力される出力信号を期 待値信号 e X pとして用いる。 図 5において、 図 1と同じものには同じ符号を付 し、 その説明を省略する。
図 5に示す半導体装置の試験装置は、 図 1の期待値入力端子 1 1 bの替わりに、 良品と判定された SMPDUT 3 1、 SMPDUT 3 1から出力される出力信号 をラッチするラッチ回路 32を有している。
SMPDUT 3 1の入力は、 試験信号入力端子 1 1 aと接続され、 DUT 1 2 a〜l 2 dと同じ試験信号 t e s tが入力される。 SMPDUT 3 1は、 良品の 半導体装置なので、 SMPDUT 3 1が出力する出力信号は、 DUT 1 2 a〜l 2 dが試験信号 t e s tに応答して出力すべき信号の期待値となる。
ラツチ回路 3 2は、 クロック入力端子 1 1 cに入力されるクロック CLKに同 期して、 SMPDUT 3 1から出力される出力信号をラッチする。 ラッチ回路 3 2から出力される信号は、 期待値信号 e x pとして、 P— S変換回路 1 5、 ェン コーダ回路 1 6に出力される。
P - S変換回路 1 5は、 図 1で説明したのと同様にして、 ラッチ回路 3 2から 出力される期待値信号 e X pとラッチ信号 D o u t 1〜D o u t 4を順にメモリ 1 8に出力する。
エンコーダ回路 1 6は、 図 1で説明したのと同様にして、 ラッチ回路 3 2から 出力される期待値信号 e X pとラッチ信号 D o u t 1〜D o u t 4の各々とを比 較し、 比較結果をメモリ 1 8に出力する。
このように、 試験される D U T 1 2 a〜l 2 dと同様に、 予め良品と判定され た S M P D U T 3 1に試験信号 t e s tを入力し、 S M P D U T 3 1から出力さ れる出力信号を期待値信号 e X pとするようにした。 これによつても、 簡単な構 成で D U T 1 2 a〜l 2 dを同時試験することができる。
以上説明したように本発明では、 ラッチ回路によって、 同一の試験信号が入力 された複数の ¾ ^験半導体装置から出力される出力信号をラッチし、 出力回路に よって、 ラッチされた出力信号及び期待値をラッチ期間内に順に出力し、 比較回 路によって、 期待値と出力信号とを比較する。 そして、 出力信号と期待値とがー 致しなかった場合、 メモリによって、 出力回路から出力される出力信号及ぴ期待 値が記憶され、 判定回路によって、 メモリに記憶された出力信号及び期待値から 被試験半導体装置の良否を判定するようにした。 よって、 簡単な構成で複数の半 導体装置を同時試験することができる。
上記については単に本発明の原理を示すものである。 さらに、 多数の変形、 変 更が当業者にとって可能であり、 本発明は上記に示し、 説明した正確な構成およ び応用例に限定されるものではなく、 対応するすべての変形例および均等物は、 添付の請求項おょぴその均等物による本発明の範囲とみなされる。

Claims

請 求 の 範 囲
1 . 複数の半導体装置を同時に試験する半導体装置の試験装置において、 同一の試験信号が入力された複数の被試験半導体装置から出力される出力信号 をラッチするラッチ回路と、
ラッチされた前記出力信号及び前記試験信号に対して前記複数の被試験半導体 装置が出力すべき信号の期待値をラッチ期間内に順に出力する出力回路と、 ラッチされた前記出力信号と前記期待値とを比較する比較回路と、
前記出力信号と前記期待値とがー致しない場合、 前記出力回路から出力される 前記出力信号及び前記期待値が記憶されるメモリと、
前記メモリに記憶された前記出力信号及び前記期待値から前記複数の被試験半 導体装置の良否を判定する判定回路と、
を有することを特徴とする半導体装置の試験装置。
2 . 前記複数の被試験半導体装置は、 ゥエーハ上に形成されており、
前記ゥエーハに重ね合わされることによって、 前記複数の被半導体装置の入力 端子及び出力端子と接触する、 前記試験信号を入力するための試験入力端子及び 前記出力信号を前記ラッチ回路に出力するための試験出力端子を有する冶具基板 を有することを特徴とする請求の範囲第 1項記載の半導体装置の試験装置。
3 . 前記試験入力端子は、 各々短絡されていることを特徴とする請求の範囲第 2項記載の半導体装置の試験装置。
4 . 前記複数の被試験半導体装置は、 良品の半導体装置を含み、
前記比較回路は、 前記良品の半導体装置が出力する信号を前記期待値として前 記出力信号と比較することを特徴とする請求の範囲第 1項記載の半導体装置の試
5 . 前記ラツチ回路が同期動作するク口ック信号を、 前記複数の被試験半導体 装置の個数に 1加算した数遁倍した通倍ク口ックを出力する遁倍回路と、 をさら に有し、
前記出力回路は、 前記遁倍クロックに同期して、 前記出力信号及び前記期待値 を順に出力することを特徴とする請求の範囲第 1項記載の半導体装置の試験装置。
6 . 前記通倍クロックに基づいて、 前記メモリのアドレスをカウントアップす るァドレスデコーダを有することを特徴とする請求の範囲第 5項記載の半導体装
7 . 前記判定回路は、 前記期待値と前記出力信号とが一致しているか否かを判 断することを特徴とする請求の範囲第 1項記載の半導体装置の試験装置。
8 . 前記メモリには、 初期値として全アドレスに同じ値が記憶されていること を特徴とする請求の範囲第 1項記載の半導体装置の試験装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100512175B1 (ko) * 2003-03-17 2005-09-02 삼성전자주식회사 출력 신호들을 선택적으로 출력가능한 반도체 집적 회로및 그것의 테스트 방법
US7913002B2 (en) * 2004-08-20 2011-03-22 Advantest Corporation Test apparatus, configuration method, and device interface
US20160313370A1 (en) * 2014-07-28 2016-10-27 Intel Corporation Semiconductor device tester with dut data streaming
CN106205735A (zh) * 2015-04-29 2016-12-07 中芯国际集成电路制造(上海)有限公司 嵌入式芯片测试方法及系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04236440A (ja) * 1991-01-21 1992-08-25 Fujitsu Ltd 半導体試験装置
JPH04285875A (ja) * 1991-03-14 1992-10-09 Fujitsu Ltd ディジタル電子回路モジュールの試験装置
JP2000163989A (ja) * 1998-11-30 2000-06-16 Advantest Corp Ｉｃ試験装置
JP2000314762A (ja) * 1999-04-30 2000-11-14 Asahi Kasei Microsystems Kk 半導体試験装置
JP2001236797A (ja) * 1999-12-17 2001-08-31 Fujitsu Ltd 自己試験回路及びそれを内蔵するメモリデバイス

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862067A (en) * 1987-06-24 1989-08-29 Schlumberger Technologies, Inc. Method and apparatus for in-circuit testing of electronic devices
JPH0778499A (ja) * 1993-09-10 1995-03-20 Advantest Corp フラッシュメモリ試験装置
JP3547059B2 (ja) * 1995-06-30 2004-07-28 株式会社アドバンテスト 半導体メモリ試験方法およびこの方法を実施する装置
US5621312A (en) * 1995-07-05 1997-04-15 Altera Corporation Method and apparatus for checking the integrity of a device tester-handler setup
JPH0963300A (ja) * 1995-08-22 1997-03-07 Advantest Corp 半導体メモリ試験装置のフェイル解析装置
JPH1164454A (ja) 1997-08-18 1999-03-05 Advantest Corp 半導体試験装置用同時測定制御回路
JP4251707B2 (ja) * 1999-04-02 2009-04-08 株式会社アドバンテスト 半導体デバイス試験装置及び試験方法
DE10112560B4 (de) * 2001-03-15 2011-02-17 Infineon Technologies Ag Verfahren und Vorrichtung zum Prüfen von Schaltungsmodulen
US6961880B2 (en) * 2001-07-30 2005-11-01 Infineon Technologies Ag Recording test information to identify memory cell errors
US6880117B2 (en) * 2002-06-14 2005-04-12 Macronix International Co., Ltd. Memory device test system and method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04236440A (ja) * 1991-01-21 1992-08-25 Fujitsu Ltd 半導体試験装置
JPH04285875A (ja) * 1991-03-14 1992-10-09 Fujitsu Ltd ディジタル電子回路モジュールの試験装置
JP2000163989A (ja) * 1998-11-30 2000-06-16 Advantest Corp Ｉｃ試験装置
JP2000314762A (ja) * 1999-04-30 2000-11-14 Asahi Kasei Microsystems Kk 半導体試験装置
JP2001236797A (ja) * 1999-12-17 2001-08-31 Fujitsu Ltd 自己試験回路及びそれを内蔵するメモリデバイス

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