JP2000314762A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP2000314762A JP2000314762A JP11124982A JP12498299A JP2000314762A JP 2000314762 A JP2000314762 A JP 2000314762A JP 11124982 A JP11124982 A JP 11124982A JP 12498299 A JP12498299 A JP 12498299A JP 2000314762 A JP2000314762 A JP 2000314762A
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Abstract
(57)【要約】
【課題】半導体試験装置本体の入出力系が１系統のみで
複数の被測定半導体装置を同時に評価できるようにし、
評価時間の短縮を図ること。 【解決手段】試験信号変換部１２のＤラッチ１２−１、
１２−２は、時系列な試験信号Ｓａを、タイミング信号
Ｔ１、Ｔ２に同期して取り込む。このため、その出力信
号Ｓａ１、Ｓａ２は、試験信号Ｓａの内容の同一性を保
持したまま所定時間だけ互いに遅延したものになる。被
測定半導体装置３−１、３−２から出力される時系列の
各出力信号Ｓｘ１、Ｓｘ２は、タイミング信号Ｔ１、Ｔ
２に同期して開閉動作するスイッチ１４−１、１４−２
により選択出力される。このため、出力信号変換部１４
からは出力信号Ｓｘ１、Ｓｘ２が時分割された、時系列
の比較出力信号Ｓｘが出力される。
複数の被測定半導体装置を同時に評価できるようにし、
評価時間の短縮を図ること。 【解決手段】試験信号変換部１２のＤラッチ１２−１、
１２−２は、時系列な試験信号Ｓａを、タイミング信号
Ｔ１、Ｔ２に同期して取り込む。このため、その出力信
号Ｓａ１、Ｓａ２は、試験信号Ｓａの内容の同一性を保
持したまま所定時間だけ互いに遅延したものになる。被
測定半導体装置３−１、３−２から出力される時系列の
各出力信号Ｓｘ１、Ｓｘ２は、タイミング信号Ｔ１、Ｔ
２に同期して開閉動作するスイッチ１４−１、１４−２
により選択出力される。このため、出力信号変換部１４
からは出力信号Ｓｘ１、Ｓｘ２が時分割された、時系列
の比較出力信号Ｓｘが出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル集積回路
のような半導体装置の良否の試験を行う半導体試験装置
に関するものである。
のような半導体装置の良否の試験を行う半導体試験装置
に関するものである。
【０００２】
【従来の技術】従来、半導体試験装置で被測定半導体装
置（サンプル）の良否の試験を行う場合には、一般に、
図６に示すように、被測定半導体装置３を１つずつ半導
体試験装置１にセットすることにより行っている。すな
わち、被測定半導体装置３の試験評価の場合には、半導
体試験装置１の試験信号端子２から被測定半導体装置３
に対し、被測定半導体装置３の仕様に合わせた動作周波
数で図３（Ａ）に示すような試験信号が入力される。被
測定半導体装置３からの出力信号は図４（Ａ）に示すよ
うになり、この出力信号は、半導体試験装置１の出力信
号比較端子４に入力されてストローブポイント毎（図４
（Ｂ）参照）に期待値信号と比較され、被測定半導体装
置３の良否が評価される。
置（サンプル）の良否の試験を行う場合には、一般に、
図６に示すように、被測定半導体装置３を１つずつ半導
体試験装置１にセットすることにより行っている。すな
わち、被測定半導体装置３の試験評価の場合には、半導
体試験装置１の試験信号端子２から被測定半導体装置３
に対し、被測定半導体装置３の仕様に合わせた動作周波
数で図３（Ａ）に示すような試験信号が入力される。被
測定半導体装置３からの出力信号は図４（Ａ）に示すよ
うになり、この出力信号は、半導体試験装置１の出力信
号比較端子４に入力されてストローブポイント毎（図４
（Ｂ）参照）に期待値信号と比較され、被測定半導体装
置３の良否が評価される。
【０００３】なお、被測定半導体装置３は、図７に示す
ように、一般に、複数の試験信号ＳＡ…が入力され、複
数の出力信号ＳＸ…が出力される。
ように、一般に、複数の試験信号ＳＡ…が入力され、複
数の出力信号ＳＸ…が出力される。
【０００４】
【発明が解決しようとする課題】ところで、半導体試験
装置１の動作速度が、被測定半導体装置３の動作速度よ
りも高速の場合であっても、被測定半導体装置３の試験
はその仕様の動作周波数で行うので、半導体試験装置１
の性能を最大限に発揮できないという不都合があった。
装置１の動作速度が、被測定半導体装置３の動作速度よ
りも高速の場合であっても、被測定半導体装置３の試験
はその仕様の動作周波数で行うので、半導体試験装置１
の性能を最大限に発揮できないという不都合があった。
【０００５】例えば、半導体試験装置１の最大動作周波
数が１００〔ＭＨｚ〕で、被測定半導体装置３の仕様の
動作周波数が２０〔ＭＨｚ〕の場合には、半導体試験装
置１は２０〔ＭＨｚ〕の周波数で動作させて評価を行う
ため、半導体試験装置１の性能の２０％しか利用してい
ないことになる。また、上記のように、従来は被測定半
導体装置３を１つずつ半導体試験装置１にセットして評
価するので、複数の被測定半導体装置３を評価する場合
には時間がかかるという不都合があった。この不都合を
解消するためには、例えば半導体試験装置１を複数台用
意することが考えられるが、これでは経済的でないとい
う問題がある。
数が１００〔ＭＨｚ〕で、被測定半導体装置３の仕様の
動作周波数が２０〔ＭＨｚ〕の場合には、半導体試験装
置１は２０〔ＭＨｚ〕の周波数で動作させて評価を行う
ため、半導体試験装置１の性能の２０％しか利用してい
ないことになる。また、上記のように、従来は被測定半
導体装置３を１つずつ半導体試験装置１にセットして評
価するので、複数の被測定半導体装置３を評価する場合
には時間がかかるという不都合があった。この不都合を
解消するためには、例えば半導体試験装置１を複数台用
意することが考えられるが、これでは経済的でないとい
う問題がある。
【０００６】そこで、本発明の目的は、上記の点に鑑
み、半導体試験装置本体の入出力系が１系統のみで複数
の被測定半導体装置を同時に評価できるようにし、評価
時間の短縮を図るようにした半導体試験装置を提供する
ことにある。
み、半導体試験装置本体の入出力系が１系統のみで複数
の被測定半導体装置を同時に評価できるようにし、評価
時間の短縮を図るようにした半導体試験装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１〜請求項３に記載
の各発明は以下のように構成した。すなわち、請求項１
に記載の発明は、被測定半導体装置に入力する時系列の
試験信号を少なくとも生成する半導体試験装置本体を有
する半導体試験装置において、前記時系列の試験信号
を、その内容の同一性を保持したまま所定時間だけ互い
に遅延する複数の時系列の試験信号に変換し、この変換
した各試験信号を複数の被測定半導体装置にそれぞれ供
給する試験信号変換手段と、前記複数の各被測定半導体
装置から出力される時系列の各出力信号を、所定のタイ
ミング毎に所定順序に並べ替えて時系列の出力信号を変
換する出力信号変換手段とを備え、前記半導体試験装置
本体が、前記出力信号変換手段からの出力信号を所定の
タイミング毎に期待値信号と比較して前記複数の各被測
定半導体装置の評価を行うようにしたことを特徴とする
ものである。
明の目的を達成するために、請求項１〜請求項３に記載
の各発明は以下のように構成した。すなわち、請求項１
に記載の発明は、被測定半導体装置に入力する時系列の
試験信号を少なくとも生成する半導体試験装置本体を有
する半導体試験装置において、前記時系列の試験信号
を、その内容の同一性を保持したまま所定時間だけ互い
に遅延する複数の時系列の試験信号に変換し、この変換
した各試験信号を複数の被測定半導体装置にそれぞれ供
給する試験信号変換手段と、前記複数の各被測定半導体
装置から出力される時系列の各出力信号を、所定のタイ
ミング毎に所定順序に並べ替えて時系列の出力信号を変
換する出力信号変換手段とを備え、前記半導体試験装置
本体が、前記出力信号変換手段からの出力信号を所定の
タイミング毎に期待値信号と比較して前記複数の各被測
定半導体装置の評価を行うようにしたことを特徴とする
ものである。
【０００８】また、請求項２に記載の発明は、請求項１
に記載の半導体試験装置において、前記半導体試験装置
本体から出力されるタイミング信号を、その同一性を保
持しつつ所定時間だけ互いに遅延する複数のタイミング
信号に変換するタイミング信号変換手段をさらに備え、
前記試験信号変換手段は、前記時系列の試験信号を記憶
する複数のラッチからなり、各ラッチの前記試験信号の
取り込みは、前記タイミング信号変換手段からの各タイ
ミング信号に同期して行うことを特徴とするものであ
る。
に記載の半導体試験装置において、前記半導体試験装置
本体から出力されるタイミング信号を、その同一性を保
持しつつ所定時間だけ互いに遅延する複数のタイミング
信号に変換するタイミング信号変換手段をさらに備え、
前記試験信号変換手段は、前記時系列の試験信号を記憶
する複数のラッチからなり、各ラッチの前記試験信号の
取り込みは、前記タイミング信号変換手段からの各タイ
ミング信号に同期して行うことを特徴とするものであ
る。
【０００９】さらに、請求項３に記載の発明は、請求項
２に記載の半導体試験装置において、前記出力信号変換
手段は、前記複数の各被測定半導体装置から出力される
時系列の各出力信号を選択出力する複数のスイッチから
なり、各スイッチの出力信号の選択出力は、前記タイミ
ング信号変換手段からの各タイミング信号に同期して行
うことを特徴とするものである。
２に記載の半導体試験装置において、前記出力信号変換
手段は、前記複数の各被測定半導体装置から出力される
時系列の各出力信号を選択出力する複数のスイッチから
なり、各スイッチの出力信号の選択出力は、前記タイミ
ング信号変換手段からの各タイミング信号に同期して行
うことを特徴とするものである。
【００１０】このように、本発明では、試験信号変換手
段と、出力信号生成手段とを少なくとも備えるようにし
た。このため、半導体試験装置本体の入力系と出力系と
を従来と同様にそれぞれ１系統のみで、複数の被測定半
導体装置を同時に評価できるので、その評価時間を大幅
に短縮できる。
段と、出力信号生成手段とを少なくとも備えるようにし
た。このため、半導体試験装置本体の入力系と出力系と
を従来と同様にそれぞれ１系統のみで、複数の被測定半
導体装置を同時に評価できるので、その評価時間を大幅
に短縮できる。
【００１１】
【発明の実施の形態】以下、本発明の実施形態について
図面に参照して説明する。図１は、本発明の半導体試験
装置の実施形態の構成を示す全体のブロック図である。
図２は、図１における試験信号変換部と出力信号変換部
の具体的な構成を示す回路図である。
図面に参照して説明する。図１は、本発明の半導体試験
装置の実施形態の構成を示す全体のブロック図である。
図２は、図１における試験信号変換部と出力信号変換部
の具体的な構成を示す回路図である。
【００１２】この実施形態にかかる半導体試験装置は、
図１に示すように、半導体試験装置本体１１と、試験信
号変換手段を構成する試験信号変換部１２と、タイミン
グ信号変換手段を構成するタイミング信号変換部１３
と、出力信号変換手段を構成する出力信号変換部１４と
から少なくとも構成され、複数の被測定半導体装置（サ
ンプル）３−1 〜３−ｎの試験評価時には、被測定半導
体装置３−1 〜３−ｎの各入力側に試験信号変換部１２
からの試験信号Ｓａ１〜Ｓａｎを入力するとともに、そ
の各出力信号Ｓｘ１〜Ｓｘｎが出力信号変換部１４に出
力されるようになっている。
図１に示すように、半導体試験装置本体１１と、試験信
号変換手段を構成する試験信号変換部１２と、タイミン
グ信号変換手段を構成するタイミング信号変換部１３
と、出力信号変換手段を構成する出力信号変換部１４と
から少なくとも構成され、複数の被測定半導体装置（サ
ンプル）３−1 〜３−ｎの試験評価時には、被測定半導
体装置３−1 〜３−ｎの各入力側に試験信号変換部１２
からの試験信号Ｓａ１〜Ｓａｎを入力するとともに、そ
の各出力信号Ｓｘ１〜Ｓｘｎが出力信号変換部１４に出
力されるようになっている。
【００１３】半導体試験装置本体１１は、図１に示すよ
うに、試験信号端子１５、タイミング信号端子１６、お
よび出力信号比較端子１７を備えている。また、半導体
試験装置本体１１は、被測定半導体装置３−1 〜３−ｎ
を試験評価するための時系列の試験信号Ｓａと、被測定
半導体装置３−1 〜３−ｎの仕様によって決まっている
タイミング信号とをそれぞれ生成し、その試験信号Ｓａ
を試験信号変換部１２に出力し、そのタイミング信号を
タイミング信号変換部１３に出力するようになってい
る。
うに、試験信号端子１５、タイミング信号端子１６、お
よび出力信号比較端子１７を備えている。また、半導体
試験装置本体１１は、被測定半導体装置３−1 〜３−ｎ
を試験評価するための時系列の試験信号Ｓａと、被測定
半導体装置３−1 〜３−ｎの仕様によって決まっている
タイミング信号とをそれぞれ生成し、その試験信号Ｓａ
を試験信号変換部１２に出力し、そのタイミング信号を
タイミング信号変換部１３に出力するようになってい
る。
【００１４】さらに、半導体試験装置本体１１は、後述
のように、出力信号変換部１４からの比較用出力信号Ｓ
ｘを、所定のタイミング毎に期待値信号と比較すること
により、被測定半導体装置３−1 〜３−ｎを評価するよ
うになっている。タイミング信号変換部１３は、半導体
試験装置本体１１からのタイミング信号に基づき、その
タイミング信号の同一性を保持したまま相互に位相のみ
が所定値だけ異なる複数のタイミング信号Ｔ１〜Ｔｎを
生成し、これを試験信号変換部１２および出力信号変換
部１４にそれぞれ供給するようになっている。なお、タ
イミング信号変換部１３に半導体試験装置本体１１から
入力されるタイミング信号の最高周波数は、最高の場合
に、半導体試験装置本体１１の最大動作周波数となる。
のように、出力信号変換部１４からの比較用出力信号Ｓ
ｘを、所定のタイミング毎に期待値信号と比較すること
により、被測定半導体装置３−1 〜３−ｎを評価するよ
うになっている。タイミング信号変換部１３は、半導体
試験装置本体１１からのタイミング信号に基づき、その
タイミング信号の同一性を保持したまま相互に位相のみ
が所定値だけ異なる複数のタイミング信号Ｔ１〜Ｔｎを
生成し、これを試験信号変換部１２および出力信号変換
部１４にそれぞれ供給するようになっている。なお、タ
イミング信号変換部１３に半導体試験装置本体１１から
入力されるタイミング信号の最高周波数は、最高の場合
に、半導体試験装置本体１１の最大動作周波数となる。
【００１５】試験信号変換部１２は、半導体試験装置本
体１１からの時系列な試験信号Ｓａを、その内容の同一
性を保持したまま所定時間だけ互いに遅延する複数の時
系列の試験信号Ｓａ１〜Ｓａｎに変換し、この変換した
各試験信号Ｓａ１〜Ｓａｎを複数の被測定半導体装置３
−１〜３−ｎに出力するようになっている。この試験信
号Ｓａ１〜Ｓａｎの変換には、後述のようにタイミング
信号変換部１３からのタイミング信号Ｔ１〜Ｔｎが利用
される。
体１１からの時系列な試験信号Ｓａを、その内容の同一
性を保持したまま所定時間だけ互いに遅延する複数の時
系列の試験信号Ｓａ１〜Ｓａｎに変換し、この変換した
各試験信号Ｓａ１〜Ｓａｎを複数の被測定半導体装置３
−１〜３−ｎに出力するようになっている。この試験信
号Ｓａ１〜Ｓａｎの変換には、後述のようにタイミング
信号変換部１３からのタイミング信号Ｔ１〜Ｔｎが利用
される。
【００１６】出力信号変換部１４は、試験信号変換部１
２から供給される各試験信号Ｓａ１〜Ｓａｎに応じて複
数の各被測定半導体装置３−１〜３−ｎから出力される
時系列の各出力信号Ｓｘ１〜Ｓｘｎを、所定のタイミン
グ毎に所定順序に並べ替えて時系列の１つの出力信号Ｓ
ｘを生成し、これを半導体試験装置本体１１に出力する
ようになっている。
２から供給される各試験信号Ｓａ１〜Ｓａｎに応じて複
数の各被測定半導体装置３−１〜３−ｎから出力される
時系列の各出力信号Ｓｘ１〜Ｓｘｎを、所定のタイミン
グ毎に所定順序に並べ替えて時系列の１つの出力信号Ｓ
ｘを生成し、これを半導体試験装置本体１１に出力する
ようになっている。
【００１７】次に、試験信号変換部１２と出力信号変換
部１４の具体的な構成について、図２を参照して説明す
る。図２は、２つの被測定半導体装置３−１、３−２を
同時に評価する場合の回路図である。試験信号変換部１
２は、図２に示すように、複数のＤラッチ１２−１、１
２−２から少なくとも構成されている。この記憶素子と
してのＤラッチ１２−１、１２−２の各入力端子Ｄに
は、半導体試験装置本体１１からの時系列の試験信号Ｓ
ａが入力され、その各クロック端子ＣＫには、タイミン
グ信号変換部１３からの異なるタイミング信号Ｔ１、Ｔ
２がそれぞれ供給されている。Ｄラッチ１２−１、１２
−２の各出力端子Ｑからの出力信号は、被測定半導体装
置３−１、３−２に入力されるようになっている。
部１４の具体的な構成について、図２を参照して説明す
る。図２は、２つの被測定半導体装置３−１、３−２を
同時に評価する場合の回路図である。試験信号変換部１
２は、図２に示すように、複数のＤラッチ１２−１、１
２−２から少なくとも構成されている。この記憶素子と
してのＤラッチ１２−１、１２−２の各入力端子Ｄに
は、半導体試験装置本体１１からの時系列の試験信号Ｓ
ａが入力され、その各クロック端子ＣＫには、タイミン
グ信号変換部１３からの異なるタイミング信号Ｔ１、Ｔ
２がそれぞれ供給されている。Ｄラッチ１２−１、１２
−２の各出力端子Ｑからの出力信号は、被測定半導体装
置３−１、３−２に入力されるようになっている。
【００１８】出力信号変換部１４は、図２に示すよう
に、複数のスイッチ１４−１、１４−２から少なくとも
構成されている。スイッチ１４−１、１４−２の一方の
各端子は対応する被測定半導体装置３−１、３−２の出
力側にそれぞれ接続され、その他方の各端子は共通接続
されて半導体試験装置本体１１の比較信号端子１７と接
続されている。スイッチ１４−１の接点はタイミング信
号Ｔ１、スイッチ１４−２の接点はタイミング信号Ｔ２
に同期してそれぞれ開閉制御されるようになっている。
に、複数のスイッチ１４−１、１４−２から少なくとも
構成されている。スイッチ１４−１、１４−２の一方の
各端子は対応する被測定半導体装置３−１、３−２の出
力側にそれぞれ接続され、その他方の各端子は共通接続
されて半導体試験装置本体１１の比較信号端子１７と接
続されている。スイッチ１４−１の接点はタイミング信
号Ｔ１、スイッチ１４−２の接点はタイミング信号Ｔ２
に同期してそれぞれ開閉制御されるようになっている。
【００１９】なお、図１および図２では半導体試験装置
本体１１からの試験信号を１つの試験信号Ｓａのみとし
たが、この試験信号は一般に複数であり、これに応じて
Ｄラッチ１２−１、１２−２に相当するＤラッチが必要
になるが、図２では省略している。また、被測定半導体
装置３−１、３−２の出力信号も図２に示すように一般
に複数であり、これに応じてスイッチ１４−１、１４−
２に相当するスイッチが必要になるが、図２では省略し
ている。
本体１１からの試験信号を１つの試験信号Ｓａのみとし
たが、この試験信号は一般に複数であり、これに応じて
Ｄラッチ１２−１、１２−２に相当するＤラッチが必要
になるが、図２では省略している。また、被測定半導体
装置３−１、３−２の出力信号も図２に示すように一般
に複数であり、これに応じてスイッチ１４−１、１４−
２に相当するスイッチが必要になるが、図２では省略し
ている。
【００２０】次に、図２のような構成からなる試験信号
変換部１２の動作について、図３を参照して説明する。
いま、図３（Ｂ）に示すように、半導体試験装置本体１
１からの時系列の試験信号ＳａがＤラッチ１２−１、１
２−２に入力されると、Ｄラッチ１２−１は、タイミン
グ信号Ｔ１の立ち上がり毎に試験信号Ｓａを取り込み、
その出力端子Ｑからは試験信号Ｓａ１が出力される（図
３（Ｃ）（Ｅ）参照）。ここで、試験信号Ｓａは、論理
値「１」、「０」からなる信号である。一方、Ｄラッチ
１２−２は、タイミング信号Ｔ２の立ち上がり毎に試験
信号Ｓａを取り込み、その出力端子Ｑからは試験信号Ｓ
ａ２が出力される（図３（Ｄ）および（Ｆ）参照）。
変換部１２の動作について、図３を参照して説明する。
いま、図３（Ｂ）に示すように、半導体試験装置本体１
１からの時系列の試験信号ＳａがＤラッチ１２−１、１
２−２に入力されると、Ｄラッチ１２−１は、タイミン
グ信号Ｔ１の立ち上がり毎に試験信号Ｓａを取り込み、
その出力端子Ｑからは試験信号Ｓａ１が出力される（図
３（Ｃ）（Ｅ）参照）。ここで、試験信号Ｓａは、論理
値「１」、「０」からなる信号である。一方、Ｄラッチ
１２−２は、タイミング信号Ｔ２の立ち上がり毎に試験
信号Ｓａを取り込み、その出力端子Ｑからは試験信号Ｓ
ａ２が出力される（図３（Ｄ）および（Ｆ）参照）。
【００２１】従って、試験信号変換部１２は、半導体試
験装置本体１１からの時系列な試験信号Ｓａを、その内
容の同一性を保持したまま所定時間だけ互いに遅延する
時系列の試験信号Ｓａ１、Ｓａ２に変換することになる
（図３（Ｅ）および（Ｆ）参照）。次に、図２のような
構成からなる出力信号変換部１４の動作について、図４
を参照して説明する。
験装置本体１１からの時系列な試験信号Ｓａを、その内
容の同一性を保持したまま所定時間だけ互いに遅延する
時系列の試験信号Ｓａ１、Ｓａ２に変換することになる
（図３（Ｅ）および（Ｆ）参照）。次に、図２のような
構成からなる出力信号変換部１４の動作について、図４
を参照して説明する。
【００２２】いま、図４（Ｃ）および（Ｄ）に示すよう
に、被測定半導体装置３−１、３−２から時系列の出力
信号Ｓｘ１、Ｓｘ２が出力されるものとする。スイッチ
１４−１の接点は、図４（Ｅ）に示すタイミング信号Ｔ
１により開閉制御され、タイミング信号Ｔ１が「Ｈ」レ
ベルのときに閉状態になり、それが「Ｌ」レベルのとき
に開状態になる。また、スイッチ１４−２の接点は、図
４（Ｆ）に示すタイミング信号Ｔ２により開閉制御さ
れ、タイミング信号Ｔ２が「Ｈ」レベルのときに閉状態
になり、それが「Ｌ」レベルのときに開状態になる。
に、被測定半導体装置３−１、３−２から時系列の出力
信号Ｓｘ１、Ｓｘ２が出力されるものとする。スイッチ
１４−１の接点は、図４（Ｅ）に示すタイミング信号Ｔ
１により開閉制御され、タイミング信号Ｔ１が「Ｈ」レ
ベルのときに閉状態になり、それが「Ｌ」レベルのとき
に開状態になる。また、スイッチ１４−２の接点は、図
４（Ｆ）に示すタイミング信号Ｔ２により開閉制御さ
れ、タイミング信号Ｔ２が「Ｈ」レベルのときに閉状態
になり、それが「Ｌ」レベルのときに開状態になる。
【００２３】従って、被測定半導体装置３−１の出力信
号Ｓｘ１とＳｘ２とは、スイッチ１４−１と１４−２に
より交互に選択されて出力され、図４（Ｇ）に示すよう
な比較用出力信号Ｓｘが得られる。すなわち、出力信号
変換部１４からは、被測定半導体装置３−１、３−２か
らの出力信号Ｓｘ１、Ｓｘ２が時分割された比較用出力
信号Ｓｘが得られる。
号Ｓｘ１とＳｘ２とは、スイッチ１４−１と１４−２に
より交互に選択されて出力され、図４（Ｇ）に示すよう
な比較用出力信号Ｓｘが得られる。すなわち、出力信号
変換部１４からは、被測定半導体装置３−１、３−２か
らの出力信号Ｓｘ１、Ｓｘ２が時分割された比較用出力
信号Ｓｘが得られる。
【００２４】次に、半導体試験装置本体１１が行う被測
定半導体装置３−１〜３−ｎの評価処理について、図５
のフローチャートを参照して説明する。まず、ステップ
Ｓ１１では、被測定半導体装置３−１の出力信号Ｓｘ１
が、比較用出力信号Ｓｘとして出力信号変換部１４から
出力されているときのストローブポイント（図４（Ｈ）
のＰ１参照）で、その比較用出力信号Ｓｘを期待値信号
と比較する。この比較の結果、比較用出力信号Ｓｘが期
待値信号と異なり「エラーあり」の場合には、ステップ
Ｓ１２に進み、このサイクルで被測定半導体装置３−１
に「エラーあり」と出力する。他方、比較用出力信号Ｓ
ｘが期待値信号と一致して「エラーなし」の場合には、
ステップＳ１３に進み、このサイクルで被測定半導体装
置３−１に「エラーなし」と出力する。
定半導体装置３−１〜３−ｎの評価処理について、図５
のフローチャートを参照して説明する。まず、ステップ
Ｓ１１では、被測定半導体装置３−１の出力信号Ｓｘ１
が、比較用出力信号Ｓｘとして出力信号変換部１４から
出力されているときのストローブポイント（図４（Ｈ）
のＰ１参照）で、その比較用出力信号Ｓｘを期待値信号
と比較する。この比較の結果、比較用出力信号Ｓｘが期
待値信号と異なり「エラーあり」の場合には、ステップ
Ｓ１２に進み、このサイクルで被測定半導体装置３−１
に「エラーあり」と出力する。他方、比較用出力信号Ｓ
ｘが期待値信号と一致して「エラーなし」の場合には、
ステップＳ１３に進み、このサイクルで被測定半導体装
置３−１に「エラーなし」と出力する。
【００２５】次に、ステップＳ１４では、被測定半導体
装置３−２の出力信号Ｓｘ２が、比較用出力信号Ｓｘと
して出力信号変換部１４から出力されているときのスト
ローブポイント（図４（Ｈ）のＰ２参照）で、その比較
用出力信号Ｓｘを期待値信号と比較する。この比較の結
果、比較用出力信号Ｓｘが期待値信号と異なり「エラー
あり」の場合には、ステップＳ１５に進み、このサイク
ルで被測定半導体装置３−２に「エラーあり」と出力す
る。他方、比較用出力信号Ｓｘが期待値信号と一致して
「エラーなし」の場合には、ステップＳ１６に進み、こ
のサイクルで被測定半導体装置３−２に「エラーなし」
と出力する。
装置３−２の出力信号Ｓｘ２が、比較用出力信号Ｓｘと
して出力信号変換部１４から出力されているときのスト
ローブポイント（図４（Ｈ）のＰ２参照）で、その比較
用出力信号Ｓｘを期待値信号と比較する。この比較の結
果、比較用出力信号Ｓｘが期待値信号と異なり「エラー
あり」の場合には、ステップＳ１５に進み、このサイク
ルで被測定半導体装置３−２に「エラーあり」と出力す
る。他方、比較用出力信号Ｓｘが期待値信号と一致して
「エラーなし」の場合には、ステップＳ１６に進み、こ
のサイクルで被測定半導体装置３−２に「エラーなし」
と出力する。
【００２６】このような比較用出力信号Ｓｘと期待値信
号との比較処理を、１サイクル内に被測定半導体装置の
個数分だけ行う。次のステップＳ１７では、最終サイク
ルか否かが判定され、最終サイクルでない場合にはステ
ップＳ１１に戻り、次のサイクルについて上記の各処理
を繰り返し、最終サイクルになると被測定半導体装置の
評価を終了する。
号との比較処理を、１サイクル内に被測定半導体装置の
個数分だけ行う。次のステップＳ１７では、最終サイク
ルか否かが判定され、最終サイクルでない場合にはステ
ップＳ１１に戻り、次のサイクルについて上記の各処理
を繰り返し、最終サイクルになると被測定半導体装置の
評価を終了する。
【００２７】以上説明したように、この実施形態に係る
半導体試験装置では、試験信号変換部１２、タイミング
信号変換部１３、および出力信号変換部１４を備えるよ
うにしたので、半導体試験装置本体１１の入力系と出力
系とを従来と同様にそれぞれ１系統のみで、複数の被測
定半導体装置３−１〜３−ｎを同時に評価できる。ま
た、この実施形態に係る半導体試験装置では、複数の被
測定半導体装置３−１〜３−ｎを同時に評価できるの
で、評価時間を短縮できる。例えば、半導体試験装置本
体１１の最大動作速度が１００〔ＭＨｚ〕、被測定半導
体装置の仕様の動作周波数が２０〔ＭＨｚ〕の場合に
は、１００〔ＭＨｚ〕／２０〔ＭＨｚ〕＝５となり、最
大で５個の被測定半導体装置を同時に評価できるので、
その評価時間がほぼ１／５に短縮できる。
半導体試験装置では、試験信号変換部１２、タイミング
信号変換部１３、および出力信号変換部１４を備えるよ
うにしたので、半導体試験装置本体１１の入力系と出力
系とを従来と同様にそれぞれ１系統のみで、複数の被測
定半導体装置３−１〜３−ｎを同時に評価できる。ま
た、この実施形態に係る半導体試験装置では、複数の被
測定半導体装置３−１〜３−ｎを同時に評価できるの
で、評価時間を短縮できる。例えば、半導体試験装置本
体１１の最大動作速度が１００〔ＭＨｚ〕、被測定半導
体装置の仕様の動作周波数が２０〔ＭＨｚ〕の場合に
は、１００〔ＭＨｚ〕／２０〔ＭＨｚ〕＝５となり、最
大で５個の被測定半導体装置を同時に評価できるので、
その評価時間がほぼ１／５に短縮できる。
【００２８】さらに、この実施形態に係る半導体試験装
置では、半導体試験装置本体１１が、被測定半導体装置
３−１〜３−ｎの各出力信号と期待値信号との比較を、
ストローブポイントで設定したタイミング毎に行うので
（例えば、図４の（Ｈ）のストローブポイントＰ１、Ｐ
３、Ｐ５）、そのタイミングの誤差は従来と同様であ
る。
置では、半導体試験装置本体１１が、被測定半導体装置
３−１〜３−ｎの各出力信号と期待値信号との比較を、
ストローブポイントで設定したタイミング毎に行うので
（例えば、図４の（Ｈ）のストローブポイントＰ１、Ｐ
３、Ｐ５）、そのタイミングの誤差は従来と同様であ
る。
【００２９】なお、上記の実施形態では、試験信号Ｓａ
は１サイクルの期間内において、論理値が「Ｈ」レベル
または「Ｌ」レベルの場合である。しかし、この実施形
態と同様の原理により、試験信号が上記以外の場合であ
っても所定パターンの２値信号の場合には、複数の被測
定半導体装置を同時に評価処理することが可能である。
は１サイクルの期間内において、論理値が「Ｈ」レベル
または「Ｌ」レベルの場合である。しかし、この実施形
態と同様の原理により、試験信号が上記以外の場合であ
っても所定パターンの２値信号の場合には、複数の被測
定半導体装置を同時に評価処理することが可能である。
【００３０】また、上記の実施形態では、複数の被測定
半導体装置が同一の場合に同時に評価を行う場合につい
て説明したが、複数の被測定半導体装置が異なる場合に
もこの実施形態と同様の原理を利用し、異なる被測定半
導体装置を複数同時に異なる評価が可能である。この場
合には、複数の被測定半導体装置にかかる各試験信号を
タイミング信号毎に時間軸上に配置した時分割の試験信
号を作り、この試験信号を利用することにより各被測定
半導体装置に対して異なる評価処理を行う。
半導体装置が同一の場合に同時に評価を行う場合につい
て説明したが、複数の被測定半導体装置が異なる場合に
もこの実施形態と同様の原理を利用し、異なる被測定半
導体装置を複数同時に異なる評価が可能である。この場
合には、複数の被測定半導体装置にかかる各試験信号を
タイミング信号毎に時間軸上に配置した時分割の試験信
号を作り、この試験信号を利用することにより各被測定
半導体装置に対して異なる評価処理を行う。
【００３１】
【発明の効果】以上述べたように、本発明では、試験信
号変換手段と、出力信号生成手段とを少なくとも備える
ようにしたので、半導体試験装置本体の入力系と出力系
とを従来と同様にそれぞれ１系統のみで、複数の被測定
半導体装置を同時に評価でき、もって、その評価時間を
大幅に短縮できる。
号変換手段と、出力信号生成手段とを少なくとも備える
ようにしたので、半導体試験装置本体の入力系と出力系
とを従来と同様にそれぞれ１系統のみで、複数の被測定
半導体装置を同時に評価でき、もって、その評価時間を
大幅に短縮できる。
【図１】本発明の実施形態の構成の一例を示す全体のブ
ロック図である。
ロック図である。
【図２】図１における試験信号変換部と出力信号変換部
の具体的な構成を示す回路図である。
の具体的な構成を示す回路図である。
【図３】図２に示す試験信号変換部の動作を説明する各
部の信号波形図である。
部の信号波形図である。
【図４】図２に示す出力信号変換部の動作を説明する各
部の信号波形図である。
部の信号波形図である。
【図５】半導体試験装置本体が行う被測定半導体装置の
評価処理にかかるフローチャートである。
評価処理にかかるフローチャートである。
【図６】従来技術の説明図である。
【図７】従来の被測定半導体装置の周辺の説明図であ
る。
る。
３−１〜３−ｎ 被測定半導体装置（サンプル） １１ 半導体試験装置本体 １２ 試験信号変換部 １２−１、１２−２ Ｄラッチ １３ タイミング信号変換部 １４ 出力信号変換部 １４−１、１４−２ スイッチ
Claims (3)
- 【請求項１】 被測定半導体装置に入力する時系列の試
験信号を少なくとも生成する半導体試験装置本体を有す
る半導体試験装置において、 前記時系列の試験信号を、その内容の同一性を保持した
まま所定時間だけ互いに遅延する複数の時系列の試験信
号に変換し、この変換した各試験信号を複数の被測定半
導体装置にそれぞれ供給する試験信号変換手段と、 前記複数の各被測定半導体装置から出力される時系列の
各出力信号を、所定のタイミング毎に所定順序に並べ替
えて時系列の出力信号に変換する出力信号変換手段とを
備え、 前記半導体試験装置本体が、前記出力信号変換手段から
の出力信号を所定のタイミング毎に期待値信号と比較し
て前記複数の各被測定半導体装置の評価を行うようにし
たことを特徴とする半導体試験装置。 - 【請求項２】 前記半導体試験装置本体から出力される
タイミング信号を、その同一性を保持しつつ所定時間だ
け互いに遅延する複数のタイミング信号に変換するタイ
ミング信号変換手段をさらに備え、 前記試験信号変換手段は、前記時系列の試験信号を記憶
する複数のラッチからなり、各ラッチの前記試験信号の
取り込みは、前記タイミング信号変換手段からの各タイ
ミング信号に同期して行うことを特徴とする請求項１に
記載の半導体試験装置。 - 【請求項３】 前記出力信号変換手段は、前記複数の各
被測定半導体装置から出力される時系列の各出力信号を
選択出力する複数のスイッチからなり、各スイッチの出
力信号の選択出力は、前記タイミング信号変換手段から
の各タイミング信号に同期して行うことを特徴とする請
求項２に記載の半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124982A JP2000314762A (ja) | 1999-04-30 | 1999-04-30 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124982A JP2000314762A (ja) | 1999-04-30 | 1999-04-30 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000314762A true JP2000314762A (ja) | 2000-11-14 |
Family
ID=14899010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11124982A Withdrawn JP2000314762A (ja) | 1999-04-30 | 1999-04-30 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000314762A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079816A1 (ja) * | 2003-03-03 | 2004-09-16 | Fujitsu Limited | 半導体装置の試験装置 |
-
1999
- 1999-04-30 JP JP11124982A patent/JP2000314762A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079816A1 (ja) * | 2003-03-03 | 2004-09-16 | Fujitsu Limited | 半導体装置の試験装置 |
| CN100345269C (zh) * | 2003-03-03 | 2007-10-24 | 富士通株式会社 | 半导体器件测试装置 |
| US7526690B2 (en) | 2003-03-03 | 2009-04-28 | Fujitsu Microelectronics Limited | Semiconductor device-testing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060704 |