CN100345269C - 半导体器件测试装置 - Google Patents

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Abstract

通过简单的结构同时测试半导体器件。锁存电路(13a)～(13d)锁存从输入了同一测试信号test的DUT(12a)～(12d)输出的输出信号。P-S转换电路(15)在锁存周期内顺序地输出期望值信号exp和锁存信号Dout1～Dout4，该期望值信号exp是DUT(12a)～(12d)应该响应于测试信号test而输出的信号的期望值。编码器电路(16)比较期望值信号exp与锁存信号Dout1～Dout4。当锁存信号Dout1～Dout4与期望值信号exp不一致时，存储器(18)保存从P-S转换电路(15)输出的锁存信号Dout1～Dout4和期望值信号exp。判定电路(19)根据存储器(18)中所存储的锁存信号Dout1～Dout4和期望值信号exp判定DUT(12a)～(12d)是否为次品。

Description

半导体器件测试装置
技术领域
本发明涉及半导体器件测试装置，更具体地，涉及同时对多个半导体器件进行测试的半导体器件测试装置。
背景技术
目前，越来越多地通过ASIC等按照用户的要求规范来设计并制造半导体器件。不仅要由设计制造方对这些半导体器件进行测试，而且交货方会进行验收检查等的测试。
半导体器件通常是大批量生产的。因此，为了提高半导体器件的测试效率，提出了在一台机器上同时测试多个半导体器件的测试装置(例如参见专利文献1)。这些半导体器件测试装置是主要由半导体器件的设计制造方用于进行缺陷分析，即分析哪一部分存在缺陷的装置。
但是，在交货方，只需要能够判断半导体器件的质量，而不需要很强的测试功能。因此，需要一种半导体器件测试装置，其能够通过简单的结构来同时测试半导体器件。
专利文献1
日本特开平11-64454号公报(第4页、图1和2)
发明内容
考虑到以上几点而提出了本发明，本发明的目的是提供一种能够通过简单的结构来同时测试半导体器件的半导体器件测试装置。
为了解决上述课题，如图1所示，本发明提供了能够同时对多个半导体器件进行测试的半导体器件测试装置，该半导体器件测试装置的特征在于由以下组件组成：锁存电路，其锁存从输入了同一测试信号的多个被测试半导体器件输出的多个输出信号；输出电路，其在锁存周期内顺序地输出锁存的所述多个输出信号以及所述多个被测试半导体器件应该响应于所述测试信号而输出的信号的期望值；比较电路，其对锁存的所述多个输出信号和所述期望值进行比较；存储器，当所述多个输出信号中的至少一个与所述期望值不一致时，其存储从所述输出电路输出的所述多个输出信号和所述期望值；以及判定电路，其根据所述存储器中存储的所述多个输出信号和所述期望值判定所述多个被测试半导体器件的质量。
根据该半导体器件测试装置，可以实现使结构简单。
通过结合以示例的方式示出本发明优选实施例的附图进行的以下说明，本发明的上述及其它目的、特征和优点将变得明了。
附图说明
图1是根据本发明第一实施例的半导体器件测试装置的电路结构图。
图2是图1的半导体器件测试装置的时序图。
图3是根据本发明第二实施例的半导体器件测试装置的电路结构图。
图4详细示出了图3中的晶片和夹具晶片(jig wafer)。
图5是根据本发明第三实施例的半导体器件测试装置的电路结构图。
具体实施方式
下面参照附图说明本发明的实施例。图1是根据本发明第一实施例的半导体器件测试装置的电路结构图。如图所示，该半导体器件测试装置具有：测试信号输入端子11a、期望值输入端子11b、时钟输入端子11c、被测试半导体器件(DUT)12a～12d、锁存电路13a～13d、倍频电路14、并-串(P-S)转换电路15、编码器电路16、地址解码器17、存储器18和判定电路19。
将用于对DUT 12a～12d进行功能测试的测试信号test输入到测试信号输入端子11a。将H状态和L状态信号输入到DUT 12a～12d中，来检查是否在与DUT 12a～12d的功能相对应的状态下输出了这些信号，从而进行功能测试。测试信号输入端子11a与DUT 12a～12d的输入端相连，并把测试信号test输出到DUT 12a～12d中。
将期望值信号exp输入到期望值输入端子11b。该期望值信号exp是当将测试信号test输入到DUT 12a～12d中时，DUT 12a～12d进行响应而应该输出的信号。将输入到期望值输入端子11b的期望值信号exp输出到P-S转换电路15和编码器电路16。
将时钟CLK输入到时钟输入端子11c。时钟CLK是用于使测试信号test和期望值信号exp同步的信号。将输入到时钟输入端子11c的时钟CLK输出到锁存电路13a～13d和倍频电路14。
DUT 12a～12d是要进行功能测试的半导体器件。对DUT 12a～12d进行封装，并插入例如半导体器件测试装置中提供的插座(未示出)中。通过插入插座，DUT 12a～12d的输入测试信号test的输入端子与测试信号输入端子11a连接。DUT 12a～12d的用于输出与测试信号test对应的输出信号的输出端子连接到锁存电路13a～13d。
锁存电路13a～13d与时钟CLK同步地锁存从DUT 12a～12d输出的输出信号，并将锁存信号Dout1～Dout4输出到P-S转换电路15和编码器电路16。如上所述，时钟CLK是与测试信号test同步的信号。因此，在测试信号test的一个状态周期内，锁存电路13a～13d对DUT 12a～12d输出的输出信号进行锁存。
倍频电路14对时钟进行倍频，并输出倍频时钟mulCLK。倍频电路14用要测试的DUT的个数加1而得到的数乘以时钟CLK。如图1所示，DUT 12a～12d的个数为4。从而，倍频电路14输出用5乘以时钟CLK而得到的倍频时钟mulCLK。将倍频时钟mulCLK输出到P-S转换电路15和地址解码器17。
P-S转换电路15并行地同时输入期望值信号exp和锁存信号Dout1～Dout4。P-S转换电路15与倍频时钟mulCLK同步地顺序地从一个输出端口输出所输入的期望值信号exp和锁存信号Dout1～Dout4。如前所述，倍频时钟mulCLK是通过用要测试的DUT的个数加1得到的数乘以时钟CLK而得到的时钟。从而，在锁存电路13a～13d与时钟CLK同步地锁存输出信号的期间，P-S转换电路15顺序地输出期望值信号exp和锁存信号Dout1～Dout4。P-S转换电路15将期望值信号exp和锁存信号Dout1～Dout4作为转换信号P-Sout输出到存储器18。
将输入到期望值输入端子11b的期望值信号exp和从锁存电路13a～13d输出的锁存信号Dout1～Dout4输入到编码器电路16。编码器电路16把期望值信号exp与各个锁存信号Dout1～Dout4进行比较。即使锁存信号Dout1～Dout4中有一个与期望值信号exp不一致时，编码器电路16也要将表示这个情况的写入信号/W输出到存储器18。
需要注意的是，在图1中，即使只有一个锁存信号Dout1～Dout4与期望值信号exp不一致，编码器电路16也要输出L状态的写入信号/W。
地址解码器17与倍频时钟mulCLK同步地对存储器18的地址进行计数。
存储器18包括写使能端子/WE，其接收来自编码器电路16的写入信号/W。当写使能端子/WE从编码器电路16接收到表示锁存信号Dout1～Dout4与期望值信号exp不一致的写入信号/W时，存储器18存储从P-S转换电路15输出的转换信号P-Sout。由于存储器18的地址是由地址解码器17与倍频时钟mulCLK同步地进行计数的，所以顺序地从P-S转换电路15输出的期望值信号exp和锁存信号Dout1～Dout4(转换信号P-Sout)被逐个地存储在各个地址中。存储器18在其所有地址中存储相同的值作为初始值。
注意在图1中，当写使能端子/WE输入了L状态的写入信号/W时，存储器18存储从P-S转换电路15输出的转换信号P-Sout。
判定电路19比较存储器18中存储的期望值信号exp和锁存信号Dout1～Dout4，并判定对应于与期望值信号exp不一致的锁存信号Dout1～Dout4的DUT 12a～12d是次品。如前所述，存储器18在所有的地址中存储有相同的值作为初始值。当锁存信号Dout1～Dout4与期望值信号exp不同时，存储器18在地址解码器17所计数的地址中逐个地存储期望值信号exp和锁存信号Dout1～Dout4。从而，判定电路19通过参照地址对锁存信号Dout1～Dout4与期望值信号exp进行比较，能够判定哪个DUT 12a～12d为次品。
下面，利用时序图说明图1中所示的半导体器件测试装置的操作。图2是图1的半导体器件测试装置的时序图。
图中所示的CLK表示要输入时钟输入端子11c的时钟CLK。mulCLK表示由倍频电路14放大的倍频时钟mulCLK。在倍频时钟mulCLK中显示的数字表示倍频时钟mulCLK的时钟数。在图1中，因为倍频电路14用要测试的DUT的个数4加1而得到的数乘以时钟CLK，所以倍频时钟mulCLK是时钟CLK的5倍。exp表示输入到期望值输入端子11b的期望值信号exp。Dout1～Dout4表示从锁存电路13a～13d输出的锁存信号Dout1～Dout4。P-Sout表示从P-S转换电路15输出的转换信号P-Sout。/W表示从编码器电路16输出的写入信号/W。
将输入到测试信号输入端子11a的测试信号test输入到DUT 12a～12d。DUT 12a～12d响应于所输入的测试信号test而输出输出信号。
如图2所示，锁存电路13a～13d在时钟CLK的一个周期内锁存从DUT12a～12d输出的输出信号，并输出锁存信号Dout1～Dout4。
将从锁存电路13a～13d输出的锁存信号Dout1～Dout4输出到P-S转换电路15和编码器电路16。将输入到期望值输入端子11b的期望值信号exp输入P-S转换电路15和编码器电路16中。
P-S转换电路15与从倍频电路14输出的倍频时钟mulCLK同步地顺序输出所输入的期望值信号exp和锁存信号Dout1～Dout4。在图2中，P-S转换电路15在倍频时钟mulCLK的第一个时钟中输出期望值信号exp作为转换信号P-Sout。P-S转换电路15在倍频时钟mulCLK的第二个时钟中输出锁存信号Dout1作为转换信号P-Sout。P-S转换电路15在倍频时钟mulCLK的第三个时钟中输出锁存信号Dout2作为转换信号P-Sout。P-S转换电路15在倍频时钟mulCLK的第四个时钟中输出锁存信号Dout3作为转换信号P-Sout。P-S转换电路15在倍频时钟mulCLK的第五个时钟中输出锁存信号Dout4作为转换信号P-Sout。随后，采用相同方式，P-S转换电路15与倍频时钟mulCLK同步地顺序输出期望值信号exp和锁存信号Dout1～Dout4，作为转换信号P-Sout。
编码器电路16把期望值信号exp与各个锁存信号Dout1～Dout4进行比较。当锁存信号Dout1～Dout4中有一个与期望值信号exp不一致时，编码器电路16将L状态的写入信号/W输出到存储器18。在图2中，在倍频时钟mulCLK的第1至第5时钟周期内，由于期望值信号exp与锁存信号Dout1～Dout4一致，所以写入信号/W是H状态。在倍频时钟mulCLK的第6至第10时钟周期内，由于期望值信号exp与锁存信号Dout4不一致，所以写入信号/W为L状态。在倍频时钟mulCLK的第11至第15时钟期间内，由于期望值信号exp与锁存信号Dout3不一致，所以写入信号/W为L状态。在倍频时钟mulCLK的第16至第20时钟期间内，由于期望值信号exp与锁存信号Dout1～Dout4一致，所以写入信号/W为H状态。
当从编码器电路16接收到L状态的写入信号/W时，存储器18存储从P-S转换电路15输出的转换信号P-Sout(期望值信号exp和锁存信号Dout1～Dout4)。也就是说，只有当DUT 12a～12d输出了与期望值exp不同的信号时，存储器18才存储期望值信号exp和锁存信号Dout1～Dout4。因为由地址解码器17与倍频时钟mulCLK同步地对存储器18的地址进行计数，所以期望值信号exp和各个锁存信号Dout1～Dout4存储在一个地址中。
判定电路19将存储器18中存储的期望值信号exp与锁存信号Dout1～Dout4进行比较，并判定DUT 12a～12d是否为次品。例如，在图2中，在倍频时钟mulCLK的第6到第10时钟周期内，期望值信号exp与锁存信号Dout4不一致，所以将期望值信号exp和锁存信号Dout1～Dout4存储在存储器18中。判定电路19将存储在存储器18中的期望值信号exp与锁存信号Dout1～Dout4进行比较，判定输出了与锁存信号Dout4对应的输出信号的DUT 12d是次品。同样地，判定电路19在倍频时钟mulCLK的第11到第15时钟周期内，判定输出了与期望值信号exp不同的输出信号(锁存信号Dout3)的DUT 12c是次品。
这样，由锁存电路13a～13d锁存从DUT 12a～12d输出的输出信号；由P-S转换电路15顺序地输出锁存电路13a～13d锁存输出的锁存信号Dout1～Dout4和期望值信号exp(转换信号P-Sout)；由编码器电路16比较锁存信号Dout1～Dout4与期望值信号exp。当锁存信号Dout1～Dout4与期望值exp不一致时，由存储器18存储从P-S转换电路15输出的转换信号P-Sout，并由判定电路19根据存储于存储器18中的锁存信号Dout1～Dout4和期望值exp，判定DUT 12a～12d的质量。从而，可以通过简单的结构同时测试DUT 12a～12d。
此外，通过简化半导体器件测试装置的结构，可以降低半导体器件测试装置的成本，从而降低半导体器件的测试成本。
需要注意，在图2中，锁存信号Dout1～Dout4是1位信号，但是它们也可以是多位信号。在这种情况下，P-S转换电路15逐个按顺序并行地输出多位锁存信号Dout1～Dout4。存储器18逐个地在各个地址中存储多位锁存信号Dout1～Dout4。
接下来，说明本发明的第二实施例。图3是根据本发明第二实施例的半导体器件测试装置的电路结构图。在第二实施例中，判定晶片上形成的半导体器件是否为次品。在图3中，与图1中相同的元件由相同的标号表示，并且省略其详细说明。
在图3中示出了晶片21和夹具晶片22。在晶片21中形成有要测试的半导体器件(DUT)。夹具晶片22具有多个端子，当夹具晶片22叠放在晶片21上时，这些端子与DUT的输入端子和输出端子相接触。夹具晶片22的与DUT的输入端子相接触的端子与测试信号输入端子11a相连，与DUT的输入端子接触的端子与各个锁存电路13a～13d相连。图4是图3的晶片和夹具晶片的详图。
如图所示，晶片21上形成有DUT 21a～21d。DUT 21a～21d具有输入测试信号test的输入端子21aa、21ba、21ca、21da。此外，DUT 21a～21d具有输出响应于测试信号test的输出信号的输出端子21ab、21bb、21cb、21db。
夹具晶片22具有测试输入端子22a到22d，当夹具晶片22叠放在晶片21上时，这些测试输入端子与DUT 21a～21d的输入端子21aa～21da相接触。此外，夹具晶片22具有测试输出端子22aa～22da，当将夹具晶片22叠放在晶片21上时，这些测试输出端子与DUT 21a～21d的输出端子21ab～21db接触。
夹具晶片22的测试输入端子22a～22d相互短接。因此，例如，把与图3的测试信号输入端子11a相连的探针连接到测试输入端子22a～22d中的任意一个，以将测试信号test输入到所有测试输入端子22a～22d。
另外，例如，把与图3的锁存电路13a～13d的输入端相连的探针连接到各个测试输出端子22aa～22da，从而可以将DUT 21a～21d的输出信号输出到锁存电路13a～13d。
这样，通过把夹具晶片22叠放在晶片21上，DUT 21a～21d的输入端子21aa～21da与夹具晶片22的短接测试输入端子22a～22d相接触。DUT 21a～21d的输出端子21ab～21db与夹具晶片22的测试输出端子22aa～22da相接触。然后，测试信号输入端子11a与夹具晶片22的测试输入端子22a～22d中的一个相连接以输入测试信号test，并且锁存电路13a～13d的输入端分别与夹具晶片22的测试输出端子22aa～22da连接，以将DUT 21a～21d的输出信号输出到锁存电路13a～13d。由此，能够容易地把测试信号test输入到晶片21上形成的DUT 21a～21d中，并且能够把从DUT 21a～21d输出的输出信号输出到锁存电路13a～13d。此外，这能够防止晶片21被损伤。
需要注意，虽然上面说明了将探针连接到夹具晶片22，由此将夹具晶片22与测试信号输入端子11a和锁存电路13a～13d相连，但也可以通过引线连接固定夹具晶片22与测试信号输入端子11a和锁存电路13a～13d。
接下来，将对本发明的第三实施例进行说明。图5是根据本发明第三实施例的半导体器件测试装置的电路结构图。在第三实施例中，将与被测试半导体器件相同的测试信号test输入到预先判定为良品的半导体器件中。从而，使用从良品半导体器件输出的输出信号作为期望值信号exp。在图5中，与图1中相同的元件被赋予相同的标号，并省略其说明。
图5所示的半导体器件测试装置包括判定为良品的SMPDUT 31、对从SMPDUT 31输出的输出信号进行锁存的锁存电路32，其代替了图1的期望值输入端子11b。
SMPDUT31的输入端与测试信号输入端子11a相连，以输入与DUT12a～12d相同的测试信号test。因为SMPDUT31是良品半导体器件，所以该SMPDUT 31输出的输出信号是DUT 12a～12d应该响应于测试信号test而输出的信号的期望值。
锁存电路32与输入到时钟输入端子11c中的时钟CLK同步地对从SMPOUT 31输出的输出信号进行锁存。将从锁存电路32输出的信号作为期望值信号exp输出到P-S转换电路15和编码器电路16。
按照参照图1说明的相同方式，P-S转换电路15顺序地将从锁存电路32输出的期望值信号exp和锁存信号Dout1～Dout4输出到存储器18。
按照参照图1说明的相同方式，编码器电路16比较从锁存电路32输出的期望值信号exp与各个锁存信号Dout1～Dout4，并比较结果输出到存储器18。
这样，与待测试的DUT 12a～12d一样地，把测试信号test输入到预先判定为良品的SMPDUT 31中，并且将从SMPDUT 31输出的输出信号作为期望值信号exp。这使得可以通过简单的结构同时测试DUT 12a～12d。
如前所述，在本发明中，由锁存电路锁存从输入了同一测试信号的多个被测试半导体器件输出的输出信号，由输出电路在锁存周期内顺序地输出锁存的输出信号和期望值，由比较电路比较期望值和输出信号。当输出信号和期望值不一致的情况下，由存储器存储从输出电路输出的输出信号和期望值，由判定电路根据存储器所存储的输出信号和期望值判定被测试半导体器件的质量。这使得可以通过简单的结构来同时测试多个半导体器件。
上述仅是本发明原理的说明。此外，本领域技术人员可以容易地进行各种修改和变化，所以本发明并不限于上面展示和说明的具体结构和应用，从而，所有适当的变型和等价物都视为落入所附权利要求及其等价物中的本发明范围之内。

Claims (8)

1、一种同时测试多个半导体器件的半导体器件测试装置，包括：
锁存电路，其锁存从输入了同一测试信号的多个被测试半导体器件输出的多个输出信号；
输出电路，其在锁存周期内顺序地输出锁存的所述多个输出信号以及所述多个被测试半导体器件应该响应于所述测试信号而输出的信号的期望值；
比较电路，其对锁存的所述多个输出信号和所述期望值进行比较；
存储器，当所述多个输出信号中的至少一个与所述期望值不一致时，其存储从所述输出电路输出的所述多个输出信号和所述期望值；以及
判定电路，其根据所述存储器中存储的所述多个输出信号和所述期望值判定所述多个被测试半导体器件的质量。
2、根据权利要求1所述的半导体器件测试装置，其特征在于，所述多个被测试半导体器件形成在晶片上，
所述半导体器件测试装置具有夹具晶片，所述夹具晶片具有用于输入所述测试信号的测试输入端子和用于将所述多个输出信号输出到所述锁存电路的测试输出端子，当所述夹具晶片叠放在所述晶片上时，所述测试输入端子和所述测试输出端子与所述多个被测试半导体器件的输入端子和输出端子相接触。
3、根据权利要求2所述的半导体器件测试装置，其特征在于，所述测试输入端子相互短接。
4、根据权利要求1所述的半导体器件测试装置，其特征在于，所述多个被测试半导体器件包含良品半导体器件，
所述比较电路将所述良品半导体器件输出的信号作为所述期望值与所述多个输出信号进行比较。
5、根权利要求1所述的半导体器件测试装置，其特征在于，还包括倍频电路，其输出由所述多个被测试半导体器件的个数加1而得到的数乘以与所述锁存电路同步动作的时钟信号而得到的倍频时钟，
所述输出电路与所述倍频时钟同步地顺序输出所述多个输出信号和所述期望值。
6、根据权利要求5所述的半导体器件测试装置，其特征在于，还包括地址解码器，其基于所述倍频时钟对所述存储器的地址进行计数。
7、根据权利要求1所述的半导体器件测试装置，其特征在于，所述判定电路对存储在所述存储器中的所述期望值与所述多个输出信号进行比较，判断所述多个输出信号中的哪个输出信号与所述期望值一致。
8、根据权利要求1所述的半导体器件测试装置，其特征在于，在所述存储器中的所有地址中存储有相同的值作为初始值。
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