JP5432730B2 - 受信器ジッタ耐性（「ｊｔｏｌ」）測定を有する集積回路 - Google Patents

Description

発明の分野
本発明は、一般的には集積回路および／またはこのような回路の高速信号伝送に関する。

関連技術の背景
集積回路は、受信信号内のノイズまたはジッタに対する耐性によって評価することができる。集積回路およびまたはシステムの性能は、特定数またはビットの転送中に発生した誤りビット（または誤りデータ値）の数を測定することによって測定することができる。この性能尺度はビットエラー率（「ＢＥＲ」）値として知られている。

集積回路（またはシステム）のＢＥＲ値は、高価な専用のテストシステムによって測定することができる。テストシステムのコストおよび様々なテスト条件下で集積回路の性能をテストする際に必要とされる時間は、集積回路を製造する全体コストの大きな部分を占める。

図１は、半導体集積回路（「ＩＣ」）等のテスト中の素子（「ＤＵＴ」）１４０をテストするテストシステム１００を示す。特に、テストシステム１００は、特定のジッタ信号がもたらされた場合のＤＵＴ１４０のＢＥＲ値を得るために使用することができる。テストシステム１００は、ＢＥＲテスト機器１２０、信号生成器１１０、ランダムジッタ（「ＲＪ」）ソース１０８、正弦波ジッタ（「ＳＪ」）ソース１０９、加算回路１１１、およびバックプレーン１３０を含む。信号生成器１１０、ソース１０８、およびソース１０９は、ＢＥＲテスト機器１２０内に含むことができる。

テストモードでは、ＤＵＴ１４０はＢＥＲテスト機器１２０に結合される。ＤＵＴ１４０の１つまたは複数の受信器１４２は、バックプレーン１３０によってＢＥＲテスト機器１２０の１つまたは複数の送信器１２０Ａに結合される。ＤＵＴ１４０の１つまたは複数の送信器１４４は、相互接続（ケーブル等）によってＢＥＲＴ１２０の１つまたは複数の受信器１２０Ｂに結合される。バックプレーン１３０は、ＢＥＲテスト機器１２０からＤＵＴ１４０に転送されたデータ信号に既知の確定的ジッタ（「ＤＪ（deterministic jitter）」）またはノイズを提供することができる。バックプレーン１３０は、ＤＵＴ１４０が、データ信号を受信し、かつ／または転送する際にシステム内で直面することができるシンボル間干渉（「ＩＳＩ」）を含むことができる。

加算回路１１１は、ソース１０８および１０９からのランダムノイズまたはＲＪ信号および正弦波信号またはＳＪ信号を加算し、遅延制御信号を出力する。信号生成器１１０は、ノイズを有するクロック信号（または送信クロック／周波数）を送信器１２０Ａに出力し、送信器１２０Ａは、疑似ランダムビットシーケンス（「ＰＲＢＳ」）生成器１２０Ｃによって提供されたデータ値に応答して、データ信号を出力する。

【０００７】
「ノイズを有する」クロック信号（または１つまたは複数のジッタ信号が変調されたクロック信号）が送信器１２０Ａに提供され、ＤＵＴ１４０のジッタまたはＢＥＲに対する受信器１４２の耐性性能（ＲＸ ＪＴＯＬ）が観測される。例えば、データ信号が、ノイズを有するクロック信号に応答して、ＢＥＲテスト機器１２０からＤＵＴ１４０に送信される。ＤＵＴ１４０は、データを受信し、次いで、データ値を元の受信器１２０Ｂに再送信する（データ値はまず、ＤＵＴ１４０の記憶回路に記憶することができる）。次いで、受信器１２０Ｂからのデータ値がＰＲＢＳ生成器１２０Ｃからの元の送信データと一致しない、または等しくない場合、比較回路１２０Ｄがエラー信号を出力する（ＰＲＢＳ生成器１２０Ｃは、送信器１２０Ａによって出力されたデータ値を記憶する記憶回路を含むこともできる）。ＢＥＲテスト機器１２０によって送信／受信されたデータ値の数に対するビット（データ値）エラーまたはエラー信号の数は、データ信号を崩したＲＪ、ＳＪ、およびＤＪに対応するＢＥＲ値に等しい。
【先行技術文献】
【特許文献】
【非特許文献１】 Agilent Technologies、Jitter Fundamentals: Jitter Tolerance Testing with Agilent 81250 ParBERT”、図１１、２００３年１２月２日発行（５９８９−０２２３ＥＮ）
【非特許文献２】 Agilent Technologies、“Understanding Jitter and Wander Measurements and Standards”、図４．１、２００３年２月１日発行（５９８８−６２５４ＥＮ）
【発明の概要】
【発明が解決しようとする課題】

高価な専用テスト機器を使用せずに、集積回路のノイズ耐性を測定することが望ましい。高価な専用テスト機器をなくし、かつ／または低減することにより、集積回路の製造／テストにおけるコストおよび時間を低減することができる。

添付図面中の図では、実施形態は、限定ではなく例として示される。同様の参照番号は同様の要素を指す。

図面の簡単な説明
従来のテストシステムを示す。 データ信号に対するＳＪの影響を示す。 ジッタ耐性グラフを示す。 各種実施形態による受信器ジッタ耐性測定機能を有する回路を示す。 各種実施形態による受信器ジッタ耐性測定機能を有する回路を示す。 各種実施形態による受信器ジッタ耐性測定機能を有する回路を示す。 各種実施形態による受信器ジッタ耐性測定機能を有する回路を示す。 各種実施形態による受信器ジッタ耐性測定機能を有する回路を示す。 実施形態によるオンチップジッタ耐性測定方法を示すフローチャートである。

詳細な説明
受信器（ＲＸ）のジッタ耐性（ＪＴＯＬ）は、目標とするビットエラー率（ＢＥＲ）を達成しながら、ＲＸが耐えることができる不要なタイミングノイズ（ジッタ）量の業界標準の尺度である。ＪＴＯＬテストに関わるジッタの３つの主要成分−ランダムジッタ（ＲＪ）、確定的ジッタ（ＤＪ）、および正弦波ジッタ（ＳＪ）がある。量制御されたＤＪは、シンボル間干渉（ＩＳＩ）を加えるチャネル（例えば、ＰＣＢトレース）にデータストリームを通すことにより、高速データストリームに注入することができ、その一方で、ＲＪおよびＳＪの導入は、多くの場合、高価な機器を必要とする。さらに、ＲＸを完全に特徴付けるためには、ＲＪおよびＳＪの量ならびにＳＪの周波数が可変であることが望まれる。

図２は、頂点間振幅２０３を有するＳＪ２０１をデータ信号２００に加えたことの影響を示す。ＳＪ２０１は、仮にＳＪ２０１が加えられなかった場合にエッジが時間的に発生する場所から、データ信号２００のエッジをシフトさせる。エッジが乱される程度は、ＳＪ２０１の振幅に関連する。この外乱の変化速度は、ＳＪ２０１の周波数に関連する。この図２では、「ＵＩ」は１単位間隔を示し、一実施形態では、１ビットの公称時間期間またはデータ信号を受信する時間間隔を表すことができる。

図３は、ＪＴＯＬグラフ３１０を示す。この例では、ＳＪの所与の周波数（例えば、１ＭＨｚ）において、ＳＪの頂点間（「ｐ２ｐ」）振幅は、ＲＸの測定ＢＥＲが目標ＢＥＲまで劣化するまで増大する。この目標ＢＥＲは通常、製品仕様または業界規格に応じて１０^−１２または１０^−１５である。ＳＪの周波数はグラフ３１０のｘ軸であり、目標ＢＥＲが発生するｐ２ｐ振幅は、ｙ軸に記録される。この測定は、様々なＳＪ周波数にわたって繰り返され、曲線３１２を生成する。この例では、ＲＪの量は一定である。さらに、この例では、曲線３１１（「ＪＴＯＬマスク」）は、業界仕様（例えば、ＸＡＵＩ）に合格するために、ＲＸが目標ＢＥＲまで劣化する前に耐えなければならない最小ＳＪを示す。したがって、曲線３１１よりも上にある測定曲線３１２は、良好なＩＣ部を特徴とする。これは単に説明のための例であり、ＪＴＯＬを定義する他の変形もある。例えば、別の仕様では、ＲＪ振幅が増大される間、固定された周波数および振幅を有するＳＪを使用してのＪＴＯＬ測定が求められ得る。ほぼすべてのＪＴＯＬ評価では、ＲＸの性能を特徴付けるために、可変ＳＪおよびＲＪを生成する手段が必要とされる。

本開示の実施形態は、可変の振幅および周波数を有するＳＪおよび可変振幅を有するＲＪを生成することができるオンチップ回路を含む。このようなオンチップ回路は、高価な専用テスト機器の必要性をなくすか、または低減すると共に、集積回路の製造／テストに必要とされる時間を低減する。

集積回路（「ＩＣ」）は、他の実施形態もあるがこの実施形態では、少なくとも１つの受信クロック信号が調整される（またはノイズを有する）ように、少なくとも１つのジッタ信号を出力する１つまたは複数のジッタ生成器回路を含む。ＳＪ信号またはＲＪ信号等のジッタ信号は、入力信号からデータ値およびエッジ値を得る１つまたは複数の受信器に結合されたクロック・データ復元（「ＣＤＲ」）回路に入力することができる。入力信号は、調整された受信信号を使用して受信器回路によってサンプリングされて、受信データ値が得られる。記憶された（または期待される／所定の）データ値が、受信データ値と共に比較回路に入力され、比較回路は、受信データ値が記憶された期待データ値と一致しない又は等しくない場合、エラー信号を出力する。記憶されたデータ値は、ＰＲＢＳ生成器回路等のデータ生成器回路によって出力することができる。エラー信号は、ＢＥＲ値等の、特定のジッタ信号に対するＩＣの性能尺度／耐性を表すカウント値を記憶するカウンタに入力することができる。制御回路は、１つまたは複数のジッタ生成器回路を初期化し、比較回路を同期させる制御信号を出力することができる。

一実施形態では、ＩＣは、第１および第２の動作モードで動作する。第１の動作モード（またはテスト／較正／初期化モード）では、制御信号に応答して、ジッタ信号が生成され、受信クロック信号の調整に使用される。次いで、調整された、またはノイズを有する受信クロック信号を使用した受信データ値は、ＢＥＲ値を得ることができるように、またはジッタ耐性を測定することができるように、所定のデータ値と比較される。第２の動作モード（または一般／通常モード）では、ジッタ信号は、制御信号に応答して生成されず、データ値は、ジッタ信号を含まない受信クロック信号を使用してサンプリングまたは受信される。

さらなる実施形態では、ジッタ生成器回路は、近似ＳＪ信号、ＳＪ信号、およびＲＪ信号をＣＤＲ回路に提供する回路を含み、ＣＤＲ回路は、次いで、調整された（ノイズを有する）受信クロック信号を受信器回路に出力する。周波数オフセットを少なくとも１つの受信クロック信号に提供する回路を含んでもよい。

例示的な実施形態では、ＩＣは、ＣＤＲ回路に結合された複数の受信器回路と、１つまたは複数のジッタ生成器回路とを含む。第１の受信器回路は、データクロック信号に応答して、入力信号をサンプリングして、データ値を得る。第２の受信器回路は、エッジクロック信号に応答して、入力信号をサンプリングして、エッジ値を得る。ＣＤＲ回路は、第１および第２の受信器回路に結合された位相検出器を含む。位相検出器は、調整信号を（Ｋ_ｉ乗算回路を介して）周波数蓄積器に出力し、周波数蓄積器は周波数信号を出力する。加算回路は、周波数信号と調整信号との和を（Ｋ_ｐ乗算回路を介して）位相蓄積器に出力し、位相蓄積器は位相信号を出力する。ＣＤＲ回路内の位相ロックループ（「ＰＬＬ」）または遅延ロックループ（「ＤＬＬ」）等のクロックアラインメント回路は、複数のクロック信号が、位相が位相蓄積器の出力に応答するデータ信号およびエッジクロック信号を生成する位相補間器に出力されるように、基準クロック信号を受信する。方形波生成器回路等の１つまたは複数のジッタ生成器回路、バイナリカウンタ、および記憶回路またはＰＲＢＳ回路は、受信クロック信号が、ジッタ耐性を決定する動作モード中に調整されるように、ジッタ信号をＣＤＲ回路に出力する。

図４は、他の回路構成要素の中でも特に、データ／エッジ受信器４１０、クロック・データ復元装置（「ＣＤＲ」）４２０、制御装置４７０、およびジッタ生成器４３０を含む、実施形態による回路４００を示す。ジッタ生成器４３０は、ＳＪ信号および／またはＲＪ信号をＣＤＲ４２０に出力する。一実施形態では、ジッタ生成器４３０は、制御された所定の波形、振幅、および／または周波数等の制御された特性を単独または組み合わせで有するジッタ信号を出力する。図５〜図８は、ＳＪ信号およびＲＪ信号をＣＤＲ回路に提供すると共に、周波数オフセットを提供する実施形態を示す。ＣＤＲ４２０は、ジッタ生成器４３０から出力されたジッタ信号に応答して、調整されたジッタ信号（またはノイズを有するクロック信号）に応答して、クロック信号を出力する。したがって、データ／エッジ受信器４１０内の受信器のうちの１つまたは複数は、ノイズまたはジッタが加えられた１つまたは複数のクロック信号に応答して、データおよび／またはエッジ値をサンプリングする。

実施形態では、データ／エッジ受信器４１０はＣＤＲ４２０に含むことができる。実施形態では、２つのデータ受信器および２つのエッジ受信器が、ＣＤＲ４２０から出力された２つのデータおよび２つのエッジクロックに応答して、入力信号をサンプリングして、２つのデータ値および２つのエッジ値を出力する。４つのクロック信号は、９０度だけそれぞれオフセットすることができる。

図５〜図７に示されるように、２つ以上のジッタ生成器４３０を使用して、異なる種類のジッタ信号（ＤＪ、ＲＪ、およびＳＪ）を同時に提供することができる。

データ／エッジ受信器４１０からのデータ値は、ＰＲＢＳエラーカウンタ４５０に出力することができ、ＰＲＢＳエラーカウンタ４５０を別のカウンタ（図示せず）と併せて使用して、受信されたデータ値またはビットの数を記録することができ、受信されたデータ値またはビットの数からＢＥＲを計算することができる。実施形態では、エラー信号および／またはカウント値は、レジスタインタフェース（図示せず）に提供することができる。データ値は、データ／エッジ受信器４１０からセルフシード（self-seeded）ＰＲＢＳ生成器４４０にも出力され、セルフシードＰＲＢＳ生成器４４０は、サンプリングされたデータ値に応答して、期待されるまたは分かっているデータ値のセットをＰＲＢＳエラーカウンタ４５０に出力する。誤ったビット数（エラーカウント）が、サンプリングされたデータ値をセルフシードＰＲＢＳ生成器４４０の出力と比較するＰＲＢＳエラーカウンタ４５０によって得られる。次いで、エラーカウントを受信ビット総数で除算して、ＢＥＲ値を計算することができる。受信ビット総数は、ビットレート（ビット／秒）を観測時間（秒単位）で乗算することにより、ソフトウェアにおいて計算することができる。実施形態では、ソフトウェアを含む、パーソナルコンピュータ等の汎用処理装置が、レジスタインタフェース（またはカウンタ）からのカウントおよび／またはエラー値にアクセスして、ＢＥＲ値を計算することができる。

実施形態では、制御装置４７０は、モード（テスト／通常）信号に応答して、制御信号をジッタ生成器４３０に出力する。実施形態では、モード信号は、回路４００がテスト／較正／初期化動作モードで動作するか、それとも一般／通常動作モードで動作するかを示す。モード信号は、記憶回路もしくはレジスタに記憶された、またはプログラマブルヒューズまたは外部バス／相互接続等の外部ソースから提供された動作モードを示すデジタル値に応答して、内部で生成することができる。例えば、モード信号は、データ／エッジ受信器４１０において入力信号から受け取られた値に応答して、生成することができる。実施形態では、制御装置４７０は、モード信号に応答して、一定値、リセット信号、および／または同期信号を、ジッタ生成器４３０を含む回路４００に提供する。一実施形態では、制御装置４７０は回路４００の外部にあってもよい。

図５は、回路４００の例示的な実施形態である回路５００を示す。回路５００は、位相検出器５２０と、乗算器回路Ｋ_ｐおよびＫ_ｉと、加算回路５３０および５５０と、周波数（「ｆｅｑ」）累積器（「ａｃｃ」）５４０と、位相ａｃｃ５６０と、クロックアラインメント回路５７０（ＰＬＬ／ＤＬＬ回路等）と、位相補間器５９０とを含むＣＤＲ回路を含む。ジッタ生成器４３０に対応する方形波生成器５８０が、方形波の形態のジッタ信号を加算回路５３０に出力する。データ受信器５１０ａおよびエッジ受信器５１０ｂは、データ／エッジ受信器４１０に対応する。代替の実施形態では、ループフィルタ、等化器回路、およびシリアル化解除回路等の他の回路構成要素を回路５００内に含んでもよい。実施形態では、回路５００の部分は、デジタル／アナログ変換器によってアナログ値を出力する、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）等のデジタル回路内に含まれる。例えば、乗算器回路Ｋ_ｐおよびＫ_ｉ、加算回路５３０および５５０、ｆｒｅｑ ａｃｃ５４０、位相ａｃｃ５６０、クロックアラインメント回路５７０、および位相補間器５９０を、デジタル回路内に含んでもよい。

回路５００の動作では、入力信号は、データ受信器５１０ａおよびエッジ受信器５１０ｂによってサンプリングされ、データ受信器５１０ａおよびエッジ受信器５１０ｂは、データクロック信号およびエッジクロック信号にそれぞれ応答して、データ値およびエッジ値を出力する。上述したように、他の実施形態では、より多くの受信器およびクロック信号を使用して、入力信号をサンプリングしてもよい。エッジ値およびデータ値は、位相検出器５２０に入力されて、入力信号と受信クロック信号との相対時間／位相が決定され、アップ／ダウン／ホールド信号が乗算器回路Ｋ_ｐおよびＫ_ｉに出力される。一実施形態では、アップ／ダウン／ホールド信号は、２の補数の２進数で１、−１、および０として表される２ビットデジタル信号である。乗算器回路Ｋ_ｐおよびＫ_ｉは、アップ／ダウン／ホールド信号をそれぞれの定数（比例定数および積分定数等）で乗算し、積を加算回路５５０および５３０の入力に出力する。Ｆｒｅｑ Ａｃｃ５４０は、別の入力（周波数信号）を加算回路５５０に提供し、加算回路５５０は、入力の和を位相ａｃｃ５６０に出力する。方形波生成器５８０は、ジッタ信号を加算回路５３０の別の入力に出力し、加算回路５３０は、入力の和をｆｒｅｑ Ａｃｃ５４０に出力する。位相ａｃｃ５６０は、加算回路５５０の出力に応答して、位相信号を位相補間器回路５９０に出力する。クロックアラインメント回路５７０は、基準クロック信号に応答して、複数のクロック信号を位相補間器５９０に提供するＰＬＬ回路またはＤＬＬ回路であってよい。実施形態では、基準クロック信号は、回路５００の外部から提供してもよく、または内部で生成してもよい。位相補間器５９０は、少なくともデータクロック信号およびエッジクロック信号をデータ受信器５１０ａおよびエッジ受信器５１０ｂに出力して、データ値およびエッジ値のサンプリングを同期させる。ジッタ信号を加算回路５３０に入力することにより、ジッタ耐性を測定することができるように、データ信号およびクロック信号のうちの少なくとも一方を調整する（またはジッタ信号と加算する）ことが可能である。

方形波生成器５８０は、方形波信号の形態のジッタ信号を加算回路５３０に出力する。この外乱は、Ｆｒｅｑ ａｃｃ５４０を通過すると、三角波になる。この三角波は、位相ａｃｃ５６０を通過した後、放物線で構成されるＳＪ信号を近似的にエミュレートする。この近似ＳＪ信号を位相補間器５９０に導入する（または加える）ことにより、受信クロック信号は、ジッタ耐性を測定することができるように調整される。近似ＳＪ信号の振幅および周波数は、方形波生成器５８０への入力によって決定することができる。

一実施形態では、方形波生成器５８０は、バイナリカウンタ５８０ａ、マルチプレクサ等のセレクタ５８０ｂ、およびテストモードをセット／ディセーブルするマルチプレクサ５８０ｃを含む。セレクタ５８０ｂは、バイナリカウンタ５８０ａからの出力に応答して、選択された定数値（Ｃ，−Ｃ，−Ｃ，Ｃ）を入力として加算回路５３０に出力する。定数値（Ｃ，−Ｃ，−Ｃ，Ｃ）は、制御装置４７０等の制御回路内の記憶回路またはレジスタに記憶し、そこから出力することができる。一実施形態では、定数値（Ｃ，−Ｃ，−Ｃ，Ｃ）は、テスト中、初期化中、または較正動作モード中に、コントローラまたはテスト機器等の外部ソースによって提供してもよい。Ｃの大きさは、ＳＪの振幅を決める。バイナリカウンタ５８０ａの出力は、変調クロックによってタイミングがとられる。ＳＪ周波数と変調クロック周波数との関係は、セレクタ５８０ｂの制御に使用されるバイナリカウンタ５８０ａからの２ビットによって決まる。最下位２ビットが使用される場合、ＳＪ周波数は、変調クロック周波数の４倍の遅さである。８ビットカウンタ使用され、最上位２ビットが、セレクタ５８０ｂの制御に使用される場合、ＳＪ周波数は変調周波数の１／２５６倍である。一実施形態では、方形波生成器５８０は、制御回路からリセット信号を受信して、ジッタ信号の出力のタイミングを開始させる。例えば、リセット信号は、バイナリカウンタ５８０ａをゼロで埋め、または初期化することができる。このリセット信号は、ＳＪの他に周波数オフセットが非意図的に追加されるのを防ぐために使用される。さらに、リセット信号は、通常動作中、マルチプレクサ５８０ｃに入力されて、ジッタ入力をゼロで埋める。したがって、定数値（Ｃ，−Ｃ，−Ｃ，Ｃ）は、ジッタ信号の振幅を決め、バイナリカウンタの出力は、方形波生成器５８０によって生成されるＳＪ信号の周波数を決める

図６は、回路４００の例示的な実施形態である回路６００を示す。回路６００は、図５に示される同様の回路を含み、回路５００と同様に動作する。しかし、回路６００は、バイナリカウンタ６４０と、記憶回路６３０と、乗算器回路Ａと、加算回路６１０とを含むジッタ回路生成器を含む。記憶回路６３０は、所定の振幅を有する正弦波信号を表す２^Ｎストアドデジタル値を含む。デジタル正弦波値は、変調クロックに応答してＮビットアドレス信号を出力するバイナリカウンタ６４０に応答して、記憶回路６３０から出力される。Ｎビットアドレスを使用して、記憶装置から一度に１つのエントリを選択するデコーダは示されていない。記憶回路６３０内のデジタル値が移動する（出力される）速度が、ジッタ信号（またはＳＪ信号）の周波数を決める。記憶回路６３０から出力されたデジタル正弦波信号の振幅は、出力がモジュロ１ＵＩである乗算器Ａを記憶回路６３０の出力に適用することによって調整することができる。一実施形態では、乗算器回路Ａの振幅またはスカラーは、図４に示される制御装置４７０等の制御回路からの制御信号に応答して調整することができる。加算回路６１０は、乗算器回路Ａの出力および位相ａｃｃ５６０の出力を加算し、その和をクロックアラインメント回路５７０に提供する。したがって、回路６００は、所定の振幅および周波数を有する特定のジッタ信号の場合のＢＥＲ値または耐性を測定することができるように、データクロック信号およびエッジクロック信号のうちの少なくとも一方を調整する。

回路５００および６００は、低周波ＳＪ信号を使用するテストで必要とされ得るいくつかのＵＩの振幅を有する正弦波ジッタ信号に近いものを提供することができるという点で同様である。一実施形態では、回路６００は、記憶装置６３０の内容を変更するだけで、方形波ジッタ等の他の種類の周期的ジッタ信号を生成する。

図７は、回路４００の例示的な実施形態である回路７００を示す。回路７００は、図６に示される同様の回路を含み、回路６００と同様に動作する。しかし、回路７００は、ＳＪ信号に代えてＲＪ信号を出力するジッタ回路生成器を含む。回路７００は、回路５００および６００内でＳＪ信号を提供する回路に代えて（または加えて）、ＰＲＢＳ７１０を含む。

ＲＪ信号は、所定のランダムビットパターン／シーケンスを（加算回路６１０を介して）位相ａｃｃ５６０の出力のＮ最下位ビット（「ＬＳＢ」）に出力するＰＲＢＳ７１０によってエミュレートされる。加算回路６１０は、位相ａｃｃ５６０の出力とＰＲＢＳ７１０の出力（Ｎ ＬＳＢ）との和を位相補間器５９０に出力する。ＰＲＢＳ７１０の出力によって変調されるＬＳＢ（Ｎ）の数は、追加されるｐ２ｐ ＲＪ信号の意図される量によって決めることができる。一実施形態では、制御装置４７０等の制御回路からの制御信号が、ＰＲＢＳ７１０の出力と加算すべき位相ａｃｃ５６０のＮ ＬＳＢを選択する。

図８は、回路４００の例示的な実施形態である回路８００を示す。回路８００は、別の集積回路８０２内の送信器８１０と集積回路８０１内の受信器との間に周波数オフセットがある状況において、実際にはそのような周波数オフセットを生じさせずに、回路８００を含む集積回路８０１の性能を評価できるようにする。言い換えれば、入力信号の送信器および受信器が同じ基準クロックを使用している場合、評価を実行することができる。回路８００は、図７に示された同様の回路を含み、回路７００と同様に動作する。しかし、回路８００は、ＳＪ信号および／またはＲＪ信号に代えて、位相ａｃｃ５６０の入力において（加算回路５５０を介して）周波数オフセットを強制する定数Ｃを含む。回路７００は、回路５００、６００、および７００内のＳＪ／ＲＪ信号を提供する回路に代えて（または加えて）、定数Ｃを含む。定数Ｃは、制御回路によって提供することができる制御信号に応答して、選択された周波数オフセットを加算回路５５０の入力において提供する。制御信号は、加えるべき周波数オフセットの量を示すことができる。

図９は、ジッタを少なくとも１つの受信クロック信号に加え、かつ／またはＢＥＲ値／ジッタ耐性を測定することによってＩＣを評価する方法９００を示す。実施形態では、図９に示される論理ブロックは、単独または組み合わせでの回路、ソフトウェア、またはユーザの動作／機能を示す。実施形態では、図４〜図８に示される１つまたは複数の回路は方法９００を実行する。示されていない論理ブロックを各種実施形態において含んでもよく、同様に、示された論理ブロックを各種実施形態において除外してもよい。方法９００について逐次論理ブロックにおいて説明するが、実施形態において、方法９００の論理ブロックは同時に完了してもよい。

方法９００は、量制御されたジッタを少なくとも１つの受信クロック信号に加えるステップ（９０１）と、少なくとも１つの受信クロック信号に応答して、入力信号をサンプリングして、サンプリングデータ値を生成するステップ（９０２）と、サンプリングデータ値に基づいてＩＣを評価するステップ（９０３）とを含む。一実施形態では、ＩＣを評価することは、ジッタの制御された量に対応するビットエラー率を計算することを含む。方法９００は、ジッタの量を変更すること（９０４）、およびジッタの量を変更してステップ９０１〜９０３を繰り返すことをさらに含むことができる。

一実施形態では、ＩＣは、少なくとも１つの受信クロック信号を生成するクロック回路を含み、加えるステップは、少なくとも１つのジッタ信号を生成すること、および少なくとも１つのジッタ信号をクロック回路に注入することを含む。上述したように、少なくとも１つのジッタ信号は、実質的な方形波信号、実質的な三角波信号、デジタル／実質的な正弦波信号、エミュレートされたランダムジッタ信号、定数Ｃ信号、および任意の他の適したジッタ信号のうちの１つまたは複数であってよい。各ジッタ信号は、制御可能な周波数および／または制御可能な振幅を有し、周波数および／または振幅は、ステップ９０４において変更することができる。

本明細書において説明した集積回路は、パーソナルコンピュータ、グラフィックスカード、セットトップボックス、ケーブルモデム、携帯電話、ゲームコンソール、デジタルテレビジョンセット（例えば、高精細テレビジョン（「ＨＤＴＶ」）、ファックス機、ケーブルモデム、デジタル多用途ディスク（「ＤＶＤ」）プレーヤ、またはネットワークルータ等の各種システムまたはサブシステムに含むことができる。本明細書において説明した集積回路は、異なる種類の外部接点を有する様々な異なる種類のパッケージ内に収容することができる。

実施形態では、本明細書において説明した導電パスは、１つまたは複数のワイヤおよび／または金属トレース／領域／信号線を含むことができる。図に示された単一の導電パスを複数の導電パスで置き換えてもよく、図に示された複数の導電パスを単一の導電パスで置き換えてもよい。

本明細書において開示された各種回路は、コンピュータ支援設計ツールを使用して記述され、挙動、レジスタ転送、論理構成要素、トランジスタ、レイアウトジオメトリ、および／または他の特性に関して各種コンピュータ可読媒体に具現されるデータおよび／または命令として表現（または表す）ことができることに留意されたい。このような回路表現を実装することができるファイルおよび他のオブジェクトのフォーマットとしては、Ｃ、Verilog、およびＨＬＤＬ等の挙動言語（behavioral language）をサポートするフォーマット、ＲＴＬのようなレジスタレベル記述言語をサポートするフォーマット、ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳ等のジオメトリ記述言語をサポートするフォーマット、および任意の他の適したフォーマットおよび言語が挙げられるが、これらに限定されない。このようなフォーマットされたデータおよび／または命令を具現することができるコンピュータ可読媒体としては、各種形態（例えば、光学記憶媒体、磁気記憶媒体、または半導体記憶媒体）の不揮発性記憶媒体、ならびに無線、光、有線の信号伝送媒体またはこれらの任意の組み合わせを通してのこのようなフォーマットデータおよび／または命令の転送に使用することができる搬送波が挙げられるが、これらに限定されない。搬送波によるこのようなフォーマットデータおよび／または命令の転送の例としては、１つまたは複数のデータ転送プロトコル（例えば、ＨＴＴＰ、ＦＴＰ、ＳＭＴＰ等）を介してのインターネットおよび／または他のコンピュータネットワークを経由しての転送（アップロード、ダウンロード、電子メールなど）が挙げられるが、これに限定されない。１つまたは複数のコンピュータ可読媒体を介してコンピュータシステム内で受信された場合、このようなデータおよび／または上述した回路の命令ベースの表現は、ネットリスト生成プログラム、プレースアンドルート（place and route）プログラム等を限定なしで含む１つまたは複数の他のコンピュータプログラムの実行と併せて、コンピュータシステム内の処理エンティティ（例えば、１つまたは複数のプロセッサ）によって処理して、このような回路の物理的な現れの表現またはイメージを生成することができる。その後、このような表現またはイメージは、例えば、素子組み立てプロセス内で回路の各種構成要素の形成に使用される１つまたは複数のマスクの生成を可能にすることにより、素子の組み立てに使用することができる。

好ましい実施形態の上記説明は、例示および説明のために提供された。網羅的であること、すなわち実施形態を開示された厳密な形態に限定することは意図されない。変更および変形が当業者には明らかになるであろう。実施形態は、本発明の原理およびその実際の適用を最良に説明し、それにより、当業者が、意図される特定の用途に適した各種変更と共に各種実施形態に関して本発明を理解できるように、選択され説明された。本発明の範囲は以下の特許請求の範囲およびその等価物によって規定されることが意図される。

Claims (22)

1. 少なくとも１つのクロック信号に注入される、制御された特性を有するジッタ信号を生成するジッタ生成器回路と、
   前記ジッタ信号を有する前記少なくとも１つのクロック信号に従って入力信号をサンプリングする受信回路であって、ビットエラー率を得るために使用されるサンプリングデータ値を出力する、受信回路と
   を備え、
   前記少なくとも１つのクロック信号は、少なくとも１つのデータクロック信号および少なくとも１つのエッジクロック信号を含み、
   前記受信回路は、
   前記少なくとも１つのデータクロック信号に応答して、前記入力信号をサンプリングする少なくとも１つの第１の受信器と、
   前記少なくとも１つのエッジクロック信号に応答して、前記入力信号をサンプリングする少なくとも１つの第２の受信器と
   を備える、集積回路。
2. 前記ジッタ生成器回路は、前記集積回路の第１の動作モードを示す制御信号に応答して、少なくとも１つのジッタ信号を出力することによって前記ジッタ信号を提供し、前記少なくとも１つのジッタ信号のそれぞれは、所定の周波数、所定の振幅、および所定の波形のうちの１つまたは組み合わせを有し、
   前記ジッタ生成器回路は、前記集積回路の第２の動作モードを示す制御信号に応答して、前記少なくとも１つのジッタ信号の出力を停止する、請求項１に記載の集積回路。
3. 前記少なくとも１つのジッタ信号は、実質的な方形波信号、実質的な三角波信号、実質的な正弦波信号、エミュレートされたランダムジッタ信号、および一定周波数オフセット信号からなる群のうちの１つまたは複数を含む、請求項２に記載の集積回路。
4. 前記ジッタ生成器回路と前記受信回路との間に結合され、前記少なくとも１つのクロック信号を前記受信回路に出力するクロック・データ復元回路をさらに備える、請求項１に記載の集積回路。
5. 前記クロック・データ復元回路は、
   前記受信回路に結合された位相検出器と、
   前記位相検出器に結合された周波数蓄積器と、
   前記周波数蓄積器および前記位相検出器に結合された位相蓄積器と
   を備える、請求項４に記載の集積回路。
6. 前記クロック・データ復元回路は、前記周波数累積器と前記位相検出器との間の第１の入力、前記位相蓄積器と前記周波数蓄積器との間の第２の入力、および前記位相蓄積器と前記受信回路との間の第３の入力からなる群のうちの１つまたは複数をさらに含み、前記ジッタ生成器回路は、所定の振幅および所定の周波数をそれぞれ有する１つまたは複数のジッタ信号を、前記第１、第２、および第３の入力のうちの１つまたは複数に出力して、前記ジッタ信号を前記少なくとも１つのクロック信号に注入させる、前記ジッタ信号を生成する、請求項５に記載の集積回路。
7. 前記クロック・データ復元回路は、第１の加算回路、第２の加算回路、および第３の加算回路のうちの１つまたは複数を含み、前記第１、第２、および第３の入力は、前記第１、第２、および第３の加算回路のそれぞれの入力である、請求項６に記載の集積回路。
8. 前記受信回路に結合され、期待データ値セットを前記サンプリングデータ値と比較することによってエラーカウント値を出力するエラーカウンタであって、前記ビットエラー率の計算に使用される、エラーカウンタをさらに備える、請求項１に記載の集積回路。
9. 少なくとも１つのクロック信号に応答して、入力信号をサンプリングする受信器回路と、
   前記受信器回路からサンプリングデータ値を受信し、前記少なくとも１つのクロック信号を出力するクロック・データ復元回路と、
   前記少なくとも１つのクロック信号が制御された量のジッタを有するように、少なくとも１つのジッタ信号を前記クロック・データ復元回路に出力するジッタ生成器回路と
   を備え、
   前記少なくとも１つのクロック信号は、少なくとも１つのデータクロック信号および少なくとも１つのエッジクロック信号を含み、
   前記受信回路は、
   前記少なくとも１つのデータクロック信号に応答して、前記入力信号をサンプリングする少なくとも１つの第１の受信器と、
   前記少なくとも１つのエッジクロック信号に応答して、前記入力信号をサンプリングする少なくとも１つの第２の受信器と
   を備える、集積回路。
10. 前記クロック・データ復元回路は、位相検出器と、周波数蓄積器と、前記位相検出器に結合された第１の入力、前記周波数蓄積器に結合された出力、および第２の入力を有する加算回路とを含み、前記ジッタ生成器回路は、
    方形波を前記加算回路の前記第２の入力に提供する方形波生成回路を備える、請求項９に記載の集積回路。
11. 前記ジッタ生成器回路は、
    カウント値を出力するバイナリカウンタと、
    前記カウント値に応答して、少なくとも１つの値を出力する記憶回路と、
    前記少なくとも１つの値および定数値に基づいて、積信号を出力する乗算回路と
    を備える、請求項９に記載の集積回路。
12. 前記クロック・データ復元回路は、出力を有する位相蓄積器を含み、前記ジッタ生成器回路は、
    前記位相蓄積器出力の最下位ビットに加えられるべきＮビットの形態のランダムジッタ信号を出力する疑似ランダムビットシーケンス回路を備える、請求項９に記載の集積回路。
13. 集積回路を評価する方法であって、
    量制御されたジッタを少なくとも１つの受信クロック信号に加えること、
    前記少なくとも１つの受信クロック信号に応答して、入力信号をサンプリングして、サンプリングデータ値を生成すること、および
    前記サンプリングデータ値および期待データ値セットに基づいてビットエラー率を計算すること
    を含み、
    前記少なくとも１つの受信クロックは、少なくとも１つのデータクロック信号および少なくとも１つのエッジクロック信号を含み、
    前記生成するステップは、
    前記少なくとも１つのデータクロック信号に応答して、前記入力信号をサンプリングすること、および
    前記少なくとも１つのエッジクロック信号に応答して、前記入力信号をサンプリングすること
    を含む、方法。
14. 前記加えるステップは、
    少なくとも１つのジッタ信号を生成すること、および
    前記少なくとも１つのジッタ信号を、前記少なくとも１つのクロック信号を生成するクロック回路に注入すること
    を含む、請求項１３に記載の方法。
15. 前記少なくとも１つのジッタ信号は、実質的な方形波信号、実質的な三角波信号、実質的な正弦波信号、エミュレートされたランダムジッタ信号、および一定周波数オフセット信号からなる群のうちの１つまたは複数を含む、請求項１４に記載の方法。
16. 前記少なくとも１つのジッタ信号は、制御可能な周波数を有し、前記方法は、前記少なくとも１つのジッタ信号の前記周波数を変更することをさらに含む、請求項１４に記載の方法。
17. 前記少なくとも１つのジッタ信号は、制御可能な振幅を有し、前記方法は、前記少なくとも１つのジッタ信号の前記振幅を変更することをさらに含む、請求項１４に記載の方法。
18. 前記計算するステップは、前記期待データ値セットを前記サンプリングデータ値と比較することによってエラーカウント値を得ることを含む、請求項１３に記載の方法。
19. 前記入力信号は、前記集積回路内の受信器と同じ基準クロックを使用して送信器によって送信され、前記加えるステップは、前記受信器に結合された位相蓄積器の入力に定数を加えることにより、前記送信器と前記受信器との間に周波数オフセットを強制することを含む、請求項１３に記載の方法。
20. 前記集積回路は、コードセットによって制御される位相補間器を含み、前記加えるステップは、前記位相補間器へのコードを調整することを含む、請求項１３に記載の方法。
21. 前記集積回路は周波数蓄積器を含み、前記加えるステップは、前記周波数蓄積器の入力に方形波を加えることを含む、請求項１３に記載の方法。
22. 前記集積回路は、制御入力を有する位相補間器を含み、前記加えるステップは、ＰＲＢＳシーケンスを前記位相補間器の前記制御入力に加えることを含む、請求項１３に記載の方法。

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