TW465181B - Synchronous delay circuit device - Google Patents

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TW465181B
TW465181B TW087116508A TW87116508A TW465181B TW 465181 B TW465181 B TW 465181B TW 087116508 A TW087116508 A TW 087116508A TW 87116508 A TW87116508 A TW 87116508A TW 465181 B TW465181 B TW 465181B
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delay circuit
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TW087116508A
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Kouichirou Minami
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Nippon Electric Co
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Description

4 65 1 8 i 五、發明說明（I) ~~~~-—~〜一 【發明所屬技術領域】 本發明係關於同步延遲電路裝置，其包含主要以半導 體積體電路構成之同步延遲電路，且具有控制時計信號之 延遲時間的功能* 【習知技術】 在以往於短時間的同步時間内除去時計脈衝相位差的 同步延遲電路，由於電路構成之單純及消耗電流較少等原 因’已被採用於高速時計同步電路β與此相關連之習知技 術’可列舉者有下列之文獻等。亦即例如日本特開平 8-237091號公報所揭示之延遲電路裝置，或1996 Symp. on VLSI Circ. pp. 112-113 » pp. 192-193. » Proc. of IEEE 1992 C1CC 25.2. ，IEICE TRANS, ELECTRON·.， VOL. E79-C No. 6 JUNE 1 99 6 pp. 798-807 所記載者 等。 圖7為顯示依習用例之同步延遲電路裝置的基本構成 之電路圖。此一同步延遲電路裝置係由下列部分所構成： 輸入緩衝器3，輸入時計周期tCK之外部時計脈衝CLK1，經 第1之延遲時間td 1再輸出之；時計驅動器4，經第2之延遲 時間td2而輸出内部時計脈衝CLIC2 ;虛設延遲電路5，具有 等於輸入緩衝器3之第1之延遲時間t.d 1和時計驅動器4之第 2之延遲時間td2之合計的延遲時間tdl+td2 ;第1延遲電路 列1，由具有一定延遲時間的一定數目之延遲電路所構 成，並用以測定自虛設延遲電路5之輸出開始經一定之期
C:\ProgramFiIes\PatenlAP1228.ptd 第 4 頁 4 65 ί a ΐ___ 五、發明說明（2) 間的時間差；與第2延遲電路列2，由具有一定延遲時間的 一定數目之延遲電路所構成，並將所測定的時間予以再 現，而向時計驅動器4輸出。 於此，為使延遲電路列1、2與輸入緩衝器3及時計驅 動器4之延遲時間tdl、td2相等，虛設延遲電路5係由採用 與輸入緩衝器3及時計驅動器4完全相同電路之虛設輸入緩 衝器5a與虛設時計驅動器5b所構成。 延遲電路列1、2係分別由具有相等之既定延遲時間的 一定數目之延遲電路之列所構成，其功能為以延遲電路列 1測定一定之期間，且以延遲電路列將所測定的時間予以 再現。此一功能之實現方式，係在欲測定之期間中令信號 在延遲電路列1中通過，再使該信號通過具有和其已通過 的延遲電路數（延遲元件數）相同蜂遲電路數之延遲電路列 2 » 如此，於令信號通過延遲電路列1，且能使該信號通 過具有和延遲電路列1的延遲元.件數相同延遲元件數之延 遲電路列2之場合，用以決定延遲電路列2之長度的方式可 分為選擇端部或選擇通路整體兩種類。而應用此一手法的 同步延遲電路裝置亦有兩類。各自分為兩種類，總共可分 為四類。 亦即，若依延遲電路列1與延遲.肩：路列2的方向區分， 可分類為：如圖8 (習用例2)及圖9 (習用例3 )所示之電路構 成般，延遲電路列1與延遲電路列2的方向相反，欲決定延 遲電路列2的電路元件數，係由在延遲電路列2的輸入端側
C:\Prograra F iles\Patent\Pl228. ptd 第5頁 4 65 1 B 1 五、發明說明（3) 之長度決定之；及如圖1 0 (習用例4 )及圖i j (習用例5)所示 之電路構成般，延遲電路列1與延遲電路列2的方向彼此相 同，欲決定延遲電路列2的電路元件數，係由在延遲電路 列2的輸出端側之長度決定之。 又’關於為決定延遲電路列2之長度而選擇端部或選 擇通路整體的分類，，圖8(習用例2)與圖u(習用例5)所示 者為該當於選擇端部的情形，而圖9(習用例3)與圖1〇 (習 用例4)所示者為該當於選擇通路整體的情形。又，圖 1 0 (習用例4 )的情形’係在延遲電路列1、2之間，配備有 由對應於延遲電路列數之數目的閂鎖電路所構成之問鎖電 路列6，在延遲電路列2的輸出側配備有多重化裝置 (MUX)7。又’圖8係相當於日本特開平8_137〇91號公報所 記載的方式°而圖9所示者’係相當於在IEICI； TRANS· ELECTRON..， VOL. E79-C、 No· 6 JUNE 1996 pp. 798-807所記載的習知技術》又，圖i〇所示者，係相當於 在 1 99 6 Symp. on VLSI Circ. pp, 1 9 2 - 1 9 3.)所記載的習 知技術。圖11所示者，係相當於在1996 Symp. on VLSI Circ· pp. 112-113及在Proc. of IEEE 1992 CICC 25.2 所記載的習知技術。 【發明所欲解決之問題】 f 於前述同步延遲電路之場合，因為脈衝或脈衝緣部在 兩個延遲電路列（第1延遲電路列、第2延遲電路列）的穿過 速度為一定，故若在低頻率使用，視外部時計脈衝之周
C:\PrograinFiles\Pateiit\P1228.ptd 第 6 頁 465181 五、發明說明（4) 期，有時脈衝或脈衝緣部會溢出第1延遲電路列而無法正 常動作。 為因應此一問題，若預先將第1延遲電路列及第2延遲 電路列的分別予以加長以使延遲時間加長固可解決之，但 在另一方面，於第1延遲電路列及第2延遲電珞列所須之延 遲電路列的數目亦增多，造成延遲電路列的面積增到，占 有率亦變大，故無可避免的招致電路整體規模加大，為其 問題點 》 本發明係為解決此等問題點而提出者，其技術性課題 在於提供能正確地動作以確保適當之延遲時間，且能以小 規模構成的一同步延遲電路裝置。 【用以解決課題之方式】 為達成前述目的，依本發明之步延遲電路裝置，具 有：輸入緩衝器，輸入外部時計脈衝，經第1延遲時間而予 輸出；時計驅動器，輸入内部時計脈衝，經第2延遲時間 而予輸出；虛設延遲電路，具有等於前述第1延遲時間與 第2延遲時間之總和的延遲時間；第1延.遲電路列，由具有 一定延遲時間的一定數目之延遲電路所構成，並用以測定 自虛設延遲電路之輸出開始經一定之期間的時間差；與第 2延遲電路列，由具有一定延遲時間、的一定數目之延遲電 路所構成，並將所測定的時間予以再現，而向時計驅動器 輸出；於此一同步延遲電路裝置中，更備有：裝置狀態測 定機構，用以將顯示所測定的裝置狀態之結果的裝置狀態
C:\Program Files\Patent\Pl228· ptd 第 7 頁 eii 五、發明說明（5) . 測定信號予以輸出；及延遲時間控制機構，用以依該裝置 狀態測定信號控制第1延遲電路列及第2延遲電路列之脈衝 或脈衝緣部的前進速度，而控制該一定之延遲時間。 【發明之實施形態】 以下列舉數個實施例’參照附圖以詳細說明本發明之 同步延遲電路裝置。 圖1為顯示本發明之同步延遲電路裝置之基本構成的 電路圖。此一同步延遲電路裝置，亦與習用裝置同樣備 有：輸入緩衝器3 ’輸入時計周期t C K之外部時計脈衝 CLK1 ’經第1之延遲時間tdl再輸出之；時計驅動器4，經 第2之延遲時間td2而輸出内部時計脈衝CLK2 ;虛設延遲電 路5 ’具有等於輸入缓衝器3之第1之延遲時間t(jl和時計驅 動器4之第2之延遲時間td2之合計的延遲時間tdl + td〗；第 1延遲電路列1，由具有一定延遲時間的一定數目之延遲電 路所構成’並用以測定自虛設延遲電路5之輸出開辞經一 足之期間的碑間差’與第2延遲電路列2，由具有一定延遲 時間的一定數目之延遲電路所構成，並將所測定的時間予 以再現’而向時計驅動器4輪出β除此之外，另具有：裝置 狀態測定機構，用以將顯示所測定的裝置狀態之結果的裝 置狀態測定信號予以輸出（於此為用以將顯示外部時計脈 衝CLK 1之頻率之測定結果的頻率測定信號予以輸出的頻率 測定電路1 0 );及延遲時間控制電路丨丨，用以藉由依該裝置 狀態測定信號（於此為頻率測定信號）以控制第1延遲電路
C: \Prograni F i 1 es\Patent\Pl 228. ptd 第8頁 465181 五、發明說明(6) 列1及第2延遲電路列2之脈衝或脈衝緣部的前進速度，而 控制一定之延遲時間。於此，為使延遲電路列1、2與輸入 緩衝器3及時計驅動器4之延遲時間tdl、td2相等，虛設延 遲電路5係由採用與輸入緩衝器3及時計驅動器4完全相同 電路之虛設輸入緩衝器5a與虛設時計驅動器5b所構成。 亦即，此處之延遲電路列1、2，係可藉由來自外部之 控制信號而改變脈衝或脈衝緣部的前進速度者，連接於延 遲時間控制電路11 »關於裝置狀態測定機構，除前述頻率 測定電路1 0以外’另有：電壓測定機構，用以將表示所使 用之電源電壓之測定結果的電壓值測定信號予以輸出作為 裝置狀態測定信號；及不均一測定機構’用以將表示晶片 裝置之不均一之測定結果的不均一狀態測定信號予以輸出 作為琴置狀態測定信號。此等測定機構可個別或組合其來 併用之。 於圖1所示之同步延遲電路裝置之場合，一旦將時計 周期t CK之外部時計脈衝CLK1輸入，脈衝或脈衝緣部即穿 過輸入緩衝器3、虛設延遲電珞5及延遲電路列1 ^其後， 一旦次一時計脈衝被輸入至虛設延遲電路5，正穿過延遲 電路列1之脈衝或脈衝緣部即被傳送至延遲電路列2 β於習 用裝置’當延遲電路列1之延遲時間較tCK-(tdl+td2)為小 時’雖因為正穿過延遲電路列1之脈衝或脈衝緣部不被傳 送至延遲電路列2而不動作；然而，於此因依照藉由頻率 測定電路1 0對外部時計脈衝(；1^〗的頻率測定之結果所得之 頻率測定信號’由延遲時間控制電路11控制延遲電路列
d65i i
五、發明說明（7) ，在 之場合， 遲時間較 延 1、2之整體的延遲時間，故動作為可能。例如 tCK-(tdl+td2)較延遲電路列1之延遲時間為大 遲時間控制電路11使延遲電路列1、2整體的延 tCK-(tdl+td2)為大，而令動作成為可能。 頻率而控 即使對於 因此’於此一同步延遲電路裝置，藉由測定 制延遲電路列中的脈衝或脈衝緣部的前進迷度， 頻率較慢的時計脈衝亦可令其正常動作。 以下，藉由幾個實施例 裝置的具體構成。 說明本發明之同步 延遲電路 〔實施例1〕 圖2為顯示本發明之實施例1之同步延遲電路裝置 本構成的電路圖’此一同步延遲電路裝置，在延遲電路# 1、2間配設有由對應於延遲電路數之數目的閂鎖電路所 成的閂鎖電路列6 ’且在輸入缓衝器3的輸入側，插咬有選 擇器12 ’採用環形振盪器13、計數器14作為外部時$脈 CLK1的頻率測定機構。延遲電路列1、2藉由數位信號而能 控制脈衝或脈衝緣部的前進速度為可變，選擇器12係為了 在外部時計脈衝CLK1的頻率測定瑚間中不使脈衝或‘衝緣 部輸入至延遲電路列1、2中而使用者。 於此一同步延遲電路裝置中’外部時計脈衝“^ 一旦 被輸入’即經由選擇器12被傳送至環形振盡器13，僅於其 周期中令環形振盘器13振簠。以計數器i 4計數如此而得到 的振I時計次數’藉此方式而以敖位值感測得到外部時計
C:\Prograra Files\Patent\P1228. ptd 第 10 頁 4S6 五、發明說明（8) 脈衝CLK 1之頻率’如此而能獲得頻率測定信號。其後，藉 由圖示省略之延遲時間控制電路11，依頻率測定信號所顯 示之頻率控制延遲電路列1、2的脈衝或脈衝緣部的前進速 度，將延遲電硌列1、2整體的延遲時間控制成較 tCK-(tdl+td2)為大。又，若切換選擇器12將外部時計脈 衝CLK1輸入至輸入緩衝器3側，則可施行通常的同步延遲 動作而正常地動作。 〔實施 圖 構成的 1、2間 成的閃 4 擇器12 率測定 制前進 亦藉由 變，選 中不使 者。 於 被輸入 於其周 部的次 例2〕 3為顯示本發明實施例2之同步延遲電 電路圖此一同步延遲電路·裝置，.在 配設有由對應於延遲電路數之數目的 鎖電路列6 ’且在輪入緩衝器3的輸入 ，採用頻率測定電路1 0作為外部時計 機構。在頻率測定電路1 0連接以電壓 速度的延遲時間控制機構。於此，延 數位信號而能控制脈衝或脈衝緣部的 擇器1 2係為了在外部時計脈衝c L κ 1的 脈衝或脈衝緣部輸入至延遲電路列1、 路裝置的基本 延遲電路列 閂鎖電路所構 側，插設有選 脈衝CLK1的頻 源8，作為控 遲電路.列1、2 前進速度為可 頻率測定期間 2中而使用 此一同步延遲電路裝置中，外_.部時計脈衝CLK1 一旦 ，即經由選擇器1 2被傳送至頻率測定電路1 〇，將僅 期中令其振盪而得到之外部時計脈衝CLK1之脈衝緣 數加以計數，以數位值感測得到外部時計脈衝CLK 1 C:\Program Files\Patent\Pl228. ptd 第 11 頁 465l81 五、發明說明（9) 之頻率’如此而能獲得頻率測定信號《其後，藉由電壓源 8 ’依頻率測定信號所顯示之頻率控制延遲電路列1、2的 脈衝或脈衝緣部的前進速度，將延遲電路列1、2整體的延 遲時間控制成較1；(：1[_(141 +七(12)為大。又，若切換選擇器 1 2將外部時計脈衝叽^輸入至輸入缓衝器3侧，則可施行 通常的同步延遲動作而正常地動作。 〔實施例3〕 崮4為顯示本發明實施例3之同步延遲電路裝置的基本 構成的電路圖。此一同步延遲電路裝置，在延遲電路列 1、2間配設有由對應於延遲電路數之數目的閂鎖電路所構、 成的閂鎖電路列6，且採用脈衝緣部感測電路9作為外部時 计脈，CLK1的頻率測定機構。在脈衝緣部感測電路^ · 以延遲時間控制電路11。於此，延遲電路列1、2亦 位尨號而能控制脈衝或脈衝緣部的前進速度為可變。數 相對於在先前之實施例1或實施例2之裝置中， 衝或脈衝緣部輸入至延遲電路列丨、2前，先測定外^將脈 脈衝CLK1之頻率的構成，於實施例3之同步延遲電°卩時計 之場合，係一開始即將脈衝或脈衝緣部輸入至延置 1，感測該脈衝或脈衝緣部是否由延遲電路列i溢電路列 制延遲電路列1、2整體的延遲時間。 屯，而控; 於此一同步延遲電路、數置中，由最初的周期 將脈衝或脈衝緣部輸入至延遲電路列丨，在次〜。，即 衝緣部到來之前持續穿過延遲電路m。在連接於2脈 哎遲電
4 6518 1 五、發明說明（ίο) 路列1的最終段之脈衝緣部感測電路9感測得脈 合，達於最終段之脈衝或脈衝緣部並不被傳送緣部之場 列2而不正常動作，但來自脈衝緣部感測電路9 ^，遲電路 送至延遲時間控制電路11 ’令延遲電路列1貌被傳 時間較tCK-( tdl + td2)為大，而自次一周期開鉍體的延遲 作》 〇正常動 〔實施例4〕 將表 圖5為顯示本發明實施例4之同步延遲電路装 構成的電路圖。於此一同步延遲電路裝置，須使置的基本 圖示之裝置狀態測定機構者有：頻率測定機構，用作為未 示夠 定 信 予 電 源 電 壓 利 用 % 、 電 壓 值 .電 壓 值 制 於 衡 或 脈 衝 決 在 外 部 遲 電 路 列 以輸声；及電壓測定機.構，將表示測定所使用之 的測定結果之電壓值測定信號予以輸出。另外， 遲時間控制電路1 1 ’ ’其具有輸入頻率測定信藏 測疋4號用之外部輸入端子，_依頻率測定信號 測定信號以施行脈衝或脈衝緣部的前進速度之h 此’延遲電路列1、2亦藉由數位信號而能控制脈 緣部的前進速度為可變。 例4之同步延遲電路裝置的情形與實施例1至實施例3不 同，其目的係解決在對於複數之電源電壓使用的場合無法
C:\Program Files\Patent\PI228. ptd 第 13 頁 465181 五、發明說明（11) 正常動作的問題。亦即，於此·一同步延遲電路裝置的場 合，延遲電路列1、2之整體的延遲時間係依存於電源電 壓，其特色為若電源電壓較高則延遲時間即減小，又若電 源電壓較低則延遲時間即增大，在電源電壓較高時，若延 遲電路列1、2之整體的延遲時間較tCK-(tdl+td2)為小即 無法正常動作，故利用延遲時間控制電路11 ’依預先使用 之電源電壓與使用之頻率以控制延遲電路列1、2之整體的 延遲時間。 於此一同步延遲電路裝置中，因為由外部輸入端子TIN 輪入頻率測定信號及壓值測定信號的延遲時間控制電路 11 ’ ，係依頻率測定信號及壓值測定信號而施行在延遲電 路列1、2中的脈衝或脈衝缘部的前進速度之控制，故控制 延遲電路列1、2之整體的延遲時間俾即令於相異的電源電 壓亦可依所使用的頻率而正常動作，對於複數之頻率及電 源電壓亦可正常動作。 〔實施例5〕 圖6為顯示本發明實施例5之同步延遲電路裝置的基本 構成的電路圖。於此一同步延遲電路裝置，使用作為裝置 狀態測定機構者為一不均一測定機構，用以將表示晶片裝 置之不均一之測定結果的不均一狀E測定信號予以^出。 此一不均一測定機構藉由來自外部的輸入信號作為不均一 狀態測定信號，將熔絲切斷，而控制在延遲電路列1、2中 的脈衝或脈衝緣部之前進速度，包含設於延遲電路列1的.
.C:\ProgramFiles\Patent\n228.ptci 第 14 頁 五、發明說明（12) 兩個外部輸出端子，Tm2 ’泚兩個外部輸出端子用以 輸出對於表示電路列整體的延遲時間之測定結果的蟲片製 程之不均一加以評價的製程不均一信號。 此處之不均一測定電路’係於延遲電路列1、2分別介 由MOS電晶體連接於延遲時間控制用之電容器C1、 C2、 C3 ’藉由來自外部端子的輸入.信號，將熔絲HI、Η2、Η3切 斷，而控制電荷的充放電量’使延遲電路列1、2整體的延 遲時間得以控制。亦即，於此一同步延遽電路裝置場合， 對於因製程之不均一致使MOS電晶體具低臨限值，造成脈 衝或脈衝緣部的前造速度加快，致於延遲電路列1由於脈 衝或脈衝緣部溢出而造成誤動作的晶片’藉由將熔絲Η1、 Η2、Η3切斷使延遲電路列1、2整體的延遲時間増加，即可 抑制之《 此一同步延遲電路裝置之目的係為：在搭載於裝置整 體的晶片中，若因製程之不均一致產生Ρ型M〇s電晶體或Ν 型MOS電晶體具低臨限值者’即藉由加快在延遲電路列i、 2之脈衝或脈衝緣部的前進速度，而使其外部時計脈衝 CLK1的周期較諸其他晶片相對地加大，藉以使不良品之晶· 片成為良品。 具體言之，係輸入頻率較通常使用時充分低的外部時 計脈衝CLK1 ’以外部測試器測定來自〃受到製程不均一信號 之影響的外部輸出端子1 ’ Τ〇ϋτ 2之脈衝或脈衝緣部的前進 速度，而篩選良品或不良品、對於不良品，視其程度，藉 由將熔絲HI、Η2、Η3切斷而控制在延遲電路列】、2中之脈
C:\Program Files\Patent\P1228. ptd .第 15 頁 4 651 8 衝或=) “能使其成為良品。 部的前進速度二小，例如若令其為 之控制 ! 2.4則Λ，、C2 I。同樣地，若準儀四種類之電 1，2.4 ’則可作8階段之控制 容器Cl、C2、C3，可作16階 之同步延遲電路裝置，視外 【發明之效果] :以上說明者，依本發：使用之電源電壓之測定、晶 : = 之頻率之測定所： 置狀態 片之裝置不均一之測定等所擐竹 w 路列，其結果，乃能正確地 並能以小規模構成之 制延遲電路列整體的延遲時間，故在低頻率下使用時，亦 2止ϋ脈衝或時計脈衝緣部溢出初段（第1)之延遲電 動作而確保適當之延遲時間， 【圖式之簡單說明】 圖1為顯示本發明的同半μ β 電路圖。 步延遲電路裝置之基本構成的 圖2為顯示本發明的實她^， Λ施例1之同步延遲電路裝置之基 本構成的電路圖。 圖3為顯示本發明的實相 .^ ^ 轭例2之同步延遲電路裝置之基 本構成的電路圖 圖4為顯示本發明的會 ,^ ^ ^ 貫施例3之同步延遲電路裝置之基 本構成的電路圖。 圖5為顯示本發明的實祐 @跑例4之同步延遲電路裝置之基
C:\Program Files\Patent\P1228.ptd
465Ί 8 V 五、發明說明（14) 本構成.的電路圖。 圖6為顯示本發明的實施例5之同步延遲電路裝置之基 本構成的電路圖_。 圖7為顯示習用例1之同步延遲電路之基本構成的電路 圖。 圖8為顯示習用例2之同步延遲電路之基本構成的電路 圖.。 圖9為顯示習用例3之同步延遲電路之基本構成的電路 圖。 圖10為顯示習用例4之同步延遲電路之基本構成的電 路圖》 圖11為顯示習用例5之同步延遲電路之基本構成的電 路圖。 t 【符號之說明】 1，2 ~延遲電路列 3〜輸入緩衝器 4〜時計驅動器 5〜虛設延遲電路 5a〜虛設輸入緩衝器 ’ 5 b ~虛設時計驅動器 6 ~閂鎖電路列 7-多重化裝置 8 ~電壓源
C:\Prograra F i1es\Patent\Pl228. ptd 第17頁 465181 五、發明說明（15) 9 ~脈衝緣部感測電路 1 0 ~頻率測定電路 1 1，1 Γ〜延遲時間控制電路 12~選擇器 13〜環形振盪器 14~計數器 CLK卜外部時計脈衝 CLK2〜内部時計脈衝Cl 、 C2 、 C3 ~電容器 HI 、H2、嫁絲 TIN-外部輸入端子TIN TQUT1，W〜外部輪出端子
C: \Prograni F ί 1 es\Patent\Pl 228. ptd 第 18 頁

Claims (1)

  1. ^ 4 6 5 1 8 1 附件一 案號.耵11fi508 _ 90年2月15日 修正 六、申請專利
    電路裝置，具有：
    衝 輸入緩衝器，具有第1延遲睥問並接收外部瞎計Μ _虛遲電路，接._收„來自該輸入緩衝ϋ之輪出信號， 讀 委 η :ΐ^ •t 具有等怒：_該一第1延遲時間與第2延遲時間之總和的延靖時 Κ1- 第1延遲電路列，，由具有一定延遲時間的一定數目之 延遲電路所構成，並用以測定自遽設延遲電路之輪出開始 經一定之期間的時間差； 第2延遲電路列，由具有一定延遲時間的一定數目之 ㈣成，差，並輪“ i Μ 及 延遲時 間及輸出内部時計腑_ : 延遲時間控制機構，用w @ 延遲雷越^丨Φ i也丨π i j M~列及該第2 延遲電路列中-衝綾部的俞t 該第以 間；及 % 體預定延遲 裝置狀態測定機構， 用以：顯示所測定的裝置: 予：：出，歧級職JL*颠應該:: 而控制該前進i亲麼。 展置狀態測疋彳&號 2.如申請專利範圍第1項之同步 中，該裝置狀態測定機様白今一相遴電路裝置，其 定該外部時計脈衝之頻率 ’里測定機構，將表示測
    第19頁 定結g頻率測定信號予以 曰 •、、甲看專利範圍 " 輸出作為該裝置狀態測定信號，而該延遲時間 S亥頻率測定信號而控制該整體預定延遲時間。 依 3. 如申請專利範圍第1項之同步延遲電路裝置，其 中，該裝置狀態測定機構包含一電壓測定機構，將表、八' 定所使用之電源電壓的測定結果之電壓值測定信號予=剛 g二：延遲時間控制機構依該電壓值測定“控:J 置延遲時間。 列该 4. 如申請專利範圍第1項之同步延遲電路裝置，其 -不均-測定機構，“將 之不均—狀態 態、、則^ du輪出，而該延遲時間控制機構依該不均一狀 態測定#號而控制該整延遲時間。 狀 *，6該項之同步延遲電路裝置’其 測定該外部時;脈衝一頻率測定機構’將表示 壓的測定結果之電二表示測定所使用之電源電 控制機構依該頻率測定俨：諕予以輸出’而該延遲時間 复复時間。仏號及該電壓值測定信號控制該j
    4 Ιβ I
    有第1狃輝時間並接收外部時計脈 衝； --來自該輸入2緩衝器之輪出信t 差"直-等於笔丄間輿第2鉍遲時間之總和的延鮮時 間；_ ~ —第11遲重Agl，由具右一定延遲時間的—定數目夕 電路.所-後用以測定自虛設延遲雷路之輸出開# 遲^一定之期間的時間葚： --第2延遲震_^!匕由具有一定延遲時間的一定數目之 I遲電路所_構_^_用以再現所測定之時間差，並輪出分再 現時間差， -μ該再現時間差，具有該篦2延碍_ ί曰1及輪出内部時計脈衝：凫 --延遲座―間控制器，用以於該第1延遲窜政列及該第2驻 遂電路列电控制脈蘅或脈衝缘部的前進谏磨。 一 8.如申請專利範圍第7項之同步延遲雪路裝琶，J： 土，更包含：延遲時間控制器，用以於玆第1延遲雪政；5,| 及該篦2延遲電路列中控制脈衛或脈衛媸部的谕推祛摩， Α中該延遲時間控制器控制整體預定延釋_ q。 9.如申請專利範圍第8項之同步延ϋ啻政战f ,盆 ，更包含：一裝置狀態測定單元，輿玆延墀時間控制装 才曰遠結，用以將顯示所測定的裝置狀餽之結旲的裝腎狀聲 声信號予以輸出’而該延遲-時間_基制器對龐玆 <^y倌號而控制該前進速度^。_
    第21頁 465]8l _案號87116508_年月日__ 六、申請專利範圍 1 0.如申請鼻利範圍第9項之同步延遲電路裝琶，其 中，該裝置狀態測定單元包含：一頻率測定單元，將表示 測定該外部時計脈衝之頻率的測定結杲之頻率測定信號予 以輪出作為該裝置狀態測定信號，而該延遲時間控制器依 該頻率測定信號而控制該整體預定延遲時間。 11. 如申諳專利範圍第9項之同步延遲電路裝豎，其 中，該裝置狀態測定單元包含一電壓測定裝置，將表示測 定所使用之電源電壓的測定結果之電壓值測定信號予以輪 出，而該延遲時間控制器依該電壓值測定信號而控制該整 體預定延遲時間。 12. 如申請專利範圍第9項之同步延遲電路裝琶，其 中，該裝琶狀態測定箪元包含：一不均一測定裝琶，用以 將輿該同步延遲電路裝置相連接之晶片裝置内之不均一狀 態測定信號予以輪出，而該延遲時間控制器，依該不均一 狀態測定信號而控制該整體預定延遲時間。 13. 如申諳專利範圍第12項之同步延遲電路裝置，其 中，該第1延邐電路列及第2延遲電路列構成整體延遲電路 列，且該第1延遲電路列具有2個外部輪出端，且各該第1 延遲電路列及第2延遲電路列係藉由依攄該不均一狀態測 定信號而以一外部控制信號選擇性地切斷熔絲，以調替該 整體延遲電路列之延遲時間。 14. 如申請專利範圍第9項之同步延邐電路裝置，奚 中，該裝置狀態測定單元包含：一頻率測定單元，將表示 測定該外部時計脈衝之頻率的測定結果之頻率測定信號予 以輪出作為該裝置狀態測定信號；一電壓測定箪元，將表
    第22頁 4 651e 1 案號 87116508 月 曰 修正 六'申請專利範圍 示測定所使用之雷溏雷懕的測定擊值測 以輪出，而該延遲睹間摊制器依 值測定信號而控制玆磬艚箱定延遲JlL^· 1 5 .如申諳專利銘.圊篦9頜之同電路裝置一^ 中，該延遲時間摊制器籍由調整供應__至二1~-電壓值毯·^ .電容器之電壓值，而控制整體箱定延遲 16.如申諳糞利篦圍第Qj§夕同步延遲Jt路裝j· 土，該第1延遲雷路列及第2延遲電介著聯電整 至接地端，該串聯雷路包含：一番宄器，與一電晶體相.·連 接· ; — Μ換單元，連接至一含忮蛑之钹定電路.， __其特徵為：該切換簟元由來自一朴都踹之控制信號所 啟_動’用以選擇_性地增加各該第！！^遲雷路列及第2延遲雷 路~列一|证碍Η: 電路裝置且有 虛設延遲雷跋： -第1延遲-電路列，由具定延遲暗間的一定魁目之電仏 mji 第2延遲雷路列，由昱古 〜 並輪出此再規.間# : ~~ ~~ ^ 是Id疋I.. ’ 延遲時間控jUl，用以於^ 路列中控衝UL^或脈衛鏃S 延遲電路列及該第2征碎 J 裝置狀態測定_纟|_^，
    ;»J及該第I延遲電 ΙΑ ϋϋ該第1 定延遲時1 ;及
    相遠j# 用以將 IM
    4 65 1 8 1索號87116508_车月日 修正____’ 六、申請專利範面 顳示所測定的裝晋狀態之結果的藍置狀態測_定信i輸 出，而該延遲時間控制器#應該裝置肤鶬測定信號而控制 該前進速度。.1. 一種步延遲電路裝置，具有： 輸入緩衝器，具有第1延樨睹間並接收外部時JJ:脈 遒； . 虛設延遲電路，接收來自該輸入緩衡器之輸出信號， 具有等於該第1延遲日卑間輿第2延遲時間之總和的I遲時 間； 第1延遲電路列，由具有一定延遲時間的一定數目之 延遲電路所構成，並用以測定自虛設延遲電路之輸出開始 — 經一定之期間的時間差； 第2延遲電路列，由具有一定延遲時間的一定數目之 延遲電路所構成，用以爯現所須il定之時問罢，並输出此再 現時間差； 時計驅動器，接收該再現時間差，具右該第2延遲睡 間及輪出内部時計脈糌： 延遲時間控制機構，用以於該第1延遲雷路列及該第9 藍AJ：路列中控制脈衛或脈衛绫部的前造竦麿，藉以拇舍丨 該第1延遲電路列及該篦2延遲雷路列之餮艚葙定延遲睡 里；及 · / 裝置狀態測定機構，處玆延遴時間滁制機構相連結， 用以將顯示所測定的裝置狀態之鈷果的裝置狀態測定信號 t 予以輸出，該延遲瞎間摊制機構對應該裝置狀態測定信號、 而控制該前進速度。
    第24頁
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