DE60132462T2

DE60132462T2 - Erfassung und auswertung von hochgeschwindigkeitsdatenströmen

Info

Publication number: DE60132462T2
Application number: DE60132462T
Authority: DE
Inventors: Alan J. Wayland REISS
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 2000-08-09
Filing date: 2001-08-01
Publication date: 2009-01-15
Anticipated expiration: 2021-08-02
Also published as: WO2002012909A3; DE60132462D1; CN1446318A; AU2001280945A1; TW514738B; JP2004506204A; EP1307755A2; WO2002012909A2; ATE384268T1; CN1185500C; KR100816468B1; EP1307755B1; KR20030042450A; JP4989840B2; US6694462B1

Description

Die vorliegende Erfindung betrifft allgemein eine automatische Prüfausrüstung und insbesondere das Prüfen der Zeitcharakteristik von seriellen Hochgeschwindigkeitsdatenströmen.
HINTERGRUND DER ERFINDUNG
Hersteller von integrierten Schaltkreisen verwenden automatische Prüfausrüstung (ATE), um neu hergestellte Bauelemente zu überprüfen. ATE ermöglicht Herstellern, Bauelementefehler früh im Herstellungsprozeß zu diagnostizieren, und ermöglicht Herstellern somit, Kosten zu sparen. ATE ermöglicht Herstellern außerdem, Bauelemente nach verschiedenen Leistungsgraden einzustufen. Da Hersteller für Chips mit höherem Leistungsvermögen im allgemeinen höhere Preise erzielen, läßt sich die Fähigkeit, integrierte Schaltkreise exakt zu prüfen, in höhere Gewinne umsetzen.
Ein erstrangiges Ziel automatischer Prüfausrüstung (ATE) besteht darin, elektronische Bauelemente schnell und exakt zu prüfen. Da Bauelemente schneller und komplizierter werden, muß sich die ATE weiterentwickeln, um mit diesen Veränderungen schrittzuhalten.
Die Beliebtheit von Parallel-Seriell-/Seriell-Parallel-Umsetzer-Sendeempfängern, gewöhnlich „SerDes"-Bauelemente genannt, hat mit dem jüngsten Wachstum in der Telekommunikations- und Netzwerktechnikindustrie zugenommen. SerDes-Bauelemente setzen parallele Bitströme in serielle Bitströme um, die mit einem Vielfachen der parallelen Eingangsdatenrate wechseln. Sie führen auch die umgekehrte Funktion der Seriell-Parallel-Umsetzung von seriellen Bitströmen durch, indem sie diese in parallele Bitströme umsetzen, die mit einem Bruchteil der seriellen Datenraten ausgetauscht werden. SerDes-Bauelemente sind nunmehr mit seriellen Datenraten von bis zu 2,5 Gbit/s (Milliarden Bits pro Sekunde) verfügbar, und Teile für 10 Gbit/s werden bald verfügbar sein.
1 ist eine stark vereinfachte Darstellung einer herkömmlichen Komponentenprüfeinrichtung 100. Die Komponentenprüfeinrichtung 100 weist einen Hostcomputer 110, einen Taktgenerator 112, einen Speicher 114 und eine Systemtaktquelle 116 auf. Der Hostcomputer 110 speichert ein Prüfprogramm (nicht gezeigt) zur Steuerung der Ressourcen der Komponentenprüfeinrichtung 100. Als Antwort auf die Systemtaktquelle 116 erzeugt der Taktgenerator 112 Zeitsteuerungssignale 118 zu präzisen Zeitpunkten, die durch das Prüfprogramm definiert werden. Die Zeitsteuerungssignale 118 steuern eine Viehahl von Treiberschaltungen, die allgemein als Treiberschaltungen 120a–120x gezeigt sind, und eine Vielzahl von Detektorschaltungen, die allgemein als Detektorschaltungen 122a–122x gezeigt sind.
Das Prüfprogramm legt Daten fest, die digitale Zustände darstellen, in welche die Treiberschaltungen 120 durch Ansteuerung versetzt werden sollen. Diese Daten sind herkömmlich als „Ansteuerungsdaten" bekannt. Das Prüfprogramm legt außerdem Daten fest, die Werte darstellen, die vom DUT als Antwort auf die Ansteuerungsdaten erwartet werden, das heißt „Erwartungsdaten". Das Prüfsystem 100 speichert die Ansteuerungsdaten im Speicher 114 und legt die Ansteuerungsdaten nacheinander zu präzisen Zeitpunkten an die Treiberschaltungen 120 an. Als Antwort erzeugen die Treiberschaltungen 120 elektrische Signale.
Die elektrischen Signale werden an Eingänge eines DUT (zu prüfendes Bauelement) 124 angelegt, und das DUT 124 erzeugt Ausgangssignale als Antwort auf seine Eingangssignale. Während das Prüfsystem 100 Eingangssignale an das DUT 124 anlegt, veranlaßt es gleichzeitig die Detektorschaltungen 122, Ausgangssignale vom DUT strobesignalgesteuert freizugeben. Daten, die von den Detektorschaltungen erfaßte Signale darstellen, werden im Speicher 114 gespeichert. Um zu bestimmen, ob ein Bauelement gut oder schlecht ist, vergleicht das Prüfprogramm die erfaßten Daten von den Detektorschaltungen 122 mit den Erwartungsdaten.
Wenn die tatsächlichen Daten mit den Erwartungsdaten übereinstimmen, erkennt das Prüfprogramm grundsätzlich auf gut. Andernfalls erkennt das Prüfprogramm grundsätzlich auf schlecht.
Komponentenprüfeinrichtungen nach dem Stand der Technik können digitale Wellenformen mit Geschwindigkeiten bis zu einigen hundert Megahertz erzeugen. Dies liegt immer noch unter den 10 Gbit/s, die nötig sind, um die schnellsten gegenwärtig verfügbaren SerDes-Bauelemente mit voller Geschwindigkeit zu prüfen.
Frühere Versuche zur Messung von seriellen Hochgeschwindigkeitsdatenströmen mit Komponentenprüfeinrichtungen haben von spezialisierten Instrumenten Gebrauch gemacht, die TJDs (Zeitjitter-Digitalisierer) genannt werden. TJDs ermitteln Ereignisse an ihren Eingängen – zum Beispiel elektrische Signale, die ihren Zustand ändern – und setzen Zeitstempelwerte, die für die Zeitpunkte kennzeichnend sind, wo die ermittelten Ereignisse auftreten. Zum Prüfen von seriellen Datenströmen erfaßt ein TJD den seriellen Datenstrom. Eine Prüfeinrichtung liest dann Ereignisse und entsprechende Zeitstempelwerte aus, um die zeitliche Lage von Signalflanken, die in den seriellen Datenstrom eingebettet sind, exakt zu melden. Weil sie komplizierte, multifunktionale Instrumente sind, sind TJDs ziemlich teuer. Sie arbeiten außerdem häufig mit Geschwindigkeiten, die niedriger sind als diejenigen, die zum Prüfen der schnellsten SerDes-Bauelemente erforderlich sind.
Measuring Jitter of High Speed Data Channels Using Undersampling Techniques, Proceedings International Test Conference 1998, 18.–23. Oktober 1998, Washington DC, USA, beschreibt eine Jitter-Maßmethode, die Unterabtastung mit hoher Bandbreite nutzt. Messungen werden durch Abtastung einer sich wiederholenden Wellenform mit inkrementellen Zeitverschiebungen vorgenommen, wobei jede zeitliche Lage mehrmals abgetastet wird, um ein statistisches Bild aufzubauen.
ZUSAMMENFASSUNG DER ERFINDUNG
Unter Berücksichtigung des vorerwähnten Hintergrundes besteht eine Aufgabe der Erfindung darin, die Zeitcharakteristik von seriellen Hochgeschwindigkeitsdatenströmen zu messen.
Eine weitere Aufgabe der Erfindung ist die einfache Integration mit herkömmlicher automatischer Prüfausrüstung.
Um die vorerwähnten Aufgaben und weitere Zielstellungen und Vorteile zu erreichen, wird ein herkömmliches Prüfsystem mit einem Zwischenspeicherkomparator versehen, um das Prüfen eines zu. prüfenden Bauelements (DUT) zu unterstützen. Der Zwischenspeicherkomparator hat einen Zwischenspeicher-Freigabeeingang, der, wenn er aktiviert wird, den Zwischenspeicherkomparator veranlaßt, an seinem Ausgang den Binärzustand seines Eingangs zum Zeitpunkt der Aktivierung zu halten. Treiberschaltungen von der Prüfeinrichtung sind mit Eingängen des DUT gekoppelt, und der Ausgang des DUT ist mit dem Eingang des Zwischenspeicherkomparators gekoppelt. Unter Steuerung eines Prüfprogramms legt die Prüfeinrichtung ein Prüfmuster an die Eingänge des DUT an. Das DUT wiederum erzeugt ein Ausgangssignal. Zu einem präzise gesteuerten Zeitpunkt relativ zum DUT-Ausgangssignal aktiviert die Prüfeinrichtung den Zwischenspeicher-Freigabeeingang und tastet den Ausgang des Zwischenspeicherkomparators ab. Wiederholt legt die Prüfeinrichtung das Prüfmuster an und aktiviert den Zwischenspeicher-Freigabeeingang, um eine Vielzahl von Abtastwerten des DUT-Ausgangssignals zum gesteuerten Zeitpunkt relativ zum DUT-Ausgangssignal zu erfassen.
Die Zeitsteuerung zur Aktivierung des Zwischenspeicher-Freigabeeingangs wird dann geändert, so daß sie einer anderen Lage relativ zum DUT-Ausgangssignal entspricht, und eine Vielzahl von Abtastwerten des DUT-Ausgangssignals wird in der neuen Lage erfaßt. Dieser Prozeß der Abtastung des DUT-Ausgangssignals und Änderung der Taktlage zur Aktivierung des Zwischenspeicher-Freigabeeingangs wird wiederholt, bis für alle erwünschten Lagen des DUT-Ausgangssignals eine Vielzahl von Abtastwerten gesammelt worden ist.
Unter Verwendung der gespeicherten Abtastwerte berechnet die Prüfeinrichtung einen separaten Mittelwert – oder eine Wahrscheinlichkeit – der für jede Lage relativ zum DUT-Ausgangssignal erfaßten Abtastwerte. Die Mittelwerte werden dann als eine Funktion der Zeit sortiert, und die Ergebnisse werden analysiert.
Zusätzliche Aufgaben, Vorteile und neuartige Merkmale der Erfindung werden durch Berücksichtigung der nachfolgenden Beschreibung und Zeichnungen deutlich.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung wird mit Berg auf die beigefügten Zeichnungen besser verständlich, in denen Aspekte der Erfindung und des Standes der Technik wie folgt dargestellt sind:
1 ist ein vereinfachtes Blockschaltbild des digitalen Abschnitts einer herkömmlichen Komponentenprüfeinrichtung nach dem Stand der Technik;
2 ist ein vereinfachtes Blockschaltbild eines Prüfsystems, das gemäß der vorliegenden Erfindung für die Charakterisierung von seriellen Datenströmen angepaßt ist;
3 ist ein Ablaufplan, der ein Verfahren darstellt, durch welches das angepaßte Prüfsystem von 2 zur Charakterisierung eines seriellen Datenstroms verwendet werden kann;
4a ist ein Zeitdiagramm von Signalen, die durch das angepaßte Prüfsystem von 2 zur Erzeugung und Bewertung eines seriellen Datenstroms verwendet werden, während einer Vektorperiode des Prüfsystems;
4b ist eine auseinandergezogene Ansicht eines Abschnitts des seriellen Datenstroms von 4a, die Zeitpunkte zeigt, wo der serielle Datenstrom durch das angepaßte Prüfsystem von 2 abgetastet wird;
4c ist eine Wahrscheinlichkeitsfunktion des Abschnitts des in 4b gezeigten seriellen Datenstroms; und
5 ist ein Ablaufplan, der ein Verfahren zur Programmierung einer Prüfeinrichtung, um Wellenformen für die Prüfung serieller Datenströme gemäß der vorliegenden Erfindung zu erzeugen, zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
TOPOLOGIE
2 ist eine vereinfachte Teildarstellung eines Prüfsystems 200, das gemäß der vorliegenden Erfindung aufgebaut ist, zur Prüfung eines DUT 124. Wie in 2 gezeigt, weist das Prüfsystem 200 einen Speicher 114, einen Taktgenerator 112, eine Vielzahl von Treiberschaltungen 120a–120l und eine Detektorschaltung 122 auf. Der Taktgenerator 112 erzeugt Zeitsteuerungssignale 118, welche die Taktlage der Treiberschaltungen und der Detektorschaltung steuern. Der Speicher 114 ist in eine Vielzahl von Segmenten unterteilt, die jeweils einer bestimmten Treiber- oder Detektorschaltung fest zugeordnet sind. Zum Beispiel speichern die Speichersegmente 214a–214l jeweils Ansteuerungsdaten für die Treiberschaltungen 120a–120l. Das Speichersegment 216 speichert Antwortdaten, die digitalen Signalen entsprechen, die durch die Detektorschaltung 122 erfaßt worden sind.
Das Prüfsystem 200 gemäß der vorliegenden Erfindung weist außerdem einen Zwischenspeicherkomparator 210 auf, der einen Komparatorabschnitt 210a und einen Zwischenspeicherabschnitt 210b aufweist. Der Ausgang des Komparatorabschnitts 210a ist mit dem Eingang des Zwischenspeicherabschnitts 210b gekoppelt, und der Ausgang des Zwischenspeicherabschnitts 210b ist mit der Detektorschaltung 122 gekoppelt, was ermöglicht, daß er durch das Prüfsystem 200 abgetastet wird. Der Zwischenspeicherkomparator 210 hat einen Zwischenspeicherfreigabe-(LE-)Eingang, der über einen Differenz-Zwischenspeicher 218 mit dem Ausgang der Treiberschaltung 120l gekoppelt ist. Wenn das Signal am LE-Eingang (das heißt das „LE-Signal") aktiviert wird, hält der Zwischenspeicherkomparator 210 an seinem Ausgang denjenigen digitalen Zustand, der an seinem Eingang vorliegt. Der Ausgang des Zwischenspeicherkomparators 210 bleibt konstant, solange das LE-Signal aktiv bleibt, ungeachtet der Veränderungen am Eingang des Zwischenspeicherkomparators, bis das LE-Signal erneut aktiviert wird. Wenn das LE-Signal inaktiv ist, ist der Zwischenspeicherabschnitt 210b auf Durchgang geschaltet, und der Zwischenspeicherkomparator erzeugt jeweils Hoch- und Tiefpegel an seinem Ausgang als Antwort auf Hoch- und Tiefpegel an seinem Eingang.
Was die Prüfung von SerDes-Bauelementen anbelangt, hat das SerDes-DUT eine Vielzahl von parallelen Eingangsanschlüssen, einen Taktanschluß und einen seriellen Ausgangsanschluß. Die Treiberschaltungen 120a–120j von der Prüfeinrichtung 200 übergeben digitale Eingangssignale an die parallelen Eingangsanschlüsse des DUT 124. Die Treiberschaltung 120k übergibt ein Taktsignal an den Taktanschluß. Als Antwort auf diese Eingangssignale erzeugt das SerDes-Bauelement ein serielles Ausgangssignal mit einer Datenrate, die gleich dem N-fachen der Frequenz des Takt-Eingangssignals ist, wobei N die Zahl der parallelen Eingangssignale des DUT 124 ist. Wenn das SerDes-Bauelement zum Beispiel 10 parallele Eingangssignale hat – wie in 2 gezeigt – und die Taktfrequenz 250 MHz beträgt, hätte das serielle Ausgangssignal eine Datenrate von 2,5 GHz.
Um das durch das DUT 124 erzeugte 2,5-GHz-Signal adäquat zu messen, muß der Komparatorabschnitt 210a dafür spezifiziert sein, Frequenzen zu bewältigen, die 2,5 GHz übersteigen. Ähnlich muß der Zwischenspeicherabschnitt 210b imstande sein, schnell ohne wesentlichen Jitter auf das LE-Signal zu reagieren. Ein geeignetes Bauelement, das die Funktionalität eines Komparators und eines Zwischenspeichers mit dem benötigten Leistungsvermögen kombiniert, ist der Zwischenspeicherkomparator SPT 9689 von Signal Processing Technologies Inc. in Colorado Springs, Colorado. Der SPT 9689 ist ein Differenz-Bauelement, daß ein Differenzsignal an seinem Eingang empfängt und ein Differenzsignal an seinem Ausgang erzeugt. Der SPT 9689 empfängt außerdem ein Differenzsignal am LE-Eingang.
Zwischenspeicherkomparatoren wie der SPT 9689 sind nach dem Stand der Technik zum Prüfen von digitalen Hochgeschwindigkeitssignalen in einem anderen Zusammenhang verwendet worden. Diese Bauelemente sind verwendet worden, um „Flankenfinder" zu implementieren. Bekanntlich bestimmen Flankenfinder, ob ein digitales Signal zu einem bestimmten Zeitpunkt in einem Hochpegel- oder Tiefpegelzustand ist. Gemäß dieser Methode empfängt der Eingang eines Zwischenspeicherkomparators ein Prüfsignal, und es wird bewirkt, daß sich das Prüfsignal periodisch wiederholt. Das Prüfsystem gibt den Zwischenspeicherkomparator strobesignalgesteuert frei, indem es seinen LE-Eingang zu einem präzise gesteuerten Zeitpunkt relativ zum Eingangssignal aktiviert. Später liest die Prüfeinrichtung das gehaltene Ausgangssignal des Zwischenspeicherkomparators aus, um zu bestimmen, ob es auf Hochpegel oder auf Tiefpegel ist. Die Prüfeinrichtung aktiviert den LE-Eingang von neuem, aber zu einem anderen Zeitpunkt relativ zum Eingangssignal, und liest erneut den Zustand des Zwischenspeicherkomparators aus. Wenn die Ausgangssignale sich zwischen den beiden Lesevorgängen unterscheiden, dann ist sicher, daß eine Flanke des Prüfsignals während des Intervalls zwischen dem ersten und dem zweiten Aktivierungs- oder Strobesignal aufgetreten ist. Zusätzliche Messungen können dann durchgeführt werden, um sich der genauen Lage der Flanke anzunähern.
BETRIEB
3 ist ein Ablaufplan, der einen Prozeß zur Erzeugung und Bewertung serieller Datenströme gemäß der vorliegenden Erfindung darstellt. Grob gesagt, weist der Prozeß von 3 Schritte zum Vorbereiten von Prüfmustern für die SerDes-Komponente (Schritte 310–316), einen Schritt zum Anlegen der vorbereiteten Prüfmuster (Schritt 318) und Schritte zum Analysieren der resultierenden Signale vom zu prüfenden Bauelement (Schritte 320–322) auf.
In Schritt 310 bereitet der Prüfingenieur Prüfvektoren zum Anlegen von Anregungssignalen an die SerDes-Komponente und zum Abtasten des resultierenden seriellen Datenstroms in einer oder mehreren zeitlichen Lagen vor. Im allgemeinen weist dieser Schritt das Vorbereiten von Prüfraustern für den Dateneingang des SerDes-Bauelements, für den Takteingang und für den LE-Eingang auf. Dieser Schritt weist außerdem das Vorbereiten von Prüfmustern zur strobesignalgesteuerten Freigabe des Ausgangs des Zwischenspeicherkomparators 210 unter Verwendung eines Detektors (zum Beispiel des Detektors 122) auf.
In Schritt 312 werden die in Schritt 310 erzeugten Prüfvektoren dupliziert, um die aktuelle Abtastlage mehrmals abzutasten. Zum Beispiel werden in der bevorzugten Ausführungsform Prüfvektoren vorbereitet, um jede Lage des seriellen Datenstroms 128mal abzutasten. Die duplizierten Prüfvektoren werden dann an die ursprünglichen Prüfvektoren von Schritt 310 angehängt, um einen Satz von Vektoren zur Erfassung der Vielzahl von Abtastwerten in jeder aktuell definierten zeitlichen Lage des LE-Signals zu erfassen.
In Schritt 316 werden die Taktlagen des LE-Signals und des Detektor-Strobesignals geändert, um den seriellen Datenstrom in (einer) anderen zeitlichen Lage(n) als denen abzutasten, die in Schritt 310 definiert wurden. Neue Prüfvektoren werden vorbereitet, um die überarbeitete Taktlage der LE- und Detektor-Strobesignale zu widerspiegeln (Schritt 310). Die neuen Prüfvektoren werden dann dupliziert (Schritt 312), um eine Vielzahl von Abtastwerten in der oder den neuen Abtastlage(n) zu gewinnen. Obwohl die Taktlage der Prüfmuster für das LE-Signal und das Detektor-Strobesignal jedes Mal durch Schritt 314 variiert werden, bleiben die Muster für die Daten und den Takt der SerDes-Komponente konstant. Daher „durchlaufen" die Muster für das LE-Signal und das Detektor-Strobesignal effektiv das feststehende, sich wiederholende SerDes-Eingangssignal.
Der Prozeß des Vorbereiten von Prüfvektoren, des Duplizieren der Prüfvektoren und des Überarbeitens der Taktlage der Prüfvektoren wird wiederholt, bis Prüfvektoren für einen gesamten erwünschten Abschnitt des seriellen Datenstroms erzeugt worden sind (Schritt 314).
Die Prüfvektoren werden in Schritt 318 an das DUT angelegt. Während jeder Prüfvektor angelegt wird, liest die Prüfeinrichtung Detektorwerte aus, die den Zustand des Zwischenspeicherkomparators nach jeder Aktivzustandssetzung des LE-Signals anzeigen. Die Prüfeinrichtung berechnet dann einen Mittelwert der Detektorwerte, die für jede Lage des seriellen Datenstroms erfaßt wurden (Schritt 320). Jeder Mittelwert stellt dann die Wahrscheinlichkeit dar, daß der serielle Datenstrom in der jeweiligen abgetasteten Lage einen Logikpegel „1" hat. Wenn zum Beispiel 128 Abtastwerte in einer bestimmten Lage des seriellen Datenstroms aufgenommen werden, von denen die Hälfte den Logikpegel „1" und die Hälfte den Logikpegel „0" hat, würde die Wahrscheinlichkeit des seriellen Datenstroms in dieser Lage der Mittelwert oder 0,5 sein.
In Schritt 322 wird die Zeitcharakteristik des seriellen Datenstroms aus der in Schritt 320 abgeleiteten Wahrscheinlichkeitsfunktion bestimmt. Dieser Schritt wird nachstehend ausführlicher beschrieben.
UNTERABTASTUNG/BESTIMMUNG DER WAHRSCHEINLICHKEIT
Das Prüfsystem 200 von 2 charakterisiert einen seriellen Datenstrom von einem SerDes-DUT durch Unterabtastung des seriellen Datenstroms und bestimmt die Wahrscheinlichkeit (oder den Mittelwert) des seriellen Datenstroms in jeder unterabgetasteten zeitlichen Lage. Das DUT kann dann als bestanden oder nichtbestanden bewertet werden, abhängig von den gemessenen Wahrscheinlichkeiten.
4a–4b stellen einen Prozeß gemäß der vorliegenden Erfindung zur Unterabtastung eines seriellen Datenstroms dar. In 4a sind die Zeitsteuerungsaktivitäten der Prüfeinrichtung 200 während eines Prüfvektors gezeigt. Die Wellenform 410 stellt das Signal „T0" dar, das den Anfang und das Ende eines Prüfvektors definiert. Genauer gesagt, beginnt der Prüfvektor an der steigenden Flanke des ersten Impulses von T0 und endet an der steigenden Flanke des zweiten Impulses von T0. Die Prüfeinrichtung legt während des Prüfvektors 410 in Intervallen, die in der Wellenform 412 gezeigt sind, Daten an die Dateneingänge der SerDes-Komponente an. Die Prüfeinrichtung wird in einem Modus betrieben, der sie befähigt, während jeder Vektorperiode 4 unterschiedliche Datenworte zu übergeben. Zum Prüfen einer 10-Bit-SerDes-Komponente erzeugt die Prüfeinrichtung 4 unterschiedliche 10-Bit-Datenworte während jedes Prüfvektors, und zwar zu den Zeitpunkten, die durch die Impulse der Wellenform 412 bestimmt werden.
Die Wellenform 414 stellt das Taktsignal dar, das die Prüfeinrichtung an den Eingang der SerDes-Komponente übergibt. Wie gezeigt, wechselt das Taktsignal mit der doppelten Rate von T0. Die SerDes-Komponente ist so aufgebaut, daß sie sowohl auf steigende als auch auf fallende Flanken des Taktsignals anspricht. Daher wird das SerDes-Bauelement viermal pro Prüfvektor getaktet, einmal immer dann, wenn die Dateneingaben in die SerDes-Komponente geändert werden.
Aufgrund der Arbeitsweise der SerDes-Komponente hat das serielle Ausgangssignal des SerDes-Bauelements eine Bitrate gleich dem Zehnfachen der Wortrate des Daten-Eingangssignals 412. Da die Wortrate des Daten-Eingangssignals das Vierfache der Rate von T0 beträgt, wechselt das serielle Ausgangssignal des SerDes-Bauelements mit dem 40fachen der Rate von T0.
Die Wellenform 416 stellt einen Abschnitt des seriellen Ausgangssignals dar, das durch das SerDes-Bauelement während des durch das Signal 410 erzeugten Prüfvektors erzeugt wird. Wie gezeigt, ist das serielle Ausgangssignal ein Differenzsignal, das mit einer Rate gleich dem Zehnfachen der Rate des Wechsels des Datensignals 412 wechselt.
Es versteht sich, daß die Gesamtheit von 4a eine auseinandergezogene Ansicht ist, die nur einen von vielen Prüfvektoren zeigt. Insbesondere definiert die SerDes-Spezifikation ein Einheitenprüfmuster („UTP") mit einer vorbestimmten Folge von Einsen und Nullen und einer vorbestimmten Länge von 2280 Bits. Das Prüfsystem 200 ist vorzugsweise dafür programmiert, das UTP zu vervielfältigen. Da das UTP 40 Bits für jeden Prüfvektor von 4a aufweist (4 parallele Eingangswörter mal 10), sind 57 Prüfvektoren erforderlich, um das gesamte UTP zu erzeugen (2280 Bits geteilt durch 40 pro Vektor). Daher werden 57 Prüfvektoren für jeden Durchlauf durch das UTP bereitgestellt.
Um die SerDes-Komponente zu prüfen, werden die 57 Prüfvektoren, die das UTP bilden, wiederholt, und das UTP wird wiederholt erzeugt. Wenn das UTP erzeugt wird, wird der Zwischenspeicherkomparator 210 aktiviert, um das UTP zu vorbestimmten Zeitpunkten abzutasten. Die Wellenform 418 stellt das LE-Signal am Zwischenspeicher-Freigabeeingang des Zwischenspeicherkomparators 210 dar. Wie gezeigt, wiederholt die Prüfeinrichtung das LE-Signal zweimal während jedes Prüfvektors oder 114mal pro UTP (57 Vektoren, zweimal pro Vektor). Nach jedem Durchlauf durch die 57 Prüfvektoren, die das UTP bilden, wird die zeitliche Lage des LE-Signals inkrementiert, so daß der Zwischenspeicherkomparator 210 veranlaßt wird, einen anderen Abschnitt des UTP abzutasten. In der bevorzugten Ausführungsform wird, um die bestmögliche Zeitauflösung zu erlangen, das LE-Signal mit jedem aufeinanderfolgenden Durchlauf durch das UTP um ein LSB (niedrigstwertiges Bit) des Zeitsteuerungssystems der Prüfeinrichtung inkrementiert. Im Catalyst^TM-Prüfsystem, das von Teradyne Inc. in Boston, Massachusetts, hergestellt wird, ist ein LSB des Zeitsteuerungssystems gleich 1 ns geteilt durch 1024, was annähernd gleich 9,76 ps ist. Daher wird mit jedem aufeinanderfolgenden Durchlauf durch das UTP die Lage des LE-Signals um 9,76 ps inkrementiert. Der Prozeß des Abtasten des UTP und des Inkrementierens der Lage des LE-Signals wird wiederholt, bis ein kompletter erwünschter Abschnitt des UTP abgetastet worden ist.
Die Wellenform 420 stellt das Datenerfassungssignal (CAP) dar, das Zeitpunkte definiert, zu denen die Prüfeinrichtung 200 einen Detektor, wie etwa den Detektor 122, strobesignalgesteuert freigibt, um den Ausgang des Zwischenspeicherkomparators 210 abzutasten. Wenn der Detektor aktiviert ist, wird sein digitaler Zustand im Abschnitt 216 des Speichers 114 gespeichert. Weil der Zwischenspeicherkomparator 210 seinen zwischengespeicherten Wert nach der Aktivierung des LE-Eingangs unbegrenzt hält, ist die präzise Taktlage des CAP-Signals 420 nicht entscheidend. Es sollte jedoch dafür Sorge getragen werden, zu gewährleisten, daß das CAP-Signal nach dem LE-Signal für den entsprechenden Abtastwert (nach einer hinreichenden Verzögerung, um Setzzeiten zu berücksichtigen) und vor einer anschließenden Aktivzustandssetzung des LE-Signals gesetzt wird. Wie in 4a gezeigt, aktiviert die Prüfeinrichtung das CAP-Signal 420 mit einer kurzen Verzögerung nach dem LE-Signal 418, und zwar im Gleichschritt mit dem LE-Signal. Daher wird, während die zeitliche Lage des LE-Signals 418 mit aufeinanderfolgenden Durchlaufen durch das UTP 416 vorrückt, die zeitliche Lage des CAP-Signals 420 in entsprechender Weise vorgerückt.
4b ist eine auseinandergezogene Ansicht des UTP 416 und des LE-Signals 418 von 4a, die drei aufeinanderfolgende Bitbereiche des UTP zeigt. Im Gegensatz zu den Wellenformen von 4a, die einen Durchlauf durch das UTP darstellen, stellen die Wellenformen von 4b zahlreiche Durchlaufe durch das UTP dar. Während des in 4b gezeigten Intervalls wechselt das UTP-Segment 440 zweimal seinen Zustand, einmal in der Lage 442 und einmal in der Lage 444. Bedeutsamerweise treten die Lagen dieser Zustandswechsel nicht zu feststehenden, konsistenten Zeitpunkten auf, obwohl sie für alle Durchläufe identisch erzeugt werden. Die Lageänderungen der Signaldurchgänge werden prinzipiell durch Jitter im SerDes-Bauelement verursacht. Wegen des Jitters können die Zustandsänderungen des Signals 440 früher oder später als ihre Mittellagen auftreten.
Die Wellenform 446 stellt das LE-Signal über mehrere Durchlaufe durch das UTP dar. Wie oben angegeben, sind Aktivzustandssetzungen des LE-Signals in aufeinanderfolgenden Durchlaufen vorzugsweise um ein LSB der Zeitauflösung der Prüfeinrichtung oder 9,76 ps in der Catalyst^TM-Prüfeinrichtung getrennt.
4c stellt eine Wahrscheinlichkeitsfunktion 450 des UTP-Segments 440 für jeden Zeitpunkt dar, wo das UTP-Segment 440 abgetastet wird. Während der Abschnitte 452 und 460 der Funktion 450 meldet die Wahrscheinlichkeitsfunktion 450 beständig einen logischen Tiefpegel. Ebenso meldet die Wahrscheinlichkeitsfunktion 450 während des Abschnitts 456 beständig einen logischen Hochpegel. Während der Übergangsbereiche 442 und 444 jedoch variiert die Wahrscheinlichkeit des UTP-Segments 440 als eine Funktion der Zeit. Wir haben erkannt, daß, wenn der Jitter im UTP-Segment 440 auf eine Gaußsche Weise verteilt ist, die Wahrscheinlichkeitsfunktion 450 während der Übergangsbereiche 442 und 444 annähernd S-förmigen Kurven (gezeigt als Bereiche 454 und 458) folgt.
Die Prüfeinrichtung bestimmt die Wahrscheinlichkeitsfunktion 450 durch gesondertes Mitteln der digitalen Werte (Nullen und Einsen), die in den unterschiedlichen abgetasteten Lagen des UTP erfaßt werden, und Darstellen der Mittelwerte als eine Funktion der Zeit. In der bevorzugten Ausführungsform wird das UTP 128mal abgetastet. Daher werden für jede abgetastete Lage 128 Werte gemittelt. Eine alternative Möglichkeit, die Meßergebnisse auszudrücken, sind Zahlen, die von 0 bis zur Anzahl der Abtastwerte pro Lage (128) reichen. Eine Lage, die nur Einsen ergibt, würde dann einen Wert von 128 erzeugen. Eine, die nur Nullen ergibt, würde einen Wert von 0 erzeugen. Der Fachmann kann sich ohne weiteres zahlreiche Möglichkeiten vorstellen, um die Wahrscheinlichkeitsfunktion auszudrücken, und die verwendete spezifische Art und Weise wird nicht als entscheidend für die Erfindung angesehen.
Aus 4c wird deutlich, daß der Wahrscheinlichkeitsfunktion 450 viele zeitliche Charakteristika des UTP entnommen werden können. Zum Beispiel kann Jitter, der durch die SerDes-Komponente erzeugt wird, direkt aus den Breiten der Übergangsbereiche 454 und 458 bestimmt werden. Differenzen zwischen Anstiegs- und Falljitter können aus Differenzen zwischen den Breiten der jeweiligen Übergangsbereiche hergeleitet werden. Bekanntlich ist „Augenschließen" ein charakteristisches Merkmal serieller Datenströme. Augenschließen wird als eine Zeit zwischen den Übergangsbereichen 442 und 444 dargestellt, in der das Signal 440 garantiert in einem stabilen Zustand ist. Das Segment 456 von 4c stellt dieses Intervall ebenfalls dar. Wenn die Breite des Segments 456 auf null schrumpft, sagt man, daß das „Auge geschlossen" ist, und Daten, die innerhalb dieses Abschnitts des UTP übermittelt werden, können nicht zuverlässig übertragen werden.
Die „Bitfehlerrate" (BER) ist ein weiteres charakteristisches Merkmal serieller Datenströme. Die Bitfehlerrate des seriellen Datenstroms ist die Rate, mit welcher der Datenstrom ungültige Daten überträgt, die auf Jitter zurückzuführen sind. In dem Maße, wie Jitter als ein Gaußsches Phänomen modelliert werden kann, können die Impulsschwänze der S-förmigen Bereiche 454 und 458 der Wahrscheinlichkeitsfunktion 450 mathematisch extrapoliert werden, um die Wahrscheinlichkeit vorherzusagen, mit der Übertragungsfehler austreten werden, und zwar in beliebigen Entfernungen von jedem gegebenem Übergangsbereich. Daher kann die oben beschriebene Methode unter Verwendung von Extrapolation auch verwendet werden, um die Bitfehlerrate zu bestimmen.
„Intersymbolstörung" ist definiert als eine reproduzierbare Änderung einer Flankenlage eines seriellen Datenstroms als Antwort auf vorherige innerhalb des seriellen Datenstroms erzeugte Logikpegel. Die oben beschriebene Methode kann auch verwendet werden, um die „Intersymbolstörung" zu bestimmen. Thermische Charakteristika, Übersprechen und gespeicherte Ladung tragen zur Intersymbolstörung bei. Unter Verwendung der oben beschriebenen Methode kann man die Intersymbolstörung messen, indem die Änderungen der mittleren Flankenlagen als Antwort auf Änderungen in den vorhergehenden Daten (vorhergehende Einsen und Nullen) notiert werden. Das UTP ist eigens dafür entworfen worden, Intersymbolstörung aufzudecken. Daher kann dieser Fehler im allgemeinen direkt aus der Wahrscheinlichkeitsfunktion 450 bestimmt werden.
Die oben beschriebene Methode kann auch verwendet werden, um Spektrumskomponenten der Intersymbolstörung zu bestimmen. Gemäß diesem Aspekt der Methode werden mittlere Flankenlagen innerhalb des seriellen Datenstroms mit idealen Referenzpositionen verglichen. Die Differenz zwischen der mittleren und der idealen Flankenlage jeder Flanke innerhalb des UTP wird als eine Funktion der Zeit abgebildet, und eine Schnelle Fourier-Transformation (FFT) wird auf die resultierende Funktion angewendet. Das Spektrum der Funktion ist spezifisch für das jeweilige zu prüfende Bauelement und kann verwendet werden, um Defekte zu diagnostizieren.
PROGRAMMIERUNG EINER PRÜFEINRICHTUNG
Das oben beschriebene Verfahren konzentriert sich grundsätzlich darauf, wie ein SerDes-Bauelement erfindungsgemäß abgetastet und bewertet werden kann. 5 stellt dar, wie dieses Verfahren unter Verwendung einer tatsächlichen Bauelemente-Prüfeinrichtung implementiert werden kann.
Beginnend bei Schritt 510 definiert ein Prüfingenieur eine Vektorfrequenz zur Erzeugung der Dateneingangswörter für das SerDes-Bauelement mit der erforderlichen Wortrate. Um zum Beispiel eine serielle Ausgangsbitrate von 2,5 Gbit/s zu erlangen, muß die Wortrate der Dateneingangssignale 250 MSa/s (Millionen Abtastwerte pro Sekunde) betragen, ein Zehntel der Bitrate des seriellen Ausgangssignals. Wenn die Prüfeinrichtung nicht imstande ist, eine so hohe Vektorfrequenz direkt zu erzeugen, sollten alternative Modi der Signalerzeugung in Betracht gezogen werden. Dem Fachmann sind verschiedene Modi der Signalerzeugung bekannt, zum Beispiel Doppelansteuerungsmodus und Multiplexmodus. Mit dem Doppelansteuerungsmodus kann die Frequenz des Ausgangssignals eines Treibers verdoppelt werden, indem die Aktionen zweier Pinelektronik-Kanäle in einem einzigen Treiber kombiniert werden. Mit dem Multiplexmodus kann die Maximalfrequenz des Treibers ebenfalls verdoppelt werden, indem die Ausgänge zweier unterschiedlicher Treiber in einem einzigen Ausgang einer Prüfeinrichtung kombiniert werden. Indem sowohl der Doppelansteuerungsmodus als auch der Multiplexmodus gleichzeitig verwendet werden, kann eine Prüfeinrichtung Wellenformen bis zum Vierfachen der maximalen Vektorrate erzeugen.
Vorzugsweise wird eine Vektorfrequenz von 62,5 MHz ausgewählt, wenn das Catalyst-Prüfsystem von Teradyne Inc. verwendet wird. Sowohl der Doppelansteuerungsmodus als auch der Multiplexmodus werden verwendet, um die Dateneingaben in das SerDes-Bauelement zu erzeugen. Das Catalyst-Prüfsystem übergibt somit Signale an die Dateneingänge des SerDes-Bauelements, die mit 250 MSa/s wechseln. Doppelansteuerungsmodus ohne Multiplexmodus wird zur Erzeugung des Taktsignals für die SerDes-Komponente und zur Erzeugung des LE-Signals für den Zwischenspeicherkomparator 210 verwendet. Diese Signale wechseln daher mit einer Frequenz von 125 MHz.
In Schritt 512 wird die Vektorperiode eingestellt, so daß jeder Durchlauf durch das UTP einer ganzen Zahl von Taktlagen-LSBs der Prüfeinrichtung entspricht. Dieser Schritt ist erforderlich, wenn alle Taktlagen-Inkremente zwischen aufeinanderfolgenden Aktivzustandssetzungen des LE-Signals einheitlich sein müssen. Wenn ein nichteinheitlicher Abstand der LE-Signale toleriert werden kann, kann dieser Schritt jedoch übersprungen werden. Um zu gewährleisten, daß jeder Durchlauf durch das UTP eine ganze Zahl von Prüfeinrichtungstaktlagen-LSBs bildet, ist es hinreichend, daß die Periode des seriellen Ausgangssignals des SerDes-Bauelements eine ganze Zahl von Prüfeinrichtungstaktlagen-LSBs bildet. Zum Beispiel entspricht eine SerDes-Ausgangsrate von 2,5 GSa/s einer Ausgangsperiode von 400 ps, die in einem Catalyst^TM-Prüfsystem 40,96 Prüfeinrichtungstaktlagen-LSBs umfaßt (1 LSB ist gleich 10 ns/1024). Um zu gewährleisten, daß jeder Durchlauf durch das UTP eine ganze Zahl von Prüfeinrichtungstaktlagen-LSBs bildet, sollte diese Zahl auf die nächste ganze Zahl (das heißt 41) gerundet werden. Wird dies zurückprojiziert, entsprechen 41 Prüfeinrichtungstaktlagen-LSBs einer Ausgangsperiode von 400,390625 ps oder einer Bitrate von 2,49756 GSa/s. Diese Bitrate ist extrem nahe, aber nicht genau gleich der erwünschten SerDes-Ausgangsrate. Daher muß, wenn ein einheitlicher Abstand der Abtastwerte erwünscht ist, möglicherweise ein kleiner Fehler in der SerDes-Bitrate toleriert werden. Jedoch sind diese Fehler äußerst klein, wie die obigen Zahlen demonstrieren, und dürften innerhalb zulässiger Fehlertoleranzen liegen. Wenn noch größere Genauigkeit erwünscht ist, kann das gesamte Intervall eines UTP – statt der Periode eines einzelnen Bits – auf die nächste ganze Zahl von Prüfeinrichtungstaktlagen-LSBs gerundet werden. Der Rundungsfehler würde dann um einen Faktor gleich der Zahl der Bits in einem UTP verringert (ein Faktor von 2280 bei Verwendung der oben angeführten Zahlen.) Obwohl die Verteilung des Rundungsfehlers über das gesamte UTP ein genaueres Ergebnis erbringt, ist dies tatsächlich weniger bevorzugt, weil es dazu führt, daß die Bits des UTP und die Abtastwerte ihre relative Ausrichtung von Bit zu Bit des UTP ändern. Wenn jedes Bit des UTP eine ganze Zahl von Prüfeinrichtungstaktlagen-LSBs enthält, werden alle Bits des UTP in den gleichen relativen Lagen abgetastet.
In Schritt 514 definiert der Prüfingenieur Prüfvektoren zur Abtastung des Ausgangssignals der SerDes-Komponente mittels des Zwischenspeicherkomparators 210. Man beachte, daß die Fähigkeit der Prüfeinrichtung, das SerDes-Ausgangssignal effektiv abzutasten, nicht durch die maximale Datenrate der Prüfeinrichtung begrenzt ist, weil das UTP unbegrenzt wiederholt werden kann, bis alle erwünschten zeitlichen Lagen abgetastet worden sind. Die Datenrate der Prüfeinrichtung spielt jedoch eine wichtige Rolle bei der Bestimmung der Meßzeit. Um die Meßzeit zu minimieren und den Durchsatz zu maximieren, sollte die höchste praktisch mögliche Datenrate verwendet werden. Das Catalyst-Prüfsystem verwendet den Doppelansteuerungsmodus zur Erzeugung des LE-Signals und zur Abtastung des Zwischenspeicherkomparators 210. Wir haben bestimmt, daß der Multiplexmodus unter gewissen Umständen einen zeitlichen Versatz zwischen benachbarten Flanken einführen kann. Da das LE-Signal besonders zeitkritisch ist, wird der Multiplexmodus vorzugsweise nicht zur Erzeugung des LE-Signals verwendet. Bei einer Vektorfrequenz von annähernd 62,5 MHz wird das LE-Signal daher mit annähernd 125 MHz gesetzt.
In Schritt 516 bestimmt der Prüfingenieur die Anzahl der Durchläufe durch das UTP, die benötigt wird, um das gesamte Muster abzutasten. Wenn das UTP aus 57 Prüfvektoren besteht, die unter Verwendung des Doppelansteuerungsmodus abgetastet werden, dann bewirkt ein Durchlauf durch das UTP, daß 114 unterschiedliche Abtastwerte aufgenommen werden müssen. Da es in jedem UTP 2280 Bits gibt, die jeweils 41 Prüfeinrichtungstaktlagen-LSBs aufweisen (siehe Schritt 512), weist ein UTP insgesamt 93480 Prüfeinrichtungstaktlagen-LSBs auf (2280 Bits mal 41 LSBs pro Bit). Teilt man diese Gesamtzahl durch 114 Abtastwerte pro UTP, so ergibt dies die Anzahl der Durchläufe, die benötigt wird, um jeden Punkt innerhalb des UTP abzutasten, oder 820 Durchläufe. Daher sollte bei Verwendung der angegebenen Werte das UTP 820mal wiederholt werden, um einen Abtastwert in jeder zeitlichen Lage zu erfassen.
Bekanntlich stellen Komponentenprüfeinrichtungen eine begrenzte Zahl von Zeitsteuerungssätzen („TSETs") zur Erzeugung von digitalen Bursts bereit. Jeder TSET ist grundsätzlich durch eine Taktperiode, eine Aktivzustandssetzzeit und eine Rückfallzeit definiert. Eine durch einen TSET definierte Signalflanke tritt grundsätzlich zur Aktivzustandssetzzeit auf, und eine weitere Flanke tritt grundsätzlich zur Rückfallzeit auf. Daher definiert ein TSET effektiv eine digitale Wellenform mit einer vorbestimmten Periode und digitalen Hoch- und Tiefpegelzuständen, die zu vorbestimmten, programmierbaren Zeitpunkten auftreten. Durch Änderung der Aktivzustandssetz- und Rückfallzeiten eines TSET können Signalflanken in bezug auf den Prüfvektor (das heißt T0) zeitlich verschoben werden. Signalflanken können auch durch Anwendung unterschiedlicher TSETs verschoben werden. In der bevorzugten Ausführungsform werden TSETs verwendet, um die Taktlage des LE-Signals zu steuern und seine Taktlage zu inkrementieren, damit sie mit unterschiedlichen Abschnitten des UTP 416 übereinstimmt.
Vorzugsweise wird eine Gruppe von TSETs für jeden Durchlauf durch das UTP verwendet. Um 820 Durchläufe durch das UTP zu bewerkstelligen, die jeweils eine andere zeitliche Lage des LE-Signals ergeben, muß der TSET 820mal umprogrammiert oder wiederverwendet werden. Keine bekannte Komponentenprüfeinrichtung stellt 820 unterschiedliche TSETs bereit. Daher müssen TSETs wiederverwendet werden, um 820 Durchlaufe zu bewerkstelligen. Wieviel TSETs verwendet werden und wie oft sie wiederverwendet werden müssen, muß dann bestimmt werden.
In Schritt 518 bestimmt der Prüfingenieur die Zahl von TSETs, die verwendet werden. Im allgemeinen zieht es keinen Zeitnachteil nach sich, wenn von einem vorprogrammierten TSET zu einem anderen gewechselt wird, während ein Prüfprogramm ausgeführt wird. Es wird jedoch erhebliche Zeit benötigt, um TSETs auf neue Werte umzuprogrammieren. Weil diese Zeit die Prüfzeit verlängert und den Durchsatz verringert, sollten TSETs grundsätzlich so selten umprogrammiert werden, wie es praktisch möglich ist. Dieser Belang muß jedoch gegen den Bedarf zur Vereinfachung der Prüfeinrichtungssoftware abgewogen werden. Wir haben festgestellt, daß die Prüfeinrichtungssoftware stark vereinfacht werden kann, indem eine Anzahl von TSETs verwendet wird, durch welche die Anzahl der Durchlaufe durch das UTP (820) teilbar ist. Wir haben herausgefunden, daß ein guter Kompromiß zwischen der Maximierung des Durchsatzes und der Vereinfachung der Prüfeinrichtungssoftware in einer Catalyst^TM-Prüfeinrichtung darin besteht, 20 unterschiedliche TSETs zu verwenden.
In Schritt 520 bestimmt der Prüfingenieur, wie oft die in Schritt 518 bestimmte Anzahl von TSETs umprogrammiert werden muß. Diese Zahl ist gleich der Anzahl der Durchlaufe (820) geteilt durch die Anzahl unterschiedlicher TSETs (20), oder 41mal bei Verwendung der oben angegebenen Werte.
Um Mittelwerte des SerDes-Ausgangssignals in jeder zeitlichen Lage zu bestimmen, wird ein einzelner TSET mit konstanten Werten programmiert, und mehrere Durchlaufe durch das UTP werden vorgenommen. Um zum Beispiel die bevorzugte Anzahl von Abtastwerten (128) zu erhalten, wird der TSET zur Aktivzustandssetzung des LE-Signals 128mal wiederholt. Um alle Lagen des UTP 128mal abzutasten, wird jeder der 820 Durchlaufe 128mal wiederholt. Insgesamt werden daher 104960 Durchlaufe durch das UTP (820 Durchlaufe mal 128) vollzogen, um an jedem Punkt die erwünschte Anzahl von Abtastwerten zu erhalten. Da jeder Durchlauf annähernd 912 ns dauert (2280 Bits mit annähernd 400 ps pro Bit), sind annähernd 95,7 ms (104960 mal 912 ns) erforderlich, um die Gesamtzahl der Durchlaufe zu bewerkstelligen.
In der Catalyst^TM-Prüfeinrichtung beträgt die Gesamtzeit, die zur Prüfung und Bewertung eines UTP erforderlich ist, annähernd 500 ms. Dies schließt nicht nur die Abtastzeit ein, sondern auch Zeit zum Umprogrammieren der TSETs und zur Verarbeitung der erfaßten Daten. In der bevorzugten Ausführungsform verarbeitet der Hostcomputer 110 die Daten durch Lesen von Detektorwerten aus dem Speichersegment 216 des Speichers 114, wo erfaßte Daten des seriellen Datenstroms gespeichert worden sind, und Durchführen von Berechnungen anhand der gespeicherten Daten.
ALTERNATIVEN
Nachdem eine Ausführungsform beschrieben worden ist, sind zahlreiche alternative Ausführungsformen oder Abwandlungen möglich. Zum Beispiel wird in der obigen Beschreibung die Catalyst^TM-Prüfeinrichtung verwendet, um das System und den Prozeß zur Erfassung und Bewertung serieller Daten zu implementieren. Jedoch ist dies nur ein Beispiel. Eine breite Vielfalt von anderen Prüfeinrichtungen könnte verwendet werden und ist dem Fachmann bekannt.
Außerdem sind das System und der Prozeß zur Prüfung serieller Datenströme oben mit Bezug auf SerDes-Komponenten beschrieben worden. Jedoch könnte die Erfindung auch zum Prüfen anderer Typen von elektronischen Komponenten angewendet werden. Zum Beispiel könnte die Erfindung zum Prüfen von eigenständigen Taktrückgewinnungsschaltungen verwendet werden, die inzwischen mit seriellen Ausgangssignalen von vergleichbarer Datenrate entwickelt werden.
Überdies können andere Zeitcharakteristiken des zu prüfenden Bauelements als die oben beschriebenen (das heißt Jitter, Augenschließen, Bitfehlerrate und Intersymbolinterferenz) unter Verwendung der allgemeinen oben beschriebenen Methodik bewertet werden.
Spezifische Werte für Auflösung, Arbeitsfrequenz und andere charakteristische Merkmale des Prüfsystems und des zu prüfenden Bauelements werden oben zum Zweck der Veranschaulichung offenbart und sind nicht dazu bestimmt, den Schutzbereich der beschriebenen Erfindung zu begrenzen. Zum Beispiel muß das Prüfsystem nicht an der Grenze seiner Zeitlauflösung betrieben werden. Vielmehr kann die Auflösung nach Bedarf variiert werden, so daß sie sich für das jeweilige Prüfproblem eignet. Die Auflösung kann ein ganzzahliges Vielfaches von Prüfeinrichtungstaktlagen-LSBs sein oder ein beliebiger Wert, der mit den Prüfeinrichtungstaktlagen-LSBs in keiner numerischen Beziehung steht.
Außerdem ist der Prüfingenieur als ein Mitarbeiter für die Durchführung vieler der oben beschriebenen Verfahrensschritte einbezogen worden. Angesichts des Trends zur Automatisierung sollten diese Schritte jedoch nicht so interpretiert werden, daß sie einen Prüfingenieur erfordern. Der Fachmann kann sich ohne weiteres Möglichkeiten zur Automatisierung der Aufgaben vorstellen, die dem Prüfingenieur hierin zugewiesen wurden, und zwar als Teil des normalen Ablaufs der Verbesserung ihrer Prozesse.
Es versteht sich daher, daß die Erfindung auf vielerlei unterschiedliche Weise in die Praxis umgesetzt werden kann und nur durch den Schutzbereich der beigefügten Ansprüche begrenzt werden sollte.

Claims

Verfahren zum Prüfen eines zu prüfenden Bauelements, DUT, (124), das einen seriellen Datenstrom (416) erzeugt, die folgenden Schritte umfassend: A) wiederholtes Anlegen einer Vielzahl von Eingangssignalen (412) an das DUT (124), um das DUT (124) anzuregen, einen seriellen Datenstrom (416) zu erzeugen; B) Digitalisieren des seriellen Datenstroms (416); C) wiederholtes Aktivieren eines Zwischenspeicherbauelements (210), um einen Wert des digitalisierten seriellen Datenstroms in einer feststehenden zeitlichen Lage relativ zu einem Anfang des seriellen Datenstroms zu halten; D) Abtasten des gehaltenen Werts des seriellen Datenstroms; E) Mitteln der in Schritt D erfaßten Abtastwerte, um einen Mittelwert des seriellen Datenstroms in der feststehenden zeitlichen Lage zu bestimmen; und F) Wiederholen der Schritte A bis E in unterschiedlichen feststehenden zeitlichen Lagen relativ zu dem seriellen Datenstrom (416), um eine Wahrscheinlichkeitsfunktion des seriellen Datenstroms (416) in Abhängigkeit von der Zeit zu bilden.
Verfahren nach Anspruch 1, ferner den folgenden Schritt umfassend: G) Bewerten der in Schritt F gebildeten Wahrscheinlichkeitsfunktion, um die Taktcharakteristik des DUT (124) zu bestimmen.
Verfahren nach Anspruch 2, wobei der Bewertungsschritt den folgenden Schritt umfaßt: Bestimmen von Breiten von Übergangsbereichen (450, 458) in der Wahrscheinlichkeitsfunktion, wobei die Breiten auf Jitter in Lagen von Bitübergängen (450, 458) des seriellen Datenstroms (416) hinweisen.
Verfahren nach Anspruch 2, wobei der Bewertungsschritt den folgenden Schritt umfaßt: Bestimmen von Lagen von Übergangsbereichen (450, 458) in der Wahrscheinlichkeitsfunktion, wobei die Lagen auf Intersymbolstörung des seriellen Datenstroms (416) hinweisen.
Verfahren nach Anspruch 2, wobei der Bewertungsschritt den folgenden Schritt aufweist: Untersuchen von Spektralkomponenten von Intersymbolstörung im seriellen Datenstrom (416).
Verfahren nach Anspruch 5, wobei der Schritt des Untersuchens von Spektralkomponenten von Intersymbolstörung die folgenden Schritte umfaßt: Bestimmen einer Differenz zwischen der Lage jedes Bitübergangs des seriellen Datenstroms (416) und einer entsprechenden idealen Lage des Bitübergangs (450, 458); Bilden der Differenz für alle Bitübergänge als eine Funktion der Zeit; und Durchführen einer Schnellen Fourier-Transformation, FFT, mit der Differenzfunktion.
Verfahren nach Anspruch 6, ferner den folgenden Schritt umfassend: Diagnostizieren des DUT (124) als bestanden oder nichtbestanden als Antwort auf Spektralkomponenten der FFT.
Verfahren nach Anspruch 2, wobei der serielle Datenstrom (416) ein Einheitenprüfmuster, UTP, (416) ist, das zum Prüfen einer Parallel-Serien/Serien-Parallel-Umsetzervorrichtung definiert ist.
Verfahren nach Anspruch 1, durchgeführt durch eine Komponentenprüfeinrichtung (200), die ein Prüfprogramm ausführt.
Verfahren nach Anspruch 9, wobei das DUT (124) parallele Datenworte in den seriellen Bitstrom (416) umsetzt.
Vorrichtung (200) zur Verwendung in einem automatischen Prüfsystem zum Prüfen eines zu prüfenden Bauelements, DUT, (124), das ein serielles Ausgangssignal (416) erzeugt, umfassend: eine Vielzahl von Treiberschaltungen (120_a-k ), die angeordnet sind, um wiederholt eine Vielzahl von Prüf-Eingangssignalen (412) an das DUT (124) anzulegen, wobei ein Teil der Vielzahl von Treiberschaltungen (120_a-k ) mit dem DUT (124) gekoppelt ist, um das DUT (124) anzuregen, ein serielles Ausgangssignal (416) zu erzeugen; ein Zwischenspeicherbauelement (210) mit einem Signaleingang, der mit dem Ausgang des DUT (124) gekoppelt ist, um das serielle Ausgangssignal zu empfangen, einem Freigabeeingang (LE), der mit einer aus der Vielzahl von Treiberschaltungen (120) gekoppelt ist, um das Zwischenspeicherbauelement (210) zu aktivieren, und einem Ausgang, der mit einem Speicher (114) gekoppelt ist, um digitale Werte zu speichern, die am Ausgang des Zwischenspeicherbauelements (210) bereitgestellt werden; einen Taktgenerator (112), der angeordnet ist, um zu bewirken, daß die mit dem Freigabeeingang (LE) des Zwischenspeicherbauelements (210) gekoppelte Treiberschaltung (120_l ) den Freigabeeingang (LE) zu vorbestimmten Zeitpunkten relativ zu einem Anfang des seriellen Ausgangssignals (416) aktiviert; und ein Mittel (110), das angeordnet ist, um eine Wahrscheinlichkeit des seriellen Ausgangssignals (416) aus den gespeicherten Werten zu bestimmen.
Vorrichtung nach Anspruch 11, wobei das Zwischenspeicherbauelement (210) einen Komparator (210a) mit mindestens einem Eingang, der mit dem Ausgang des DUT (124) gekoppelt ist, und einem Ausgang, der mit einer Zwischenspeicherschaltung (210b) gekoppelt ist, umfaßt.
Vorrichtung nach Anspruch 11, wobei das Zwischenspeicherbauelement (210) ein Zwischenspeicherkomparator (210) ist.
Vorrichtung nach Anspruch 11, wobei das DUT (124) eine Parallel-Serien/Serien-Parallel-Umsetzervorrichtung ist, die angeordnet ist, um Eingangswörter in parallelem Format zu empfangen und Ausgangsbits in seriellem Format zu erzeugen.
Vorrichtung nach Anspruch 11, wobei das Mittel zum Bestimmen der Wahrscheinlichkeit einen Hostcomputer (110) umfaßt, der angeordnet ist, um ein Prüfprogramm auszuführen.