JP5194067B2 - 誤り率測定装置及び誤り率測定方法 - Google Patents

Description

本発明は、被試験デバイスに所定パターンのテスト信号を入力し、このテスト信号の入力に伴って被試験デバイスから受信した入力データのビット誤り率を被試験デバイスに入力したテスト信号との比較によって測定する誤り率測定装置及び誤り率測定方法に関する。

近年、各種のディジタル通信装置は、利用者数の増加やマルチメディア通信の普及に伴い、より大容量の伝送能力が求められている。そして、これらのディジタル通信装置におけるディジタル信号の品質評価の指標の一つとして、受信データのうち符号誤りが発生した数と受信データの総数との比較として定義されるビット誤り率（Bit Error Rate）が知られている。

また、試験対象となる光電変換部品等の被試験デバイス（Device Under Test ）に対して固定データを含むテスト信号を送信し、被試験デバイスを介して入力される被測定信号と基準となる参照信号とをビット単位で比較して、被測定信号の誤り率を測定する誤り率測定装置として、例えば下記特許文献１に開示されるようなビット誤り測定装置が公知である。

図５は、下記特許文献１に開示されるビット誤り測定装置の概略構成図である。図示のように、ビット誤り測定装置１００は、ＲＡＭ等のメモリによって構成されるデータ記憶部１０１、比較データ記憶部１０２、及び位置情報記憶部１０３と、集積回路等によって構成される信号送信部１０４、信号受信部１０５、同期検出部１０６、比較部１０７、表示制御部１０８と、ＣＲＴや液晶ディスプレイ等の表示機器１０９、及びキーボード等の操作部１１０とによって構成され、測定対象２００から受信した入力データと測定対象２００から受信されるべき既知のデータとを比較して誤りビットを測定するビット誤り測定装置１００において、複数のブロックを有する比較データ記憶部１０２と、受信した入力データと既知のデータとを比較し、所定の検出条件で検出される１または複数の検出ビットを含むビット列の比較データを、検出されることに応じて複数のブロックへ順次格納する比較部１０７と、複数のブロックそれぞれに格納された比較データから得られるそれぞれのビット列を、所定の配置条件に従った位置を基準にして並べて表示機器１０９に表示する表示制御部１０８とを備えて構成される。

ところで、上述した誤り率測定装置を含む光通信システムの光受信器では、データを受信するにあたって、クロック・データ・リカバリ（以下、ＣＤＲ：Clock Data Recovery と言う）が一般的に用いられている。このＣＤＲは、例えば入力されるデータの遷移を見つけ出し、この見つけ出したデータの遷移を利用して周波数を割り出すアルゴリズムを採用しており、入力されるシリアルデータからクロックを抽出し、この抽出したクロックによりデータを再生している。

そして、このＣＤＲを用いた従来の誤り率測定装置では、入力データをＳＥＲＤＥＳで１：１６ＤＥＭＵＸすると共に、受信したシリアルデータからＣＤＲを行い、１：１６ＤＥＭＵＸデータに同期したクロック（ＣＬＫ）を後段の誤り率検出処理部に渡してデータの処理を行っている。

特開２００７−２７４４７４号公報

ところで、この種のＣＤＲを用いた従来の誤り率測定装置では、１／ｎレートのデータを受信する場合、リファレンスクロック（ＲｅｆＣＬＫ）に対してｎ倍に引き伸ばされたシリアルデータがＳｅｒＤｅｓに渡される。その際、同符号のビット数もｎ倍されることになる。

しかしながら、上述した従来の誤り測定装置に用いられるＣＤＲでは、同符号のデータが連続して周波数の遅い成分が続くと、ＳｅｒＤｅｓで対応可能な周波数範囲から外れてしまい、周波数を割り出すことができず、データを受信することができなかった。

このように、ＣＤＲを用いた従来の誤り率測定装置では、分周比ｎが大きくなると、ＳｅｒＤｅｓの同符号耐力の限界を超えてしまい、クロック再生ができず、データを受信することができないという課題があった。

そこで、本発明は上記問題点に鑑みてなされたものであって、ＣＤＲを用いずにデータの受信が可能な誤り率測定装置及び誤り率測定方法を提供することを目的としている。

上記目的を達成するため、本発明の請求項１に記載された誤り率測定装置は、被試験デバイスに所定パターンのテスト信号を入力し、このテスト信号の入力に伴って被試験デバイスからＳｅｒＤｅｓ２を介して入力される入力データを、データレートに合わせた固定の位置でドロップし、このドロップした入力データのビット誤り率を前記被試験デバイスに入力したテスト信号との比較によって測定する誤り率測定装置１において、
リファレンスクロックと同期が取れ、かつ前記ＳｅｒＤｅｓを介して入力される前記入力データのビットレートに応じたクロックのタイミングにより、前記データレートに応じたデータのドロップ位置にデータの変化点が来ないように決定されるシフト量だけ前記入力データをシフトするデータシフト部１１と、
前記データシフト部と同じクロックのタイミングにより、前記データシフト部でシフトされたデータをドロップするデータドロップ部１３と、
前記データシフト部でシフトされたデータのデータ変化点を検出するデータ変化点検出部１２ａと、該データ変化点検出部が検出したデータ変化点に基づいて作成されるヒストグラム上で計数値が最大値を示すビットの位置を変化点として判別する変化点判別部１２ｃと、該変化点判別部が判別した変化点から次の変化点までの略中央にデータの取得位置が来るように前記データシフト部のシフト量を算出するシフト量算出部１２ｄとを有するデータシフト量制御部１２とを含むデータ処理部４と、
前記データドロック部でドロップされたデータを順次取り込んで保持するとともに、該保持されたデータが順次取り出されるデータ保持部５と、
前記リファレンスクロックと同期が取れ、かつ前記入力データのビットレートに応じたクロックを出力するとともに、このクロックの周期を、前記シフト量が所定の限界処理ビットを超えたときに前記入力データをシフトするクロックの１周期だけ増減して調整するタイミング制御部６とを備え、
前記データのシフト量が前記限界処理ビットを超えたか否かに応じた前記タイミング制御部からのクロックのタイミングにより、前記データ保持部に保持されたデータを取り出すことを特徴とする。

請求項２に記載された誤り率測定方法は、被試験デバイスに所定パターンのテスト信号を入力し、このテスト信号の入力に伴って被試験デバイスからＳｅｒＤｅｓ２を介して入力される入力データを、データレートに合わせた固定の位置でドロップし、このドロップした入力データのビット誤り率を前記被試験デバイスに入力したテスト信号との比較によって測定する誤り率測定方法において、
リファレンスクロックと同期が取れ、かつ前記ＳｅｒＤｅｓを介して入力される前記入力データのビットレートに応じたクロックのタイミングにより、前記データレートに応じたデータのドロップ位置にデータの変化点が来ないように決定されるシフト量だけ前記入力データをシフトし、該シフトされたデータをドロップするステップと、
前記シフトされたデータのデータ変化点を検出するステップと、
前記検出したデータ変化点に基づいて作成されるヒストグラム上で計数値が最大値を示すビットの位置を変化点として判別するステップと、
前記判別した変化点から次の変化点までの略中央にデータがシフトするように前記シフト量を算出するステップと、
前記リファレンスクロックと同期が取れ、かつ前記入力データのビットレートに応じたクロックを出力するとともに、このクロックの周期を、前記シフト量が所定の限界処理ビットを超えたときに前記入力データをシフトするクロックの１周期だけ増減して調整するステップと、
前記リファレンスクロックと同期が取れ、かつ前記入力データのビットレートに応じたクロックのタイミングにより、前記ドロップしたデータを取り込んで保持するステップと、
前記データのシフト量が前記限界処理ビットを超えたか否かに応じたクロックのタイミングにより、前記保持されたデータを取り出すステップとを含むことを特徴とする。

本発明によれば、ＣＤＲを用いることなく、データの１／ｎレート（ｎ＝２，４，８，１６，３２，６４）の受信を行うことができる。

本発明に係る誤り率測定装置の概略構成を示すブロック図である。 図１におけるデータ処理部の内部構成を示すブロック図である。 図２のデータ処理部によるヒストグラムを用いた検出方法の概念図である。 タイミング制御部が生成する１／ｎＣＬＫのタイミングチャート図である。 従来の誤り率測定装置の一例を示す概略構成図である。

以下、本発明を実施するための形態について図面を参照しながら具体的に説明する。

本発明に係る誤り率測定装置は、パルスパターン発生器から所定パターンのテスト信号を測定対象である被試験デバイスに入力し、このテスト信号の入力に伴って被試験デバイスから受信した入力データのビット誤り率を被試験デバイスに入力したテスト信号との比較によって測定するものである。

図１に示すように、誤り率測定装置１は、被試験デバイス（測定対象）からの入力データを受信するための構成として、ＳｅｒＤｅｓ（SERializer/DESerializer ）２、第１ビット変換部としての１６：６４ＤＥＭＵＸ（デマルチプレクサ）３、データ処理部４、データ保持部としてのＦＩＦＯ（First in,First out）５、タイミング制御部６、誤り率検出処理部７を備えて概略構成される。

尚、図１におけるクロック（１／１ＣＬＫ、１／１６ＣＬＫ、１／６４ＣＬＫ）は、不図示のリファレンスクロック発生器が発生するリファレンスクロックＲｅｆＣＬＫと同期が取れたものであり、被試験デバイスからの入力データ（パラレル入力データ）とは同期が取れていない。

また、図１の破線で囲む部分は、利用者が独自の論理回路を書き込むことができるゲートアレイ、すなわちＦＰＧＡ（Field Programmable Gate Array ）で構成される。

ＳｅｒＤｅｓ２は、例えば８．５Ｇ〜１１．３Ｇの狭帯域のデータレートに対応した安価なものを用いており、１：１６ＤＥＭＵＸ２ａを有している。このＳｅｒＤｅｓ２の１：１６ＤＥＭＵＸ２ａは、不図示のパルスパターン発生器から被試験デバイスへのテスト信号の入力に伴って被試験デバイスから１／ｎレートの入力データを受信すると、この１／ｎレートの入力データをリファレンスクロックＲｅｆＣＬＫと同期が取れたクロック１／１ＣＬＫのタイミングで１６ビットのパラレルデータにＤＥＭＵＸしている。

第１ビット変換部としての１６：６４ＤＥＭＵＸ３は、リファレンスクロックＲｅｆＣＬＫと同期が取れ、入力データのビットレートに応じたクロック１／１６ＣＬＫのタイミングにより、ＳｅｒＤｅｓ２からの１６ビットのパラレルデータを取り込んでいる。そして、リファレンスクロックＲｅｆＣＬＫと同期が取れ、入力データのビットレートに応じたクロック１／６４ＣＬＫのタイミングにより、上記取り込んだ１６ビットのパラレルデータを６４ビットのパラレルデータにＤＥＭＵＸしている。

データ処理部４は、１６：６４ＤＥＭＵＸ３で変換された６４ビットのパラレルデータを入力としてデータ処理を行うものである。このデータ処理部４では、リファレンスクロックＲｅｆＣＬＫと同期が取れ、入力データのビットレートに応じたクロック１／６４ＣＬＫのタイミングにより、データが変化したビットから次のデータ変化ビットまでの略中央のビットのデータをドロップし、このドロップしたデータを６４ビットのレジスタに格納している。

ここで、データが変化したビットは、図３の矢印Ａで示すように、信号の時間的なズレや揺らぎのジッタによって変化するため、データが変化したビットを決定するための条件が問題となる。

そこで、上記問題を解決するため、データ処理部４としては図２に示す構成を採用している。以下、データ処理部４の構成について図２及び図３を参照しながら説明する。

図２のデータ処理部４では、図３に示すように、クロスポイント（データ変化点）のヒストグラムを作成し、この作成したヒストグラムの形状からクロスポイントのビットを検出し、この検出したビットを元にデータの取得位置を決定している。このため、データ処理部４は、データシフト部１１、データシフト量制御部１２、データドロップ部１３、ＤＥＭＵＸ（デマルチプレクサ）１４を備えて構成される。

データシフト部１１は、１６：６４ＤＥＭＵＸ３からの６４ビットのパラレルデータを、データシフト量制御部１２で可変制御されるシフト量だけシフトしてデータドロップ部１３に出力している。また、データシフト部１１は、シフト量が予め決められた処理限界ビット（６４ビット）を超えた場合、すなわちシフト量が６３ビットから０ビットに変化した場合、又はシフト量が０ビットから６３ビットに変化した場合、シフト量が特定の変化をした旨を示すシフト量変化フラグをタイミング制御部６に出力している。

データシフト量制御部１２は、データシフト部１１のシフト量を可変制御するもので、データ変化点検出部１２ａ、変化点加算部１２ｂ、変化点判別部１２ｃ、シフト量算出部１２ｄを備えている。

データ変化点検出部１２ａは、データシフト部１１でシフトされて順次入力される６４ビットのパラレルデータと、このパラレルデータを１ビットずらしたパラレルデータとの対応するビット単位の排他的論理和（ＸＯＲ）を取り、「１」のビットが立つ位置をデータ変化点として検出している。

変化点加算部１２ｂは、データレート１／ｎ（ｎ＝１，２，４，８，１６，３２，６４）のｎに対応した数のカウンタを有している。例えばｎ＝８でデータレート１／８であれば、８つのカウンタを有している。この変化点加算部１２ｂは、データ変化点検出部１２ａが検出したデータ変化点のビットを、何れかのカウンタの計数値が予め設定された閾値を超えてキャリーオーバするまで各カウンタ毎に計数した値を加算している。

変化点判別部１２ｃは、変化点加算部１２ｂのカウンタによる計数の加算結果に基づいてヒストグラムを作成し、このヒストグラム上で計数値がキャリーオーバしたカウンタに対応するビットの位置を変化点として判別している。尚、入力データを予め決めた周期だけ取り込んだときのカウンタの計数値が最大値を示す位置を変化点として判別することも可能である。

シフト量算出部１２ｄは、変化点判別部１２ｃが判別した変化点から次の変化点までの略中央にデータがシフトするようにシフト量（シフト方向を含む）を算出し、算出したシフト量をデータシフト部１１に出力している。

データドロップ部１３は、リファレンスクロックＲｅｆＣＬＫと同期が取れ、入力データのビットレートに応じたクロック１／６４ＣＬＫのタイミングにより、データシフト部１１からの６４ビットのパラレルデータをデータレート１／ｎに合わせてｎビット毎に固定の位置でドロップしている。そして、ドロップしたデータをＤＥＭＵＸ１４に出力している。例えばデータレート１／８であれば、データシフト部１１からの６４ビットのパラレルデータを８ビット毎にドロップしてＤＥＭＵＸ１４に出力する。

第２ビット変換部としてのＤＥＭＵＸ１４は、データドロップ部１３でドロップされたデータを、誤り率検出処理部７のビット数に合わせてＤＥＭＵＸしている。

このように、図２のデータ処理部４では、１６：６４ＤＥＭＵＸ３からの６４ビットのパラレルデータのデータ変化点を検出し、このデータ変化点をビットに対応したカウンタで計数を行い、各カウンタ毎にデータ変化点のビットを加算してヒストグラムを作成している。そして、ヒストグラム上で計数値がキャリーオーバしたカウンタに対応するビットの位置を変化点として判別し、この変化点から次の変化点までの略中央にデータの取得位置が来るようにパラレルデータのシフト量（シフト方向を含む）を決定している。言い換えれば、データレートに応じたデータのドロップ位置にデータの変化点が来ないようにパラレルデータのシフト量を決定している。これにより、データに対してクロックがずれていても、変化点間の略中央でデータをドロップすることができ、ジッタをある程度含んだデータであっても、安定してクロスポイントの検出と、データの取得位置の決定を行うことができる。

データ保持部としてのＦＩＦＯ５は、周知の先入先出法であり、リファレンスクロックＲｅｆＣＬＫと同期が取れ、入力データのビットレートに応じたクロック１／６４ＣＬＫのタイミングにより、データ処理部４にてレジスタに格納した順番にデータを保持している。そして、この保持されたデータは、タイミング発生部６からのクロック１／ｎＣＬＫのタイミングで誤り率検出処理部７に順次取り出されて出力される。

タイミング制御部６は、元データの何倍でデータを受信するかを示す分周レートｎ（ｎ＝２，４，８，１６，３２，６４）を予め認識しており、この分周レートｎに合わせて、リファレンスクロックＲｅｆＣＬＫと同期が取れたクロック１／６４ＣＬＫを１／ｎ分周したクロック１／ｎＣＬＫを出力している。このクロック１／ｎＣＬＫは、データ処理部４のデータシフト部１１によるシフト量が予め決められた限界処理ビット（６４ビット）を超えていない状態のときに、タイミング信号としてＦＩＦＯ５、誤り率検出処理部７に入力される。

ここで、データ処理部４のデータシフト部１１は、シフト量が予め決められた限界処理ビット（６４ビット）を超えると、ドロップするデータがクロックをまたぐことになる。そこで、タイミング制御部６は、データ処理部４のデータシフト部１１によるシフト量が予め決められた所定の限界処理ビット（６４ビット）を超えてデータシフト部１１からシフト量変化フラグが入力されると、データをシフトするクロック１／６４ＣＬＫの１周期分だけ周期を変化（増減）させ、クロック１／ｎＣＬＫの周期を調整している。これにより、誤り率検出処理部７がＦＩＦＯ５からデータを取り出す際に、データとクロックの同期を取ることができる。

シフト量が限界処理ビット（６４ビット）を超える具体的な例として、タイミング制御部６は、シフト量が６３ビットから０ビットに変化した旨のシフト量変化フラグが入力されると、図４に示すように、クロック１／ｎＣＬＫの周期を１／６４ＣＬＫの１周期Ｔ分だけ短く調整してクロック１／ｎＣＬＫを出力している。また、タイミング制御部６は、シフト量が０ビットから６３ビットに変化した旨のシフト量変化フラグが入力されると、クロック１／ｎＣＬＫの周期を１／６４ＣＬＫの１周期Ｔ分だけ長く調整してクロック１／ｎＣＬＫを出力している。

これにより、誤り率検出処理部７がＦＩＦＯ５からデータを取り込む際に、クロック１／ｎＣＬＫとデータとの同期を取ることができる。

尚、図４は元データの４倍に引き延ばされたデータを受信（１／４レート受信）する場合のタイミングチャートの一例を示しているが、１／４レート受信のみに限定されるものではない。本例では、１／２レート受信から１／６４レート受信まで、すなわち元データの２倍、４倍、８倍、１６倍、３２倍、６４倍に引き延ばされたデータの受信が可能な構成となっている。

誤り率検出処理部７は、タイミング制御部６からのクロック１／ｎＣＬＫのタイミングでＦＩＦＯ５からのデータを取り込み、この取り込んだデータと、被試験デバイスに入力したテスト信号とのビット比較により被試験デバイスから受信した入力データのビット誤り率を測定している。

以上説明したように、本例の誤り率測定装置１は、メイン機能ブロックである誤り率検出処理部７に変更を加えることなくデータレート１／ｎに対応するべく、１６：６４ＤＥＭＵＸ３とＦＩＦＯ５との間にデータ処理部４を設けた構成である。そして、本例の誤り率測定装置１は、クロック再生されたクロックではなく、ＲｅｆＣＬＫに同期したクロックを用いて１：１６ＤＥＭＵＸされたデータを取り込んでいる。これにより、従来のＣＤＲの同符号耐力の問題を解決することができる。

また、データ処理部４では、１６：６４ＤＥＭＵＸされた６４ビットのパラレルデータに対し、データが変化したビットから次のデータ変化ビットまでの略中央の位置（データ変化ビットから外れた位置）でデータがドロップされるようにデータの取得位置を決定してｎビット毎にデータをドロップしている。これにより、１／ｎ＝１／２，１／４，１／８，１／１６，１／３２，１／６４の各データレートに対応してデータのドロップを行うことができる。

そして、本例の誤り率測定装置１によれば、データに対してクロックがずれていても、変化点間の中央でデータをドロップすることができ、安定したデータ変化点の検出とデータの取得位置の決定が行え、メイン機能ブロックの構成を生かして既存の回路を変更することなく、安価な狭帯域のＳｅｒＤｅｓでも広帯域のデータレートを受信することができる。

また、本例の誤り率測定装置１では、ドロップしたデータが６４ビットのレジスタに格納されたときに、イネーブル信号を出力し、ＦＩＦＯ５にデータを取り込んでいる。その際、ＦＩＦＯ５のデータは、１／ｎ分周したクロック１／ｎＣＬＫで取り出し、メイン機能ブロックである誤り検出処理部７へは、１／６４ＣＬＫを１／ｎ分周したクロック１／ｎＣＬＫと、ＦＩＦＯ５からのデータ出力を渡している。

ここで、ドロップしたデータは、ＦＩＦＯ５に格納し、入力データのビットレートの１／６４ＣＬＫで取り出しているが、シフト量が限界処理ビット（６４ビット）を超えた場合は、ドロップするデータがクロックをまたぐことになる。このため、シフト量が０ビットから６３ビットに変化した場合と６３ビットから０ビットに変化した場合には、シフト量が限界処理ビット（６４ビット）を超えたものと判断し、その旨を示すシフト量変化フラグをタイミング制御部６に出力している。そして、タイミング制御部６は、データ処理部５からシフト量変化フラグが入力されると、リファレンスクロックＲｅｆＣＬＫと同期が取れたクロック１／６４ＣＬＫの周期を増減してタイミングを調整し、クロック１／ｎＣＬＫの周期をクロック１／６４ＣＬＫの１周期分だけ変化させている。これにより、ドロップしたデータとクロック１／６４ＣＬＫとを同期させることができる。

このように、本例の誤り率測定装置では、ＳＥＲＤＥＳの１：１６ＤＥＭＵＸ機能のみとし、ＣＤＲによりクロック再生されたクロックではなく、ＲｅｆＣＬＫに同期したクロックを用いて１：１６ＤＥＭＵＸされたデータを取り込んでいる。そして、データとクロックの同期を取るため、受信レートに応じてタイミング制御部６で１／６４ＣＬＫの周期を調整し、ＦＩＦＯ５からデータを取り出す際のクロック１／ｎＣＬＫの周期を変え、データとクロックの同期を取っている。これにより、従来のＣＤＲの同符号耐力の問題を解消し、ＣＤＲを用いることなく、データの１／ｎレート（ｎ＝２，４，８，１６，３２，６４）の受信を行うことができる。

１ 誤り率測定装置
２ ＳｅｒＤｅｓ
３ １６：６４ＤＥＭＵＸ（第１ビット変換部）
４ データ処理部
５ ＦＩＦＯ
６ タイミング制御部
７ 誤り率検出処理部
１１ データシフト部
１２ データシフト量制御部
１２ａ データ変化点検出部
１２ｂ 変化点加算部
１２ｃ 変化点判別部
１２ｄ シフト量算出部
１３ データドロップ部
１４ ＤＥＭＵＸ（第２ビット変換部）

Claims (2)

1. 被試験デバイスに所定パターンのテスト信号を入力し、このテスト信号の入力に伴って被試験デバイスからＳｅｒＤｅｓ（２）を介して入力される入力データを、データレートに合わせた固定の位置でドロップし、このドロップした入力データのビット誤り率を前記被試験デバイスに入力したテスト信号との比較によって測定する誤り率測定装置（１）において、
   リファレンスクロックと同期が取れ、かつ前記ＳｅｒＤｅｓを介して入力される前記入力データのビットレートに応じたクロックのタイミングにより、前記データレートに応じたデータのドロップ位置にデータの変化点が来ないように決定されるシフト量だけ前記入力データをシフトするデータシフト部（１１）と、
   前記データシフト部と同じクロックのタイミングにより、前記データシフト部でシフトされたデータをドロップするデータドロップ部（１３）と、
   前記データシフト部でシフトされたデータのデータ変化点を検出するデータ変化点検出部（１２ａ）と、該データ変化点検出部が検出したデータ変化点に基づいて作成されるヒストグラム上で計数値が最大値を示すビットの位置を変化点として判別する変化点判別部（１２ｃ）と、該変化点判別部が判別した変化点から次の変化点までの略中央にデータの取得位置が来るように前記データシフト部のシフト量を算出するシフト量算出部（１２ｄ）とを有するデータシフト量制御部（１２）とを含むデータ処理部（４）と、
   前記データドロック部でドロップされたデータを順次取り込んで保持するとともに、該保持されたデータが順次取り出されるデータ保持部（５）と、
   前記リファレンスクロックと同期が取れ、かつ前記入力データのビットレートに応じたクロックを出力するとともに、このクロックの周期を、前記シフト量が所定の限界処理ビットを超えたときに前記入力データをシフトするクロックの１周期だけ増減して調整するタイミング制御部（６）とを備え、
   前記データのシフト量が前記限界処理ビットを超えたか否かに応じた前記タイミング制御部からのクロックのタイミングにより、前記データ保持部に保持されたデータを取り出すことを特徴とする誤り率測定装置。
2. 被試験デバイスに所定パターンのテスト信号を入力し、このテスト信号の入力に伴って被試験デバイスからＳｅｒＤｅｓ（２）を介して入力される入力データを、データレートに合わせた固定の位置でドロップし、このドロップした入力データのビット誤り率を前記被試験デバイスに入力したテスト信号との比較によって測定する誤り率測定方法において、
   リファレンスクロックと同期が取れ、かつ前記ＳｅｒＤｅｓを介して入力される前記入力データのビットレートに応じたクロックのタイミングにより、前記データレートに応じたデータのドロップ位置にデータの変化点が来ないように決定されるシフト量だけ前記入力データをシフトし、該シフトされたデータをドロップするステップと、
   前記シフトされたデータのデータ変化点を検出するステップと、
   前記検出したデータ変化点に基づいて作成されるヒストグラム上で計数値が最大値を示すビットの位置を変化点として判別するステップと、
   前記判別した変化点から次の変化点までの略中央にデータがシフトするように前記シフト量を算出するステップと、
   前記リファレンスクロックと同期が取れ、かつ前記入力データのビットレートに応じたクロックを出力するとともに、このクロックの周期を、前記シフト量が所定の限界処理ビットを超えたときに前記入力データをシフトするクロックの１周期だけ増減して調整するステップと、
   前記リファレンスクロックと同期が取れ、かつ前記入力データのビットレートに応じたクロックのタイミングにより、前記ドロップしたデータを取り込んで保持するステップと、
   前記データのシフト量が前記限界処理ビットを超えたか否かに応じたクロックのタイミングにより、前記保持されたデータを取り出すステップとを含むことを特徴とする誤り率測定方法。

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