JP2012019400A - 誤り率測定装置及び誤り率測定方法 - Google Patents

誤り率測定装置及び誤り率測定方法 Download PDF

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Abstract

【課題】CDRを用いずにデータの受信を可能にする。
【解決手段】データ処理部4は、シフトされたデータの変化点に基づくヒストグラム上で計数値が最大値を示すビットの位置を変化点とし、この変化点から次の変化点までの略中央にデータの取得位置が来るべくシフト量を算出する。タイミング制御部6は、リファレンスクロックと同期が取れ、入力データのビットレートに応じたクロックを出力し、このクロックの周期を、シフト量が所定の限界処理ビットを超えたときに入力データをシフトするクロックの1周期だけ増減して調整する。FIFO5は、ドロップされたデータを順次取り込んで保持する。この保持されたデータは、シフト量が限界処理ビットを超えたか否かに応じたタイミング制御部6のクロックのタイミングにより取り出される。
【選択図】図1

Description

本発明は、被試験デバイスに所定パターンのテスト信号を入力し、このテスト信号の入力に伴って被試験デバイスから受信した入力データのビット誤り率を被試験デバイスに入力したテスト信号との比較によって測定する誤り率測定装置及び誤り率測定方法に関する。
近年、各種のディジタル通信装置は、利用者数の増加やマルチメディア通信の普及に伴い、より大容量の伝送能力が求められている。そして、これらのディジタル通信装置におけるディジタル信号の品質評価の指標の一つとして、受信データのうち符号誤りが発生した数と受信データの総数との比較として定義されるビット誤り率(Bit Error Rate)が知られている。
また、試験対象となる光電変換部品等の被試験デバイス(Device Under Test )に対して固定データを含むテスト信号を送信し、被試験デバイスを介して入力される被測定信号と基準となる参照信号とをビット単位で比較して、被測定信号の誤り率を測定する誤り率測定装置として、例えば下記特許文献1に開示されるようなビット誤り測定装置が公知である。
図5は、下記特許文献1に開示されるビット誤り測定装置の概略構成図である。図示のように、ビット誤り測定装置100は、RAM等のメモリによって構成されるデータ記憶部101、比較データ記憶部102、及び位置情報記憶部103と、集積回路等によって構成される信号送信部104、信号受信部105、同期検出部106、比較部107、表示制御部108と、CRTや液晶ディスプレイ等の表示機器109、及びキーボード等の操作部110とによって構成され、測定対象200から受信した入力データと測定対象200から受信されるべき既知のデータとを比較して誤りビットを測定するビット誤り測定装置100において、複数のブロックを有する比較データ記憶部102と、受信した入力データと既知のデータとを比較し、所定の検出条件で検出される1または複数の検出ビットを含むビット列の比較データを、検出されることに応じて複数のブロックへ順次格納する比較部107と、複数のブロックそれぞれに格納された比較データから得られるそれぞれのビット列を、所定の配置条件に従った位置を基準にして並べて表示機器109に表示する表示制御部108とを備えて構成される。
ところで、上述した誤り率測定装置を含む光通信システムの光受信器では、データを受信するにあたって、クロック・データ・リカバリ(以下、CDR:Clock Data Recovery と言う)が一般的に用いられている。このCDRは、例えば入力されるデータの遷移を見つけ出し、この見つけ出したデータの遷移を利用して周波数を割り出すアルゴリズムを採用しており、入力されるシリアルデータからクロックを抽出し、この抽出したクロックによりデータを再生している。
そして、このCDRを用いた従来の誤り率測定装置では、入力データをSERDESで1:16DEMUXすると共に、受信したシリアルデータからCDRを行い、1:16DEMUXデータに同期したクロック(CLK)を後段の誤り率検出処理部に渡してデータの処理を行っている。
特開2007−274474号公報
ところで、この種のCDRを用いた従来の誤り率測定装置では、1/nレートのデータを受信する場合、リファレンスクロック(RefCLK)に対してn倍に引き伸ばされたシリアルデータがSerDesに渡される。その際、同符号のビット数もn倍されることになる。
しかしながら、上述した従来の誤り測定装置に用いられるCDRでは、同符号のデータが連続して周波数の遅い成分が続くと、SerDesで対応可能な周波数範囲から外れてしまい、周波数を割り出すことができず、データを受信することができなかった。
このように、CDRを用いた従来の誤り率測定装置では、分周比nが大きくなると、SerDesの同符号耐力の限界を超えてしまい、クロック再生ができず、データを受信することができないという課題があった。
そこで、本発明は上記問題点に鑑みてなされたものであって、CDRを用いずにデータの受信が可能な誤り率測定装置及び誤り率測定方法を提供することを目的としている。
上記目的を達成するため、本発明の請求項1に記載された誤り率測定装置は、被試験デバイスに所定パターンのテスト信号を入力し、このテスト信号の入力に伴って被試験デバイスからSerDes2を介して入力される入力データを、データレートに合わせた固定の位置でドロップし、このドロップした入力データのビット誤り率を前記被試験デバイスに入力したテスト信号との比較によって測定する誤り率測定装置1において、
リファレンスクロックと同期が取れ、前記入力データのビットレートに応じたクロックのタイミングにより、前記SerDesを介して入力される入力データを所定のシフト量だけシフトするデータシフト部11と、
前記データシフト部と同じクロックのタイミングにより、前記データシフト部でシフトされたデータをドロップするデータドロップ部13と、
前記データシフト部でシフトされたデータのデータ変化点を検出するデータ変化点検出部12aと、該データ変化点検出部が検出したデータ変化点に基づいて作成されるヒストグラム上で計数値が最大値を示すビットの位置を変化点として判別する変化点判別部12cと、該変化点判別部が判別した変化点から次の変化点までの略中央にデータの取得位置が来るように前記データシフト部のシフト量を算出するシフト量算出部12dとを有するデータシフト量制御部12とを含むデータ処理部4と、
前記データドロック部でドロップされたデータを順次取り込んで保持するとともに、該保持されたデータが順次取り出されるデータ保持部5と、
前記リファレンスクロックと同期が取れ、前記入力データのビットレートに応じたクロックを出力するとともに、このクロックの周期を、前記シフト量が所定の限界処理ビットを超えたときに前記入力データをシフトするクロックの1周期だけ増減して調整するタイミング制御部6とを備え、
前記データのシフト量が前記限界処理ビットを超えたか否かに応じた前記タイミング制御部からのクロックのタイミングにより、前記データ保持部に保持されたデータを取り出すことを特徴とする。
請求項2に記載された誤り率測定方法は、被試験デバイスに所定パターンのテスト信号を入力し、このテスト信号の入力に伴って被試験デバイスからSerDes2を介して入力される入力データを、データレートに合わせた固定の位置でドロップし、このドロップした入力データのビット誤り率を前記被試験デバイスに入力したテスト信号との比較によって測定する誤り率測定方法において、
リファレンスクロックと同期が取れ、前記入力データのビットレートに応じたクロックのタイミングにより、前記SerDesを介して入力される入力データを所定のシフト量だけシフトし、該シフトされたデータをドロップするステップと、
前記シフトされたデータのデータ変化点を検出するステップと、
前記検出したデータ変化点に基づいて作成されるヒストグラム上で計数値が最大値を示すビットの位置を変化点として判別するステップと、
前記判別した変化点から次の変化点までの略中央にデータがシフトするようにシフト量を算出するステップと、
前記リファレンスクロックと同期が取れ、前記入力データのビットレートに応じたクロックを出力するとともに、このクロックの周期を、前記シフト量が所定の限界処理ビットを超えたときに前記入力データをシフトするクロックの1周期だけ増減して調整するステップと、
前記リファレンスクロックと同期が取れ、前記入力データのビットレートに応じたクロックのタイミングにより、前記ドロップしたデータを取り込んで保持するステップと、
前記データのシフト量が前記限界処理ビットを超えたか否かに応じたクロックのタイミングにより、前記保持されたデータを取り出すステップとを含むことを特徴とする。
本発明によれば、CDRを用いることなく、データの1/nレート(n=2,4,8,16,32,64)の受信を行うことができる。
本発明に係る誤り率測定装置の概略構成を示すブロック図である。 図1におけるデータ処理部の内部構成を示すブロック図である。 図2のデータ処理部によるヒストグラムを用いた検出方法の概念図である。 タイミング制御部が生成する1/nCLKのタイミングチャート図である。 従来の誤り率測定装置の一例を示す概略構成図である。
以下、本発明を実施するための形態について図面を参照しながら具体的に説明する。
本発明に係る誤り率測定装置は、パルスパターン発生器から所定パターンのテスト信号を測定対象である被試験デバイスに入力し、このテスト信号の入力に伴って被試験デバイスから受信した入力データのビット誤り率を被試験デバイスに入力したテスト信号との比較によって測定するものである。
図1に示すように、誤り率測定装置1は、被試験デバイス(測定対象)からの入力データを受信するための構成として、SerDes(SERializer/DESerializer )2、第1ビット変換部としての16:64DEMUX(デマルチプレクサ)3、データ処理部4、データ保持部としてのFIFO(First in,First out)5、タイミング制御部6、誤り率検出処理部7を備えて概略構成される。
尚、図1におけるクロック(1/1CLK、1/16CLK、1/64CLK)は、不図示のリファレンスクロック発生器が発生するリファレンスクロックRefCLKと同期が取れたものであり、被試験デバイスからの入力データ(パラレル入力データ)とは同期が取れていない。
また、図1の破線で囲む部分は、利用者が独自の論理回路を書き込むことができるゲートアレイ、すなわちFPGA(Field Programmable Gate Array )で構成される。
SerDes2は、例えば8.5G〜11.3Gの狭帯域のデータレートに対応した安価なものを用いており、1:16DEMUX2aを有している。このSerDes2の1:16DEMUX2aは、不図示のパルスパターン発生器から被試験デバイスへのテスト信号の入力に伴って被試験デバイスから1/nレートの入力データを受信すると、この1/nレートの入力データをリファレンスクロックRefCLKと同期が取れたクロック1/1CLKのタイミングで16ビットのパラレルデータにDEMUXしている。
第1ビット変換部としての16:64DEMUX3は、リファレンスクロックRefCLKと同期が取れ、入力データのビットレートに応じたクロック1/16CLKのタイミングにより、SerDes2からの16ビットのパラレルデータを取り込んでいる。そして、リファレンスクロックRefCLKと同期が取れ、入力データのビットレートに応じたクロック1/64CLKのタイミングにより、上記取り込んだ16ビットのパラレルデータを64ビットのパラレルデータにDEMUXしている。
データ処理部4は、16:64DEMUX3で変換された64ビットのパラレルデータを入力としてデータ処理を行うものである。このデータ処理部4では、リファレンスクロックRefCLKと同期が取れ、入力データのビットレートに応じたクロック1/64CLKのタイミングにより、データが変化したビットから次のデータ変化ビットまでの略中央のビットのデータをドロップし、このドロップしたデータを64ビットのレジスタに格納している。
ここで、データが変化したビットは、図3の矢印Aで示すように、信号の時間的なズレや揺らぎのジッタによって変化するため、データが変化したビットを決定するための条件が問題となる。
そこで、上記問題を解決するため、データ処理部4としては図2に示す構成を採用している。以下、データ処理部4の構成について図2及び図3を参照しながら説明する。
図2のデータ処理部4では、図3に示すように、クロスポイント(データ変化点)のヒストグラムを作成し、この作成したヒストグラムの形状からクロスポイントのビットを検出し、この検出したビットを元にデータの取得位置を決定している。このため、データ処理部4は、データシフト部11、データシフト量制御部12、データドロップ部13、DEMUX(デマルチプレクサ)14を備えて構成される。
データシフト部11は、16:64DEMUX3からの64ビットのパラレルデータを、データシフト量制御部12で可変制御されるシフト量だけシフトしてデータドロップ部13に出力している。また、データシフト部11は、シフト量が予め決められた処理限界ビット(64ビット)を超えた場合、すなわちシフト量が63ビットから0ビットに変化した場合、又はシフト量が0ビットから63ビットに変化した場合、シフト量が特定の変化をした旨を示すシフト量変化フラグをタイミング制御部6に出力している。
データシフト量制御部12は、データシフト部11のシフト量を可変制御するもので、データ変化点検出部12a、変化点加算部12b、変化点判別部12c、シフト量算出部12dを備えている。
データ変化点検出部12aは、データシフト部11でシフトされて順次入力される64ビットのパラレルデータと、このパラレルデータを1ビットずらしたパラレルデータとの対応するビット単位の排他的論理和(XOR)を取り、「1」のビットが立つ位置をデータ変化点として検出している。
変化点加算部12bは、データレート1/n(n=1,2,4,8,16,32,64)のnに対応した数のカウンタを有している。例えばn=8でデータレート1/8であれば、8つのカウンタを有している。この変化点加算部12bは、データ変化点検出部12aが検出したデータ変化点のビットを、何れかのカウンタの計数値が予め設定された閾値を超えてキャリーオーバするまで各カウンタ毎に計数した値を加算している。
変化点判別部12cは、変化点加算部12bのカウンタによる計数の加算結果に基づいてヒストグラムを作成し、このヒストグラム上で計数値がキャリーオーバしたカウンタに対応するビットの位置を変化点として判別している。尚、入力データを予め決めた周期だけ取り込んだときのカウンタの計数値が最大値を示す位置を変化点として判別することも可能である。
シフト量算出部12dは、変化点判別部12cが判別した変化点から次の変化点までの略中央にデータがシフトするようにシフト量(シフト方向を含む)を算出し、算出したシフト量をデータシフト部11に出力している。
データドロップ部13は、リファレンスクロックRefCLKと同期が取れ、入力データのビットレートに応じたクロック1/64CLKのタイミングにより、データシフト部11からの64ビットのパラレルデータをデータレート1/nに合わせてnビット毎に固定の位置でドロップしている。そして、ドロップしたデータをDEMUX14に出力している。例えばデータレート1/8であれば、データシフト部11からの64ビットのパラレルデータを8ビット毎にドロップしてDEMUX14に出力する。
第2ビット変換部としてのDEMUX14は、データドロップ部13でドロップされたデータを、誤り率検出処理部7のビット数に合わせてDEMUXしている。
このように、図2のデータ処理部4では、16:64DEMUX3からの64ビットのパラレルデータのデータ変化点を検出し、このデータ変化点をビットに対応したカウンタで計数を行い、各カウンタ毎にデータ変化点のビットを加算してヒストグラムを作成している。そして、ヒストグラム上で計数値がキャリーオーバしたカウンタに対応するビットの位置を変化点として判別し、この変化点から次の変化点までの略中央にデータの取得位置が来るようにパラレルデータのシフト量(シフト方向を含む)を決定している。言い換えれば、データレートに応じたデータのドロップ位置にデータの変化点が来ないようにパラレルデータのシフト量を決定している。これにより、データに対してクロックがずれていても、変化点間の略中央でデータをドロップすることができ、ジッタをある程度含んだデータであっても、安定してクロスポイントの検出と、データの取得位置の決定を行うことができる。
データ保持部としてのFIFO5は、周知の先入先出法であり、リファレンスクロックRefCLKと同期が取れ、入力データのビットレートに応じたクロック1/64CLKのタイミングにより、データ処理部4にてレジスタに格納した順番にデータを保持している。そして、この保持されたデータは、タイミング発生部6からのクロック1/nCLKのタイミングで誤り率検出処理部7に順次取り出されて出力される。
タイミング制御部6は、元データの何倍でデータを受信するかを示す分周レートn(n=2,4,8,16,32,64)を予め認識しており、この分周レートnに合わせて、リファレンスクロックRefCLKと同期が取れたクロック1/64CLKを1/n分周したクロック1/nCLKを出力している。このクロック1/nCLKは、データ処理部4のデータシフト部11によるシフト量が予め決められた限界処理ビット(64ビット)を超えていない状態のときに、タイミング信号としてFIFO5、誤り率検出処理部7に入力される。
ここで、データ処理部4のデータシフト部11は、シフト量が予め決められた限界処理ビット(64ビット)を超えると、ドロップするデータがクロックをまたぐことになる。そこで、タイミング制御部6は、データ処理部4のデータシフト部11によるシフト量が予め決められた所定の限界処理ビット(64ビット)を超えてデータシフト部11からシフト量変化フラグが入力されると、データをシフトするクロック1/64CLKの1周期分だけ周期を変化(増減)させ、クロック1/nCLKの周期を調整している。これにより、誤り率検出処理部7がFIFO5からデータを取り出す際に、データとクロックの同期を取ることができる。
シフト量が限界処理ビット(64ビット)を超える具体的な例として、タイミング制御部6は、シフト量が63ビットから0ビットに変化した旨のシフト量変化フラグが入力されると、図4に示すように、クロック1/nCLKの周期を1/64CLKの1周期T分だけ短く調整してクロック1/nCLKを出力している。また、タイミング制御部6は、シフト量が0ビットから63ビットに変化した旨のシフト量変化フラグが入力されると、クロック1/nCLKの周期を1/64CLKの1周期T分だけ長く調整してクロック1/nCLKを出力している。
これにより、誤り率検出処理部7がFIFO5からデータを取り込む際に、クロック1/nCLKとデータとの同期を取ることができる。
尚、図4は元データの4倍に引き延ばされたデータを受信(1/4レート受信)する場合のタイミングチャートの一例を示しているが、1/4レート受信のみに限定されるものではない。本例では、1/2レート受信から1/64レート受信まで、すなわち元データの2倍、4倍、8倍、16倍、32倍、64倍に引き延ばされたデータの受信が可能な構成となっている。
誤り率検出処理部7は、タイミング制御部6からのクロック1/nCLKのタイミングでFIFO5からのデータを取り込み、この取り込んだデータと、被試験デバイスに入力したテスト信号とのビット比較により被試験デバイスから受信した入力データのビット誤り率を測定している。
以上説明したように、本例の誤り率測定装置1は、メイン機能ブロックである誤り率検出処理部7に変更を加えることなくデータレート1/nに対応するべく、16:64DEMUX3とFIFO5との間にデータ処理部4を設けた構成である。そして、本例の誤り率測定装置1は、クロック再生されたクロックではなく、RefCLKに同期したクロックを用いて1:16DEMUXされたデータを取り込んでいる。これにより、従来のCDRの同符号耐力の問題を解決することができる。
また、データ処理部4では、16:64DEMUXされた64ビットのパラレルデータに対し、データが変化したビットから次のデータ変化ビットまでの略中央の位置(データ変化ビットから外れた位置)でデータがドロップされるようにデータの取得位置を決定してnビット毎にデータをドロップしている。これにより、1/n=1/2,1/4,1/8,1/16,1/32,1/64の各データレートに対応してデータのドロップを行うことができる。
そして、本例の誤り率測定装置1によれば、データに対してクロックがずれていても、変化点間の中央でデータをドロップすることができ、安定したデータ変化点の検出とデータの取得位置の決定が行え、メイン機能ブロックの構成を生かして既存の回路を変更することなく、安価な狭帯域のSerDesでも広帯域のデータレートを受信することができる。
また、本例の誤り率測定装置1では、ドロップしたデータが64ビットのレジスタに格納されたときに、イネーブル信号を出力し、FIFO5にデータを取り込んでいる。その際、FIFO5のデータは、1/n分周したクロック1/nCLKで取り出し、メイン機能ブロックである誤り検出処理部7へは、1/64CLKを1/n分周したクロック1/nCLKと、FIFO5からのデータ出力を渡している。
ここで、ドロップしたデータは、FIFO5に格納し、入力データのビットレートの1/64CLKで取り出しているが、シフト量が限界処理ビット(64ビット)を超えた場合は、ドロップするデータがクロックをまたぐことになる。このため、シフト量が0ビットから63ビットに変化した場合と63ビットから0ビットに変化した場合には、シフト量が限界処理ビット(64ビット)を超えたものと判断し、その旨を示すシフト量変化フラグをタイミング制御部6に出力している。そして、タイミング制御部6は、データ処理部5からシフト量変化フラグが入力されると、リファレンスクロックRefCLKと同期が取れたクロック1/64CLKの周期を増減してタイミングを調整し、クロック1/nCLKの周期をクロック1/64CLKの1周期分だけ変化させている。これにより、ドロップしたデータとクロック1/64CLKとを同期させることができる。
このように、本例の誤り率測定装置では、SERDESの1:16DEMUX機能のみとし、CDRによりクロック再生されたクロックではなく、RefCLKに同期したクロックを用いて1:16DEMUXされたデータを取り込んでいる。そして、データとクロックの同期を取るため、受信レートに応じてタイミング制御部6で1/64CLKの周期を調整し、FIFO5からデータを取り出す際のクロック1/nCLKの周期を変え、データとクロックの同期を取っている。これにより、従来のCDRの同符号耐力の問題を解消し、CDRを用いることなく、データの1/nレート(n=2,4,8,16,32,64)の受信を行うことができる。
1 誤り率測定装置
2 SerDes
3 16:64DEMUX(第1ビット変換部)
4 データ処理部
5 FIFO
6 タイミング制御部
7 誤り率検出処理部
11 データシフト部
12 データシフト量制御部
12a データ変化点検出部
12b 変化点加算部
12c 変化点判別部
12d シフト量算出部
13 データドロップ部
14 DEMUX(第2ビット変換部)

Claims (2)

  1. 被試験デバイスに所定パターンのテスト信号を入力し、このテスト信号の入力に伴って被試験デバイスからSerDes(2)を介して入力される入力データを、データレートに合わせた固定の位置でドロップし、このドロップした入力データのビット誤り率を前記被試験デバイスに入力したテスト信号との比較によって測定する誤り率測定装置(1)において、
    リファレンスクロックと同期が取れ、前記入力データのビットレートに応じたクロックのタイミングにより、前記SerDesを介して入力される入力データを所定のシフト量だけシフトするデータシフト部(11)と、
    前記データシフト部と同じクロックのタイミングにより、前記データシフト部でシフトされたデータをドロップするデータドロップ部(13)と、
    前記データシフト部でシフトされたデータのデータ変化点を検出するデータ変化点検出部(12a)と、該データ変化点検出部が検出したデータ変化点に基づいて作成されるヒストグラム上で計数値が最大値を示すビットの位置を変化点として判別する変化点判別部(12c)と、該変化点判別部が判別した変化点から次の変化点までの略中央にデータの取得位置が来るように前記データシフト部のシフト量を算出するシフト量算出部(12d)とを有するデータシフト量制御部(12)とを含むデータ処理部(4)と、
    前記データドロック部でドロップされたデータを順次取り込んで保持するとともに、該保持されたデータが順次取り出されるデータ保持部(5)と、
    前記リファレンスクロックと同期が取れ、前記入力データのビットレートに応じたクロックを出力するとともに、このクロックの周期を、前記シフト量が所定の限界処理ビットを超えたときに前記入力データをシフトするクロックの1周期だけ増減して調整するタイミング制御部(6)とを備え、
    前記データのシフト量が前記限界処理ビットを超えたか否かに応じた前記タイミング制御部からのクロックのタイミングにより、前記データ保持部に保持されたデータを取り出すことを特徴とする誤り率測定装置。
  2. 被試験デバイスに所定パターンのテスト信号を入力し、このテスト信号の入力に伴って被試験デバイスからSerDes(2)を介して入力される入力データを、データレートに合わせた固定の位置でドロップし、このドロップした入力データのビット誤り率を前記被試験デバイスに入力したテスト信号との比較によって測定する誤り率測定方法において、
    リファレンスクロックと同期が取れ、前記入力データのビットレートに応じたクロックのタイミングにより、前記SerDesを介して入力される入力データを所定のシフト量だけシフトし、該シフトされたデータをドロップするステップと、
    前記シフトされたデータのデータ変化点を検出するステップと、
    前記検出したデータ変化点に基づいて作成されるヒストグラム上で計数値が最大値を示すビットの位置を変化点として判別するステップと、
    前記判別した変化点から次の変化点までの略中央にデータがシフトするようにシフト量を算出するステップと、
    前記リファレンスクロックと同期が取れ、前記入力データのビットレートに応じたクロックを出力するとともに、このクロックの周期を、前記シフト量が所定の限界処理ビットを超えたときに前記入力データをシフトするクロックの1周期だけ増減して調整するステップと、
    前記リファレンスクロックと同期が取れ、前記入力データのビットレートに応じたクロックのタイミングにより、前記ドロップしたデータを取り込んで保持するステップと、
    前記データのシフト量が前記限界処理ビットを超えたか否かに応じたクロックのタイミングにより、前記保持されたデータを取り出すステップとを含むことを特徴とする誤り率測定方法。
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