JPWO2007123055A1 - 試験装置、試験方法、ジッタフィルタ回路、及びジッタフィルタ方法 - Google Patents

Abstract

被試験デバイスを評価する試験装置であって、被試験デバイスが出力する出力信号からジッタ成分を抽出する抽出部と、ジッタ成分における所定の周波数成分を通過させるフィルタと、フィルタが出力するジッタ成分に基づいて、出力信号の位相を制御する位相制御部と、位相制御部が出力する信号に基づいて、被試験デバイスを評価する評価部とを備える試験装置を提供する。

Description

本発明は、試験装置、試験方法、ジッタフィルタ回路、及びジッタフィルタ方法に関する。特に本発明は、半導体回路等の被試験デバイスを試験する試験装置に関する。本出願は、下記の米国出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．米国特許出願 第１１／４０７，１３６号 出願日２００６年４月２０日

従来、半導体回路等の電子デバイスについて、所定のアイ開口度を有する信号に対して正しく動作できるか否かを試験する場合がある。例えば、送信器出力の信号品質、又は外乱の影響を受けた入力信号に対する受信器の耐性を保証するべく、シリアルＩ／Ｏインターフェイスの電子デバイスが有するべき特性として、アイマスクと呼ばれる最小のアイ開口度が規定されている。送信器の出力信号が満たすべきアイ開口度、及び受信器が正常に動作することを保証すべき入力信号のアイ開口度として、例えばＰＣＩ Ｅｘｐｒｅｓｓにより規定されるアイマスクが挙げられる。

一般に、当該アイ開口度は、受信器のクロック再生回路の特性を考慮して測定する必要がある。これは、例えばシリアルＩ／Ｏインターフェイスの受信器が、送信器から送信されたデータ信号からクロックを再生し、当該再生クロックを用いてデータ信号をリサンプリングするからである。

図１５は、従来の受信器４００の構成を示す図である。受信器４００は、送信側の被試験デバイス２００が送信したデータ信号を受け取る。クロック再生回路４１０は、当該データ信号に基づいて再生クロックを生成する。データリサンプラ４２０は、当該再生クロックに応じて、データ信号をリサンプリングし、再生データを生成する。

図１６は、クロック再生回路４１０のフィルタ特性の一例を示す図である。クロック再生回路４１０に被測定信号が入力された場合、当該フィルタ特性に応じたジッタ伝達特性を有する再生クロックが生成される。そして、当該再生クロックを用いて被測定信号をリサンプリングすることにより、被測定信号に含まれるジッタ成分の周波数特性から再生クロックの周波数特性を差し引いた周波数特性を有するジッタ成分が、再生データに含まれることになる。

このように、受信器４００が当該データ信号を正しくリサンプリングできるかは、再生クロックの影響を受けるので、データ信号のアイ開口度は、クロック再生回路４１０の特性を考慮して測定する必要がある。

例えば、ＰＣＩ Ｅｘｐｒｅｓｓでは、カットオフ周波数が１．５ＭＨｚの一次高域通過フィルタ特性を有するクロック再生関数（式（１）参照）を用いてデータ信号のアイ開口度を測定することが規定されている。

従来、ＰＣＩ Ｅｘｐｒｅｓｓ等のシリアルＩ／Ｏインターフェイスのアイ開口度の試験は、リアルタイムのサンプリングオシロスコープ、クロック再生機能を有する試験装置で行われていた。例えば、リアルタイムオシロスコープは、被試験データ信号を高速にサンプリングし、デジタル信号処理を用いて被試験データ信号のジッタを測定する。そして、上述したクロック再生関数を測定結果に適用し、アイダイアグラムの解析を行っている。

また、試験装置は、クロック再生回路を用いて被試験データ信号からクロックを再生し、再生クロックエッジをタイミングリファレンスとして被測定データ信号の論理比較を行うことにより、アイダイアグラムの試験を行っている。

なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

しかし、リアルタイムオシロスコープは、被試験データ信号のエッジタイミングを精確に測定する必要があり、高いサンプリングレートで被試験データ信号をサンプリングする必要がある。このため、装置コストが高くなるという問題がある。また、多チャンネル化が困難であるので、数十から数百程度の並列に配置された信号経路を有するマルチレーンデバイスの試験を行うことができない。更に、アイダイアグラムの解析を行うので、デジタル信号処理の時間が長くなり、デバイスの量産試験に用いることが困難である。

また、クロック再生回路を用いる試験装置においても、再生クロックエッジのタイミング精度を確保することと、クロック再生によるタイミング変動への追従とを両立する必要があり、回路構成が複雑となってしまう。このため、装置コストが高くなるとともに、クロック再生回路の機能の柔軟性が低くなってしまう。

このため、高速かつマルチレーンのシリアルＩ／Ｏインターフェイスを有するデバイスを、低コストで試験・評価できる装置が望まれている。

そこで本発明は、上記の課題を解決することのできる試験装置、試験方法、ジッタフィルタ回路、及びジッタフィルタ方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

即ち、本発明の第１の形態によると、被試験デバイスを評価する試験装置であって、被試験デバイスが出力する出力信号からジッタ成分を抽出する抽出部と、ジッタ成分における所定の周波数成分を通過させるフィルタと、フィルタが出力するジッタ成分に基づいて、出力信号の位相を制御する位相制御部と、位相制御部が出力する信号に基づいて、被試験デバイスを評価する評価部とを備える試験装置を提供する。

位相制御部は、出力信号を、フィルタが通過させたジッタ成分に基づく遅延量で遅延させて出力する可変遅延回路を有してよい。

フィルタは、被試験デバイスからの出力信号を受信するために用いられるべきクロック再生回路について規定されるフィルタ特性と略同一のフィルタ特性を有し、クロック再生回路を用いて出力信号の再生クロックを生成した場合に、再生クロックに含まれるジッタ成分に応じた信号を生成し、可変遅延回路は、フィルタが出力するジッタ成分を、出力信号から除去するべく、出力信号を遅延させてよい。

可変遅延回路が出力する信号の電圧値を、与えられるタイミング信号に応じて、所定の参照電圧と比較する比較器を更に備え、評価部は、比較器における比較結果に基づいて、被試験デバイスを評価してよい。

試験装置は、比較器に対して、一定周期でタイミング信号を与えるタイミング発生部を更に備えてよい。

出力信号と、タイミング信号との位相差を検出するスキュー検出器を更に備えてよい。

試験装置は、抽出部、フィルタ、可変遅延回路、及び比較器を、並列に複数備え、スキュー検出器は、それぞれの比較器における位相差を検出してよい。

抽出部は、出力信号からジッタ成分を復調するジッタ復調器を有してよい。

ジッタ復調器は、出力信号を所定の時間遅延させた遅延信号を出力する遅延回路と、出力信号と遅延信号との位相差を検出し、位相差に基づいてジッタ成分を出力する位相検出器とを有してよい。

ジッタ復調器は、出力信号のエッジに応じて予め定められたパルス幅のパルス信号を出力するパルス発生器と、パルス信号から、出力信号のキャリア周波数成分を除去することにより、出力信号のジッタ成分を復調する低域通過フィルタとを有してよい。

ジッタ復調器は、出力信号のエッジに応じて予め定められたパルス幅のパルス信号を出力するパルス発生器と、パルス信号を積分することにより、出力信号のジッタ成分を復調する積分器とを有してよい。

出力信号はデータ信号であり、ジッタ復調器は、データ信号のデータ値が遷移しないビット境界でデータ値が遷移する相補データ信号を生成する相補データ生成器と、データ信号及び相補データ信号の排他的論理和を出力する排他的論理和回路と、排他的論理和回路が出力する信号のジッタを復調する復調回路とを有してよい。

フィルタは、フィルタ特性が可変であってよい。

可変遅延回路は、フィルタが出力するジッタ成分に対する、出力信号の遅延量のゲインが可変であってよい。

ジッタ復調器は、入力されるジッタ成分に対する、出力するジッタ成分のゲインが可変であってよい。

本発明の第２の形態においては、被試験デバイスを評価する試験方法であって、被試験デバイスが出力する出力信号からジッタ成分を抽出する抽出段階と、ジッタ成分における所定の周波数成分を通過させるフィルタ段階と、フィルタ段階において出力するジッタ成分に基づいて、出力信号の位相を制御する位相制御段階と、位相制御段階において出力する信号に基づいて、被試験デバイスを評価する評価段階とを備える試験方法を提供する。

本発明の第３の形態においては、入力信号の位相を、入力信号に含まれるジッタ成分に基づいて制御するジッタフィルタ回路であって、入力信号からジッタ成分を抽出する抽出部と、ジッタ成分における所定の周波数成分を通過させるフィルタと、フィルタが出力するジッタ成分に基づいて、入力信号の位相を制御する位相制御部とを備えるジッタフィルタ回路を提供する。

本発明の第４の形態においては、入力信号の位相を、入力信号に含まれるジッタ成分に基づいて制御するジッタフィルタ方法であって、入力信号からジッタ成分を抽出する抽出段階と、ジッタ成分における所定の周波数成分を通過させるフィルタ段階と、フィルタ段階において出力するジッタ成分に基づいて、入力信号の位相を制御する位相制御段階とを備えるジッタフィルタ方法を提供する。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

図１は、本発明の実施形態に係る試験装置３００の構成の一例を示す図である。 図２は、抽出部２０に入力される入力信号の波形、及び可変遅延回路１２が出力する出力信号の波形の一例を示す図である。 図３は、ジッタ復調器２２の構成の一例を示す図である。 図４は、図３において説明したパルス発生器３０の動作の一例を示す図である。 図５は、ジッタ復調器２２の構成の他の例を示す図である。 図６は、ジッタ復調器２２の詳細な構成の一例を示す図である。 図７は、図６において説明した積分器７０が出力する制御信号の波形の一例を示す図である。 図８は、ジッタ復調器２２の構成の他の例を示す図である。 図９は、相補データ生成器４０の動作の一例を示すタイミングチャートである。 図１０は、相補データ生成器４０の構成の一例を示す図である。 図１１は、ジッタ復調器２２の構成の他の例を示す図である。 図１２は、ジッタフィルタ回路１００の構成の他の例を示す図である。 図１３は、試験装置３００の構成の他の例を示す図である。 図１４は、試験装置３００の構成の他の例を示す図である。 図１５は、従来の受信器４００の構成を示す図である。 図１６は、クロック再生回路４１０のフィルタ特性の一例を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置３００の構成の一例を示す図である。試験装置３００は、半導体回路等の被試験デバイス２００を試験する装置である。また、本例における試験装置３００は、クロック再生回路を用いずに、被試験デバイス２００の出力信号のアイ開口度に基づく試験を行う。

図１６において説明したように、クロック再生回路４１０を用いて被測定信号をリサンプリングした場合、被測定信号に含まれるジッタ成分のうち、再生クロックに含まれるジッタ成分が除去される。従って、クロック再生回路４１０を用いた場合に再生クロックに含まれるべきジッタ成分を求め、当該ジッタ成分を、被測定信号に含まれるジッタ成分から差し引くことにより、クロック再生回路４１０を用いた場合に生成されるべき再生データに含まれるジッタ成分を求めることができる。

このため、当該ジッタ成分に基づいて、例えばＰＣＩ Ｅｘｐｒｅｓｓ等に規定される出力信号のアイ開口度に基づく試験を、クロック再生回路４１０を用いずに行うことができる。

本例における試験装置３００は、ジッタフィルタ回路１００、比較器３１０、評価部３２０、及びタイミング発生部３３０を備える。ジッタフィルタ回路１００は、被試験デバイス２００が出力する出力信号の位相を、当該出力信号に含まれるジッタ成分に基づいて制御する。例えば、ジッタフィルタ回路１００は、当該出力信号に含まれるジッタ成分の所定の周波数成分に基づいて、当該出力信号の位相を制御する。

ジッタフィルタ回路１００は、抽出部２０、フィルタ１０、及び可変遅延回路１２を備える。可変遅延回路１２は、本発明に係る位相制御部の一例である。

抽出部２０は、ジッタ復調器２２を有し、被試験デバイス２００の出力信号に含まれるジッタ成分を抽出する。例えば、抽出部２０には、当該出力信号が分岐して与えられる。また、ジッタ復調器２２は、当該出力信号から、当該ジッタ成分を復調する。例えばジッタ復調器２２は、入力信号のタイミングジッタを復調してよく、周期ジッタを復調してもよい。ジッタ復調器２２の構成及び動作は、図３から図１０において後述する。

フィルタ１０は、抽出部２０が抽出したジッタ成分における所定の周波数成分を通過させる。例えばフィルタ１０は、被試験デバイス２００からの出力信号を受信するために用いられるべきクロック再生回路について規定されるフィルタ特性と略同一のフィルタ特性を有してよい。例えば、フィルタ１０は、当該クロック再生回路の伝達関数を示すフィルタ特性を有してよい。当該クロック再生回路は、例えば図１５において説明したクロック再生回路４１０である。

つまり、フィルタ１０は、被試験デバイス２００の出力信号のアイ開口度を測定する場合において、所定の規格により当該測定に用いるべきと規定されるクロック再生回路のフィルタ特性と略同一のフィルタ特性を有してよい。当該規格は、例えばＰＣＩ Ｅｘｐｒｅｓｓ、ＸＡＵＩ等の規格であってよい。また、当該規格は、従来用いられていた規格であってよく、また将来用いられる規格であってもよい。つまり、被試験デバイス２００の出力信号のアイ開口度の測定において、用いるべきクロック再生回路の特性を規定する規格であればよい。

例えば当該規格がＰＣＩ Ｅｘｐｒｅｓｓである場合、フィルタ１０は、式（６）において後述する伝達関数を示すフィルタ特性を有してよい。

可変遅延回路１２は、フィルタ１０が出力するジッタ成分に基づいて、出力信号の位相を制御する。例えば可変遅延回路１２は、当該ジッタ成分に基づく遅延量で、被試験デバイス２００の出力信号を遅延させて出力してよい。本例において可変遅延回路１２は、出力信号の位相を制御することにより、出力信号のジッタ成分から、フィルタ１０が出力するジッタ成分を除去する。可変遅延回路１２の動作の詳細は、図２において後述する。

このような構成により、クロック再生回路を用いた場合に生成されるべき再生データを生成することができる。即ち、可変遅延回路１２が出力する出力信号のアイ開口度を求めることにより、クロック再生回路を用いた場合に生成される再生データのアイ開口度を求めることができる。

比較器３１０は、所定のタイミングで与えられるタイミング信号に応じて、可変遅延回路１２が出力する出力信号のレベルを、所定の参照レベルと比較する。タイミング発生部３３０は、当該タイミング信号を生成し、比較器３１０に供給する。タイミング発生部３３０は、比較器３１０に対して、一定周期でタイミング信号を与えてよい。

評価部３２０は、可変遅延回路１２が出力する信号に基づいて、被試験デバイス２００を評価する。本例における評価部３２０は、比較器３１０における比較結果に基づいて、被試験デバイス２００の出力信号のアイ開口度を検出する。

例えば、比較器３１０は、被試験デバイス２００の出力信号に対して異なる相対位相のタイミングで、出力信号のレベルと所定の参照レベルとを比較してよい。そして、評価部３２０は、比較器３１０におけるそれぞれの相対位相における比較結果が、所定の期待結果と一致するかを判定し、出力信号のアイ開口度を検出してよい。

図２は、抽出部２０に入力される入力信号の波形、及び可変遅延回路１２が出力する出力信号の波形の一例を示す図である。図２において、時刻Ｔ、２Ｔ、３Ｔ、・・・は、入力信号がエッジを有するべき理想的なタイミングを示す。つまり、Ｔは入力信号の周期を示す。また、Ｔは、入力信号のデータレートであってよい。

入力信号に含まれるジッタ成分により、入力信号の各エッジの位相は、理想的なタイミングに対してずれを有している。例えば、入力信号の第１のエッジ（時刻Ｔに対応するエッジ）は、理想的なタイミングに対してＴＪ１のずれを有し、第２のエッジ（時刻２Ｔに対応するエッジ）は、理想的なタイミングに対してＴＪ２のずれを有する。抽出部２０は、理想的なタイミングに対する各エッジの位相ずれを検出する。抽出部２０は、入力信号のそれぞれの周期において、当該位相ずれを検出してよい。

また、本例において抽出部２０は、入力信号の各パルスの立ち上がりエッジの位相ずれを検出したが、他の例においては、各パルスの立ち下がりエッジの位相ずれを検出してよく、また立ち上がりエッジ及び立ち下がりエッジの位相ずれを検出してもよい。また、抽出部２０は、入力信号の理想周期Ｔに対する各周期の周期ずれを、それぞれの周期毎に検出してもよい。

抽出部２０が抽出したジッタ成分に基づいて可変遅延回路１２における遅延量を制御した場合、可変遅延回路１２の出力信号に含まれるジッタ成分は、被試験デバイス２００の出力信号に含まれるジッタ成分を増幅又は減衰したものとなる。

例えば、第２のエッジのように、エッジの位相が理想的なタイミング２Ｔより遅れている場合において、当該エッジに対する遅延量を、ジッタ量ＴＪ２に応じて増大させることにより、当該エッジの位相は更に遅れ、ジッタ量ＴＪ２は増幅される。

また、第１のエッジのように、エッジの位相が理想的なタイミングＴより進んでいる場合において、当該エッジに対する遅延量を、ジッタ量ＴＪ１に応じて減少させることにより、当該エッジの位相は更に進み、ジッタ量ＴＪ１は増幅される。

図２に示すように、可変遅延回路１２におけるジッタ成分の増幅率は、１＋αにより示される。ここでαは、ジッタ復調器２２及び可変遅延回路１２におけるゲインにより定まる。つまり、ジッタ復調器２２に入力されるジッタ成分のジッタ量に対する、ジッタ復調器２２が出力する制御信号のレベルのゲインをＫ_ＪＤ、制御信号のレベルに対する可変遅延回路１２における遅延量のゲインをＫ_ＶＤとすると、α＝Ｋ_ＪＤ×Ｋ_ＶＤとなる。但し、ここではフィルタ１０におけるゲインは考慮しない。

αが正であれば、入力信号のジッタ成分が増幅され、αが負であれば、入力信号のジッタ成分は減衰される。特に、αが−１であるとき、入力信号のジッタ成分はキャンセルされる。

本例におけるジッタフィルタ回路１００は、ジッタ復調器２２及び可変遅延回路１２のゲインの積が−１となるように設定される。そして、フィルタ１０が、所定の周波数のジッタ成分を通過させることにより、可変遅延回路１２の出力信号のジッタ成分から、フィルタ１０が出力するジッタ成分を除去することができる。

フィルタ１０は、クロック再生回路の特性に応じたフィルタ特性を有するので、可変遅延回路１２の出力信号を測定することにより、クロック再生回路を用いた場合に生成される再生データの測定結果を推定することができる。

また、可変遅延回路１２は、入力信号の各周期において異なる遅延量が設定されてよい。抽出部２０及びフィルタ１０は、入力信号の各周期において検出した所定の周波数成分のジッタ量に応じて、入力信号の対応する周期における可変遅延回路１２の遅延量を制御してよい。

また、可変遅延回路１２には、初期遅延量として所定の遅延量が設定されていることが好ましい。つまり、可変遅延回路１２は、ジッタが無いエッジを当該初期遅延量に基づいて遅延させる。これにより、エッジの位相が理想的なタイミングより進んでいる場合においても、遅延量を減少させることにより、当該エッジの位相を更に進めることができる。

また、可変遅延回路１２における遅延量は、与えられる制御信号のレベルに応じて線形に変化することが好ましい。つまり、可変遅延回路１２における遅延量τは、式（２）であらわされることが好ましい。

但し、τ_０は上述した初期遅延量、Ｋ_ＶＤは可変遅延回路１２におけるゲイン、Ｖ_ＣＴＲＬは、制御信号のレベルを示す。

以上において説明したジッタフィルタ回路１００の動作を、数式を用いて説明する。ジッタ復調器２２は、与えられる信号からジッタを復調して出力する回路であり、例えば当該信号のキャリア周波数近傍におけるジッタ成分をベースバンドに復調する。ジッタ復調器２２が出力するジッタ成分Ｖ_ＪＤは、式（３）により示される。

但し、Ｋ_ＪＤは、ジッタ復調器２２におけるゲインを示し、Δφ_ＩＮは被試験デバイス２００の出力信号に含まれるジッタ成分を示す。

ジッタ復調器２２が出力するジッタ成分Ｖ_ＪＤは、フィルタ１０に入力される。フィルタ１０は、規定されるクロック再生回路の伝達関数Ｈ_ＣＲ（ｓ）に応じた特性を有するので、フィルタ１０が出力する制御信号Ｖ_ＣＴＲＬは、式（４）で示される。

式（２）及び式（４）から、可変遅延回路１２の出力信号のタイミングΔφ_ＩＮ＋τは、式（５）で与えられる。

また、クロック再生回路の伝達関数は、式（６）で示される。

但し、Ｈ（ｓ）はクロック再生回路のクロック再生関数を示す。

従って、可変遅延回路１２の出力信号に含まれるジッタ成分Δφ_ＯＵＴは、式（７）となる。

式（７）において、Ｋ_ＶＤ・Ｋ_ＪＤ＝−１と設定することにより、可変遅延回路１２の出力信号に含まれるジッタ成分はＨ（ｓ）・Δφ_ＩＮとなり、入力されるジッタ成分にクロック再生関数を乗じたジッタ成分を得ることができる。

係る信号を、タイミング変動のない、即ち一定周期の、タイミング信号に応じて測定することにより、クロック再生関数を用いたアイダイアグラム測定を行うことができる。

また、ジッタフィルタ回路１００は、入力される信号のｋ番目のデータ遷移のタイミングジッタを検出し、当該ジッタ成分に基づいて入力信号のｋ番目のデータ遷移のタイミングを制御する。このため、ジッタ復調器２２及びフィルタ１０は、可変遅延回路１２がｋ番目のデータ遷移を出力するまでに、ｋ番目のデータ遷移におけるジッタ成分の所定の周波数成分を検出し、可変遅延回路１２における遅延量を制御する必要がある。

このため、ジッタフィルタ回路１００は、ジッタ復調器２２及びフィルタ１０におけるジッタ成分の検出に必要な時間に応じて、可変遅延回路１２に入力信号を入力するタイミングを遅らせる手段を更に備えてよい。例えば、可変遅延回路１２の前段に、所定の遅延量の遅延回路を更に備えてよい。

また、可変遅延回路１２が複数の遅延要素を直列に接続させる構成である場合、可変遅延回路１２は、前段の所定の数の遅延要素の遅延量を可変させず、後段の遅延要素の遅延量を可変させることにより、入力信号に対する遅延量を変化させてもよい。当該前段の所定の数の遅延要素の固定遅延量は、ジッタ復調器２２及びフィルタ１０がジッタ成分の所定の周波数成分を復調するのに必要な時間より大きいことが好ましい。

これらの構成により、入力信号のｋ番目のデータ遷移におけるジッタ成分に応じて、入力信号のｋ番目のデータ遷移の位相を制御することができる。

また、フィルタ１０のフィルタ特性は可変であってよい。例えば、フィルタ１０のフィルタ特性は、所定の規格により規定されるクロック再生回路の特性に応じて設定可能であってよい。

また、可変遅延回路１２における、ジッタ成分に対する遅延量のゲインは可変であってよい。また、ジッタ復調器２２は、入力されるジッタ成分に対する、出力するジッタ成分のゲインが可変であってよい。例えば、可変遅延回路１２及びジッタ復調器２２のゲインの積が−１となる条件において、可変遅延回路１２及びジッタ復調器２２のそれぞれのゲインは任意に設定可能であってよい。

図３は、ジッタ復調器２２の構成の一例を示す図である。本例におけるジッタ復調器２２は、入力される信号の周期ジッタを復調する回路であり、パルス発生器３０及び低域通過フィルタ５０を有する。

パルス発生器３０は、入力信号のエッジに応じて予め定められたパルス幅のパルス信号を出力する。低域通過フィルタ５０は、パルス信号から、入力信号のキャリア周波数成分を除去することにより、入力信号の周期ジッタを復調する。

図４は、図３において説明したパルス発生器３０の動作の一例を示す図である。本例においてパルス発生器３０は、入力信号の立ち上がりエッジに応じて予め定められたパルス幅Ｗのパルス信号を出力する。

係るパルス信号から、入力信号のキャリア周波数成分を除去することにより、入力信号の周期ジッタに応じた制御信号を生成することができる。また、ジッタ復調器２２は、低域通過フィルタ５０が出力する制御信号のレベルを、入力信号の理想周期に応じた周期でサンプル・ホールドし、可変遅延回路１２に供給するサンプル・ホールド回路を更に有してもよい。これにより、より精度よく周期ジッタを増幅又は減衰することができる。

図５は、ジッタ復調器２２の構成の他の例を示す図である。本例におけるジッタ復調器２２は、入力信号のタイミングジッタを復調する回路であって、図３に関連して説明したジッタ復調器２２の構成に加え、積分器７０を更に備える。パルス発生器３０及び低域通過フィルタ５０は、図３に示したパルス発生器３０及び低域通過フィルタ５０と同一である。

積分器７０は、低域通過フィルタ５０が出力する周期ジッタを積分することにより、入力信号のタイミングジッタを復調する。
図５に示したジッタ復調器２２は、低域通過フィルタ５０を有する構成であるが、ジッタ復調器２２は低域通過フィルタ５０を有さない構成でもよい。例えば積分器７０は、パルス発生器３０が出力したパルス信号を入力とし、図４に示したパルス信号がＨ論理を示す間、所定の増加率で信号レベルが増加し、当該パルス信号がＬ論理を示す間、所定の減少率で信号レベルが減少する制御信号を出力する。このような動作により、積分器７０は、入力信号のタイミングジッタを復調することができる。但し、積分器７０の動作は当該動作例には限定されない。積分器７０の動作は、入力信号のタイミングジッタを復調できる動作であればよい。また、低域通過フィルタ５０は積分器７０の後段に配置してもよい。

また、ジッタ復調器２２は、入力信号の周期ジッタ又はタイミングジッタのいずれを出力するかを切り替えるスイッチ８０を更に有してもよい。スイッチ８０は、低域通過フィルタ５０が出力する周期ジッタ、又は積分器７０が出力するタイミングジッタのいずれかを選択して可変遅延回路１２に供給する。

図６は、ジッタ復調器２２の詳細な構成の一例を示す図である。本例におけるパルス発生器３０は、可変遅延回路３２及び排他的論理和回路３４を有する。可変遅延回路３２は、パルス発生器３０が出力するパルス信号が有するべきパルス幅Ｗに応じた遅延量で、入力信号を遅延させる。排他的論理和回路３４は、入力信号と、可変遅延回路３２が出力する信号との排他的論理和を出力する。このような構成により、図７に示したパルス信号を生成することができる。但し、パルス発生器３０の構成は、当該構成に限定されない。例えばパルス発生器３０は、論理積回路等を用いた構成をとることもできる。

本例における積分器７０は、ソース電流源７２、シンク電流源７６、キャパシタ７８、及び充放電制御部７４を有する。ソース電流源７２は、制御信号の上述した増加率を規定するソース電流を生成し、シンク電流源７６は、制御信号の上述した減少率を規定するシンク電流を生成する。

キャパシタ７８は、ソース電流源７２及びシンク電流源７６によって充放電されることにより、制御信号の電圧レベルを生成する。また、充放電制御部７４は、パルス信号がＨ論理を示す間、ソース電流に基づいてキャパシタを充電し、パルス信号がＬ論理を示す間、ソース電流からシンク電流を減じた電流に基づいてキャパシタを放電する。

このような構成により、入力信号のタイミングジッタを復調した制御信号を生成することができる。

図７は、図６において説明した積分器７０が出力する制御信号の波形の一例を示す図である。また、本例におけるパルス発生器３０は、入力信号の立ち上がりエッジ及び立ち下がりエッジに応じてパルス信号を出力する。

上述したように、積分器７０は、パルス信号がＨ論理を示す間、所定の増加率で信号レベルが増加し、パルス信号がＬ論理を示す間、所定の減少率で信号レベルが減少する制御信号を出力する。図７においては、当該制御信号を点線で示す。入力信号にジッタがない場合、点線で示される制御信号の極値は所定のレベルとなる。例えば、極小値は略零のレベルとなり、極大値は一定のレベルとなる。しかし、入力信号にタイミングジッタがある場合、図７に示すようにそれぞれの極値は、当該所定のレベルに対してジッタ量に応じた差分ΔＶを有する。

係る制御信号に基づいて可変遅延回路１２における遅延量を制御することにより、タイミングジッタ成分を増幅又は減衰することができる。また、積分器７０は、当該制御信号を、入力信号のエッジに応じてサンプル・ホールドして可変遅延回路１２に供給するサンプル・ホールド回路を更に有してよい。サンプル・ホールド回路は、パルス発生器３０が出力する信号がＨ論理を示す間、制御信号を通過して可変遅延回路１２に入力し、パルス発生器３０が出力する信号がＬ論理を示す間、制御信号の信号レベルをホールドして可変遅延回路１２に入力してよい。

また、積分器７０は、当該制御信号を平均化して可変遅延回路１２に供給する平均化回路を更に有してもよい。平均化回路が出力する波形は、図７において実線で示す制御信号の波形となる。

平均化回路は、制御信号の予め定められた高帯域成分を除去してよい。例えば、平均化回路は、制御信号を時間平均することにより、入力信号のタイミングジッタの移動平均値を出力してよい。また平均化回路は、積分器７０が出力する制御信号から、入力信号にタイミングジッタが無い場合に積分器７０が出力する信号の成分を除去することにより、タイミングジッタの移動平均値を出力してもよい。平均化回路は、例えばローパスフィルタを用いることにより、上述した機能を実現してよい。

図８は、ジッタ復調器２２の構成の他の例を示す図である。本例において入力信号はデータ信号であり、ジッタ復調器２２は、当該データ信号のジッタを復調する。本例におけるジッタ復調器２２は、相補データ生成器４０、排他的論理和回路６０、及び復調回路９０を有する。

相補データ生成器４０は、データ信号のデータ値が遷移しないビット境界で、データ値が遷移する相補データ信号を生成する。

排他的論理和回路６０は、データ信号と相補データ信号との排他的論理和を出力する。

復調回路９０は、排他的論理和回路６０が出力する信号のジッタを復調する。復調回路９０は、図３に関連して説明したジッタ復調器２２と同一の構成を有してよく、図５に関連して説明したジッタ復調器２２と同一の構成を有してもよい。

図９は、相補データ生成器４０の動作の一例を示すタイミングチャートである。相補データ生成器４０は、入力データ信号を受け取り、入力データ信号の相補データ信号（complementary data signal)を生成する。相補データ信号とは、入力データ信号のデータ区間の境界毎に、当該データ区間の境界において入力データ信号のデータ値の遷移が無いことを条件としてエッジが設けられる信号である。例えば、相補データ信号は、入力データ信号のエッジと、相補データ信号のエッジとを同一の時間軸に並べた場合に、これらのエッジが略同一の時間間隔で配列される信号であってよい。また、入力データ信号のデータ区間とは、例えばシリアル伝送される入力データ信号において連続しない一つのデータが保持される時間を指す。また、多値化して伝送される入力データ信号においては、シンボルのデータが保持される時間を指してもよい。つまり、データ区間とは、入力データ信号のビット間隔であってよく、またシンボル間隔であってもよい。例えば、図９においては、入力データ信号のデータ区間はＴであり、時間（０−６Ｔ）におけるデータパターンは、１１０００１である。

図９に示した例においては、区間（０−Ｔ、Ｔ−２Ｔ、３Ｔ−４Ｔ、・・・）が、データ区間（Ｄ１、Ｄ２、Ｄ３、・・・）に対応する。また、それぞれのデータ区間の境界は、（０、Ｔ、２Ｔ、３Ｔ、・・・）である。本例において、データ区間の境界（０、２Ｔ、５Ｔ）で、入力データ信号のデータ値が遷移し、データ区間の境界（Ｔ、３Ｔ、４Ｔ）において、入力データ信号のデータ値が遷移しない。このため、相補データ生成器４０は、入力データ信号のエッジが存在しないデータ区間の境界（Ｔ、３Ｔ、４Ｔ）においてエッジを有する相補データ信号を生成する。

入力データ信号は、略一定のデータ区間を有するので、入力データ信号のエッジのタイミングは、タイミング（０、Ｔ、２Ｔ、・・・）のいずれかと略同一となる。このような場合、相補データ生成器４０は、入力データ信号のエッジが存在しないデータ区間の境界で、エッジを有する相補データ信号を生成することが好ましい。これにより、入力データ信号及び相補データ信号の双方のエッジを考慮すると、略一定間隔にエッジが配列される。このような動作により、ジッタ復調器２２は、略一定間隔で動作することができ、動作間隔等の差異による出力のバラツキを低減し、精度よくジッタを復調することができる。

排他的論理和回路６０は、入力データ信号及び相補データ信号の排他的論理和を出力する。これにより、略一定間隔にエッジが配列された信号を生成することができる。そして、当該信号には、入力データ信号のジッタ成分が保存される。

復調回路９０は、当該信号のエッジに応じたパルス信号を出力し、当該パルス信号に基づいてジッタ成分を復調する。相補データ信号のジッタに依存した制御信号が可変遅延回路１２に出力されている場合、可変遅延回路１２に入力されるデータ信号はデータ遷移しない。このため、相補データ信号のジッタに応じて可変遅延回路１２の遅延時間が変化した場合であっても、可変遅延回路１２の出力信号波形には影響を与えない。即ち、相補データ信号にジッタが含まれた場合であっても、当該ジッタの影響を排除し、入力データ信号に含まれるジッタのみを増幅又は減衰した出力信号を生成することができる。

図１０は、相補データ生成器４０の構成の一例を示す図である。本例における相補データ生成器４０は、クロック再生器４１、第１のＤフリップフロップ４２、第２のＤフリップフロップ４３、一致検出器４４、第３のＤフリップフロップ４５、及び分周器４６を有する。

クロック再生器４１は、入力データ信号に基づいて、入力データ信号のデータ区間と略同一の周期を有するクロック信号を生成する。第１のＤフリップフロップ４２は、入力データ信号を、当該クロック信号に応じて取り込み、出力する。

第２のＤフリップフロップ４３は、第１のＤフリップフロップ４２が出力する信号を、当該クロック信号に応じて取り込み、出力する。つまり、第２のＤフリップフロップ４３は、第１のＤフリップフロップ４２が出力する信号を、入力データ信号のデータ区間の１周期分遅延させて出力する。

一致検出器４４は、第１のＤフリップフロップ４２が出力する信号の値と、第２のＤフリップフロップ４３が出力する信号の値とが一致した場合にＨ論理を示す一致信号を出力する。

第３のＤフリップフロップ４５は、一致検出器４４が出力する信号を、当該クロック信号に応じて取り込んで出力し、当該出力信号により内部データがリセットされる。つまり、第３のＤフリップフロップ４５は、当該クロック信号の立ち上がりエッジを受け取ったときに、一致検出器４４から受け取る信号が論理値Ｈを示す場合に、入力データ信号のデータ区間より短い微少パルス幅のパルスを出力する。

分周器４６は、第３のＤフリップフロップ４５が出力する信号を２分周し、相補データ信号を生成する。ここで２分周とは、第３のＤフリップフロップ４５が出力する信号の立ち上がりエッジ、又は立ち下がりエッジのいずれかに応じて論理値が遷移する信号を生成することをいう。

このような構成により、入力データ信号の相補データ信号を容易に生成することができる。また、相補データ生成器４０の構成は、当該構成例には限定されない。相補データ生成器４０は、多様な構成を有することができる。

図１１は、ジッタ復調器２２の構成の他の例を示す図である。本例におけるジッタ復調器２２は、遅延回路９２及び位相検出器９４を有する。遅延回路９２は、入力信号を分岐して受け取り、受け取った入力信号を所定の時間遅延させて出力する。位相検出器９４は、被試験デバイス２００からの入力信号と、遅延回路９２が出力する信号との位相差を検出し、当該位相差に基づいてジッタ成分を出力する。

例えば位相検出器９４は、与えられる２信号の位相差に応じたパルス幅を有するパルス信号を出力してよい。

ここで、入力信号が一定周期のクロック信号である場合において、遅延回路９２が当該入力信号を１周期遅延した場合について説明する。係る場合においてクロック信号にジッタがない場合には、位相検出器９４は位相差を検出しないので、位相検出器９４はパルス信号を出力しない。しかし、クロック信号にジッタがある場合、位相検出器９４は、例えば、当該クロック信号のｎ番目の立ち上がりエッジにおけるタイミングジッタと、ｎ＋１番目の立ち上がりエッジにおけるタイミングジッタとの差分に応じたパルス幅のパルス信号を出力する。即ち、位相検出器９４は、クロック信号の周期ジッタに応じたパルス信号を出力する。また、周期ジッタを累算したものがタイミングジッタであるので、位相検出器９４は、周期ジッタを累積加算する手段を有することにより、タイミングジッタを出力してもよい。

また、位相検出器９４は、与えられる第１の信号の位相が、与えられる第２の信号の位相に対して進んでいる場合、及び遅れている場合の双方に対応する二つのパルス信号を出力してよい。この場合位相検出器９４は、図１１に示すように、フリップフロップ８２、フリップフロップ８４、及び論理積回路８６を有してよい。

フリップフロップ８２は、入力信号を動作クロックとして受け取り、データ入力端子に論理値１を受け取る。また、フリップフロップ８４は、遅延回路９２が出力する信号を動作クロックとして受け取り、データ入力端子に論理値１を受け取る。論理積回路８６は、フリップフロップ８２及びフリップフロップ８４の出力の論理積を、フリップフロップ８２及びフリップフロップ８４のクリア端子に入力する。

まず、入力信号（以下、第１の信号と称する）の位相が、遅延回路９２が出力する信号（以下、第２の信号と称する）の位相より進んでいる場合について説明する。この場合、第１の信号の立ち上がりエッジに応じてフリップフロップ８２が論理値１を出力する。そして、第２の信号の立ち上がりエッジに応じてフリップフロップ８４が論理値１を出力する。ここで、双方のフリップフロップの出力が論理値１となるので、論理積回路８６により双方のフリップフロップの出力がクリアされる。このため、フリップフロップ８２は、第１の信号の立ち上がりエッジから、第２の信号の立ち上がりエッジまでの期間、論理値１を出力する。

また同様に、第１の信号の位相が、第２の信号の位相より遅れている場合、フリップフロップ８４が、第２の信号の立ち上がりエッジから、第１の信号の立ち上がりエッジまでの期間、論理値１を出力する。

フリップフロップ８２及びフリップフロップ８４が出力する信号に基づいて、可変遅延回路１２は遅延量を調整してよい。つまり、可変遅延回路１２は、フリップフロップ８２が出力する信号のパルス幅に応じて遅延量を増大又は減少させ、フリップフロップ８４が出力する信号のパルス幅に応じて遅延量を減少又は増大させてよい。

また、ジッタ復調器２２は、位相検出器９４が出力する信号に基づいて、入力信号の周期ジッタ又はタイミングジッタを算出する算出器９６を更に有してもよい。例えば算出器９６は、フリップフロップ８２が出力する信号が論理値１を示す間、所定の電流でコンデンサを充電し、フリップフロップ８４が出力する信号が論理値１を示す間、当該所定の電流でコンデンサを放電することにより、入力信号の周期ジッタを示す信号を生成してよい。また、当該周期ジッタを累積加算することにより、入力信号のタイミングジッタを示す信号を生成してもよい。算出器９６は、周期ジッタ又はタイミングジッタを示す信号により、可変遅延回路１２における遅延量を制御してよい。

以上においては、遅延回路９２における遅延量が、入力信号の周期と一致している場合を説明した。以下では、遅延回路９２における遅延量が、入力信号の周期と一致しない場合を説明する。

ここで、遅延回路９２における遅延量をＤ、入力信号の周期をＴとする。係る場合、位相検出器９４が出力するパルス信号のそれぞれのパルス幅は、上述した遅延回路９２における遅延量が入力信号の１周期である場合に位相検出器９４が出力するパルス信号のそれぞれのパルス幅に対し、差分Ｔ−Ｄを有する。

この場合、算出器９６が出力する信号は、入力信号のジッタ成分に応じた雑音成分と、当該差分Ｔ−Ｄに応じた線形成分を含むことになる。算出器９６は、当該線形成分を除去し、雑音成分を抽出することにより、入力信号のジッタ成分を出力してよい。

また、ジッタ復調器２２は、算出器９６が出力する信号のレベルを、入力信号の理想周期に応じた周期でサンプル・ホールドし、可変遅延回路１２に供給するサンプル・ホールド回路を更に有してもよい。これにより、より精度よく入力信号のジッタを増幅又は減衰することができる。

図１２は、ジッタフィルタ回路１００の構成の他の例を示す図である。本例におけるジッタフィルタ回路１００は、図１に関連して説明したジッタフィルタ回路１００に対し、抽出部２０の構成が異なる。可変遅延回路１２は、図１に関連して説明した可変遅延回路１２と同一である。

本例における抽出部２０は、図１に関連して説明した抽出部２０の構成に加え、ゲイン制御部２４を更に有する。ジッタ復調器２２は、図１に関連して説明したジッタ復調器２２と同一である。

ゲイン制御部２４は、ジッタ復調器２２のゲイン、又は可変遅延回路１２のゲインの少なくとも一方を制御することにより、ジッタ復調器２２と可変遅延回路１２とのゲインの積が−１とする。

本例におけるゲイン制御部２４は、ジッタ復調器２２のゲインを制御する。上述したように、ジッタ復調器２２のゲインとは、入力信号に含まれるジッタ成分に対する、ジッタ復調器２２が出力するジッタ成分の増幅率である。

ゲイン制御部２４は、ジッタ復調器２２の回路のパラメータを制御することによりゲインを制御してよい。この場合、ゲイン制御部２４は、例えば図６において説明したソース電流源７２、シンク電流源７６における電流量を制御することにより、当該ゲインを制御してよい。

またゲイン制御部２４は、ジッタ復調器２２が出力する信号を増幅又は減衰する手段を有してよく、その他の手段によりジッタ成分に対するゲインを制御してもよい。

図１３は、試験装置３００の構成の他の例を示す図である。本例における試験装置３００は、図１に関連して説明した試験装置３００の構成に加え、スキュー検出器３４０を更に備える。他の構成要素は、図１において同一の符号を付した構成要素と同一である。

スキュー検出器３４０は、被試験デバイス２００の出力信号と、タイミング発生部３３０が出力するタイミング信号との位相差を検出する。例えばスキュー検出器３４０は、当該タイミング信号のエッジをスタートトリガとし、当該出力信号のエッジをストップトリガとして、スタートトリガからストップトリガまでの時間間隔を測定する。例えば、スキュー検出器３４０は、カウンタを用いて当該時間間隔を測定してよい。

スキュー検出器３４０は、検出したスキューに基づいて、比較器３１０における比較タイミングを制御してよい。例えば、マルチレーンの被試験デバイス２００を試験する場合、試験装置３００は、被試験デバイス２００のそれぞれの出力信号を略同時に測定する。この場合、試験装置３００は、複数の出力信号に対応して複数のジッタフィルタ回路１００及び比較器３１０を備える。

スキュー検出器３４０は、複数の比較器３１０に対応して設けられ、対応する出力信号と、対応する比較器３１０に与えられるべきタイミング信号とのスキューを検出する。そして、それぞれのスキューの差分を補償したタイミング信号を、対応する比較器３１０に供給する。

このような構成によりマルチレーンの被試験デバイス２００を精度よく試験することができる。

図１４は、試験装置３００の構成の他の例を示す図である。本例における試験装置３００は、マルチレーンの被試験デバイス２００を試験する。試験装置３００は、上述したように、複数のジッタフィルタ回路（１００−１、１００−２、以下１００と総称する）、複数の比較器（３１０−１、３１０−２、以下３１０と総称する）、評価部３２０、スキュー検出器３４０、及びタイミング発生部３３０を備える。

複数のジッタフィルタ回路１００及び複数の比較器３１０は、被試験デバイス２００が出力する複数の出力信号に対応して並列に設けられる。スキュー検出器３４０は、それぞれの出力信号とタイミング信号とのスキューを検出する。そして、スキューのばらつきを低減するように、それぞれの比較器３１０−１に与えるタイミング信号の位相を調整する。スキュー検出器３４０は、それぞれの比較器３１０−１に対応して設けられてよい。

このような構成によりマルチレーンの被試験デバイス２００を精度よく試験することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

例えば、図１から図１４においては、ジッタフィルタ回路１００が試験装置３００に設けられている例を説明したが、ジッタフィルタ回路１００は、被試験デバイス２００に設けられていてもよい。例えば、被試験デバイス２００は、出力信号を生成する動作回路と、当該出力信号を受け取るジッタフィルタ回路１００とを備えてよい。被試験デバイス２００の試験時に、ジッタフィルタ回路１００を用いて、出力信号から所定の周波数のジッタ成分を除去することにより、クロック再生回路を備えない試験装置により、被試験デバイス２００の試験を行うことができる。また、被試験デバイス２００の実使用時には、ジッタフィルタ回路１００は、当該出力信号を通過させてよい。つまりこの場合、ジッタフィルタ回路１００におけるジッタ復調器２２及び可変遅延回路１２のゲインの積が零となるように設定される。

上記説明から明らかなように、本発明によれば、高コスト且つ試験時間の長いリアルタイムオシロスコープを用いることなく、被試験デバイスのアイダイアグラムを測定し、被試験デバイスを試験することができる。このため、試験コストを低減することができる。

また、クロック再生回路を用いることなく、被試験デバイスのアイダイアグラムを測定することができるので、試験装置の回路構成が複雑になることを防ぐことができる。このため、試験コストを低減することができる。また、マルチレーンの被試験デバイスを低コストで試験することができる。

また、マルチレーンの被試験デバイスを試験する場合に、それぞれの被測定信号と、タイミング信号とのスキューのばらつきを低減することができる。このため、単一の基準タイミングを用いて、伝搬遅延の異なるマルチレーンのシリアルＩ／Ｏインターフェイスを同時に試験でき、試験時間及びコストを低減することができる。

Claims (18)

1. 被試験デバイスを評価する試験装置であって、
   前記被試験デバイスが出力する出力信号からジッタ成分を抽出する抽出部と、
   前記ジッタ成分における所定の周波数成分を通過させるフィルタと、
   前記フィルタが出力する前記ジッタ成分に基づいて、前記出力信号の位相を制御する位相制御部と、
   前記位相制御部が出力する信号に基づいて、前記被試験デバイスを評価する評価部と
   を備える試験装置。
2. 前記位相制御部は、前記出力信号を、前記フィルタが通過させた前記ジッタ成分に基づく遅延量で遅延させて出力する可変遅延回路を有する
   請求項１に記載の試験装置。
3. 前記フィルタは、前記被試験デバイスからの出力信号を受信するために用いられるべきクロック再生回路について規定されるフィルタ特性と略同一のフィルタ特性を有し、前記クロック再生回路を用いて前記出力信号の再生クロックを生成した場合に、前記再生クロックに含まれるジッタ成分に応じた信号を生成し、
   前記可変遅延回路は、前記フィルタが出力する前記ジッタ成分を、前記出力信号から除去するべく、前記出力信号を遅延させる
   請求項２に記載の試験装置。
4. 前記可変遅延回路が出力する信号の電圧値を、与えられるタイミング信号に応じて、所定の参照電圧と比較する比較器を更に備え、
   前記評価部は、前記比較器における比較結果に基づいて、前記被試験デバイスを評価する
   請求項２に記載の試験装置。
5. 前記比較器に対して、一定周期で前記タイミング信号を与えるタイミング発生部を更に備える
   請求項４に記載の試験装置。
6. 前記出力信号と、前記タイミング信号との位相差を検出するスキュー検出器を更に備える
   請求項５に記載の試験装置。
7. 前記試験装置は、前記抽出部、前記フィルタ、前記可変遅延回路、及び前記比較器を、並列に複数備え、
   前記スキュー検出器は、それぞれの前記比較器における前記位相差を検出する
   請求項６に記載の試験装置。
8. 前記抽出部は、前記出力信号から前記ジッタ成分を復調するジッタ復調器を有する
   請求項１に記載の試験装置。
9. 前記ジッタ復調器は、
   前記出力信号を所定の時間遅延させた遅延信号を出力する遅延回路と、
   前記出力信号と前記遅延信号との位相差を検出し、前記位相差に基づいて前記ジッタ成分を出力する位相検出器と
   を有する請求項８に記載の試験装置。
10. 前記ジッタ復調器は、
    前記出力信号のエッジに応じて予め定められたパルス幅のパルス信号を出力するパルス発生器と、
    前記パルス信号から、前記出力信号のキャリア周波数成分を除去することにより、前記出力信号の前記ジッタ成分を復調する低域通過フィルタと
    を有する請求項８に記載の試験装置。
11. 前期ジッタ復調器は、
    前記出力信号のエッジに応じて予め定められたパルス幅のパルス信号を出力するパルス発生器と、
    前記パルス信号を積分することにより、前記出力信号の前記ジッタ成分を復調する積分器と
    を有する請求項８に記載の試験装置。
12. 前記出力信号はデータ信号であり、
    前記ジッタ復調器は、
    前記データ信号のデータ値が遷移しないビット境界でデータ値が遷移する相補データ信号を生成する相補データ生成器と、
    前記データ信号及び前記相補データ信号の排他的論理和を出力する排他的論理和回路と、
    前記排他的論理和回路が出力する信号のジッタを復調する復調回路と
    を有する請求項８に記載の試験装置。
13. 前記フィルタは、前記フィルタ特性が可変である
    請求項１に記載の試験装置。
14. 前記可変遅延回路は、前記フィルタが出力する前記ジッタ成分に対する、前記出力信号の遅延量のゲインが可変である
    請求項２に記載の試験装置。
15. 前記ジッタ復調器は、入力される前記ジッタ成分に対する、出力する前記ジッタ成分のゲインが可変である
    請求項１に記載の試験装置。
16. 被試験デバイスを評価する試験方法であって、
    前記被試験デバイスが出力する出力信号からジッタ成分を抽出する抽出段階と、
    前記ジッタ成分における所定の周波数成分を通過させるフィルタ段階と、
    前記フィルタ段階において出力する前記ジッタ成分に基づいて、前記出力信号の位相を制御する位相制御段階と、
    前記位相制御段階において出力する信号に基づいて、前記被試験デバイスを評価する評価段階と
    を備える試験方法。
17. 入力信号の位相を、前記入力信号に含まれるジッタ成分に基づいて制御するジッタフィルタ回路であって、
    入力信号からジッタ成分を抽出する抽出部と、
    前記ジッタ成分における所定の周波数成分を通過させるフィルタと、
    前記フィルタが出力する前記ジッタ成分に基づいて、前記入力信号の位相を制御する位相制御部と
    を備えるジッタフィルタ回路。
18. 入力信号の位相を、前記入力信号に含まれるジッタ成分に基づいて制御するジッタフィルタ方法であって、
    入力信号からジッタ成分を抽出する抽出段階と、
    前記ジッタ成分における所定の周波数成分を通過させるフィルタ段階と、
    前記フィルタ段階において出力する前記ジッタ成分に基づいて、前記入力信号の位相を制御する位相制御段階と
    を備えるジッタフィルタ方法。

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