KR101043424B1 - 시험 장치, 시험 방법, 지터 필터 회로, 및 지터 필터 방법 - Google Patents

시험 장치, 시험 방법, 지터 필터 회로, 및 지터 필터 방법 Download PDF

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KR101043424B1
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Abstract

피시험 디바이스를 평가하는 시험 장치에 있어서, 피시험 디바이스가 출력하는 출력 신호로부터 지터 성분을 추출하는 추출부, 지터 성분에서의 소정의 주파수 성분을 통과시키는 필터, 필터가 출력하는 지터 성분에 기초하여 출력 신호의 위상을 제어하는 위상 제어부, 및 위상 제어부가 출력하는 신호에 기초하여 피시험 디바이스를 평가하는 평가부를 포함하는 시험 장치를 제공한다.
Figure R1020087025865
시험 장치, 지터, 필터, 위상 제어, 피시험 디바이스

Description

시험 장치, 시험 방법, 지터 필터 회로, 및 지터 필터 방법 {Testing apparatus, testing method, jitter filter circuit, and jitter filtering method}
본 발명은 시험 장치, 시험 방법, 지터 필터 회로, 및 지터 필터 방법에 관한 것이다. 특히, 본 발명은 반도체 회로 등의 피시험 디바이스를 시험하는 시험 장치에 관한 것이다. 본 출원은 다음의 미국 출원에 관련된다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는 다음의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고 본 출원의 일부로 한다.
미국 특허 출원 제11/407,136호 출원일 2006년 4월 20일
종래, 반도체 회로 등의 전자 디바이스에 대해서 소정의 아이 개구도를 가지는 신호에 대하여 정확하게 동작할 수 있는지 여부를 시험하는 경우가 있다. 예를 들면, 송신기 출력의 신호 품질 또는 외부 장애의 영향을 받은 입력 신호에 대한 수신기의 내성을 보증하기 위하여 시리얼 I/O 인터페이스의 전자 디바이스가 가져야 하는 특성으로서 아이 마스크라고 불리는 최소의 아이 개구도가 규정되어 있다. 송신기의 출력 신호가 만족하여야 하는 아이 개구도 및 수신기가 정상적으로 동작하는 것을 보증하여야 하는 입력 신호의 아이 개구도로서 예를 들면 PCI Express에 의해 규정되는 아이 마스크를 들 수 있다.
일반적으로, 당해 아이 개구도는 수신기의 클럭 재생 회로의 특성을 고려하여 측정할 필요가 있다. 이것은 예를 들면 시리얼 I/O 인터페이스의 수신기가 송신기로부터 송신된 데이타 신호로부터 클럭을 재생하고, 당해 재생 클럭을 이용해서 데이타 신호를 리샘플링하기 때문이다.
도 15는 종래의 수신기(400)의 구성을 나타내는 도면이다. 수신기(400)는 송신측의 피시험 디바이스(200)가 송신한 데이타 신호를 수취한다. 클럭 재생 회로(410)는 당해 데이타 신호에 기초하여 재생 클럭을 생성한다. 데이타 리샘플러(420)는 당해 재생 클럭에 따라 데이타 신호를 리샘플링하고, 재생 데이타를 생성한다.
도 16은 클럭 재생 회로(410)의 필터 특성의 일례를 나타내는 도면이다. 클럭 재생 회로(410)에 피측정 신호가 입력된 경우, 당해 필터 특성에 따른 지터 전달 특성을 갖는 재생 클럭이 생성된다. 그리고, 당해 재생 클럭을 이용해서 피측정 신호를 리샘플링함으로써 피측정 신호에 포함되는 지터 성분의 주파수 특성으로부터 재생 클럭의 주파수 특성을 뺀 주파수 특성을 갖는 지터 성분이 재생 데이타에 포함되게 된다.
이와 같이, 수신기(400)가 당해 데이타 신호를 정확하게 리샘플링할 수 있는 지는 재생 클럭의 영향을 받으므로, 데이타 신호의 아이 개구도는 클럭 재생 회로(410)의 특성을 고려해서 측정할 필요가 있다.
예를 들면, PCI Express에서는 컷오프 주파수가 1.5MHz의 일차 고역 통과 필터 특성을 갖는 클럭 재생 함수(수학식 1 참조)를 이용해서 데이타 신호의 아이 개구도를 측정하는 것이 규정되어 있다.
Figure 112008073434395-pct00001
종래, PCI Express 등의 시리얼 I/O 인터페이스의 아이 개구도의 시험은 리얼 타임의 샘플링 오실로스코프, 클럭 재생 기능을 갖는 시험 장치에서 수행되고 있었다. 예를 들면, 리얼 타임 오실로스코프는 피시험 데이타 신호를 고속으로 샘플링하고, 디지털 신호 처리를 이용해서 피시험 데이타 신호의 지터를 측정한다. 그리고, 상술한 클럭 재생 함수를 측정 결과에 적용하고, 아이 다이어그램의 해석을 수행하고 있다.
또한, 시험 장치는 클럭 재생 회로를 이용해서 피시험 데이타 신호로부터 클럭을 재생하고, 재생 클럭 에지를 타이밍 레퍼런스로 해서 피측정 데이타 신호의 논리 비교를 수행함으로써 아이 다이어그램의 시험을 수행하고 있다.
또한, 현시점에서 선행 기술 문헌의 존재를 인식하지 않고 있으므로, 선행 기술 문헌에 관한 기재를 생략한다.
그러나, 리얼 타임 오실로스코프는 피시험 데이타 신호의 에지 타이밍을 정 확하게 측정할 필요가 있으며, 높은 샘플링 레이트로 피시험 데이타 신호를 샘플링할 필요가 있다. 이 때문에, 장치 비용이 높아진다고 하는 문제가 있다. 또한, 다채널화가 곤란하므로 수십 내지 수백 정도의 병렬로 배치된 신호 경로를 가지는 멀티레인 디바이스의 시험을 수행할 수 없다. 더욱이, 아이 다이어그램의 해석을 수행하므로, 디지털 신호 처리의 시간이 길어지며 디바이스의 양산 시험에 이용하는 것이 곤란하다.
또한, 클럭 재생 회로를 이용하는 시험 장치에서도 재생 클럭 에지의 타이밍 정밀도를 확보하는 것과 클럭 재생에 의한 타이밍 변동에 추종하는 것을 양립할 필요가 있어 회로 구성이 복잡하게 된다. 이 때문에, 장치 비용이 높아지는 동시에 클럭 재생 회로의 기능의 유연성이 낮아진다.
이 때문에, 고속인 동시에 멀티레인의 시리얼 I/O 인터페이스를 가지는 디바이스를 저비용으로 시험 및 평가할 수 있는 장치가 기대되고 있다.
따라서, 본 발명은 상기의 과제를 해결할 수 있는 시험 장치, 시험 방법, 지터 필터 회로, 및 지터 필터 방법을 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 또 다른 유리한 구체예를 규정한다.
즉, 본 발명의 제1 형태에 따르면, 피시험 디바이스를 평가하는 시험 장치에 있어서, 피시험 디바이스가 출력하는 출력 신호로부터 지터 성분을 추출하는 추출부, 지터 성분에서의 소정의 주파수 성분을 통과시키는 필터, 필터가 출력하는 지터 성분에 기초하여 출력 신호의 위상을 제어하는 위상 제어부, 및 위상 제어부가 출력하는 신호에 기초하여 피시험 디바이스를 평가하는 평가부를 포함하는 시험 장치를 제공한다.
위상 제어부는 출력 신호를 필터가 통과시킨 지터 성분에 기초하는 지연량으로 지연시켜서 출력하는 가변 지연 회로를 포함하여도 된다.
필터는 피시험 디바이스로부터의 출력 신호를 수신하기 위하여 이용되어야 할 클럭 재생 회로에 대해서 규정되는 필터 특성과 실질적으로 동일한 필터 특성을 가지며, 클럭 재생 회로를 이용해서 출력 신호의 재생 클럭을 생성한 경우에 재생 클럭에 포함되는 지터 성분에 따른 신호를 생성하며, 가변 지연 회로는 필터가 출력하는 지터 성분을 출력 신호로부터 제거하기 위하여 출력 신호를 지연시켜도 된다.
가변 지연 회로가 출력하는 신호의 전압값을 주어지는 타이밍 신호에 따라 소정의 참조 전압과 비교하는 비교기를 더 포함하며, 평가부는 비교기에서의 비교 결과에 기초하여 피시험 디바이스를 평가하여도 된다.
시험 장치는 비교기에 대하여 일정 주기로 타이밍 신호를 주는 타이밍 발생부를 더 포함하여도 된다.
출력 신호와 타이밍 신호의 위상차를 검출하는 스큐 검출기를 더 포함하여도 된다.
시험 장치는 추출부, 필터, 가변 지연 회로, 및 비교기를 병렬로 복수개 포함하며, 스큐 검출기는 각각의 비교기에서의 위상차를 검출하여도 된다.
추출부는 출력 신호로부터 지터 성분을 복조하는 지터 복조기를 포함하여도 된다.
지터 복조기는 출력 신호를 소정의 시간 지연시킨 지연 신호를 출력하는 지연 회로, 및 출력 신호와 지연 신호의 위상차를 검출하고 위상차에 기초하여 지터 성분을 출력하는 위상 검출기를 포함하여도 된다.
지터 복조기는 출력 신호의 에지에 따라 미리 정해진 펄스 폭의 펄스 신호를 출력하는 펄스 발생기, 및 펄스 신호로부터 출력 신호의 캐리어 주파수 성분을 제거함으로써 출력 신호의 지터 성분을 복조하는 저역 통과 필터를 포함하여도 된다. 지터 복조기는 출력 신호의 에지에 따라 미리 정해진 펄스 폭의 펄스 신호를 출력하는 펄스 발생기, 및 펄스 신호를 적분함으로써 출력 신호의 지터 성분을 복조하는 적분기를 포함하여도 된다.
출력 신호는 데이타 신호이며, 지터 복조기는 데이타 신호의 데이타 값이 천이하지 않는 비트 경계에서 데이타 값이 천이하는 상보 데이타 신호를 생성하는 상보 데이타 생성기, 데이타 신호 및 상보 데이타 신호의 배타적 논리합을 출력하는 배타적 논리합 회로, 및 배타적 논리합 회로가 출력하는 신호의 지터를 복조하는 복조 회로를 포함하여도 된다.
필터는 필터 특성이 가변적이어도 된다.
가변 지연 회로는 필터가 출력하는 지터 성분에 대한 출력 신호의 지연량의 게인이 가변적이어도 된다.
지터 복조기는 입력되는 지터 성분에 대한 출력하는 지터 성분의 게인이 가변적이어도 된다.
본 발명의 제2 형태에 따르면, 피시험 디바이스를 평가하는 시험 방법에 있어서, 피시험 디바이스가 출력하는 출력 신호로부터 지터 성분을 추출하는 추출 단계, 지터 성분에서의 소정의 주파수 성분을 통과시키는 필터 단계, 필터 단계에서 출력하는 지터 성분에 기초하여 출력 신호의 위상을 제어하는 위상 제어 단계, 및 위상 제어 단계에서 출력하는 신호에 기초하여 피시험 디바이스를 평가하는 평가 단계를 포함하는 시험 방법을 제공한다.
본 발명의 제3 형태에 따르면, 입력 신호의 위상을 입력 신호에 포함되는 지터 성분에 기초하여 제어하는 지터 필터 회로에 있어서, 입력 신호로부터 지터 성분을 추출하는 추출부, 지터 성분에서의 소정의 주파수 성분을 통과시키는 필터, 및 필터가 출력하는 지터 성분에 기초하여 입력 신호의 위상을 제어하는 위상 제어부를 포함하는 지터 필터 회로를 제공한다.
본 발명의 제4 형태에 따르면, 입력 신호의 위상을 입력 신호에 포함되는 지터 성분에 기초하여 제어하는 지터 필터 방법에 있어서, 입력 신호로부터 지터 성분을 추출하는 추출 단계, 지터 성분에서의 소정의 주파수 성분을 통과시키는 필터 단계, 및 필터 단계에서 출력하는 지터 성분에 기초하여 입력 신호의 위상을 제어하는 위상 제어 단계를 포함하는 지터 필터 방법을 제공한다.
또한, 상기 발명의 개요는 본 발명이 필요로 하는 특징의 모두를 열거한 것이 아니며, 이들 특징군의 서브 콤비네이션도 또 발명이 될 수 있다.
도 1은 본 발명의 실시 형태에 관한 시험 장치(300)의 구성의 일례를 나타내는 도면이다.
도 2는 추출부(20)에 입력되는 입력 신호의 파형 및 가변 지연 회로(12)가 출력하는 출력 신호의 파형의 일례를 나타내는 도면이다.
도 3은 지터 복조기(22)의 구성의 일례를 나타내는 도면이다.
도 4는 도 3에서 설명한 펄스 발생기(30)의 동작의 일례를 나타내는 도면이다.
도 5는 지터 복조기(22)의 구성의 다른 예를 나타내는 도면이다.
도 6은 지터 복조기(22)의 상세한 구성의 일례를 나타내는 도면이다.
도 7은 도 6에서 설명한 적분기(70)가 출력하는 제어 신호의 파형의 일례를 나타내는 도면이다.
도 8은 지터 복조기(22)의 구성의 다른 예를 나타내는 도면이다.
도 9는 상보 데이타 생성기(40)의 동작의 일례를 나타내는 타이밍 차트이다.
도 10은 상보 데이타 생성기(40)의 구성의 일례를 나타내는 도면이다.
도 11은 지터 복조기(22)의 구성의 다른 예를 나타내는 도면이다.
도 12는 지터 필터 회로(100)의 구성의 다른 예를 나타내는 도면이다.
도 13은 시험 장치(300)의 구성의 다른 예를 나타내는 도면이다.
도 14는 시험 장치(300)의 구성의 다른 예를 나타내는 도면이다.
도 15는 종래의 수신기(400)의 구성을 나타내는 도면이다.
도 16은 클럭 재생 회로(410)의 필터 특성의 일례를 나타내는 도면이다.
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 따른 발명을 한정하는 것이 아니며 또한 실시 형태에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수적인 것은 아니다.
도 1은 본 발명의 실시 형태에 관한 시험 장치(300)의 구성의 일례를 나타내는 도면이다. 시험 장치(300)는 반도체 회로 등의 피시험 디바이스(200)를 시험하는 장치이다. 또한, 본 예에서의 시험 장치(300)는 클럭 재생 회로를 이용하지 않고, 피시험 디바이스(200)의 출력 신호의 아이 개구도에 기초하는 시험을 수행한다.
도 16에서 설명한 바와 같이, 클럭 재생 회로(410)를 이용해서 피측정 신호를 리샘플링한 경우, 피측정 신호에 포함되는 지터 성분 가운데 재생 클럭에 포함되는 지터 성분이 제거된다. 따라서, 클럭 재생 회로(410)를 이용한 경우에 재생 클럭에 포함되어야 하는 지터 성분을 구하고, 당해 지터 성분을 피측정 신호에 포함되는 지터 성분으로부터 뺌으로써, 클럭 재생 회로(410)를 이용한 경우에 생성되어야 할 재생 데이타에 포함되는 지터 성분을 구할 수 있다.
이 때문에, 당해 지터 성분에 기초하여 예를 들면 PCI Express 등에 규정되는 출력 신호의 아이 개구도에 기초하는 시험을 클럭 재생 회로(410)를 이용하지 않고 수행할 수 있다.
본 예에서의 시험 장치(300)는 지터 필터 회로(100), 비교기(310), 평가부(320), 및 타이밍 발생부(330)를 포함한다. 지터 필터 회로(100)는 피시험 디바이스(200)가 출력하는 출력 신호의 위상을 당해 출력 신호에 포함되는 지터 성분에 기초하여 제어한다. 예를 들면, 지터 필터 회로(100)는 당해 출력 신호에 포함되는 지터 성분의 소정의 주파수 성분에 기초하여 당해 출력 신호의 위상을 제어한다.
지터 필터 회로(100)는 추출부(20), 필터(10), 및 가변 지연 회로(12)를 포함한다. 가변 지연 회로(12)는 본 발명에 따른 위상 제어부의 일례이다.
추출부(20)는 지터 복조기(22)를 포함하며, 피시험 디바이스(200)의 출력 신호에 포함되는 지터 성분을 추출한다. 예를 들면, 추출부(20)에는 당해 출력 신호가 분기하여 주어진다. 또한, 지터 복조기(22)는 당해 출력 신호로부터 당해 지터 성분을 복조한다. 예를 들면, 지터 복조기(22)는 입력 신호의 타이밍 지터를 복조하여도 되며, 주기 지터를 복조하여도 된다. 지터 복조기(22)의 구성 및 동작은 도 3 내지 도 10에서 후술한다.
필터(10)는 추출부(20)가 추출한 지터 성분에서의 소정의 주파수 성분을 통과시킨다. 예를 들면, 필터(10)는 피시험 디바이스(200)로부터의 출력 신호를 수신하기 위해서 이용되어야 할 클럭 재생 회로에 대해서 규정되는 필터 특성과 실질적으로 동일한 필터 특성을 가져도 된다. 예를 들면, 필터(10)는 당해 클럭 재생 회로의 전달 함수를 나타내는 필터 특성을 가져도 된다. 당해 클럭 재생 회로는 예를 들면 도 15에서 설명한 클럭 재생 회로(410)이다.
즉, 필터(10)는 피시험 디바이스(200)의 출력 신호의 아이 개구도를 측정하는 경우, 소정의 규격에 의해 당해 측정에 이용하여야 한다고 규정되는 클럭 재생 회로의 필터 특성과 실질적으로 동일한 필터 특성을 가져도 된다. 당해 규격은 예를 들면 PCI Express, XAUI 등의 규격이어도 된다. 또한, 당해 규격은 종래 이용되고 있던 규격이어도 되며, 또한 장래 이용될 규격이어도 된다. 즉, 피시험 디바이스(200)의 출력 신호의 아이 개구도의 측정에서 이용되어야 하는 클럭 재생 회로의 특성을 규정하는 규격이면 된다.
예를 들면 당해 규격이 PCI Express인 경우, 필터(10)는 수학식 6에서 후술하는 전달 함수를 나타내는 필터 특성을 가져도 된다.
가변 지연 회로(12)는 필터(10)가 출력하는 지터 성분에 기초하여 출력 신호의 위상을 제어한다. 예를 들면, 가변 지연 회로(12)는 당해 지터 성분에 기초하는 지연량으로 피시험 디바이스(200)의 출력 신호를 지연시켜서 출력하여도 된다. 본 예에서 가변 지연 회로(12)는 출력 신호의 위상을 제어함으로써 출력 신호의 지터 성분으로부터 필터(10)가 출력하는 지터 성분을 제거한다. 가변 지연 회로(12)의 동작의 상세한 사항은 도 2에서 후술한다.
이러한 구성에 의하여, 클럭 재생 회로를 이용한 경우에 생성되어야 할 재생 데이타를 생성할 수 있다. 즉, 가변 지연 회로(12)가 출력하는 출력 신호의 아이 개구도를 구함으로써 클럭 재생 회로를 이용한 경우에 생성되는 재생 데이타의 아이 개구도를 구할 수 있다.
비교기(310)는 소정의 타이밍으로 주어지는 타이밍 신호에 따라 가변 지연 회로(12)가 출력하는 출력 신호의 레벨을 소정의 참조 레벨과 비교한다. 타이밍 발생부(330)는 당해 타이밍 신호를 생성하고, 비교기(310)에 공급한다. 타이밍 발생부(330)는 비교기(310)에 대하여 일정 주기로 타이밍 신호를 공급하여도 된다.
평가부(320)는 가변 지연 회로(12)가 출력하는 신호에 기초하여 피시험 디바이스(200)를 평가한다. 본 예에서의 평가부(320)는 비교기(310)에서의 비교 결과에 기초하여 피시험 디바이스(200)의 출력 신호의 아이 개구도를 검출한다.
예를 들면, 비교기(310)는 피시험 디바이스(200)의 출력 신호에 대하여 다른 상대 위상의 타이밍에서 출력 신호의 레벨과 소정의 참조 레벨을 비교하여도 된다. 그리고, 평가부(320)는 비교기(310)에서의 각각의 상대 위상에서의 비교 결과가 소정의 기대 결과와 일치하는 지를 판정하고, 출력 신호의 아이 개구도를 검출하여도 된다.
도 2는 추출부(20)에 입력되는 입력 신호의 파형 및 가변 지연 회로(12)가 출력하는 출력 신호의 파형의 일례를 나타내는 도면이다. 도 2에서 시각 T, 2T, 3T, ...는 입력 신호가 에지를 가져야 하는 이상적인 타이밍을 나타낸다. 즉, T는 입력 신호의 주기를 나타낸다. 또한, T는 입력 신호의 데이타 전송 속도이어도 된다.
입력 신호에 포함되는 지터 성분에 의하여 입력 신호의 각 에지의 위상은 이상적인 타이밍에 대하여 어긋나고 있다. 예를 들면, 입력 신호의 제1 에지(시각 T에 대응하는 에지)는 이상적인 타이밍에 대하여 TJ1 어긋나며, 제2 에지(시각 2T에 대응하는 에지)는 이상적인 타이밍에 대하여 TJ2 어긋난다. 추출부(20)는 이상적인 타이밍에 대한 각 에지의 위상의 어긋남을 검출한다. 추출부(20)는 입력 신호의 각각의 주기에서 당해 위상의 어긋남을 검출하여도 된다.
또한, 본 예에서 추출부(20)는 입력 신호의 각 펄스의 상승 에지의 위상의 어긋남을 검출했지만, 다른 예에서는 각 펄스의 하강 에지의 위상의 어긋남을 검출하여도 되며, 또한 상승 에지 및 하강 에지의 위상의 어긋남을 검출하여도 된다. 또한, 추출부(20)는 입력 신호의 이상 주기 T에 대한 각 주기의 주기의 어긋남을 각각의 주기마다 검출하여도 된다.
추출부(20)가 추출한 지터 성분에 기초하여 가변 지연 회로(12)에서의 지연량을 제어한 경우, 가변 지연 회로(12)의 출력 신호에 포함되는 지터 성분은 피시험 디바이스(200)의 출력 신호에 포함되는 지터 성분을 증폭 또는 감쇠한 것이 된다.
예를 들면, 제2 에지와 같이 에지의 위상이 이상적인 타이밍 2T보다 늦어지고 있는 경우, 당해 에지에 대한 지연량을 지터량 TJ2에 따라 증대시킴으로써 당해 에지의 위상은 더 늦어지며, 지터량 TJ2는 증폭된다.
또한, 제1 에지와 같이 에지의 위상이 이상적인 타이밍 T보다 앞서고 있는 경우, 당해 에지에 대한 지연량을 지터량 TJ1에 따라 감소시킴으로써 당해 에지의 위상은 더 앞서가며, 지터량 TJ1은 증폭된다.
도 2에 나타내는 바와 같이, 가변 지연 회로(12)에서의 지터 성분의 증폭률은 1+α로 나타낸다. 여기서 α는 지터 복조기(22) 및 가변 지연 회로(12)에서의 게인에 의해 정해진다. 즉, 지터 복조기(22)에 입력되는 지터 성분의 지터량에 대한 지터 복조기(22)가 출력하는 제어 신호의 레벨의 게인을 KJD, 제어 신호의 레벨에 대한 가변 지연 회로(12)에서의 지연량의 게인을 KVD로 하면, α=KJD×KVD가 된다. 단, 여기에서는 필터(10)에서의 게인은 고려하지 않는다.
α가 정이면 입력 신호의 지터 성분이 증폭되며, α가 부이면 입력 신호의 지터 성분은 감쇠된다. 특히, α가 -1일 때 입력 신호의 지터 성분은 캔슬된다.
본 예에서의 지터 필터 회로(100)는 지터 복조기(22) 및 가변 지연 회로(12)의 게인의 곱이 -1이 되도록 설정된다. 그리고, 필터(10)가 소정의 주파수의 지터 성분을 통과시킴으로써 가변 지연 회로(12)의 출력 신호의 지터 성분으로부터 필터(10)가 출력하는 지터 성분을 제거할 수 있다.
필터(10)는 클럭 재생 회로의 특성에 따른 필터 특성을 가지므로, 가변 지연 회로(12)의 출력 신호를 측정함으로써 클럭 재생 회로를 이용한 경우에 생성되는 재생 데이타의 측정 결과를 추정할 수 있다.
또한, 가변 지연 회로(12)는 입력 신호의 각 주기에서 다른 지연량이 설정되어도 된다. 추출부(20) 및 필터(10)는 입력 신호의 각 주기에서 검출된 소정의 주파수 성분의 지터량에 따라 입력 신호의 대응하는 주기에서의 가변 지연 회로(12)의 지연량을 제어하여도 된다.
또한, 가변 지연 회로(12)에는 초기 지연량으로서 소정의 지연량이 설정되어 있는 것이 바람직하다. 즉, 가변 지연 회로(12)는 지터가 없는 에지를 당해 초기 지연량에 기초하여 지연시킨다. 이에 따라, 에지의 위상이 이상적인 타이밍보다 앞서고 있을 경우에도 지연량을 감소시킴으로써 당해 에지의 위상을 더 진행시킬 수 있다.
또한, 가변 지연 회로(12)에서의 지연량은 주어지는 제어 신호의 레벨에 따라 선형으로 변화되는 것이 바람직하다. 즉, 가변 지연 회로(12)에서의 지연량 τ는 수학식 2로 나타내는 것이 바람직하다.
Figure 112008073434395-pct00002
단, τ0는 상술한 초기 지연량, KVD는 가변 지연 회로(12)에서의 게인, VCTRL은 제어 신호의 레벨을 나타낸다.
이상과 같이 설명한 지터 필터 회로(100)의 동작을 수식을 이용해서 설명한다. 지터 복조기(22)는 주어지는 신호로부터 지터를 복조해서 출력하는 회로이며, 예를 들면 당해 신호의 캐리어 주파수 근방에서의 지터 성분을 베이스 밴드에 복조한다. 지터 복조기(22)가 출력하는 지터 성분 VJD는 수학식 3으로 나타낸다.
Figure 112008073434395-pct00003
단, KJD는 지터 복조기(22)에서의 게인을 나타내며, ΔφIN은 피시험 디바이 스(200)의 출력 신호에 포함되는 지터 성분을 나타낸다.
지터 복조기(22)가 출력하는 지터 성분 VJD는 필터(10)에 입력된다. 필터(10)는 규정되는 클럭 재생 회로의 전달 함수 HCR(s)에 따른 특성을 가지므로, 필터(10)가 출력하는 제어 신호 VCTRL은 수학식 4로 나타낸다.
Figure 112008073434395-pct00004
수학식 2 및 수학식 4로부터 가변 지연 회로(12)의 출력 신호의 타이밍 ΔφIN+τ는 수학식 5로 주어진다.
Figure 112008073434395-pct00005
또한, 클럭 재생 회로의 전달 함수는 수학식 6으로 나타낸다.
Figure 112008073434395-pct00006
단, H(s)는 클럭 재생 회로의 클럭 재생 함수를 나타낸다.
따라서, 가변 지연 회로(12)의 출력 신호에 포함되는 지터 성분 ΔφOUT은 수학식 7이 된다.
Figure 112008073434395-pct00007
수학식 7에서 KVD·KJD=-1로 설정함으로써 가변 지연 회로(12)의 출력 신호에 포함되는 지터 성분은 H(s)·ΔφIN이 되며, 입력되는 지터 성분에 클럭 재생 함수를 곱한 지터 성분을 얻을 수 있다.
이러한 신호를 타이밍 변동이 없는 즉 일정 주기의 타이밍 신호에 따라 측정 함으로써 클럭 재생 함수를 이용한 아이 다이어그램 측정을 수행할 수 있다.
또한, 지터 필터 회로(100)는 입력되는 신호의 k번째의 데이타 천이의 타이밍 지터를 검출하고, 당해 지터 성분에 기초하여 입력 신호의 k번째의 데이타 천이의 타이밍을 제어한다. 이 때문에, 지터 복조기(22) 및 필터(10)는 가변 지연 회로(12)가 k번째의 데이타 천이를 출력할 때까지 k번째의 데이타 천이에서의 지터 성분의 소정의 주파수 성분을 검출하고, 가변 지연 회로(12)에서의 지연량을 제어할 필요가 있다.
이 때문에, 지터 필터 회로(100)는 지터 복조기(22) 및 필터(10)에서의 지터 성분의 검출에 필요한 시간에 따라 가변 지연 회로(12)에 입력 신호를 입력하는 타 이밍을 늦추는 수단을 더 포함하여도 된다. 예를 들면, 가변 지연 회로(12)의 전단(前段)에 소정의 지연량의 지연 회로를 더 포함하여도 된다.
또한, 가변 지연 회로(12)가 복수의 지연 요소를 직렬로 접속시키는 구성일 경우, 가변 지연 회로(12)는 전단의 소정 개수의 지연 요소의 지연량을 가변시키지 않고 후단의 지연 요소의 지연량을 가변시킴으로써 입력 신호에 대한 지연량을 변화시켜도 된다. 당해 전단의 소정 개수의 지연 요소의 고정 지연량은 지터 복조기(22) 및 필터(10)가 지터 성분의 소정의 주파수 성분을 복조하는 데 필요한 시간보다 큰 것이 바람직하다.
이들 구성에 의해, 입력 신호의 k번째의 데이타 천이에서의 지터 성분에 따라 입력 신호의 k번째의 데이타 천이의 위상을 제어할 수 있다.
또한, 필터(10)의 필터 특성은 가변적이어도 된다. 예를 들면, 필터(10)의 필터 특성은 소정의 규격에 의해 규정되는 클럭 재생 회로의 특성에 따라 설정 가능하여도 된다.
또한, 가변 지연 회로(12)에서의 지터 성분에 대한 지연량의 게인은 가변적이어도 된다. 또한, 지터 복조기(22)는 입력되는 지터 성분에 대한 출력하는 지터 성분의 게인이 가변적이어도 된다. 예를 들면, 가변 지연 회로(12) 및 지터 복조기(22)의 게인의 곱이 -1이 되는 조건에서 가변 지연 회로(12) 및 지터 복조기(22)의 각각의 게인은 임의로 설정가능하여도 된다.
도 3은 지터 복조기(22)의 구성의 일례를 나타내는 도면이다. 본 예에서의 지터 복조기(22)는 입력되는 신호의 주기 지터를 복조하는 회로이며, 펄스 발생기(30) 및 저역 통과 필터(50)를 포함한다.
펄스 발생기(30)는 입력 신호의 에지에 따라 미리 정해진 펄스 폭의 펄스 신호를 출력한다. 저역 통과 필터(50)는 펄스 신호로부터 입력 신호의 캐리어 주파수 성분을 제거함으로써 입력 신호의 주기 지터를 복조한다.
도 4는 도 3에서 설명한 펄스 발생기(30)의 동작의 일례를 나타내는 도면이다. 본 예에서 펄스 발생기(30)는 입력 신호의 상승 에지에 따라 미리 정해진 펄스 폭 W의 펄스 신호를 출력한다.
이러한 펄스 신호로부터 입력 신호의 캐리어 주파수 성분을 제거함으로써 입력 신호의 주기 지터에 따른 제어 신호를 생성할 수 있다. 또한, 지터 복조기(22)는 저역 통과 필터(50)가 출력하는 제어 신호의 레벨을 입력 신호의 이상 주기에 따른 주기로 샘플 홀드하고 가변 지연 회로(12)에 공급하는 샘플 홀드 회로를 더 포함하여도 된다. 이에 따라, 보다 높은 정밀도로 주기 지터를 증폭 또는 감쇠할 수 있다.
도 5는 지터 복조기(22)의 구성의 다른 예를 나타내는 도면이다. 본 예에서의 지터 복조기(22)는 입력 신호의 타이밍 지터를 복조하는 회로이며, 도 3에 관련하여 설명한 지터 복조기(22)의 구성에 더하여 적분기(70)를 더 포함한다. 펄스 발생기(30) 및 저역 통과 필터(50)는 도 3에 나타낸 펄스 발생기(30) 및 저역 통과 필터(50)와 동일하다.
적분기(70)는 저역 통과 필터(50)가 출력하는 주기 지터를 적분함으로써 입력 신호의 타이밍 지터를 복조한다. 도 5에 나타낸 지터 복조기(22)는 저역 통과 필터(50)를 포함하는 구성이지만, 지터 복조기(22)는 저역 통과 필터(50)를 포함하지 않는 구성이어도 된다. 예를 들면, 적분기(70)는 펄스 발생기(30)가 출력한 펄스 신호를 입력으로 하고, 도 4에 나타낸 펄스 신호가 하이 논리를 나타내는 동안 소정의 증가율로 신호 레벨이 증가하며 당해 펄스 신호가 로우 논리를 나타내는 동안 소정의 감소율로 신호 레벨이 감소하는 제어 신호를 출력한다. 이러한 동작에 의해, 적분기(70)는 입력 신호의 타이밍 지터를 복조할 수 있다. 단, 적분기(70)의 동작은 당해 동작 예로 한정되지는 않는다. 적분기(70)의 동작은 입력 신호의 타이밍 지터를 복조할 수 있는 동작이면 된다. 또한, 저역 통과 필터(50)는 적분기(70)의 후단에 배치하여도 된다.
또한, 지터 복조기(22)는 입력 신호의 주기 지터 또는 타이밍 지터의 어느 쪽을 출력할 지를 선택하는 스위치(80)를 더 포함하여도 된다. 스위치(80)는 저역 통과 필터(50)가 출력하는 주기 지터 또는 적분기(70)가 출력하는 타이밍 지터의 어느 하나를 선택해서 가변 지연 회로(12)에 공급한다.
도 6은 지터 복조기(22)의 상세한 구성의 일례를 나타내는 도면이다. 본 예에서의 펄스 발생기(30)는 가변 지연 회로(32) 및 배타적 논리합 회로(34)를 포함한다. 가변 지연 회로(32)는 펄스 발생기(30)가 출력하는 펄스 신호가 가져야 하는 펄스 폭 W에 따른 지연량으로 입력 신호를 지연시킨다. 배타적 논리합 회로(34)는 입력 신호와 가변 지연 회로(32)가 출력하는 신호의 배타적 논리합을 출력한다. 이러한 구성에 의해, 도 7에 나타낸 펄스 신호를 생성할 수 있다. 단, 펄스 발생기(30)의 구성은 당해 구성에 한정되지 않는다. 예를 들면, 펄스 발생기(30)는 논리곱 회로 등을 이용한 구성을 취할 수도 있다.
본 예에서의 적분기(70)는 소스 전류원(72), 싱크 전류원(76), 캐패시터(78), 및 충방전 제어부(74)를 포함한다. 소스 전류원(72)은 제어 신호의 상술한 증가율을 규정하는 소스 전류를 생성하며, 싱크 전류원(76)은 제어 신호의 상술한 감소율을 규정하는 싱크 전류를 생성한다.
캐패시터(78)는 소스 전류원(72) 및 싱크 전류원(76)에 의해 충방전됨으로써 제어 신호의 전압 레벨을 생성한다. 또한, 충방전 제어부(74)는 펄스 신호가 하이 논리를 나타내는 동안 소스 전류에 기초하여 캐패시터를 충전하며, 펄스 신호가 로우 논리를 나타내는 동안 소스 전류로부터 싱크 전류를 뺀 전류에 기초하여 캐패시터를 방전한다.
이러한 구성에 의해, 입력 신호의 타이밍 지터를 복조한 제어 신호를 생성할 수 있다.
도 7은 도 6에서 설명한 적분기(70)가 출력하는 제어 신호의 파형의 일례를 나타내는 도면이다. 또한, 본 예에서의 펄스 발생기(30)는 입력 신호의 상승 에지 및 하강 에지에 따라 펄스 신호를 출력한다.
상술한 바와 같이, 적분기(70)는 펄스 신호가 하이 논리를 나타내는 동안 소정의 증가율로 신호 레벨이 증가하며, 펄스 신호가 로우 논리를 나타내는 동안 소정의 감소율로 신호 레벨이 감소하는 제어 신호를 출력한다. 도 7에서는 당해 제어 신호를 점선으로 나타낸다. 입력 신호에 지터가 없을 경우, 점선으로 나타내는 제어 신호의 극치는 소정의 레벨이 된다. 예를 들면, 극소값은 실질적으로 0의 레 벨이 되며, 극대값은 일정한 레벨이 된다. 그러나, 입력 신호에 타이밍 지터가 있는 경우, 도 7에 나타내는 바와 같이 각각의 극치는 당해 소정의 레벨에 대하여 지터량에 따른 차분 ΔV를 가진다.
이러한 제어 신호에 기초하여 가변 지연 회로(12)에서의 지연량을 제어함으로써 타이밍 지터 성분을 증폭 또는 감쇠할 수 있다. 또한, 적분기(70)는 당해 제어 신호를 입력 신호의 에지에 따라 샘플 홀드하여 가변 지연 회로(12)에 공급하는 샘플 홀드 회로를 더 포함하여도 된다. 샘플 홀드 회로는 펄스 발생기(30)가 출력하는 신호가 하이 논리를 나타내는 동안 제어 신호를 통과해서 가변 지연 회로(12)에 입력하며, 펄스 발생기(30)가 출력하는 신호가 로우 논리를 나타내는 동안 제어 신호의 신호 레벨을 홀드하여 가변 지연 회로(12)에 입력하여도 된다.
또한, 적분기(70)는 당해 제어 신호를 평균화하여 가변 지연 회로(12)에 공급하는 평균화 회로를 더 포함하여도 된다. 평균화 회로가 출력하는 파형은 도 7에서 실선으로 나타내는 제어 신호의 파형이 된다.
평균화 회로는 제어 신호의 미리 정해진 고대역 성분을 제거하여도 된다. 예를 들면, 평균화 회로는 제어 신호를 시간 평균함으로써 입력 신호의 타이밍 지터의 이동 평균치를 출력하여도 된다. 또한, 평균화 회로는 적분기(70)가 출력하는 제어 신호로부터 입력 신호에 타이밍 지터가 없는 경우에 적분기(70)가 출력하는 신호의 성분을 제거함으로써 타이밍 지터의 이동 평균치를 출력하여도 된다. 평균화 회로는 예를 들면 저역 통과 필터를 이용함으로써 상술한 기능을 실현하여도 된다.
도 8은 지터 복조기(22)의 구성의 다른 예를 나타내는 도면이다. 본 예에서 입력 신호는 데이타 신호이며, 지터 복조기(22)는 당해 데이타 신호의 지터를 복조한다. 본 예에서의 지터 복조기(22)는 상보 데이타 생성기(40), 배타적 논리합 회로(60), 및 복조 회로(90)를 포함한다.
상보 데이타 생성기(40)는 데이타 신호의 데이타 값이 천이하지 않는 비트 경계에서 데이타 값이 천이하는 상보 데이타 신호를 생성한다.
배타적 논리합 회로(60)는 데이타 신호와 상보 데이타 신호의 배타적 논리합을 출력한다.
복조 회로(90)는 배타적 논리합 회로(60)가 출력하는 신호의 지터를 복조한다. 복조 회로(90)는 도 3에 관련하여 설명한 지터 복조기(22)와 동일한 구성을 가져도 되며, 도 5에 관련하여 설명한 지터 복조기(22)와 동일한 구성을 가져도 된다.
도 9는 상보 데이타 생성기(40)의 동작의 일례를 나타내는 타이밍 차트이다. 상보 데이타 생성기(40)는 입력 데이타 신호를 수취하고, 입력 데이타 신호의 상보 데이타 신호(complementary data signal)를 생성한다. 상보 데이타 신호란 입력 데이타 신호의 데이타 구간의 경계마다 당해 데이타 구간의 경계에서 입력 데이타 신호의 데이타 값의 천이가 없는 것을 조건으로 해서 에지가 만들어지는 신호이다. 예를 들면, 상보 데이타 신호는 입력 데이타 신호의 에지와 상보 데이타 신호의 에지를 동일한 시간축에 늘어 놓은 경우, 이들 에지가 실질적으로 동일한 시간 간격으로 배열되는 신호이어도 된다. 또한, 입력 데이타 신호의 데이타 구간이란 예를 들면 시리얼 전송되는 입력 데이타 신호에서 연속되지 않는 하나의 데이타가 보유되는 시간을 가리킨다. 또한, 다치화해서 전송되는 입력 데이타 신호에서는 심볼의 데이타가 보유되는 시간을 가리켜도 된다. 즉, 데이타 구간이란 입력 데이타 신호의 비트 간격이어도 되며 또는 심볼 간격이어도 된다. 예를 들면, 도 9에서는 입력 데이타 신호의 데이타 구간은 T이며, 시간(0-6T)에서의 데이타 패턴은 110001이다.
도 9에 나타낸 예에서는 구간(0-T, T-2T, 3T-4T, ...)이 데이타 구간(D1, D2, D3, ...)에 대응한다. 또한, 각각의 데이타 구간의 경계는 (0, T, 2T, 3T, ...)이다. 본 예에서, 데이타 구간의 경계(0, 2T, 5T)에서 입력 데이타 신호의 데이타 값이 천이하며, 데이타 구간의 경계(T, 3T, 4T)에서 입력 데이타 신호의 데이타 값이 천이하지 않는다. 이 때문에, 상보 데이타 생성기(40)는 입력 데이타 신호의 에지가 존재하지 않는 데이타 구간의 경계(T, 3T, 4T)에서 에지를 갖는 상보 데이타 신호를 생성한다.
입력 데이타 신호는 실질적으로 일정한 데이타 구간을 가지므로, 입력 데이타 신호의 에지의 타이밍은 타이밍(0, T, 2T, ...)의 어느 하나와 실질적으로 동일하게 된다. 이러한 경우, 상보 데이타 생성기(40)는 입력 데이타 신호의 에지가 존재하지 않는 데이타 구간의 경계에서 에지를 갖는 상보 데이타 신호를 생성하는 것이 바람직하다. 이에 따라, 입력 데이타 신호 및 상보 데이타 신호의 쌍방의 에지를 고려하면 실질적으로 일정 간격으로 에지가 배열된다. 이러한 동작에 의해, 지터 복조기(22)는 실질적으로 일정 간격으로 동작할 수 있으며, 동작 간격 등의 차이에 의한 출력의 불균일을 저감하고, 높은 정밀도로 지터를 복조할 수 있다.
배타적 논리합 회로(60)는 입력 데이타 신호 및 상보 데이타 신호의 배타적 논리합을 출력한다. 이에 따라, 실질적으로 일정 간격으로 에지가 배열된 신호를 생성할 수 있다. 그리고, 당해 신호에는 입력 데이타 신호의 지터 성분이 보존된다.
복조 회로(90)는 당해 신호의 에지에 따른 펄스 신호를 출력하고, 당해 펄스 신호에 기초하여 지터 성분을 복조한다. 상보 데이타 신호의 지터에 의존한 제어 신호가 가변 지연 회로(12)에 출력되는 경우, 가변 지연 회로(12)에 입력되는 데이타 신호는 데이타 천이하지 않는다. 이 때문에, 상보 데이타 신호의 지터에 따라 가변 지연 회로(12)의 지연 시간이 변화된 경우일지라도, 가변 지연 회로(12)의 출력 신호 파형에는 영향을 주지 않는다. 즉, 상보 데이타 신호에 지터가 포함된 경우일지라도, 당해 지터의 영향을 배제하고 입력 데이타 신호에 포함되는 지터만을 증폭 또는 감쇠한 출력 신호를 생성할 수 있다.
도 10은 상보 데이타 생성기(40)의 구성의 일례를 나타내는 도면이다. 본 예에서의 상보 데이타 생성기(40)는 클럭 재생기(41), 제1 D플립플롭(42), 제2 D플립플롭(43), 일치 검출기(44), 제3 D플립플롭(45), 및 분주기(46)를 포함한다.
클럭 재생기(41)는 입력 데이타 신호에 기초하여 입력 데이타 신호의 데이타 구간과 실질적으로 동일한 주기를 갖는 클럭 신호를 생성한다. 제1 D플립플롭(42)은 입력 데이타 신호를 당해 클럭 신호에 따라 취득하여 출력한다.
제2 D플립플롭(43)은 제1 D플립플롭(42)이 출력하는 신호를 당해 클럭 신호 에 따라 취득하여 출력한다. 즉, 제2 D플립플롭(43)은 제1 D플립플롭(42)이 출력하는 신호를 입력 데이타 신호의 데이타 구간의 1주기분 지연시켜서 출력한다.
일치 검출기(44)는 제1 D플립플롭(42)이 출력하는 신호의 값과 제2 D플립플롭(43)이 출력하는 신호의 값이 일치한 경우에 하이 논리를 나타내는 일치 신호를 출력한다.
제3 D플립플롭(45)은 일치 검출기(44)가 출력하는 신호를 당해 클럭 신호에 따라 취득해서 출력하고, 당해 출력 신호에 의해 내부 데이타가 리셋된다. 즉, 제3 D플립플롭(45)은 당해 클럭 신호의 상승 에지를 수취한 때에 일치 검출기(44)로부터 수취하는 신호가 논리값 하이를 나타내는 경우, 입력 데이타 신호의 데이타 구간보다 짧은 미소 펄스 폭의 펄스를 출력한다.
분주기(46)는 제3 D플립플롭(45)이 출력하는 신호를 2분주하고, 상보 데이타 신호를 생성한다. 여기서 2분주란 제3 D플립플롭(45)이 출력하는 신호의 상승 에지 또는 하강 에지의 어느 쪽인가에 따라 논리값이 천이하는 신호를 생성하는 것을 말한다.
이러한 구성에 의해, 입력 데이타 신호의 상보 데이타 신호를 용이하게 생성할 수 있다. 또한, 상보 데이타 생성기(40)의 구성은 당해 구성례에 한정되지는 않는다. 상보 데이타 생성기(40)는 다양한 구성을 가질 수 있다.
도 11은 지터 복조기(22)의 구성의 다른 예를 나타내는 도면이다. 본 예에서의 지터 복조기(22)는 지연 회로(92) 및 위상 검출기(94)를 포함한다. 지연 회로(92)는 입력 신호를 분기해서 수취하고, 수취한 입력 신호를 소정 시간 지연시켜 서 출력한다. 위상 검출기(94)는 피시험 디바이스(200)로부터의 입력 신호와 지연 회로(92)가 출력하는 신호의 위상차를 검출하고, 당해 위상차에 기초하여 지터 성분을 출력한다.
예를 들면, 위상 검출기(94)는 주어지는 2신호의 위상차에 따른 펄스 폭을 갖는 펄스 신호를 출력하여도 된다.
여기서, 입력 신호가 일정 주기의 클럭 신호인 경우, 지연 회로(92)가 당해 입력 신호를 1주기 지연한 경우에 대해서 설명한다. 이러한 경우에서 클럭 신호에 지터가 없는 경우에는 위상 검출기(94)는 위상차를 검출하지 않으므로, 위상 검출기(94)는 펄스 신호를 출력하지 않는다. 그러나, 클럭 신호에 지터가 있는 경우, 위상 검출기(94)는 예를 들면 당해 클럭 신호의 n번째의 상승 에지에서의 타이밍 지터와 n+1번째의 상승 에지에서의 타이밍 지터의 차분에 따른 펄스 폭의 펄스 신호를 출력한다. 즉, 위상 검출기(94)는 클럭 신호의 주기 지터에 따른 펄스 신호를 출력한다. 또한, 주기 지터를 누산한 것이 타이밍 지터이므로, 위상 검출기(94)는 주기 지터를 누적 가산하는 수단을 가짐으로써 타이밍 지터를 출력하여도 된다.
또한, 위상 검출기(94)는 주어지는 제1 신호의 위상이 주어지는 제2 신호의 위상에 대하여 앞서고 있는 경우 및 늦어지고 있는 경우의 쌍방에 대응하는 두 개의 펄스 신호를 출력하여도 된다. 이 경우 위상 검출기(94)는 도 11에 나타내는 바와 같이 플립플롭(82), 플립플롭(84), 및 논리곱 회로(86)를 포함하여도 된다.
플립플롭(82)은 입력 신호를 동작 클럭으로서 수취하며, 데이타 입력 단자에 서 논리값 1을 수취한다. 또한, 플립플롭(84)은 지연 회로(92)가 출력하는 신호를 동작 클럭으로서 수취하며, 데이타 입력 단자에서 논리값 1을 수취한다. 논리곱 회로(86)는 플립플롭(82) 및 플립플롭(84)의 출력의 논리곱을 플립플롭(82) 및 플립플롭(84)의 클리어 단자에 입력한다.
우선, 입력 신호(이하, 제1 신호라고 칭한다)의 위상이 지연 회로(92)가 출력하는 신호(이하, 제2 신호라고 칭한다)의 위상보다 앞서고 있는 경우에 대해서 설명한다. 이 경우, 제1 신호의 상승 에지에 따라 플립플롭(82)이 논리값 1을 출력한다. 그리고, 제2 신호의 상승 에지에 따라 플립플롭(84)이 논리값 1을 출력한다. 여기서, 쌍방의 플립플롭의 출력이 논리값 1이 되므로 논리곱 회로(86)에 의해 쌍방의 플립플롭의 출력이 클리어된다. 이 때문에, 플립플롭(82)은 제1 신호의 상승 에지로부터 제2 신호의 상승 에지까지의 기간 동안 논리값 1을 출력한다.
또한, 마찬가지로 제1 신호의 위상이 제2 신호의 위상보다 늦어지고 있는 경우, 플립플롭(84)이 제2 신호의 상승 에지로부터 제1 신호의 상승 에지까지의 기간 동안 논리값 1을 출력한다.
플립플롭(82) 및 플립플롭(84)이 출력하는 신호에 기초하여 가변 지연 회로(12)는 지연량을 조정하여도 된다. 즉, 가변 지연 회로(12)는 플립플롭(82)이 출력하는 신호의 펄스 폭에 따라 지연량을 증대 또는 감소시키며, 플립플롭(84)이 출력하는 신호의 펄스 폭에 따라 지연량을 감소 또는 증대시켜도 된다.
또한, 지터 복조기(22)는 위상 검출기(94)가 출력하는 신호에 기초하여 입력 신호의 주기 지터 또는 타이밍 지터를 산출하는 산출기(96)를 더 포함하여도 된다. 예를 들면, 산출기(96)는 플립플롭(82)이 출력하는 신호가 논리값 1을 나타내는 동안 소정의 전류로 캐패시터를 충전하며, 플립플롭(84)이 출력하는 신호가 논리값 1을 나타내는 동안 당해 소정의 전류로 캐패시터를 방전함으로써 입력 신호의 주기 지터를 나타내는 신호를 생성하여도 된다. 또한, 당해 주기 지터를 누적 가산함으로써 입력 신호의 타이밍 지터를 나타내는 신호를 생성하여도 된다. 산출기(96)는 주기 지터 또는 타이밍 지터를 나타내는 신호에 의해 가변 지연 회로(12)에서의 지연량을 제어하여도 된다.
이상에서는 지연 회로(92)에서의 지연량이 입력 신호의 주기와 일치하고 있는 경우를 설명하였다. 이하에서는 지연 회로(92)에서의 지연량이 입력 신호의 주기와 일치하지 않는 경우를 설명한다.
여기서, 지연 회로(92)에서의 지연량을 D, 입력 신호의 주기를 T로 한다. 이러한 경우, 위상 검출기(94)가 출력하는 펄스 신호의 각각의 펄스 폭은 상술한 지연 회로(92)에서의 지연량이 입력 신호의 1주기일 경우에 위상 검출기(94)가 출력하는 펄스 신호의 각각의 펄스 폭에 대하여 차분 T-D를 가진다.
이 경우, 산출기(96)가 출력하는 신호는 입력 신호의 지터 성분에 따른 잡음 성분과 당해 차분 T-D에 따른 선형 성분을 포함하게 된다. 산출기(96)는 당해 선형 성분을 제거하고 잡음 성분을 추출함으로써 입력 신호의 지터 성분을 출력하여도 된다.
또한, 지터 복조기(22)는 산출기(96)가 출력하는 신호의 레벨을 입력 신호의 이상 주기에 따른 주기로 샘플 홀드하고 가변 지연 회로(12)에 공급하는 샘플 홀드 회로를 더 포함하여도 된다. 이에 따라, 보다 높은 정밀도로 입력 신호의 지터를 증폭 또는 감쇠할 수 있다.
도 12는 지터 필터 회로(100)의 구성의 다른 예를 나타내는 도면이다. 본 예에서의 지터 필터 회로(100)는 도 1과 관련하여 설명한 지터 필터 회로(100)에 대하여 추출부(20)의 구성이 다르다. 가변 지연 회로(12)는 도 1과 관련하여 설명한 가변 지연 회로(12)와 동일하다.
본 예에서의 추출부(20)는 도 1과 관련하여 설명한 추출부(20)의 구성에 더하여 게인 제어부(24)를 더 포함한다. 지터 복조기(22)는 도 1과 관련하여 설명한 지터 복조기(22)와 동일하다.
게인 제어부(24)는 지터 복조기(22)의 게인 또는 가변 지연 회로(12)의 게인의 적어도 한 쪽을 제어함으로써 지터 복조기(22)와 가변 지연 회로(12)의 게인의 곱을 -1로 한다.
본 예에서의 게인 제어부(24)는 지터 복조기(22)의 게인을 제어한다. 상술한 바와 같이, 지터 복조기(22)의 게인이란 입력 신호에 포함되는 지터 성분에 대한 지터 복조기(22)가 출력하는 지터 성분의 증폭률이다.
게인 제어부(24)는 지터 복조기(22)의 회로의 파라미터를 제어함으로써 게인을 제어하여도 된다. 이 경우, 게인 제어부(24)는 예를 들면 도 6에서 설명한 소스 전류원(72) 및 싱크 전류원(76)에서의 전류량을 제어함으로써 당해 게인을 제어하여도 된다.
또한, 게인 제어부(24)는 지터 복조기(22)가 출력하는 신호를 증폭 또는 감 쇠하는 수단을 가져도 되며, 그 밖의 수단에 의해 지터 성분에 대한 게인을 제어하여도 된다.
도 13은 시험 장치(300)의 구성의 다른 예를 나타내는 도면이다. 본 예에서의 시험 장치(300)는 도 1과 관련하여 설명한 시험 장치(300)의 구성에 더하여 스큐 검출기(340)를 더 포함한다. 다른 구성 요소는 도 1에서 동일한 부호를 갖는 구성 요소와 동일하다.
스큐 검출기(340)는 피시험 디바이스(200)의 출력 신호와 타이밍 발생부(330)가 출력하는 타이밍 신호의 위상차를 검출한다. 예를 들면, 스큐 검출기(340)는 당해 타이밍 신호의 에지를 스타트 트리거로 하며, 당해 출력 신호의 에지를 스톱 트리거로 해서 스타트 트리거로부터 스톱 트리거까지의 시간 간격을 측정한다. 예를 들면, 스큐 검출기(340)는 카운터를 이용해서 당해 시간 간격을 측정하여도 된다.
스큐 검출기(340)는 검출한 스큐에 기초하여 비교기(310)에서의 비교 타이밍을 제어하여도 된다. 예를 들면, 멀티레인의 피시험 디바이스(200)를 시험하는 경우, 시험 장치(300)는 피시험 디바이스(200)의 각각의 출력 신호를 실질적으로 동시에 측정한다. 이 경우, 시험 장치(300)는 복수의 출력 신호에 대응해서 복수의 지터 필터 회로(100) 및 비교기(310)를 포함한다.
스큐 검출기(340)는 복수의 비교기(310)에 대응해서 설치되며, 대응하는 출력 신호와 대응하는 비교기(310)에 주어져야 하는 타이밍 신호의 스큐를 검출한다. 그리고, 각각의 스큐의 차분을 보상한 타이밍 신호를 대응하는 비교기(310)에 공급 한다.
이러한 구성에 의해, 멀티레인의 피시험 디바이스(200)를 높은 정밀도로 시험할 수 있다.
도 14는 시험 장치(300)의 구성의 다른 예를 나타내는 도면이다. 본 예에서의 시험 장치(300)는 멀티레인의 피시험 디바이스(200)를 시험한다. 시험 장치(300)는 상술한 바와 같이 복수의 지터 필터 회로(100-1, 100-2, 이하 100이라고 총칭한다), 복수의 비교기(310-1, 310-2, 이하 310이라고 총칭한다), 평가부(320), 스큐 검출기(340), 및 타이밍 발생부(330)를 포함한다.
복수의 지터 필터 회로(100) 및 복수의 비교기(310)는 피시험 디바이스(200)가 출력하는 복수의 출력 신호에 대응해서 병렬로 설치된다. 스큐 검출기(340)는 각각의 출력 신호와 타이밍 신호의 스큐를 검출한다. 그리고, 스큐의 편차를 저감하도록 각각의 비교기(310-1)에 주는 타이밍 신호의 위상을 조정한다. 스큐 검출기(340)는 각각의 비교기(310-1)에 대응해서 설치되어도 된다.
이러한 구성에 의해, 멀티레인의 피시험 디바이스(200)를 높은 정밀도로 시험할 수 있다.
이상, 본 발명을 실시 형태를 이용해서 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 더할 수 있다. 이와 같은 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이 청구의 범위의 기재로부터 명확하다.
예를 들면, 도 1 내지 도 14에서는 지터 필터 회로(100)가 시험 장치(300)에 설치되고 있는 예를 설명했지만, 지터 필터 회로(100)는 피시험 디바이스(200)에 설치되어 있어도 된다. 예를 들면, 피시험 디바이스(200)는 출력 신호를 생성하는 동작 회로와 당해 출력 신호를 수취하는 지터 필터 회로(100)를 포함하여도 된다. 피시험 디바이스(200)의 시험시 지터 필터 회로(100)를 이용하여 출력 신호로부터 소정의 주파수의 지터 성분을 제거함으로써 클럭 재생 회로를 포함하지 않는 시험 장치에 의해 피시험 디바이스(200)의 시험을 수행할 수 있다. 또한, 피시험 디바이스(200)의 실사용시에는 지터 필터 회로(100)는 당해 출력 신호를 통과시켜도 된다. 즉, 이 경우 지터 필터 회로(100)에서의 지터 복조기(22) 및 가변 지연 회로(12)의 게인의 곱이 0이 되도록 설정된다.
상기 설명으로부터 명확한 바와 같이, 본 발명에 따르면, 고비용인 동시에 시험 시간이 긴 리얼 타임 오실로스코프를 이용하지 않고 피시험 디바이스의 아이 다이어그램을 측정하고 피시험 디바이스를 시험할 수 있다. 이 때문에, 시험 비용을 저감할 수 있다.
또한, 클럭 재생 회로를 이용하지 않고 피시험 디바이스의 아이 다이어그램을 측정할 수 있으므로, 시험 장치의 회로 구성이 복잡해지는 것을 방지할 수 있다. 이 때문에, 시험 비용을 저감할 수 있다. 또한, 멀티레인의 피시험 디바이스를 저비용으로 시험할 수 있다.
또한, 멀티레인의 피시험 디바이스를 시험할 경우, 각각의 피측정 신호와 타이밍 신호의 스큐의 편차를 저감시킬 수 있다. 이 때문에, 단일의 기준 타이밍을 이용하여 전파 지연이 다른 멀티레인의 시리얼 I/O 인터페이스를 동시에 시험할 수 있고, 시험 시간 및 비용을 저감할 수 있다.

Claims (18)

  1. 피시험 디바이스를 평가하는 시험 장치에 있어서,
    상기 피시험 디바이스가 출력하는 출력 신호로부터 지터 성분을 추출하는 추출부;
    상기 지터 성분에서의 미리 정해진 주파수 성분을 통과시키는 필터;
    상기 필터가 출력하는 상기 지터 성분에 기초하여 상기 출력 신호의 위상을 제어하는 위상 제어부; 및
    상기 위상 제어부가 출력하는 신호에 기초하여 상기 피시험 디바이스를 평가하는 평가부
    를 포함하는 시험 장치.
  2. 제1항에 있어서,
    상기 위상 제어부는 상기 출력 신호를 상기 필터가 통과시킨 상기 지터 성분에 기초하는 지연량으로 지연시켜서 출력하는 가변 지연 회로를 포함하는 시험 장치.
  3. 제2항에 있어서,
    상기 필터는 상기 피시험 디바이스로부터의 출력 신호를 수신하기 위하여 이용되어야 하는 클럭 재생 회로에 대해서 규정되는 필터 특성과 실질적으로 동일한 필터 특성을 가지며,
    상기 가변 지연 회로는 상기 필터가 출력하는 상기 지터 성분을 상기 출력 신호로부터 제거하기 위하여 상기 출력 신호를 지연시키는 시험 장치.
  4. 제2항에 있어서,
    상기 가변 지연 회로가 출력하는 신호의 전압값을 주어지는 타이밍 신호에 따라 소정의 참조 전압과 비교하는 비교기를 더 포함하며,
    상기 평가부는 상기 비교기에서의 비교 결과에 기초하여 상기 피시험 디바이스를 평가하는 시험 장치.
  5. 제4항에 있어서,
    상기 비교기에 대하여 일정 주기로 상기 타이밍 신호를 주는 타이밍 발생부를 더 포함하는 시험 장치.
  6. 제5항에 있어서,
    상기 출력 신호와 상기 타이밍 신호의 위상차를 검출하는 스큐 검출기를 더 포함하는 시험 장치.
  7. 제6항에 있어서,
    상기 시험 장치는 상기 추출부, 상기 필터, 상기 가변 지연 회로, 및 상기 비교기를 병렬로 복수개 포함하며,
    상기 스큐 검출기는 각각의 상기 비교기에서의 상기 위상차를 검출하는 시험 장치.
  8. 제1항에 있어서,
    상기 추출부는 상기 출력 신호로부터 상기 지터 성분을 복조하는 지터 복조기를 포함하는 시험 장치.
  9. 제8항에 있어서,
    상기 지터 복조기는,
    상기 출력 신호를 소정의 시간 지연시킨 지연 신호를 출력하는 지연 회로; 및
    상기 출력 신호와 상기 지연 신호의 위상차를 검출하고, 상기 위상차에 기초하여 상기 지터 성분을 출력하는 위상 검출기
    를 포함하는 시험 장치.
  10. 제8항에 있어서,
    상기 지터 복조기는,
    상기 출력 신호의 에지에 따라 미리 정해진 펄스 폭의 펄스 신호를 출력하는 펄스 발생기; 및
    상기 펄스 신호로부터 상기 출력 신호의 캐리어 주파수 성분을 제거함으로써 상기 출력 신호의 상기 지터 성분을 복조하는 저역 통과 필터
    를 포함하는 시험 장치.
  11. 제8항에 있어서,
    상기 지터 복조기는,
    상기 출력 신호의 에지에 따라 미리 정해진 펄스 폭의 펄스 신호를 출력하는 펄스 발생기; 및
    상기 펄스 신호를 적분함으로써 상기 출력 신호의 상기 지터 성분을 복조하는 적분기
    를 포함하는 시험 장치.
  12. 제8항에 있어서,
    상기 출력 신호는 데이타 신호이며,
    상기 지터 복조기는,
    상기 데이타 신호의 데이타 값이 천이하지 않는 비트 경계에서 데이타 값이 천이하는 상보 데이타 신호를 생성하는 상보 데이타 생성기;
    상기 데이타 신호 및 상기 상보 데이타 신호의 배타적 논리합을 출력하는 배타적 논리합 회로; 및
    상기 배타적 논리합 회로가 출력하는 신호의 지터를 복조하는 복조 회로
    를 포함하는 시험 장치.
  13. 제1항에 있어서,
    상기 필터는 필터 특성이 가변적인 시험 장치.
  14. 제2항에 있어서,
    상기 가변 지연 회로는, 상기 필터가 출력하는 상기 지터 성분에 대한, 상기 출력 신호의 지연량의, 게인이 가변적인 시험 장치.
  15. 제8항에 있어서,
    상기 지터 복조기는 입력되는 상기 지터 성분에 대한 출력하는 상기 지터 성분의 게인이 가변적인 시험 장치.
  16. 피시험 디바이스를 평가하는 시험 방법에 있어서,
    상기 피시험 디바이스가 출력하는 출력 신호로부터 지터 성분을 추출하는 추출 단계;
    상기 지터 성분에서의 미리 정해진 주파수 성분을 통과시키는 필터 단계;
    상기 필터 단계에서 출력하는 상기 지터 성분에 기초하여 상기 출력 신호의 위상을 제어하는 위상 제어 단계; 및
    상기 위상 제어 단계에서 출력하는 신호에 기초하여 상기 피시험 디바이스를 평가하는 평가 단계
    를 포함하는 시험 방법.
  17. 입력 신호의 위상을 상기 입력 신호에 포함되는 지터 성분에 기초하여 제어하는 지터 필터 회로에 있어서,
    입력 신호로부터 지터 성분을 추출하는 추출부;
    상기 지터 성분에서의 미리 정해진 주파수 성분을 통과시키는 필터; 및
    상기 필터가 출력하는 상기 지터 성분에 기초하여 상기 입력 신호의 위상을 제어하는 위상 제어부
    를 포함하는 지터 필터 회로.
  18. 입력 신호의 위상을 상기 입력 신호에 포함되는 지터 성분에 기초하여 제어하는 지터 필터 방법에 있어서,
    입력 신호로부터 지터 성분을 추출하는 추출 단계;
    상기 지터 성분에서의 미리 정해진 주파수 성분을 통과시키는 필터 단계; 및
    상기 필터 단계에서 출력하는 상기 지터 성분에 기초하여 상기 입력 신호의 위상을 제어하는 위상 제어 단계
    를 포함하는 지터 필터 방법.
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