JP2003057314A - 遷移タイムスタンプを利用したディジタル・デバイスの試験装置および方法 - Google Patents

遷移タイムスタンプを利用したディジタル・デバイスの試験装置および方法

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JP2003057314A JP2002165083A JP2002165083A JP2003057314A JP 2003057314 A JP2003057314 A JP 2003057314A JP 2002165083 A JP2002165083 A JP 2002165083A JP 2002165083 A JP2002165083 A JP 2002165083A JP 2003057314 A JP2003057314 A JP 2003057314A
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Jochen Rivoir
ヨッヘン・リフォイア
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L25/00Baseband systems
    • H04L25/38Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40Transmitting circuits; Receiving circuits
    • H04L25/49Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/493Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by transition coding, i.e. the time-position or direction of a transition being encoded before transmission

Abstract

(57)【要約】 【課題】 被試験デバイスを試験するための方法及び装
置を提供する。 【解決手段】 遷移タイムスタンプを用いてデバイスを
試験するための方法100及び装置が、デバイスの出力
信号を評価するのに使用される。方法100は、デバイ
スからの信号に対して、タイミング試験を実施するステ
ップ110と、ビット・レベル試験を独立に行うステッ
プ120と、を含む。タイミング試験及びビット・レベ
ル試験は、並行して行うこともできる。ビット・レベル
試験は、信号における遷移に関する粗タイムスタンプを
測定し(122)、測定された粗タイムスタンプを期待
タイムスタンプと比較してデバイスが仕様を満足するか
否かを判定する(124)ことを含む。装置および方法
は、スキュー不良検出、ビット不良検出、無カバレージ
警告検出および/またはドリフト不良検出を含むことが
できる。

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、試験及び試験計測
器に関するものである。とりわけ、本発明は、データと
マスタ・クロックの間に潜在的に大きいスキューまたは
遅延を生じる可能性のある複雑なシステム及び集積回路
の試験に関するものである。 【0002】 【従来の技術】ディジタル・システム、及びシステムを
構成する半導体デバイスまたは集積回路(IC)は、進
化し続けており、ますます複雑になっている。複雑さが
増すのに付随して、一様なチップ・ワイドまたはシステ
ム・ワイドのクロック信号を利用したり、あるいは、そ
れに徹底して固執することは少なくなっている。代わり
に、大規模で複雑なシステム及び集積回路(IC)に固
有のクロック信号分配遅延及び関連する非確定的信号・
クロック間スキューが、ICまたはシステムの設計にお
いて考慮される。こうしたシステムの開発中に、ただ単
に予測される非確定的遅延及びスキューの許容差をシス
テム設計に「組み込む」だけのことである。こうして許
容差を組み込むことによって、システムは遅延及びスキ
ューが存在しても適正に機能することが可能になる。 【0003】例えば、大規模ICの中には、信号分配バ
スに、バスのデータ線と共に経路指定されるクロック信
号線またはストローブ線を含むことによって、データ及
びクロックまたはストローブが被る時間遅延が同等にな
るように保証することが可能なものもある。データと共
にストローブの経路指定を施すことは、信号源同期バス
設計と呼ばれる場合もある。信号源同期バス設計におい
て、ICの局部サブシステムは、バス・クロック信号ま
たはストローブからクロック信号またはタイミング情報
を取り出す。従って、個別サブシステムは、マスタ・ク
ロックとの同期が不十分になる場合が多いが、データ・
バス経路指定の遅延効果に対しては動作上の意味合いに
おいてほとんど感応しない。このアプローチについて
は、サブシステムが、ストローブを発生して、有効デー
タがバスに送り出されたことを他のサブシステムに伝え
ることができるようにすることで、ICの個別サブシス
テム内における処理遅延差も考慮に入れることが可能な
場合も多い。 【0004】遅延及びスキューの動作上の影響を最小限
に抑えようとする大規模IC及びシステムに関する設計
技法の他の例では、タイミング及び/またはビット・レ
ベル同期が、データ自体によって得られるか、または、
データそれ自体に組み込まれている。このアプローチの
一例が、RS−232Cのような、いわゆる非同期通信
チャネルにおいて見出される。タイミング情報がデータ
によって得られるか、または、データに埋め込まれてい
る場合、サブシステムは、サブシステムに到着するデー
タから局部クロックを取り出す。受信機のクロック再生
(clock recovery)回路がスキューに追従するので、デ
ータが被る非確定的時変スキューは、それによってほぼ
無関係になる。非確定的スキューの原因の中には、動作
中の温度変動がある。 【0005】さらに、複雑なシステム及びICの中に
は、クロック・レートが変動する複数クロックが用いら
れるものもある。ICにおける複数クロックの利用は、
複数クロック・ドメインICと呼ばれる場合が多い。I
Cにおいて複数クロックを利用すると、ビット・レベル
の非確定的挙動を生じさせることがある。やはり、シス
テムまたはIC設計においては、適正な動作を可能にす
る非確定的ビット・レベル性能の潜在的可能性が考慮さ
れる。さらに、ICまたはシステム全体を通じて、共通
クロックが利用される場合でも、最新の複雑なICは、
IC内のさまざまなポイントにおけるクロック信号間の
比較的大きい差または「スキュー」に耐え、それを予測
しさえするように設計される場合が多い。 【0006】非確定的スキューの存在及び大きいスキュ
ーに耐えるように設計されたチップと、市場におけるI
C及びシステムのコスト低下圧力が結びついて、あるス
キュー範囲に対する許容性をIC設計及び試験に組み込
むことが必要になっている。複雑性が増すと、ついに
は、IC及びICを利用するシステムは、チップ・ワイ
ドまたはシステム・ワイドのクロックとこれらのIC及
びシステムによって生成されるディジタル・データとの
位相関係において全体的な低下を示すことになるという
傾向がある。 【0007】データとクロックとの位相関係の厳格さが
弱まり、あるいは、緩む傾向によって、デバイス及びシ
ステムの試験に関する重大な問題が生じる可能性があ
り、生じることになる。これらの問題が最も明らかにな
るのは、自動試験装置(ATE)を用いて最新システム
及びICを試験する場合である。しかし、他の手段によ
る試験は、データとクロックとの位相関係が弱まること
によって悪影響を受ける可能性もある。最悪の場合、た
だ単に、テスト・システムが被試験デバイス(DUT)
のデータ/クロック位相関係の厳格さの低下に対する考
慮を誤っただけのために、設計仕様に従って実際に機能
しているデバイスを不合格にすることになる。 【0008】クロック・スキュー及びクロック遅延によ
って、ATE及び関連テスト・システムを利用した従来
の試験に関する問題がいかに生じることになるかについ
てより明確な理解が得られるように、動作中、ATEに
よって、一般に、入力データの働きをする1つ以上のア
ナログ及び/またはディジタル波形と共に、チップ・ワ
イドの共通クロック信号が発生するという点について考
察してみることにする。入力データが、被試験デバイス
(DUT)の入力に加えられる。DUTは、データを処
理し、マスタ・クロックを用いてATEによってサンプ
リングされる出力データを発生する。一般に、サンプル
値データと期待データを比較して、そのデバイスの動作
が適正か否かが判定され、デバイスが仕様を満たしてい
るかが検証される。 【0009】従来、ATEは、ある特定の論理レベルの
出力が期待される時間窓の開始及び終了時に、出力デー
タのストローブ及びサンプリングを試みる。ストローブ
された論理レベルが期待通りでない場合、タイミング・
エラーまたはビット・エラーが発生したものと結論づけ
られる。エラーがタイミングに関連したものか、あるい
は、ビットに関連したものかを明らかにするには、一般
に、期待レベルを知らなければならない。要するに、通
常、従来のテスト・システム及び技法におけるビット・
レベル試験とタイミング試験とは明白な区別がない。 【0010】あいにく、DUT内における内部クロック
分配及び処理遅延の変動のために、DUT出力データと
共通クロックとの間の非確定的/非繰り返し性スキュー
が増大するので、ATEによって収集されるサンプル値
データの妥当性が低下することになりがちである。クロ
ック速度が増すと、ATEが利用するサンプル周期が短
縮されるため、状況が悪化するだけである。最終的に
は、スキューが極めて過酷になるため、ATEは適正に
機能しているDUTをどれもこれも不合格にすることに
なる。スキュー・レベルが、使用可能なDUTと使用不
能なDUTを識別するATEの能力を完全に駄目にする
ほど過酷になってしまう前であっても、通常のDUT動
作において許容し得るスキューによって、ATEが間欠
的にDUTを不合格にする可能性があり、このため、製
造歩留まりが低下し、ICコストが上昇することにな
る。 【0011】いくつかの技法を用いて、自動化試験に関
するクロック・スキューの影響が軽減される。ある技法
では、ある特定のDUTの同じ試験が、固定チップ・ワ
イド・クロックで複数回数にわたって実施される。クロ
ックは、DUTによって出力されるデータがサンプリン
グまたは測定される各クロック周期内にサンプル時間を
設定する、サンプリング周波数として用いられる。代替
案では、出力データのサンプリングが、いくつかの連続
した試験のそれぞれにおけるクロック周期内のさまざま
な異なるサンプル時間に実施される。目標は、DUTク
ロックとサンプル時間との位相関係に関係なく、各出力
データビット毎に少なくとも1つの有効サンプルを取得
することである。複数試験のそれぞれにおいて発生する
エラー・マップを検査して、一連の複数試験中に少なく
とも1回、全てのテスト・ベクトルにおいて全ての信号
が合格したか否かが確認される。一般に、第1のビット
が第1のテスト・ベクトルにおいて合格し、同時に、第
2のビットが第2のテスト・ベクトルにおいて合格して
も十分ではないという点に留意されたい。一般に、クロ
ス・ピン(cross-pin)のタイミングを検証するには、
両方のビットが、同じベクトルで合格しなければならな
い。この技法の欠点には、試験時間が長いとか、試験装
置によって用いられるエラー・マップのオーバフローが
速いとか、複数周期位相偏移の取り扱いが難しいといっ
た点がある。 【0012】主として信号源同期バス及び複数クロック
・ドメイン状況に適用可能なもう1つの技法では、DU
Tインターフェイス・ボードに特定用途向け再同期化回
路が利用される。再同期化回路は、ATEで発生するマ
スタ・クロックとDUTで発生するサンプル値データと
の間のいかなる種類のスキューも補正しようとする。D
UTインターフェイス・ボードにおける特定用途向け再
同期化回路の利用に関する問題には、タイミング試験及
びDCパラメータ試験のためにバイパス・リレーを必要
とするため、DUTインターフェイス・ボードの信頼性
が低下し、信号の完全性問題が導入される可能性が生じ
るといった点がある。さらに、特定用途向け再同期化回
路を利用すると、こうした回路設計に関連したさらなる
努力が必要になる。DUTボードに特定用途向け再同期
化回路を利用することに関連した代替技法は、ATEに
できるだけ一般的な再同期化回路を組み込むことであ
る。しかし、現在用いられている刻時方式の全てを取り
扱うことができるだけではなく、今後の方式にも適応す
ることが可能な真に「一般的」回路を開発するのは、不
可能ではないにしても、困難である。 【0013】最後に、ビット・タイミングがデータに埋
め込まれるシリアル通信チャネルを試験するといった所
定の状況において、DUTインターフェイス・ボードま
たはATEに追加される回路を利用して、通信チャネル
・ディバイス自体によって行われるのとほぼ同じやり方
で、タイミング情報を抽出することが可能である。この
種の回路は、クロック再生またはクロック同期化回路と
呼ばれる場合が多い。この種のアプローチの主たる欠点
は、用いられている埋め込みビット・タイミングのタイ
プにかなり特化したものであり、従って、とりわけ、A
TEに回路を追加しなければならない場合には、十分に
一般的なクロック再生回路の設計に関連してかなりの困
難を伴うことになる。さらに、判然としない欠陥のある
DUTが存在する場合には、クロック再生回路自体が、
DUTに故障があるか否かを明確に判定するのに十分な
信頼に足る働きができない可能性もある。 【0014】 【発明が解決しようとする課題】従って、本発明の目的
は、テスト・システムのマスタ・クロックとDUTが発
生する被試験出力データまたは信号との間における、い
わゆる、「許容」スキュー、とりわけ、非確定的スキュ
ーまたはドリフトに対してテスト・システムが感応しな
いようにするATEまたは関連テスト・システムを利用
して、デバイスの試験を実施するための方法及び装置を
提供することにある。本発明のもう1つの目的は、許容
スキューに適応するテスト・システムの能力に、DUT
設計仕様に基づいて大きすぎるとみなされるスキューに
フラグを立てる能力が伴う、前記試験方法及び装置を提
供することにある。本発明のさらにもう1つの目的は、
多種多様な刻時プロトコルを取り扱うという点から見る
とかなり一般的であり、それに制限するわけではない
が、ATE、検証ツール、ディジタル刺激及び反応シス
テム、及び、ロジック・アナライザを利用したディジタ
ル信号の解析を含む、さまざまな試験/解析技法に適用
可能なこうした方法及び装置を提供することにある。本
発明のさらにもう1つの目的は、チップ・レベル試験か
らシステム・レベル試験の範囲にわたる試験に適用可能
なこうした方法及び装置を提供することにある。本発明
のもう1つの目的は、こうした方法及び装置によって、
複雑なディジタルIC及びシステムの試験に対する長年
にわたる要求を解決することにある。 【0015】 【課題を解決するための手段】本発明によれば、マスタ
・クロックとDUTが生成するデータの間のスキュー、
とりわけ、非確定的ドリフトに適応することが可能な、
被試験デバイスに対してディジタル波形試験を実施する
ための新規の方法及び装置が得られる。本発明の方法及
び装置は、チップ・レベル試験からシステム・レベル試
験の範囲にわたる、多種多様な試験技法及び試験形態の
試験に有効である。本発明の場合、DUTの試験は、タ
イミング試験及びビット・レベル試験として既知の1対
の独立した試験に分割される。さらに、測定では、遷移
タイムスタンプを利用して、被試験信号の特性を明らか
にする。その成果が、極めて一般的で、自動試験装置
(ATE)の一部内で実施することが可能であり、従っ
て、DUTボードの支援を必要としない試験方法及び装
置である。 【0016】本発明の態様の1つでは、遷移タイムスタ
ンプを利用したデバイスの試験方法が得られる。この試
験方法には、被試験信号の遷移に関して粗タイムスタン
プを測定するステップと、測定粗タイムスタンプと期待
タイムスタンプを比較して、デバイスが仕様を満たして
いるか否かを判定するステップを含む、デバイスに対す
るビット・レベル試験の実施が含まれている。測定ステ
ップ及び比較ステップは、被試験信号の持続時間におけ
る一連の遷移について繰り返し反復される。 【0017】ある実施態様の場合、比較ステップには、
期待タイムスタンプから測定タイムスタンプを減算し
て、スキュー値を生成するステップと、さらに、スキュ
ー値と指定の最大スキューを比較するステップが含まれ
ている。スキュー値が指定の最大スキューを超えると、
スキュー不良エラーが表示される。他の実施態様では、
測定タイムスタンプと期待タイムスタンプの比較ステッ
プに、被試験信号におけるビット不良エラー、無カバレ
ージ警告(No Coverage Warning)、及び、ドリフト不
良エラーを検出するステップが含まれている。 【0018】さらにもう1つの実施態様の場合、この方
法には、さらに、ビット・レベル試験の実施とは別個
に、被試験信号に対してタイミング試験を実施するステ
ップが含まれている。タイミング試験は、ビット・レベ
ル試験と並行して実施することも可能である。タイミン
グ試験には、被試験信号に関する遷移タイムスタンプ・
シーケンスを生成するステップが含まれる。遷移タイム
スタンプ・シーケンスには、被試験信号の持続時間中に
被試験信号に生じる遷移セットに対するタイムスタンプ
が含まれる。遷移セットは、信号持続時間中の全遷移よ
り少ないサブセットとすることも可能である。タイミン
グ試験には、さらに、シーケンスをなす遷移タイムスタ
ンプを検査するステップが含まれている。検査ステップ
には、タイムスタンプからタイミング情報を計算して、
遷移タイミングがデバイス仕様を満たすか否かを判定す
るステップが含まれるのが望ましい。 【0019】本発明のもう1つの態様では、遷移タイム
スタンプ・シーケンスを利用した、被試験デバイスに対
するビット・レベル試験で、不良を表示するか否かの判
定方法が得られる。この判定方法には、信号持続時間中
に被試験デバイスからの出力信号の遷移に関する粗タイ
ムスタンプを測定するステップと、期待タイムスタンプ
から測定タイムスタンプを減算して、スキュー値を生成
するステップが含まれている。スキュー値が指定の最大
スキューを超えると、スキュー不良が表示される。この
判定方法には、さらに、ビット不良を表示するか、無カ
バレージ警告を表示するか、あるいは、ドリフト不良を
表示するかを判定するためのさまざまなステップが含ま
れる。 【0020】本発明のもう1つの態様では、遷移タイム
スタンプ・シーケンスを利用した、被試験デバイスに対
するビット・レベル試験を実施するための装置が得られ
る。この装置には、被試験デバイスから信号を受信する
第1の粗タイミング間隔解析器(TIA)が含まれてい
る。この装置には、さらに、第1及び第2の先入れ先出
し(FIFO)メモリが含まれている。第1のFIFO
は、第1のTIAから測定タイムスタンプ信号を受信す
る。第2のFIFOは、デバイスに関する期待データか
らの期待タイムスタンプ信号を受信する。この装置に
は、さらに、第1のFIFOから測定タイムスタンプ信
号を受信し、第2のFIFOから期待タイムスタンプ信
号を受信する第1の減算器と、スキュー不良検出回路が
含まれている。 【0021】その第1の実施態様では、この装置には、
さらに、第1の減算器の出力に接続されたビット不良検
出回路と、第2のFIFOの出力に接続された無カバレ
ージ警告検出回路が含まれている。この実施態様の場
合、この装置には、さらに、1つの反転入力と1つの非
反転入力を備えた第1のANDゲートが含まれている。
反転入力には、無カバレージ警告回路の出力が接続さ
れ、非反転入力には、ビット不良回路の出力が接続され
ている。この装置には、さらに、2つの非反転入力を備
えた第2のANDゲートが含まれている。第2のAND
ゲートの2つの入力の一方には、ビット不良回路の出力
がさらに接続されており、第2のANDゲートの2つの
入力のもう一方には、無カバレージ警告出力がさらに接
続されている。 【0022】そのもう1つの実施態様では、この装置に
は、さらに、ドリフト不良検出回路要素が含まれてい
る。ドリフト不良検出回路要素には、第1の減算器の出
力に接続されて、ドリフトを測定するためのドリフト差
回路と、第2のFIFOの出力に接続された、期待波形
の時間間隔を測定するために利用される時間間隔回路が
含まれている。この実施態様の場合、この装置には、さ
らに、ドリフト測定回路からの出力信号と時間間隔測定
回路からのもう1つの出力信号を比較するドリフト不良
比較器も含まれている。 【0023】本発明のさらにもう1つの実施態様では、
被試験信号の遷移に関する粗タイムスタンプを生成する
ための装置が得られる。粗遷移タイムスタンプ装置に
は、同期粗遷移タイムスタンプ実施態様と、非同期粗遷
移タイムスタンプ実施態様がある。両実施態様とも、分
解能が、クロック周期の1/2未満の(クロック周期の
1/3未満が望ましい)タイムスタンプを生成する。 【0024】本発明のさらにもう1つの態様では、遷移
タイムスタンプを利用して自動的にデバイスの試験を行
うためのシステムが得られる。このシステムには、タイ
ミング試験サブシステム、及び、ビット・レベル試験サ
ブシステムが含まれている。タイミング試験サブシステ
ムには、精密タイムスタンプ生成器またはタイミング間
隔アナライザTIAの利用が含まれる。ビット・レベル
試験サブシステムには、粗TIAまたは粗タイムスタン
プ生成器の利用が含まれる。これらのサブシステムは、
個別及び並行動作によって、デバイスの性能を試験する
ことが可能である。このシステムでは、遷移タイムスタ
ンプを利用して、デバイスの特性が解明される。 【0025】本発明のさらにもう1つの態様では、遷移
タイムスタンプ・シーケンスを利用して、被試験デバイ
スに対してビット・レベル試験を実施する独立した方法
が得られる。この独立した方法では、ビット・レベル・
スキュー不良エラー試験、ビット不良エラー試験、及
び、ドリフト不良エラー試験、並びに、無カバレージ警
告表示が実施される。 【0026】 【発明の実施の形態】本発明は、ディジタル波形を出力
する被試験デバイス(DUT)を試験するための新規の
方法及び装置である。すなわち、本発明の方法及び装置
は、普通利用されるマスタ・クロック論理レベル・サン
プリングではなく、遷移タイムスタンプ及び/または遷
移タイムスタンプ・シーケンスの測定及び利用によっ
て、DUTの性能のさまざまな面の特性を解明する。本
発明の方法及び装置は、DUTの出力信号の挙動が正し
いか検証または試験するために適用することが可能であ
る。さらに、本発明は、試験中にディジタル信号を発生
する1つ以上のディジタル出力を備えた、ディジタルま
たはアナログの任意のタイプのデバイスに適用可能であ
る。さらに、本発明は、それに制限するわけではない
が、自動試験装置(ATE)システム、ロジック・アナ
ライザ、ビット・エラー・レート・テスタ、及び、プロ
トコル・アナライザにも適用可能である。 【0027】本明細書において用いられる限りにおい
て、「ディジタル信号」という用語は、任意の特定の瞬
間に2つの許容値または状態の一方を示す、ノイズのな
い信号を表している。例えば、ディジタル信号は、2つ
の「許容」公称電圧状態を有する電圧波形を含むことが
可能である。伝統的に、ディジタル信号の可能性のある
2つの論理状態は、「真」及び「偽」、「高」及び
「低」、または、単純に「1」及び「0」で表示され
る。任意の特定の時点における、状態の一方の存在は、
論理「1」を表し、もう一方の状態の存在は、論理
「0」を表すものと理解される。さらに、ある特定のデ
ィジタル信号は、実(すなわち、物理的)信号及び「指
定」信号のいずれかとすることが可能である。指定信号
は、実信号の抽象表現である。こうした抽象表現は、例
えば、コンピュータ・メモリに記憶されていて、実信号
の発生に利用することが可能である。指定信号は、DU
Tの動作が適正か否かを判定するため、DUTによって
生じる実ディジタル信号が試験の一部として比較される
対象となる期待信号を表すために利用される場合が多
い。「完全指定」ディジタル信号は、有効論理状態が信
号周期中の全時間について指定された(すなわち、信号
期間中に「ドント・ケア」または未定義状態が存在しな
い)ディジタル信号である。 【0028】指定ディジタル信号は、「1」または
「0」の開始論理値または状態、及び、それぞれ、論理
状態遷移が生じる時間を指示するタイムスタンプ・シー
ケンスによって表すことが可能である。ディジタル信号
における論理状態遷移は、第1の論理状態から第2の相
補性状態または逆状態(すなわち、「1」から「0」ま
たは「0」から「1」)への遷移と定義される。開始論
理状態を知れば、論理状態の遷移を指示するタイムスタ
ンプによって、タイムスタンプ・シーケンスに対応する
ディジタル波形が一意的に求められる。2つの遷移間の
時間差を求めるといったように、試験状況によっては、
開始値が、ほとんどまたは全く重要ではなく、タイムス
タンプ・シーケンスから除外することが可能な場合もあ
る。 【0029】決していつもというわけではないが、ディ
ジタル信号はビット・シーケンスから発生する場合が多
く、各ビット周期の持続時間中におけるビットの論理状
態によって信号の「高」または「低」レベルの論理値ま
たは状態が決まることになる。図1には、ディジタル波
形を関連する時間間隔を備えた「0」及び「1」のシー
ケンスとして表現することと、タイムスタンプ・シーケ
ンスを備えた開始論理値として表現することとの二重性
が例示されている。 【0030】図1には、ディジタル・ビット・シーケン
ス{010110}に対応するディジタル波形10の例
が示されている。例示のように、ディジタル波形10
は、開始値が「低」であり、4つの遷移を含んでいる。
図1の参照番号が12、14のシーケンスは、ディジタ
ル波形10から生成されたタイムスタンプ・シーケンス
例を表している。タイムスタンプ・シーケンス12、1
4の生成については、さらに詳細に後述することにす
る。 【0031】図1上のタイムスケールは、タイムスタン
プ値を割り当てる時間基準として用いられるタイミング
・クロックのサイクルを表している。タイミング・クロ
ックの周波数は、一般に、DUTを駆動するために用い
られる共通クロック、及び、試験受ける信号に関して期
待される最高データ転送速度を超える。例示のように、
タイムスタンプ・シーケンス12、14は、それぞれ、
波形10の開始値、すなわち、低の表示「L」から始ま
り、一連の数字または英字が後続する。第1のタイムス
タンプ・シーケンス12の数字は、タイミング・クロッ
クに基づいて、波形10において検出される各遷移に割
り当てられるタイムスタンプ値に相当する。図1に例示
の第2のタイムスタンプ・シーケンス14の英字は、タ
イミング・クロックの特定の周期または間隔中における
遷移の有無を表している。さらに、英字は、遷移タイプ
(例えば、「R」=上昇;「N」=無変化;「F」=下
降)を表示することも可能である。例えば、遷移が公称
でビット周期の1/3に相当する時間間隔内においての
み生じるものと分かっているか、または、仮定される場
合、タイムスタンプ・シーケンスは、図1の例に示され
るように、ビット周期当たり3文字ずつの、「LRNN
FNNRNNNNNF」に圧縮することが可能である。
当業者であれば、図1に示す例に似た同様のタイムスタ
ンプ・シーケンスを容易に識別することが可能である。
こうしたタイムスタンプ・シーケンスは、全て、本発明
の範囲内に含まれる。 【0032】実信号の表現と対照的に、期待信号の表現
を考察すると、タイムスタンプ・シーケンスのさらなる
圧縮が可能であるという点に留意されたい。期待信号の
場合、タイムスタンプ表現の生成に信号の既知特性を利
用することが可能である。例えば、遷移が、タイミング
・クロックの3つに1つのクロック周期にしか生じない
ことが先験的に分かっている場合、タイムスタンプ・シ
ーケンスは、3つに1つのクロック周期にだけ対応する
項目から構成することが可能である。例えば、図1に例
示のように、このアプローチを用いると、3つのタイミ
ング・クロック周期毎に1文字ずつの、圧縮タイムスタ
ンプ・シーケンス「LRFRNF」(不示図)が得られ
ることになる。これは、期待信号がコンピュータ・メモ
リ内において必要とするスペースが、タイムスタンプ・
シーケンスにおいて、タイミング・クロックの全周期を
系統立てて考慮しなければならない場合に比べると、か
なり少なくなるということである(例えば、図1に示す
例のメモリの1/3)。 【0033】図1に示す例は、単なる例示でしかないと
いう点に留意することが重要である。すなわち、タイミ
ング・クロックの周波数及びそれから結果として生成さ
れる遷移タイムスタンプの分解能は、実施される試験の
タイプに基づいて選択される。例えば、ビット・レベル
試験の場合には、さらに詳細に後述するように、被試験
信号の最高ビット・レートの2倍を超えるタイミング・
クロック周波数、できれば、最高ビット・レートの3倍
を超えるタイミング・クロック周波数を選択すれば十分
である場合が多く、それが望ましい場合さえある。一
方、タイミング試験の場合には、一般に、高分解能のタ
イムスタンプが必要とされる。従って、タイミング試験
の場合、タイミング測定の正確度が、測定に用いられる
時間基準またはタイミング・クロック周波数の関数であ
るため、比較的高い周波数のタイミング・クロックが必
要になる。 【0034】一般に、DUTの試験は、DUTの1つ以
上の入力ピン又は、ポートに信号を加えて、DUTの1
つ以上の出力ポートまたはピンにおける応答信号を観測
または測定することによって実施される。応答信号は、
被試験信号と呼ばれる場合もある。例えば、ディジタル
DUTの典型的な試験では、試験または入力信号が入力
ピンに加えられて、DUTによって1つ以上の出力ピン
に生じる出力または応答信号が、被試験信号として測定
または記録される。従来の試験では、次に、被試験測定
信号と「期待」出力信号の比較、及び/または、被試験
信号から抽出されたパラメータとその信号に関するさま
ざまな仕様との比較が実施される。期待出力信号との比
較の場合、比較は、実際に測定された信号と、DUTが
適正に動作している場合、ある特定の被試験信号または
複数の被試験信号に関して、DUTによって特定の出力
ピンに生じるはずの信号またはデータ・シーケンスとの
間で実施される。特定の時点における測定出力信号と期
待信号との比較結果を利用して、デバイスが適正に仕様
範囲内で機能しているか否かを判定することが可能であ
る。さらに、期待信号及び仕様とのこうした比較によっ
て、不良が検出された場合には、その性質の何らかの表
示が得られる場合も多い。 【0035】被試験信号から生成される遷移タイムスタ
ンプ・シーケンスと期待出力信号に関して生成された期
待遷移タイムスタンプ・シーケンスとの比較は、実信号
との比較に似たやり方で実施することが可能である。同
様に、被試験測定信号から生成される遷移タイムスタン
プ・シーケンスを利用して、類似のやり方で仕様との直
接比較が可能なデータを得ることも可能である。好都合
なことに、多くの実施例では、DUTの期待性能をモデ
ル化し、予測するために利用される解析ツールは、実際
に、期待信号を発生させることが可能なタイムスタンプ
・シーケンスを生成する。遷移タイムスタンプを測定及
び比較すると、従来の信号比較に比べて、プロセスのス
テップが実際に省かれることになる。 【0036】本発明の態様の1つでは、遷移タイムスタ
ンプ・シーケンスを利用したDUTの試験方法100が
得られる。図2Aには、タイムスタンプを利用した試験
方法100のブロック図が例示されている。本発明の試
験方法100には、タイミング試験の実施ステップ11
0が含まれる。例えば、タイミング試験によって、1つ
以上の測定出力信号内におけるデータのドリフト及びジ
ッタが指定の許容差範囲内であるか否かをチェックする
ことが可能である。さらに、タイミング試験では、信号
対間におけるクロス・ピン・タイミング特性が測定され
る。クロス・ピン・タイミング試験には、それに制限す
るわけではないが、DUTのセットアップ及びホールド
時間に関する試験が含まれる。さらに、タイミング試験
は、正確な期待信号、または、等しく、その信号に関連
した期待ビットについて明確な知識がなくても、実施可
能であり、一般に実施されている。 【0037】本発明の試験方法100には、さらに、D
UTに対するビット・レベル試験の実施ステップ120
が含まれる。ビット・レベル試験の実施ステップ120
は、1つ以上の出力信号の出力データに、期待論理ビッ
ト・シーケンスに一致する論理ビット・シーケンスが含
まれているか検証する働きをする。タイミング試験の実
施ステップ110は、ビット・レベル試験の実施ステッ
プ120とは別個に実施することが可能である。あるい
はまた、同じ被試験信号に対して、ステップ110、1
20を並行して実施することも可能である。さらに、ス
テップ110、120は、ステップ110、120の実
施順序を顧慮せずに順次実施することが可能である。 【0038】方法100の実施態様の1つによれば、タ
イミング試験の実施ステップ110には、入力信号を加
える結果として、DUTの1つ以上の出力ピンに発生す
る試験を受ける1つまたは複数の信号から遷移タイムス
タンプ・シーケンスを生成するステップ112が含まれ
る。上述のように、タイミング試験の実施ステップ11
0は、図2Bに例示の方法110として別個に実施する
ことが可能である。本発明の趣旨からすると、本明細書
における実施ステップ110の説明は、実施方法110
についても同じである。 【0039】タイミング試験の実施ステップ110の遷
移タイムスタンプ・シーケンスには、出力信号における
遷移のサブセットに関するタイムスタンプが含まれる。
遷移タイムスタンプ・シーケンスの生成ステップ112
には、出力信号において検出される一連の遷移の発生時
間を測定し、記録することが必要になる。一連の遷移
は、連続した遷移セットである必要はない。実際、精密
タイミング間隔アナライザ(TIA)の現在の到達水準
を考慮すると、高速信号の全ての遷移について遷移時間
の正確で高精度な測定を行うことは、一般に困難か、あ
るいは、不可能である。好都合なことには、生成ステッ
プ112では、遷移サブセットに関するタイムスタンプ
だけを記録するのが望ましい。一般に、生成ステップ1
12では、合格/不合格の決定に必要な数だけ、被試験
信号の遷移に関するタイムスタンプを記録することにな
る。あるいはまた、いくつかの所定の時間窓に生じるい
くつかの所定の遷移だけを、サブセットの一部として記
録することが可能である。 【0040】生成ステップ112では、被試験信号の遷
移サブセットに関する遷移タイムスタンプを記録する以
外に、タイムスタンプを施された各遷移の遷移方向を記
録することも可能である。本明細書で用いられる限りに
おいて、「遷移方向」という用語は、遷移が低から高
(すなわち、上昇遷移)であったか、または、高から低
(すなわち、下降遷移)であったかを表す。さらに、上
述のように、タイムスタンプ・シーケンスの、低か高の
開始値を記録することが可能である。しかし、とりわ
け、全遷移のサブセットを利用するような、タイミング
試験の場合、開始値は実際にはほとんど役に立たない。
1つ以上のTIAを利用して、測定された遷移タイムス
タンプ・シーケンスを生成することが可能である。当業
者であれば、本発明の実施ステップまたは方法110ま
たは方法100のために、タイムスタンプの生成に適し
たTIAを容易に選択することが可能であろう。 【0041】記録されたタイミング情報は、大域開始時
間に対する経過時間を反映することもできるし、あるい
は、事前定義遷移間の経過時間とすることも可能であ
る。タイミング・クロックは、タイムスタンプ値を表し
たタイミング情報を生成する。タイミング・クロック信
号は、DUTの駆動に用いられるマスタ・クロックと関
連する場合もあれば、関連しない場合もあり得る。こう
して生成される遷移タイムスタンプ・シーケンスは、遷
移時間を表示する数値アレイまたはリストから構成され
ており、上述のように、開始値、及び、おそらくは、遷
移タイプの表示を含むことが可能である。図1に例示の
遷移タイムスタンプ・シーケンス12は、ディジタル波
形10から生成された数値から構成されており、ここ
で、各数値は、遷移検出時におけるタイミング・クロッ
ク値に対応する。 【0042】タイミング試験の実施ステップ110に
は、さらに、遷移タイムスタンプの検査ステップ114
も含まれている。検査ステップ114では、実施される
タイミング試験のタイプに従って、いくつかの異なる解
析を必要とする可能性があり、通常、必要としている。
例えば、場合によっては、検査ステップ114に、遷移
タイムスタンプ・シーケンスと「期待」タイムスタンプ
・シーケンスの比較が必要になる可能性もある。期待タ
イムスタンプは、DUTの期待動作に関する情報から生
成される。あるいはまた、タイムスタンプ値を互いに比
較して、被試験信号内における遷移のタイミングがDU
Tの仕様と一致するか否かを判定することも可能であ
る。 【0043】一般に、DUTに対して実施されるタイミ
ング試験には主たる2つのクラスが存在する。第1のク
ラスのタイミング試験は、ジッタ及びドリフト試験とし
て既知のところである。ジッタ及びドリフト試験は、一
般に、試験を受ける単一信号内において所定のビット数
だけ隔てられた遷移対に関する遷移時間の測定を必要と
する。一般に、これら遷移対間の時間差を統計的に解析
して、長い間の平均ビット・クロックに対する時間差の
マッピングがどれほど一貫したものであるかが判定され
る。好都合なことには、本発明の遷移タイムスタンプ・
シーケンスの生成ステップ112によれば、ジッタ及び
ドリフト試験の実施に利用可能な、シーケンス内のタイ
ムスタンプ対が得られる。 【0044】第2のクラスのタイミング試験は、クロス
・ピン・タイミング試験として既知のところである。ク
ロス・ピン・タイミング試験では、試験を受けるいくつ
かの異なる信号に生じる、通常は遷移または遷移グルー
プである、事象のタイミングが比較される。一般に、ク
ロス・ピン・タイミング試験には、試験を受ける複数の
信号の1つ以上の遷移について測定された相対遷移時間
が、ある特定の仕様セットを満たすか否かを判定するこ
とが含まれる。例えば、クロス・ピン・タイミング試験
では、指定の時間窓の間に、試験を受けるいくつかの個
別信号に遷移が生じるか否かを確かめようとすることが
可能である。指定の時間窓は、DUTの駆動に用いられ
るマスタ・クロックに対して、または、データ・バスの
ストローブまたはトリガ信号に対して定義することが可
能である。一方、クロス・ピン・タイミング試験では、
データ・ストリームにおける特定パターンの遷移の発生
を利用して、時間窓のトリガとして機能させることが可
能である。クロス・ピン・タイミング試験は、1つ以上
の出力信号間における相対的時間差の測定に利用される
が、この場合、共通ドリフト及びジッタが、その結果に
影響してはならない。 【0045】従って、ある実施態様では、検査ステップ
114には、DUTの信号出力ピンからの単一出力信号
から生成された(112)遷移タイムスタンプ・シーケ
ンスを解析することが含まれる。検査ステップ114
に、単一出力信号が必要とされる場合、「単一信号試
験」と呼ばれる場合もある。第1のクラスのタイミング
試験、すなわち、ジッタ及びドリフト試験は、単一信号
試験である。一般に、後続の数値処理を利用して、単一
信号試験のタイムスタンプ・シーケンスが解析される。
追加数値処理には、遷移データに高速フーリエ変換を利
用して、特定のドリフト・スペクトルを生成することが
含まれる。単一信号試験に必要とされるのは単一TIA
だけである。 【0046】代替実施態様の場合、検査ステップ11
4’には、DUTのいくつかの出力ピンで同時に生じる
いくつかの被試験信号から生成される、いくつかのタイ
ムスタンプ・シーケンスの検査が必要になる。場合によ
っては、検査ステップ114’は、測定タイムスタンプ
・シーケンスの1つから期待タイムスタンプ・シーケン
スを導き出し、その期待タイムスタンプ・シーケンスを
利用して、トリガの働きをさせることによって容易にな
ることもある。検査ステップ114’において2つ以上
の出力信号が必要とされる場合、「複数信号タイミング
試験」と呼ばれることもある。入力信号を繰り返し加え
て、出力信号のそれぞれを順次測定することによって、
クロス・ピン・タイミング試験に単一TIAを利用する
ことが可能になる。しかし、2つ以上の独立したTIA
を利用して、瞬時共通モード・ドリフト及びジッタを相
殺できるようにするのが望ましい。測定される全ての出
力信号に専用の独立したTIAを使うことができれば、
さらに望ましい。 【0047】一般に、高正確度のTIAは、タイミング
試験実施ステップ110の単一信号と複数信号の両方の
タイミング試験に利用される。タイミング測定の不可欠
の要素として、通常、タイミング差の計算が必要とされ
るので、TIAの正確さ及び精度が、問題となる試験の
正確さ及び精度に直接影響を及ぼすことになる。当業者
であれば、特定のDUT及びタイミング試験に関する試
験仕様の細部を考慮して、必要とされるTIAの精度及
び正確さが容易に求められるであろう。 【0048】遷移タイムスタンプ・シーケンスを利用し
たタイミング測定は、好都合なことに、極めてフレキシ
ブルである。すなわち、二重エッジ・ストロービング及
び多相クロック・システムのようなストローブ/データ
・グループ化及び刻時タイプによって、遷移タイムスタ
ンプ・シーケンスを利用した時、ハードウェア設計が影
響されることはない。さらに、遷移タイムスタンプ・シ
ーケンスを利用すると、好都合なことに、タイミング試
験の実施ステップ110における試験の処理時間の短縮
が促進される可能性がある。 【0049】タイミング試験の実施ステップ110にお
ける処理時間は、上述のように、全数の遷移のうちのサ
ブセットに相当するタイムスタンプ・シーケンスを生成
することによって、生成ステップ112において最小に
することが可能である。換言すれば、好都合なことに、
信号持続時間内における全ての遷移を正確に測定する必
要がないということである。例えば、DUTのシミュレ
ーションに基づいて、最悪の場合のタイミングに対応す
る遷移サブセットを選択することが可能である。タイミ
ング試験の実施ステップ110の間、生成ステップ11
2及び/または検査ステップ114、114’において
生成されるタイムスタンプ・シーケンスには、これら最
悪の場合の遷移に対応する遷移だけしか含まれていな
い。従って、遅すぎて、全ての遷移のタイムスタンプを
正確に生成することができないTIAを、それにもかか
わらず、タイミング試験の実施ステップ110に用いる
ことが可能になる。 【0050】ビット・レベル試験の実施ステップ120
には、遷移タイムスタンプの測定ステップ122が含ま
れている。測定ステップ122では、1つ以上のTIA
を利用して、1つ以上の出力信号を測定し、1つ以上の
測定タイムスタンプが生成される。ビット・レベル試験
の実施ステップ120は、図2Cに例示のように、方法
120として別個に実施することが可能である。本発明
の趣旨からすると、本明細書におけるビット・レベル試
験の実施ステップ120に関する説明は、実施方法12
0についても同じである。 【0051】DUTのビット・レベル試験の実施ステッ
プ120によれば、DUTの試験を受ける各測定信号ま
たは試験を受ける信号に関する遷移タイムスタンプが得
られる。さらに、試験を受ける各信号毎に生じる遷移タ
イムスタンプは、互いに独立している可能性があり、そ
うした場合が多い。実施ステップ110に関して上述の
ように、タイムスタンプ・シーケンスとみなすと、実施
ステップ120の遷移タイムスタンプは、開始論理値
と、遷移時間に対応するセットまたはシーケンスをなす
数値から構成するか、あるいは、開始論理値と、順次サ
ンプル間隔に生じる遷移の存在及びタイプの記録から構
成することが可能である。1つ以上のTIAを利用し
て、ビット・レベル試験の実施ステップ120において
遷移タイプスタンプが得られるようにすることが可能で
ある。 【0052】タイミング試験の実施ステップ110にお
いて得られる遷移タイムスタンプ・シーケンスとは異な
り、ビット・レベル試験の実施ステップ120によれ
ば、試験間隔または所要時間の間に出力信号に生じる全
ての遷移のタイムスタンプが得られるのが望ましい。し
かし、全ての遷移にタイムスタンプが施されるが、好都
合なことには、実施ステップ120のタイムスタンプの
正確さ及び精度は、実施ステップ110ほど優れたもの
である必要がない。実際、実施ステップ120における
タイムスタンプの分解能は、試験受ける信号の最小ビッ
ト周期の1/2未満の分解能を備えていさえすればよ
い。従って、実施ステップ120に利用されるTIA
は、今後、「粗TIA」と呼ぶことにする。 【0053】粗TIAの分解能は、期待最小パルス幅ま
たは最小ビット周期の1/3以下である。望ましい分解
能の選択は、2つの制約条件に基づいて行われる。第1
に、等しいタイムスタンプが2つの異なる遷移に割り当
てられるのを回避するため、あるいは、遷移の見落とし
を回避するため、分解能は期待最小パルス幅より短いの
が望ましい。第2に、「間違ったビット」(すなわち、
対応する期待ビットと実際には異なるビット)を表示す
る遷移と、生じるのが速すぎるか、遅すぎる遷移を識別
するため、分解能は、ビット周期の1/2未満が望まし
く、ビット周期の1/3以下であればさらに望ましい。
従って、これらの制約条件の両方を同時に満たすので、
期待最小パルス幅(またはビット周期)の1/3以下の
望ましい分解能を選択するのが、正しい選択である。さ
らに、期待最小パルス幅の1/3の望ましい分解能は、
実際の実施例に関して必ずしも過度な要求ではない。さ
らに、各タイムスタンプ毎にビット周期の1/3の望ま
しい分解能を選択すると、後続遷移間のドリフトがビッ
ト周期の1/3以下である限りにおいて、やはり、Nの
より長いビットと同じ値のN+1のより短いビットを識
別することが可能になる。タイムスタンプに関してより
精密な分解能を選択すると、後続遷移間の許容ドリフト
をさらに増大させることが可能になる。 【0054】TIA分解能が最小ビット周期の1/3で
ある場合、粗TIAは、出力信号の全ての遷移に対して
明白なタイムスタンプを生成することが可能になる。測
定遷移タイムスタンプ及び期待遷移タイムスタンプは、
共通タイミング・クロックに基づくことが可能である。
タイミング・クロックは、DUTが被試験信号の発生に
利用するマスタ・クロックに関連することもあれば、関
連しないこともあり得る。しかし、実施ステップ120
に関するタイミング・クロックの基準をマスタ・クロッ
クに置くことは、被試験信号に関する測定データ及び期
待データの正確さを長期にわたって保証するのに役立
つ。あるいはまた、タイムスタンプの生成がクロックに
依存しないことがあるかもしれない。 【0055】ビット・レベル試験の実施ステップ120
のタイムスタンプには、被試験信号10に関するシーケ
ンス12として図1に例示のように、開始値と、それに
後続する、シーケンスをなすタイムスタンプ数値の1つ
以上を含むことが可能である。代替案として、実施ステ
ップ120によって得られるタイムスタンプには、図1
にシーケンス14として例示のように、開始値と、それ
に後続する、一連のサンプル間隔のそれぞれにおける遷
移の有無を表示するシーケンスをなすフラグ値の1つ以
上を含むことが可能である。 【0056】代替タイムスタンプ・シーケンス形式14
の場合、被試験信号10は、タイミング・クロックに従
って一定の間隔でサンプリングされ、各間隔内における
遷移の有無に注意して、これを記録することが可能であ
る。上述のように、遷移タイムスタンプ・シーケンス1
4には、開始論理値と、タイミング・クロックに対応す
る一定間隔でサンプリングされる各サンプル毎に、遷移
及び遷移タイプ(例えば、「R」=上昇及び「F」=下
降)、または、無遷移(例えば、「N」=無遷移)を表
示するフラグ値アレイが含まれる。1つ以上の遷移検出
器を利用して、測定遷移フラグ・シーケンスを生成する
ことが可能である。当業者であれば、その全てがこれら
2つのカテゴリの一方にグループ化することが可能な、
他のタイムスタンプ・シーケンス・フォーマットを考案
することが可能である。全てのこうしたタイムスタンプ
は、本発明の範囲内に含まれる。 【0057】ビット・レベル試験の実施ステップ120
には、さらに、測定タイムスタンプと期待タイムスタン
プの比較ステップ124が含まれる。比較ステップ12
4は、タイムスタンプ毎に、または、シーケンス・レベ
ルで実施することが可能である。シーケンス・レベルの
場合、測定タイムスタンプ・シーケンスは、期待タイム
スタンプ・シーケンスと比較される。しかし、比較ステ
ップ124は、タイムスタンプ毎に実施されるのが望ま
しい。望ましい実施態様の場合、測定タイムスタンプ
は、測定ステップ122を実施し、すぐ後に、対応する
期待タイムスタンプとの比較ステップ124を実施して
生成される。この望ましい実施態様の場合、測定ステッ
プ122及び比較ステップ124は、被試験信号の各遷
移毎に繰り返し反復される。 【0058】比較ステップ124を利用して、DUTが
仕様に従って動作しているか否かの判定が行われる。最
も単純な形式の場合、比較ステップ124では、基本的
に、全ての期待遷移が測定遷移タイムスタンプ・シーケ
ンスに含まれるか否かが判定される。さらに、遷移間の
タイミングが仕様範囲内であるか否かに関する判定が可
能である。 【0059】測定タイムスタンプと期待タイムスタンプ
の比較ステップ124における、最も基本的な比較の1
つは、開始値、及び、測定シーケンスと期待シーケンス
の後続遷移間の全ての時間間隔が、TIA分解能(例え
ば、ビット周期の1/2未満)内において等しいか否か
の判定である。開始値が一致し、後続遷移タイムスタン
プ間の全ての時間間隔が一致する(例えば、≦1/3が
望ましい)、タイムスタンプ・シーケンスは、DUTが
機能を果たすと表示する。換言すれば、基本比較では、
全てのビットが、全く期待通りに受信され、2つの連続
した遷移間におけるインクリメンタル・ドリフトまたは
ドリフト差が、TIA分解能未満であることが明らかに
される。 【0060】しかし、2つの極めて遠い遷移間における
許容ドリフト差が、TIA分解能を超える(例えば、ビ
ット周期の1/3のTIA分解能の場合、ビット周期の
1/3を超える)場合、ビット・レベル試験の実施ステ
ップ120は、同じ値のNの中間長ビット、または、N
−1の長いビット、または、同じ値のN+1の短いビッ
ト間において弁別を行うという困った事態に見舞われ
る。ほとんどの場合、後続の時間間隔が変化するため、
間違ったビットが検出されることになるか、あるいは、
弁別される可能性がある。弁別を保証できない稀な場合
には、詳細に後述するように、「無カバレージ警告」を
生成することもできるし、あるいは、許容ドリフト・マ
ージンがTIA分解能に達するまでに、強制的に遷移さ
せるように、DUTの設計に修正を加えることが可能な
場合もある。 【0061】上述の比較ステップ124における基本的
比較以外に、本発明に従って、いくつかの特定のビット
・レベル試験に関連したいくつかの特定の比較を実施す
ることにより、いくつかの異なるタイプの潜在的不良を
検出することが可能である。すなわち、特定の比較によ
って、さらに後述するように、いわゆる「スキュー不
良」、「ビット不良」、及び、「ドリフト不良」の存在
を表示することが可能である。 【0062】図3Aには、スキュー不良を検出するため
の比較ステップ124’のフローチャートが例示されて
いる。比較ステップ124’には、スキュー値を計算す
るステップ124a’が含まれている。スキュー値の計
算ステップ124a’には、期待タイムスタンプと測定
タイムスタンプの差の計算が含まれている。例えば、第
iの遷移に対応する第iのタイムスタンプtiを備えた
測定タイムスタンプ・シーケンスについて考察してみる
ことにする。さらに、対応する第iのタイムスタンプT
iを備えた期待タイムスタンプ・シーケンスが存在する
ものと仮定する。計算ステップ124a’において、t
iからTiを引くと、第iのスキューSiが得られる。比
較ステップ124’には、さらに、スキューSiと指定
の最大スキュー値Smaxを比較する比較ステップ124
b’が含まれている。スキューSiの絶対値が最大スキ
ューSmaxを超えると、スキュー不良が表示される。最
大スキューSmaxは、DUT仕様から導き出される指定
値である。当業者であれば、DUT仕様が与えられる
と、あまり実験をしなくても、適合する最大スキューS
maxを容易に導き出すことができるであろう。 【0063】図3Bには、ビット不良を検出するための
比較ステップ124’’のフローチャートが例示されて
いる。この比較ステップ124’’には、スキュー値の
計算ステップ124a’’が含まれている。スキュー値
の計算ステップ124a’’には、期待タイムスタンプ
・シーケンスのタイムスタンプTiと測定タイムスタン
プ・シーケンスのタイムスタンプtiの差を計算して、
スキュー値Siを生成することが含まれている。計算ス
テップ124a’’は、計算ステップ124a’とほぼ
同じである。比較ステップ124’’には、さらに、ス
キュー値Siから前スキュー値Si-1を引くことによって
ドリフト差Di(すなわち、最後の遷移以降のインクリ
メンタル・ドリフト)を生成するステップ124b’’
が含まれている。比較ステップ124’’には、さら
に、ドリフト差Diと最大許容差Dmaxを比較するステッ
プ124c’’も含まれている。 【0064】望ましい実施態様の場合、最大許容差D
maxがタイムスタンプ分解能から決定されるので、間違
ったビットを許容ドリフトから弁別することが可能であ
る。一般に、最大許容差Dmaxの2倍が1ビット周期未
満であることが望ましい。換言すれば、最大許容差D
maxは、TIAまたはタイムスタンプの分解能に等しい
か、または、タイムスタンプ分解能の整数倍に等しいこ
とが望ましい。例えば、ビット周期当たり3つのサンプ
ルを利用する場合には、最大許容差Dmaxは1/3に等
しいことが望ましく;ビット周期当たり7つのサンプル
を利用する場合には、最大許容差Dmaxは3/7に等し
いことが望ましく;ビット周期当たり8つのサンプルを
利用する場合には、最大許容差Dmaxは3/8に等しい
ことが望ましい。 【0065】もう1つの実施態様の場合、最大許容差D
maxは、可変であり、ビット毎に、あるいは、サブビッ
ト毎にさえ変更することが可能である。例えば、最大許
容差Dmaxは、特定のビット・セットに遭遇するまで、
10ビット周期に等しくなるように設定することが可能
である。特定のビット・セットに遭遇すると、最大許容
差Dmaxは、例えば、1/3ビット周期といった、異な
る値に設定することが可能である。もう1つの例の場
合、最大許容差Dmaxは、各ビット周期毎に異なる値に
設定される。さらにもう1つの例では、Dmaxは、タイ
ムスタンプの分解能に等しい比率で変更される。 【0066】比較ステップ124’’には、さらに、期
待遷移差△Tiの計算ステップ124d’’が含まれて
いる。遷移差は、期待タイムスタンプ・シーケンスの第
iのタイムスタンプTiと期待タイムスタンプ・シーケ
ンスの前タイムスタンプTi-1との差である。比較ステ
ップ124’’には、さらに、期待遷移差△Tiと、最
大許容ドリフトDmaxまでのドリフトを許容可能な最小
間隔TDmaxとの比較ステップ124e’’が含まれてい
る。最小間隔TDmaxは、当業者によってDUT仕様から
容易に求められる。 【0067】比較ステップ124’’には、さらに、ビ
ット不良が表示されるか否かの判定ステップ124
f’’も含まれている。ドリフト差Diの絶対値が、最
大許容差Dmaxを超え、期待遷移差△Tiが、最小間隔T
Dmax未満の場合、比較ステップ124’’によってビッ
ト不良が表示される。 【0068】図3Cには、無カバレージ警告が表示され
る状況を検出するための比較ステップ124’’’のフ
ローチャートが例示されている。無カバレージ警告は、
本質的に、無カバレージ警告が表示される間隔において
不良が生じる場合には、不良を検出することができない
(すなわち、不良を見落とす可能性がある)という警告
である。比較ステップ124’’’には、期待タイムス
タンプ・シーケンスのタイムスタンプTiと測定タイム
スタンプ・シーケンスのタイムスタンプtiの差を計算
して、スキュー値Siを計算するステップ124
a’’’が含まれている。計算ステップ124a’’’
は、計算ステップ124a’及び124a’’とほぼ同
じである。比較ステップ124’’’には、さらに、ド
リフト差Diの生成ステップ124b’’’、及び、ド
リフト差Diと最大許容差Dmaxの比較ステップ124
c’’’が含まれている。比較ステップ124’’’に
は、さらに、期待遷移差△Tiの計算ステップ124
d’’’、及び、期待遷移差△Tiと最小間隔TDmax
比較ステップ124e’’’が含まれている。ステップ
124b’’’、124c’’’、124d’’’、及
び、124e’’’は、それぞれの、比較ステップ12
4’’のステップ124b’’、124c’’、124
d’’、及び、124e’’とほぼ同じである。比較ス
テップ124’’’には、さらに、無カバレージ警告が
表示されるか否かの判定ステップ124f’’’も含ま
れている。ドリフト差Diの絶対値が、許容最大差Dmax
を超え、期待遷移差△Tiが間隔TDmaxを超える場合、
比較ステップ124’’’によって、無カバレージ警告
が表示される。 【0069】図3Dには、ドリフト不良を検出するため
の比較ステップ124’’’’のフローチャートが例示
されている。比較ステップ124’’’’には、期待タ
イムスタンプ・シーケンスのタイムスタンプTiと測定
タイムスタンプ・シーケンスのタイムスタンプtiの差
を計算して、スキュー値Siを計算するステップ124
a’’’’が含まれている。計算ステップ124
a’’’’は、上述の計算ステップ124a’及び12
4a’’とほぼ同じである。比較ステップ12
4’’’’には、さらに、第kのドリフト差Dikの計算
ステップ124b’’’’が含まれている。第kのドリ
フト差Dikは、第iのスキュー値Siとk番目前のスキ
ュー値Si-kとの差であり、最後のk個の遷移における
インクリメンタル・ドリフトを表している。比較ステッ
プ124’’’’には、さらに、実際のドリフトを許容
するのに必要な許容時間間隔g(Dik)の計算ステップ
124c’’’’が含まれている(ここで、g(・)は
詳細に後述する方程式(3)及び(4)によって示され
る関数である)。比較ステップ124’’’’には、さ
らにまた、k番目前の遷移に関する第kの期待遷移差△
ikの計算ステップ124d’’’’も含まれている。
第kの期待遷移差△Tikは、第iの期待タイムスタンプ
iとk番目前の期待タイムスタンプTi-kとの差であ
る。比較ステップ124’’’’には、さらにまた、ド
リフト不良が表示されるか否かの判定ステップ124
e’’’’も含まれている。判定ステップ124
e’’’’には、第kの期待遷移差△Tikと実際のドリ
フトを許容するのに必要な許容時間間隔g(Dik)の比
較が含まれる。許容時間間隔g(Dik)が、第kの期待
遷移差△Tikを超えると、比較ステップ124’’’’
によって、ドリフト不良が表示される。 【0070】本発明のもう1つの態様では、DUTの出
力信号からタイムスタンプを生成し、出力信号に関する
期待タイムスタンプと比較する装置200、200’が
得られる。図4には、本発明の装置200、200’の
ブロック図が例示されている。装置200には、第1の
粗TIA202、及び、第1の先入れ先出し(FIF
O)204メモリまたはバッファが含まれている。粗T
IA202は、測定遷移タイムスタンプtiを出力信号
において検出される各論理遷移に割り当てるが、ここ
で、iは、タイムスタンプ値の索引である。ある特定の
遷移が発生した粗時間を含むだけではなく、粗TIA2
02によって生成されるタイムスタンプtiには、TI
A202が、1ビット周期内における複数遷移の存在を
表示するためにセットすることが可能な複数ビットも含
まれる。少なくとも2ビットを利用して、ビット周期の
第1または第2の部分における遷移の存在が表示され
る。TIA分解能の3倍のサンプリング・レートを利用
する場合には、3ビットを利用して、ビット周期の第
1、第2、または、第3の部分における遷移の存在を表
示するのが望ましい。これらのビットは、「部分周期遷
移ビット」または単純に「SPTビット」と呼ばれる。
第1のFIFO204は、FIFO204に後続する処
理装置によって必要とされるまで、TIA202によっ
て生成される遷移タイムスタンプ値の1つ以上を先入れ
先出し式に一時記憶する。 【0071】装置200には、さらに、第2の粗TIA
203、第2のFIFO205、及び、ビット・ストリ
ーム源207が含まれている。第2のTIA203は、
ビット・ストリーム源207から期待ビット・ストリー
ムのサンプリングを行い、発生時間を割り当てて、期待
ビット・ストリーム信号において検出される各論理遷移
毎に、期待タイムスタンプTiを生成する(ここで、i
はタイムスタンプ値の索引である)。第2のFIFO2
05は、TIA203によって生成された遷移値の1つ
以上を先入れ先出し式に一時記憶する。ビット・ストリ
ーム源207によって生じる期待ビット・ストリーム信
号は、DUTに関する情報から生成され、適正に動作す
るDUTによって生じるはずの信号を表している。ビッ
ト・ストリーム源207は、従来のATEの一部である
場合が多い。 【0072】装置のもう1つの実施態様200’の場
合、第2のTIA203が省略され、期待ビット・スト
リームが期待タイムスタンプ・シーケンスに置き換えら
れている。このため、図4には、TIA203及びビッ
ト・ストリーム源207が点線のボックスで例示されて
いる。典型的なATEまたは同様のテスト・システムの
場合、期待ビット・ストリームは、試験前に生成され、
メモリに記憶される。装置200’の代替実施態様の場
合、期待遷移タイムスタンプ・シーケンスまたは期待ビ
ット・ストリームは、代わりに、ATEメモリに記憶さ
れる。当業者には容易に明らかになるように、装置20
0、200’のこれら2つの実施態様のうち、装置20
0’のほうが、任意のディジタル波形を表すことがで
き、ビット周期の等しいビット・ストリームとして定義
されるディジタル信号に制限されないので、幾分一般的
であり、より有能である。 【0073】装置200、200’には、さらに、第1
の減算器206と、第1の比較器208を含むスキュー
不良検出回路が含まれている。FIFO204、205
が、両方とも、少なくとも1つの項目を含んでいる場
合、FIFO204の第1の測定タイムスタンプ値が、
第1の減算器206の減数入力に転送され、一方、FI
FO205の第1の期待タイムスタンプ値が、第1の減
算器206の被減数入力に転送される。装置200、2
00’の望ましい実施態様の場合、タイムスタンプ値
は、2つの部分、すなわち、タイミング・クロック・サ
イクル数のカウントに基づく第1の部分と、クロック・
サイクル内の遷移位置を符号化した第2の部分に分割さ
れる。期待タイムスタンプ値Tiを測定タイムスタンプ
値tiから引くと、スキュー値Siまたは第1の減算器2
06の出力における2つのタイムスタンプ間の全スキュ
ー(すなわち、Si=ti−Ti)に関する値が得られ
る。比較器208は、第1の減算器206の出力に接続
され、スキュー値Siとスキュー・エラー・マージンま
たは最大スキューSmaxを比較して、Siの絶対値が最大
スキュー値Smaxを超える場合には、スキュー不良の検
出を表示するエラー信号スキュー不良を発生する。最大
スキューSmaxは、当業者によってDUTの仕様から容
易に導き出される値である。現遷移対に関する全ての処
理を実施するのに十分であるが、遷移間の平均時間でし
かない時間が経過すると(オーバフローを阻止するた
め)、次の遷移事象が発生する。次の遷移事象によっ
て、ビット不良回路及び無カバレージ警告回路のレジス
タが刻時され、FIFO205の項目がクリアされる。
FIFO204の現項目が、1つのSPTビット・セッ
トだけしか備えていない場合、FIFO204の現項目
もクリアされる。複数SPTビットがセットされる場
合、次の遷移タイムスタンプが生成され、タイムスタン
プは、FIFO204からクリアされない。FIFO2
04の項目は、最後の遷移が比較に用いられた後、最後
にクリアされることになる。もう1つの実施態様では、
装置200、200’には、さらに、ビット不良検出回
路、無カバレージ警告検出回路、及び、1対のANDゲ
ート222、224も含まれている。 【0074】ビット不良回路には、第1のラッチまたは
レジスタ210が含まれており、無カバレージ警告回路
には、第2のラッチまたはレジスタ212が含まれてい
る。第1のラッチ210は、第1の減算器206の出力
に接続された入力を備えており、遷移トリガが生じる毎
に、全スキューSiを記録して、保持する。第1のラッ
チ210の出力は、第1の減算器206による前減算の
前回の全スキューSi- 1である。同様に、第2のラッチ
212の入力は、第2のFIFO205に接続されてい
て、第2のラッチ212が、遷移トリガが生じる毎に、
期待タイムスタンプTiを記録して、保持するようにな
っている。第2のラッチ212の出力は、前期待タイム
スタンプTi-1である。 【0075】ビット不良回路には、さらに、第2の減算
器214が含まれており、無カバレージ警告回路には、
さらに、第3の減算器216が含まれている。第2の減
算器214の減数入力は、スキュー値Siを受信し、一
方、被減数入力は、第1のラッチ210から前回のスキ
ュー値Si-1を受信する。第2の減算器214は、スキ
ュー値Siから前回のスキュー値Si-1を引いて、第2の
減算器214の出力におけるドリフト差Di(すなわ
ち、図3B及び図3Cに示されたドリフト差)が得られ
るようにする。第3の減算器216の減数入力は、期待
タイムスタンプT iを受信し、一方、被減数入力は、第
2のラッチ212から前回の期待タイムスタンプTi-1
を受信する。第3の減算器216は、期待タイムスタン
プTiから前回の期待タイムスタンプTi-1を引いて、第
3の減算器216の出力における期待遷移差△Ti(す
なわち、図3B及び図3Cの解説からの)が得られるよ
うにする。 【0076】ビット不良回路には、さらに、第2の比較
器218が含まれており、無カバレージ警告回路には、
さらに、第3の比較器220が含まれている。第2の比
較器218は、第2の減算器214からのドリフト差D
iと最大許容差Dmaxを比較する。ドリフト差Diの絶対
値が最大許容差Dmaxを超えると、第2の比較器218
は、出力から論理高値を送り出す。別様であれば、第2
の比較器218の出力は論理低である。第3の比較器2
20は、第3の減算器216からの期待遷移差△T
iと、ドリフト差Diが最大許容差Dmaxに達するか、ま
たは、それを超えるのを許容できる最小間隔TDmax値と
を比較する。期待遷移差△Tiが最小間隔TDma x値を超
えると、第3の比較器220は、論理高を送り出す。別
様であれば、第3の比較器220の出力論理値は、論理
低になる。最大許容差Dmaxは、上述のようにTIAの
分解能によって決まる。例えば、最小ビット周期の3倍
の粗TIAサンプリングが利用される場合、最大許容差
maxの値は、最小ビット周期の1/3が望ましい。最
小間隔TDmax値は、上述のように、DUT及び被試験信
号に関する仕様から導き出される。当該技術者であれ
ば、あまり実験しなくても、その値を導き出すことが可
能であろう。 【0077】方法100に関して上述のように、ビット
不良は、ドリフト差Diの絶対値が最大許容差Dmaxを超
え、期待遷移差△Tiが最小間隔TDmax未満の状況と定
義される。同様に、ドリフト差Diの絶対値が最大許容
差Dmaxを超え、期待遷移差△Tiが最小間隔TDmaxを超
える状況において、無カバレージ警告が生じる。換言す
れば、ビット不良の検出を表示するビット不良信号は、
第2の比較器218の出力論理値がANDゲート222
を備えた第3の比較器220の出力論理値の論理的逆数
と論理的に「AND演算」されたものである。無カバレ
ージ警告の検出を表示する無カバレージ警告信号は、第
2の比較器218の出力論理値がANDゲート224を
備えた第3の比較器220の出力論理値と論理的に「A
ND演算」されたものである。 【0078】複数クロック・ドメイン間における同期の
不確実性のような、クロック・レベルの不確実性を取り
扱うため、第2の比較器218においてドリフト差Di
と比較される通常固定された最大許容差Dmaxは、期待
遷移タイムスタンプTiに関連した可変値に置き換える
ことが可能である。この場合、個別テスト・マージン値
(またはルックアップ・テーブルに対する索引)は、
「遷移に固有の緩和テスト・マージン」を考慮して、期
待遷移タイムスタンプTiと共に伝送される。 【0079】本発明のさらにもう1つの態様の場合、遠
い遷移間のドリフト差を利用して、かなり長い期間にわ
たるドリフトに関してDUTの試験を行うことが可能で
ある。本明細書において用いられる「遠い遷移」という
用語は、数遷移分、時間的に離隔した入力信号の遷移を
表している。ドリフト差試験は、式(1)の公式に基づ
くものである。 Dik/△Tik<fdrift(△Tik) (1) ここで、 △Tik=Ti−Ti-ki=ti−Tiik=Si−Si-k ここで、上述のように、tiは、DUTの第iの遷移の
タイムスタンプ値を表し、Tiは、第iの遷移の期待タ
イムスタンプである。また、上記で用いられているよう
に、Siは第iの遷移のスキュー値であり、Dikは、第
iの遷移と遷移i−kの間の第kのドリフト差である。
量fdrift(△T)は、遷移間の経過時間の関数として
の許容ドリフトである。許容ドリフトfdrift(△T)
は、許容ジッタを周波数の関数として指定する、スペク
トル・ジッタ仕様に密接に関連している。 【0080】実際、第kのドリフト差Dikに関して観測
される値は、小さい有界数(bounded number)によって
表すことができるが、第kの期待遷移差△Tik量の値
は、極めて大きくなる可能性がある。従って、一般に、
下記の式(2)の公式に基づく試験を実施するほうが容
易である: g(Dik)<△Tik (2) ここで、 g(Dik)=h-1(Dik) (3) h(Dik)=fdrift(Dik)・Dik (4) 【0081】本発明のこの態様の場合、ドリフト不良を
検出し、表示するための装置300、300’が得られ
る。図5には、装置300、300’のブロック図が例
示されている。装置300には、第1と第2のTIA2
02、203、第1と第2のFIFO204、205、
ビット・ストリーム源207、第1の減算器206、及
び、装置200の第1の比較器208を含むスキュー検
出回路が含まれている。TIA202、203、第1と
第2のFIFO204、205、ビット・ストリーム源
207、第1の減算器206、及び、装置300の第1
の比較器208の動作及びそれらの間の機能関係は、装
置200に関して上述のものと同じである。同様に、装
置200’の場合のように、ビット・ストリーム源20
7及び第2のTIA203によって生成される期待タイ
ムスタンプ・シーケンスの代わりに、直接生成される期
待タイムスタンプ・シーケンスを用いる代替装置30
0’が得られる。装置300’の場合、TIA203及
びビット・ストリーム源207は省略される(そのた
め、図5には、点線のボックスで例示されている)。上
記のように、装置300、300’は、装置200、2
00’に関して上述のように、スキュー不良を検出する
ことが可能である。しかし、装置200、200’とは
異なり、装置300、300’には、さらに、装置20
0、200’に関して上述のビット不良及び無カバレー
ジ警告回路要素を含む実施態様とは対照的に、ドリフト
不良を検出して、表示するドリフト不良回路要素が含ま
れている。 【0082】装置300、300’のドリフト不良回路
要素には、第1の組をなすk個のラッチまたはできれば
レジスタ310、第1のk対1マルチプレクサ314、
第2の減算器316、及び、メモリ318を含む、許容
ドリフトを測定するためのドリフト差回路が含まれてい
る。第1の組をなすラッチ310の第1のラッチ310
1は、第1の減算器206の出力から信号を受け入れ
る。第1のラッチ3101の出力は、第1の組をなすラ
ッチ310の第2のラッチ3102の入力、及び、マル
チプレクサ314の第1の入力に接続されている。第2
のラッチ3102の出力は、同様に、第3のラッチ31
3の入力、及び、マルチプレクサ314の第2の入力
に接続されている。ラッチ/マルチプレクサ入力及び出
力のこの接続パターンは、第kのラッチ310kまで繰
り返される。第kのラッチ310kの出力は、マルチプ
レクサ314の第kの入力に接続されている。全てのラ
ッチ310が、次の遷移事象において刻時される。マル
チプレクサ314は、選択入力Kに従ってk個の入力信
号の1つを選択し、出力ポートから選択されたスキュー
値Si-kを送り出す。選択されたスキュー値Si-kは、第
iのまたは現在のサンプルよりkサンプル前から測定さ
れたスキュー値である。 【0083】第2の減算器316の減数入力は、第1の
減算器206の出力からスキュー値Siを受け入れる。
第2の減算器316の被減数入力は、第1のマルチプレ
クサ314から出力された選択スキュー値Si-kを受け
入れる。第2の減算器316の出力は、遷移iとi−k
との間における第kのドリフト差Dikを表している。第
2の減算器316の出力は、メモリ318の入力に接続
されている。メモリ318は、式(3)の関数g(・)
を表示または提示するルックアップ・テーブルである。
メモリ318によって、許容時間間隔g(Dik)に対応
する出力が得られる。 【0084】装置300、300’のドリフト不良回路
要素には、さらに、第2の組をなすk個のラッチ31
2、第2のk対1マルチプレクサ320、及び、第3の
減算器322を含む、第kの期待遷移差を測定するため
の遷移差回路が含まれている。ドリフト不良回路要素に
は、さらに、第2の比較器324も含まれている。第2
の組をなすラッチ312の第1のラッチ3121は、第
2のFIFO205の出力から信号を受け入れる。第1
のラッチ3121の出力は、第2の組をなすラッチ31
2の第2のラッチ3122の入力、及び、マルチプレク
サ320に対する第1の入力に接続されている。第2の
ラッチ3122の出力は、同様に、第3のラッチ3123
の入力、及び、マルチプレクサ320の第2の入力に接
続されている。ラッチ/マルチプレクサ入力及び出力の
この接続パターンは、第kのラッチ312kまで繰り返
される。第kのラッチ312kの出力は、マルチプレク
サ320の第kの入力に接続されている。マルチプレク
サ320は、選択入力Kに従ってk個の入力信号の1つ
を選択し、選択信号、すなわち、k番目前の期待タイム
スタンプTi-kを出力ポートから出力する。k番目前の
期待タイムスタンプTi -kは、第iのまたは現在の期待
遷移タイムスタンプTiよりkサンプル前からの期待遷
移タイムスタンプである。 【0085】第3の減算器322の減数入力は、第2の
FIFO205の出力から期待遷移タイムスタンプTi
を受け入れる。第3の減算器322の被減数入力は、第
2のマルチプレクサ320のk番目前の期待タイムスタ
ンプTi-kを受け入れる。第3の減算器322の出力
は、期待遷移iとi−k間における第kの期待遷移差△
ikを表している。第kの期待遷移差△Tikは、第2の
比較器324によって、許容時間間隔g(Dik)を表し
たメモリ318の出力と比較される。許容時間間隔g
(Dik)が式(2)による第kの期待遷移差△Tikを超
える場合、第2の比較器324によってドリフト不良の
検出を表示するドリフト不良信号が発生する。 【0086】上述のように、本発明の装置200、20
0’及び装置300、300’の粗タイムスタンプ発生
器または粗TIA202は、測定出力信号における全て
の遷移にタイムスタンプを割り当てる。DUTの出力信
号の全ての遷移が、タイムスタンプを施されるように、
また、故意にではなくスキップされることがないように
保証するため、出力信号は、最小パルス幅よりも多くサ
ンプリングされる。出力信号に関して非ゼロ復帰(NR
Z)信号を仮定すると、これは、最小のビット周期より
多くその信号のサンプリングを実施するのが望ましいと
いうことになる。サンプリングが出力信号のビット周期
につき少なくとも3回実施されれば、より望ましい。 【0087】本発明のさらにもう1つの態様では、粗タ
イムスタンプ発生装置400が得られる。図6Aには、
本明細書において「同期式粗タイムスタンプ発生器」と
称される装置400のブロック図が例示されている。図
6Aのブロック図は、装置400を実施することが可能
な方法の一例である。さらに、「同期式発生器」装置4
00は、粗TIA202を装置200、200’、30
0、300’で実施可能な、本発明による方法の1つで
ある。粗タイムスタンプ発生装置400には、複数Mの
クロック信号によって刻時される複数Mの発生回路が含
まれている(ここで、Mは3以上である)。図6Aに
は、装置400の望ましい複数M=3の発生回路に関す
る第1、第2、及び、第3の発生回路が例示されてい
る。発生回路には、同じコンポーネントが含まれてお
り、並列に動作する。発生回路については、組み合わせ
て後述する。 【0088】図6Aに例示の粗タイムスタンプ発生装置
400の発生回路には、それぞれ、第1の被刻時(cloc
ked)フリップ・フロップ402、404、406、排
他的ORゲート408、410、412、第2のフリッ
プ・フロップ414、416、418、第3のフリップ
・フロップ420、422、424、及び、第4のフリ
ップ・フロップ426、428、430が含まれてい
る。各発生回路は、信号入力、クロック入力、及び、発
生回路出力を備えている。発生回路の信号入力は、第1
のフリップ・フロップ402、404、406のデータ
入力に接続されている。発生回路のクロック入力は、第
1のフリップ・フロップ402、404、406及び第
2のフリップ・フロップ414、416、418のクロ
ック入力に接続されている。第1のフリップ・フロップ
402、404、406の出力は、排他的ORゲート4
08、410、412の第1の入力に接続されている。
排他的ORゲート408、410、412の出力は、第
2のフリップ・フロップ414、416、418のデー
タ入力に接続されている。第2のフリップ・フロップ4
14、416、418の出力は、第3のフリップ・フロ
ップ420、422、424のデータ入力に接続され、
第3のフリップ・フロップ420、422、424のデ
ータ出力は、第4のフリップ・フロップ426、42
8、430のデータ入力に接続されている。 【0089】タイムスタンプを施すべき遷移を含む入力
信号Sinが、第1、第2、及び、第3の発生回路の信号
入力に加えられる。第1のクロック信号Clk−1が、
第1の発生回路のクロック入力に加えられる。第2のク
ロック信号Clk−2が、第2の発生回路のクロック入
力に加えられる。第3のクロック信号Clk−3が、第
3の発生回路のクロック入力に加えられる。第1のクロ
ック信号Clk−1は、第1の発生回路の第3のフリッ
プ・フロップ420のクロック入力、及び、第2の発生
回路の第3のフリップ・フロップ422のクロック入力
にも加えられる。第2のクロック信号Clk−2は、第
3の発生回路の第3のフリップ・フロップ424のクロ
ック入力にも加えられる。第1のクロック信号Clk−
1は、発生回路のそれぞれの第4のフリップ・フロップ
426、428、430のクロック入力にも加えられ
る。 【0090】第1のクロック信号Clk−1、第2のク
ロック信号Clk−2、及び、第3のクロック信号Cl
k−3は、クロック周波数及びクロック周期は同じであ
るが、互いに、1/Mずつ、すなわち、図6Aに例示の
実施態様の場合には、できれば、クロック周期の1/3
ずつ時間遅延する。換言すれば、第1のクロック信号C
lk−1の立ち上がりエッジは、クロック周期の1/3
だけ、第2のクロック信号Clk−2の立ち上がりエッ
ジに先行している。同様に、第2のクロック信号Clk
−2の立ち上がりエッジは、クロック周期の1/3だ
け、第3のクロック信号Clk−3の立ち上がりエッジ
に先行している。第1のクロック信号Clk−1、第2
のクロック信号Clk−2、及び、第3のクロック信号
Clk−3のクロック信号タイミング間の関係が、図6
Aに描かれた差し込みボックス440に例示されてい
る。 【0091】同期式発生装置400の発生回路は、第1
の発生回路の第1のフリップ・フロップ402の出力が
第3の発生回路の排他的ORゲート412の第2の入力
に接続されるように相互接続されている。第2の発生回
路の第1のフリップ・フロップ404の出力は、第1の
発生回路の排他的ORゲート408の第2の入力に接続
され、第3の発生回路の第1のフリップ・フロップ40
6の出力は、第2の発生回路の排他的ORゲート410
の第2の入力に接続されている。 【0092】同期式発生装置400には、さらに、クロ
ック信号Clk−1の周期数をカウントし、そのカウン
トを含むNビット出力ワードを生成する周期カウンタ4
32を含む。カウントは、入力信号における遷移に割り
当てられるタイムスタンプTSである。装置400に
は、さらに、第1の入力が第1の発生回路の出力に接続
され、第2の入力が第2の発生回路の出力に接続され、
第3の入力が第3の発生回路の出力に接続されたORゲ
ート434が含まれている。遷移事象に関する「TE」
と呼ばれる出力信号は、ORゲート434の出力によっ
て発生する。 【0093】同期式発生装置400には、さらに、チッ
プ・イネーブル入力CEとクロック入力を備えた被刻時
レジスタまたはラッチ436が含まれている。チップ・
イネーブル入力は、ORゲート434の出力に接続さ
れ、第1のクロック信号Clk−1は、クロック入力に
加えられる。クロック・レジスタ436は、少なくとも
N+M個のデータ入力とN+M個のデータ出力を備えて
いる。前述のように、望ましい実施態様の場合、M=3
である。レジスタ436の第1のデータ入力は、第1の
発生回路の第4のフリップ・フロップ426の出力に接
続されている。レジスタ436の第2のデータ入力は、
第2の発生回路の第4のフリップ・フロップ428の出
力に接続され、一方、レジスタ436の第3のデータ入
力は、第3の発生回路の第4のフリップ・フロップ43
0の出力に接続されている。残りのN個の入力は、カウ
ントを桁上げする周期カウンタからのN個の出力線に接
続されている。 【0094】遷移事象出力信号TEにおける論理「1」
は、装置400による遷移の検出を表している。論理
「1」はレジスタ436を使用可能にする。使用可能に
なった後の次のクロック・サイクルにおいて、レジスタ
436は、そのN+M個の入力に生じるデータを保持
し、それから、保持されたデータをそのN+M個のデー
タ出力に転送する。第1のクロック信号Clk−1に関
連したカウント情報に対応するレジスタ436のN個の
データ出力は、各遷移の検出毎に、1回ずつ更新され
る。 【0095】第1のデータ出力における出力信号は、
「T12」と呼ばれ、第1のクロック信号Clk−1の
立ち上がりエッジと第2のクロック信号Clk−2の次
の立ち上がりエッジとの間で、遷移が検出されたことを
表している。第2のデータ出力における出力信号は、
「T23」と呼ばれ、第2のクロック信号Clk−2の
立ち上がりエッジと第3のクロック信号Clk−3の次
の立ち上がりエッジとの間で、遷移が検出されたことを
表している。第3のデータ出力における出力信号は、
「T31」と呼ばれ、第3のクロック信号Clk−3の
立ち上がりエッジと第1のクロック信号Clk−1の次
の立ち上がりエッジの間で、遷移が検出されたことを表
している。従って、信号TEとカウント・データとを利
用して、入力信号Sinの各遷移にタイムスタンプを割り
当てることによって、粗遷移タイムスタンプを生成する
ことが可能である。さらに、第1のクロック信号Clk
−1の周期内において検出された遷移のタイミングは、
信号T12、T23、及び、T31を利用して決定する
ことが可能である。信号T12、T23、及び、T31
は、同期式粗遷移タイムスタンプ発生装置400によっ
て生成されるSPTビットに相当する。さらに、カウン
ト及び信号T12、T23、及び、T31が第1のクロ
ック信号Clk−1に対して同期して更新されるので、
装置400は、本明細書において「同期式」と称され
る。 【0096】粗タイムスタンプ発生装置のもう1つの実
施態様400’は、第1のクロック信号Clk−1、第
2のクロック信号Clk−2、及び、第3のクロック信
号Clk−3に対して非同期に動作する。図6Bには、
本明細書において「非同期式粗タイムスタンプ発生器」
と称される装置400’のブロック図が例示されてい
る。図6Bのブロック図は、「非同期式発生器」装置4
00’を実施することが可能な方法の一例である。さら
に、非同期式発生装置400’は、さらに、本発明によ
る装置200、200’、300、300’の粗TIA
202を実施するもう1つの方法である。非同期式粗タ
イムスタンプ発生装置400’には、入力信号の遷移に
よって刻時される複数Mの発生回路が含まれている(こ
こで、Mは3以上である)。各発生回路は、クロック入
力において複数Mのクロック信号のそれぞれを受信し、
信号入力において入力信号を受信する。図6Bに例示の
粗タイムスタンプ発生装置400’は、望ましい複数M
=3の発生回路の場合、第1、第2、及び、第3の発生
回路と、それぞれのクロック信号を備えている。装置4
00’の発生回路は、同じコンポーネントを含んでい
て、並列に動作するが、以下で述べることにする。 【0097】非同期式粗タイムスタンプ発生装置40
0’の発生回路には、それぞれ、被刻時フリップ・フロ
ップ452、454、456、2入力ANDゲート47
4、476、478、及び、周期カウンタ458、46
0、462が含まれている。発生回路のクロック入力
は、フリップ・フロップ452、454、456のデー
タ入力、及び、周期カウンタ458、460、462の
クロック入力に接続されている。発生回路の信号入力
は、フリップ・フロップ452、454、456のクロ
ック入力に接続されている。フリップ・フロップ45
2、454、456の出力は、2入力ANDゲート47
4、476、478の第1の入力に接続されている。周
期カウンタ458、460、462は、周期カウンタ4
58、460、462のクロック入力に加えられるクロ
ック信号の周期数をカウントし、そのカウントを含むN
ビットの出力ワードを周期カウンタ出力から発生する。
このカウントは、最終的には入力信号Sinの遷移に割り
当てられるタイムスタンプTSである。 【0098】第1の発生回路のフリップ・フロップ45
2の出力は、第3の発生回路のANDゲート478の第
2の入力に反転して接続される。第2の発生回路のフリ
ップ・フロップ454の出力は、第1の発生回路のAN
Dゲート474の第2の入力に反転して接続される。第
3の発生回路のフリップ・フロップ456の出力は、第
2の発生回路のANDゲート476の第2の入力に反転
して接続される。当業者には容易に明らかになるはずだ
が、上記で反転接続と称されているものは、それに制限
するわけではないが、図6Bに例示のように、フリップ
・フロップ452、454、456とANDゲート47
4、476、及び、478の間にインバータを挿入する
とか、例えば、それぞれ、上述の反転接続のため、第1
の出力の逆になる第2の出力を備えるフリップ・フロッ
プ452’、454’、456’(不図示)を利用する
といったことを含む、いくつかのアプローチによって実
現可能である。 【0099】入力信号Sinは、発生回路のそれぞれの信
号入力に加えられる。上述の3つのクロック信号Clk
−1、Clk−2、Clk−3は、非同期式タイムスタ
ンプ発生装置400’に用いられる。第1のクロック信
号Clk−1は、第1の発生回路のクロック入力に加え
られる。第2のクロック信号Clk−2は、第2の発生
回路のクロック入力に加えられ、第3のクロック信号C
lk−3は、第3の発生回路のクロック入力に加えられ
る。従って、第1の発生回路の周期カウンタ458は、
第1のクロック信号Clk−1における周期数をカウン
トし、第2の発生回路の周期カウンタ460は、第2の
クロック信号Clk−2における周期数をカウントし、
第3の発生回路の周期カウンタ462は、第3のクロッ
ク信号Clk−3における周期数をカウントする。発生
回路のそれぞれの周期カウンタ458、460、462
に関する現周期カウントが、発生回路のそれぞれの出力
から組をなすNの信号線に出力されるが、1組の線は、
それぞれ、カウンタ458、460、及び、462のそ
れぞれに関連している。 【0100】非同期式発生装置400’には、さらに、
第1の組をなすN個の入力/出力、第2の組をなすN個
の入力/出力、及び、第3の組をなすN個の入力/出力
に分割される3N個のデータ入力及び3N個のデータ出
力を備えた、被刻時レジスタまたは並列ラッチ464が
含まれている。入力信号Sinは、クロック入力に加えら
れ、レジスタ464の刻時に利用される。クロック・サ
イクル中、レジスタ464は、その3N個の入力に生じ
るデータを保持し、それから、その3N個のデータ出力
に保持されたデータを転送するが、この場合、データ
は、次のクロック・サイクルまで保持される。第1の発
生回路の周期カウンタ458のN個の出力線は、レジス
タ464の第1の組をなすN個の入力に接続されてい
る。第2の発生回路の周期カウンタ460のN個の出力
線は、レジスタ464の第2の組をなすN個の入力に接
続されている。第3の発生回路の周期カウンタ462の
N個の出力線は、レジスタ464の第3の組をなすN個
の入力に接続されている。 【0101】非同期式発生装置400’には、さらに、
第1のNビット並列ANDゲート466、第2のNビッ
ト並列ANDゲート468、及び、第3のNビット並列
ANDゲート470、及び、3入力Nビット並列ORゲ
ート472が含まれている。Nビット並列ANDゲート
466、468、470は、それぞれ、N+1個の入力
と、N個の出力を備えている。Nビット並列ANDゲー
ト466、468、470のそれぞれの第1の入力は、
「ゲート」入力であり、残りのN入力は、データ入力で
ある。ゲート入力は、それぞれ、発生回路の出力の異な
る1つに接続されている。ゲート入力の論理「1」によ
って、データ入力にあるデータをデータ出力に渡すこと
が可能になる。ゲート入力の論理「0」によって、デー
タの受け渡しが阻止され、Nのデータ出力が全て強制的
に論理「0」状態にされる。3入力Nビット並列ORゲ
ート472は、3組のN入力及びN個の出力を備えてい
る。3入力Nビット並列ORゲート472によって生じ
る出力論理状態は、3組のN入力の論理「OR」であ
る。N個の出力の第1の出力は、論理「OR」または3
組の入力のそれぞれにおける第1の入力に相当する。同
様に、N個の出力の第2の出力は、3組の入力のそれぞ
れにおける第2の入力の論理「OR」に相当し、...
以下同様。 【0102】図6Cには、Nビット並列ANDゲート4
66、468、470の可能性のある実現例の1つに関
する概略ブロック図が例示されている。図6Cに例示の
Nビット並列ANDゲートには、ある数量Nの2入力A
NDゲート492が含まれている。Nビット並列AND
ゲート466、468、470のゲート入力は、2入力
ANDゲート4921Nのそれぞれの第1の入力に接続
される。ANDゲート466、468、470のNデー
タ入力の第1の入力は、第1の2入力ANDゲート49
1の第2の入力に接続される。ANDゲート466、
468、470のNデータ入力の第2の入力は、第2の
2入力ANDゲート4922の第2の入力に接続さ
れ、...最後に、第Nのデータ入力が第Nの2入力A
NDゲート492Nの第2の入力に接続される。第1の
2入力ANDゲート4921の出力は、Nビット並列A
NDゲート466、468、470のNデータ出力の第
1の出力に接続される。第2の2入力ANDゲート49
2の出力は、Nデータ出力の第2の出力に接続さ
れ、...最後に、第Nの2入力ANDゲート492N
の出力が、Nビット並列ANDゲート466、468、
470の第Nのデータ出力に接続される。 【0103】図6Dには、3入力Nビット並列ORゲー
ト472の可能性のある実現例の1つに関する概略ブロ
ック図が例示されている。図6Dに例示の3入力Nビッ
ト並列ORゲート472には、数量Nの3入力ORゲー
ト494が含まれている。Nビット並列ANDゲート4
66、468、470からの第1、第2、及び、第3の
組をなすNデータ入力のうち第1のデータ入力が、それ
ぞれ、第1の3入力ORゲート4941の第1、第2、
及び、第3の入力に接続されている。第1、第2、及
び、第3の組をなすNデータ入力のうち第2のデータ入
力が、それぞれ、第2の3入力ORゲート4942の第
1、第2、及び、第3の入力に接続され、...以下同
様。第1の3入力ORゲート4941の出力は、3入力
Nビット並列ORゲート472のNデータ出力の第1の
データ出力に接続されている。同様に、第2の3入力O
Rゲート4942の出力は、Nデータ出力の第2のデー
タ出力に接続され、...以下同様。 【0104】図6Bを再度参照すると、レジスタ464
の第1の組をなすN出力は、第1のNビット並列AND
ゲート466のNデータ入力に接続されている。レジス
タ464の第2の組をなすN出力は、第2のNビット並
列ANDゲート468のNデータ入力に接続され、レジ
スタ464の第3の組をなすN出力は、第3のNビット
並列ANDゲート470のNデータ入力に接続されてい
る。第1のNビット並列ANDゲート466のN出力
は、3入力Nビット並列ORゲート472の第1の組を
なすN入力に接続されている。第2のNビット並列AN
Dゲート468のN出力は、3入力Nビット並列ORゲ
ート472の第2の組をなすN入力に接続され、第3の
Nビット並列ANDゲート470のN出力は、3入力N
ビット並列ORゲート472の第3の組をなすN個の入
力に接続されている。 【0105】第1のNビット並列ANDゲート466の
ゲート入力は、第2の発生回路のANDゲート476の
出力に接続されている。第2のNビット並列ANDゲー
ト468のゲート入力は、第3の発生回路のANDゲー
ト478の出力に接続され、第3のNビット並列AND
ゲート470のゲート入力は、第1の発生回路のAND
ゲート474の出力に接続されている。 【0106】3入力並列ORゲート472のN出力は、
本発明の非同期式遷移タイムスタンプ発生装置400’
によって発生するタイムスタンプを表す信号TSを伝え
る。遷移事象は、単なる入力信号Sinである信号TEの
遷移によって認識することが可能である。第1の発生回
路のANDゲート474の出力によって生じる信号T1
2は、第1のクロック信号Clk−1の立ち上がりエッ
ジと第2のクロック信号Clk−2の次の立ち上がりエ
ッジの間に生じる遷移の検出を表示する。第2の発生回
路のANDゲート476の出力によって生じる信号T2
3は、第2のクロック信号Clk−2の立ち上がりエッ
ジと第3のクロック信号Clk−3の次の立ち上がりエ
ッジの間に生じる遷移の検出を表示する。第3の発生回
路のANDゲート478の出力によって生じる信号T3
1は、第3のクロック信号Clk−3の立ち上がりエッ
ジと第1のクロック信号Clk−1の次の立ち上がりエ
ッジの間に生じる遷移の検出を表示する。従って、非同
期式遷移タイムスタンプ発生装置400’の動作は、信
号TS、T12、T23、T31、及び、TEで伝送さ
れる出力データが、第1、第2、または、第3のクロッ
クに同期しない点を除けば、同期式遷移タイムスタンプ
発生装置400の動作と似ている。ほとんどの用途にお
いて、同期式遷移タイムスタンプ発生装置400が望ま
しい。装置400の場合と同様、図6Bに例示の非同期
式発生装置400’によって生じる信号T12、T2
3、及び、T31は、同期式発生装置400によって発
生するSPTビットに相当する。 【0107】ディジタル信号を取り扱うATE、ロジッ
ク・アナライザ、ビット・エラー・レート・テスタ、プ
ロトコル・アナライザ、及び、他の装置に適用される、
遷移タイムスタンプを利用して、ディジタル装置を試験
するための新規の方法100、124’、124’’、
124’’’、124’’’’、及び、装置200、2
00’、300、300’、400、及び、400’に
ついての解説は、以上の通りである。もちろん、上述の
実施態様は、本発明の原理を明らかにする多くの特定の
実施態様のいくつかを例示しただけのものにすぎない。
当業者であれば、本発明の範囲を逸脱することなく容易
に他の多くの構成を考案することができるのは明らかで
ある。

【図面の簡単な説明】 【図1】「1」及び「0」または「高」及び「低」のシ
ーケンスとして表現されるディジタル波形と、遷移タイ
ムスタンプ・シーケンスとして表現されるディジタル波
形との二重性を例示した図である。 【図2A】本発明の被試験デバイス(DUT)を試験す
る方法のフローチャートである。 【図2B】本発明のタイムスタンプ・シーケンスを利用
してタイミング試験を実施する独立した方法のフローチ
ャートである。 【図2C】本発明のタイムスタンプを利用してビット・
レベル試験を実施する独立した方法のフローチャートで
ある。 【図3A】スキュー不良を検出して、表示する、図2A
及び2Cの本発明による比較ステップの実施態様の1つ
に関するフローチャートである。 【図3B】ビット不良を検出して、表示する、図2A及
び2Cの本発明による比較ステップの実施態様の1つに
関するフローチャートである。 【図3C】無カバレージ警告を検出して、表示する、図
2A及び2Cの本発明による比較ステップの実施態様の
1つに関するフローチャートである。 【図3D】ドリフト不良を検出して、表示する、図2A
及び2Cの本発明による比較ステップの実施態様の1つ
に関するフローチャートである。 【図4】本発明に従ってタイムスタンプ・シーケンスを
生成し、比較するための装置の概略ブロック図である。 【図5】本発明に従ってスキュー不良及びドリフト不良
を検出するための装置の概略ブロック図である。 【図6A】本発明による同期式粗タイムスタンプ生成装
置の概略ブロック図である。 【図6B】本発明による非同期式粗タイムスタンプ生成
装置の概略ブロック図である。 【図6C】図6Bに例示の装置に用いられるNビット幅
ゲート制御選択回路の概略ブロック図である。 【図6D】図6Bに例示の装置に用いられる3×N「O
R」構造の概略ブロック図である。 【符号の説明】 200、200’:試験装置 202:第1のタイミング間隔アナライザ 204:第1のFIFO 205:第2のFIFO 206:第1の減算器 208:第1の比較器 212:無カバレージ不良ラッチ 214:第2の減算器 216:第3の減算器 218:第2の比較器 220:第3の比較器 222:第1のANDゲート 224:第2のANDゲート 300、300’:試験装置 310:ラッチ 312:ラッチ 314:第1のマルチプレクサ 316:第2の減算器 318:第1のメモリ 320:第2のマルチプレクサ 322:第3の減算器 324:ドリフト不良比較器 400:遷移タイムスタンプ発生装置 432:周期カウンタ 434:ORゲート 436:レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨッヘン・リフォイア アメリカ合衆国カリフォルニア州94087, サニーベール,ネルソン・ウェイ 1342 Fターム(参考) 2G132 AA01 AB01 AC03 AC09 AD05 AD07 AE11 AE14 AE16 AE18 AG01 AG08 AH04 AH05 AL09 AL12 5B048 EE02

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 遷移タイムスタンプを利用して、デバイ
    スにビット・レベル試験を実施するための装置であっ
    て、 前記デバイスからの被試験信号を受信する第1のタイミ
    ング間隔アナライザ(TIA)入力と第1のTIA出力
    とを有する第1の粗タイミング間隔アナライザ(TI
    A)と、 前記第1のTIA出力から測定タイムスタンプtiを受
    信する第1のFIFO入力を有する第1のFIFOメモ
    リと、 期待タイムスタンプTiを生成する、第2のFIFO入
    力を有する第2のFIFOメモリと、 前記第1のFIFOから前記測定タイムスタンプti
    受信する第1の減算器減数入力、前記第2のFIFOか
    ら期待タイムスタンプTiを受信する第1の減算器被減
    数入力、及び、第1の減算器出力を有する第1の減算器
    と、 前記測定タイムスタンプtiと前記第1の減算器からの
    前記期待タイムスタンプTiとの差を表したスキュー値
    iを受信する第1の入力、指定の最大スキューSmax
    受信する第2の入力、及び、第1の比較器出力を有する
    第1の比較器含むスキュー不良検出回路と、 を備えた装置。 【請求項2】 前記第1の減算器出力に接続されたビッ
    ト不良検出回路と、 前記第2のFIFO出力に接続された無カバレージ警告
    検出回路と、 第1のゲート入力及び第1のゲート反転入力を有し、前
    記無カバレージ警告検出回路の出力が前記反転入力に接
    続され、前記ビット不良回路の出力が前記第1のゲート
    入力に接続されている、第1のANDゲートと、 2つの第2のゲート入力を有し、前記ビット不良回路出
    力が、さらに、前記2つの第2のゲート入力の一方に接
    続され、前記無カバレージ警告検出回路の出力が、さら
    に、前記2つの第2のゲート入力のもう一方に接続され
    ている第2のANDゲートと、 をさらに備えている、請求項1に記載のビット・レベル
    試験を実施するための装置。 【請求項3】 前記ビット不良検出回路に、 前記第1の減算器からの前記スキュー値Siを受信する
    第2の減算器減数入力、第2の減算器被減数入力、及
    び、第2の減算器出力を有する第2の減算器と、 前記第1の減算器から前記スキュー値Siを受信して、
    前記第2の減算器被減数入力が受信する前スキュー値S
    i-1を生成するビット不良ラッチと、 前記第2の減算器からドリフト差Diを受信する第1の
    入力、最大許容差Dmaxを受信する第2の入力、及び、
    第2の比較器出力を有する第2の比較器と、 が含まれる、請求項1または2に記載のビット・レベル
    試験を実施するための装置。 【請求項4】 前記無カバレージ警告検出回路に、 前記第2のFIFOから前記期待タイムスタンプTi
    受信する第3の減算器減数入力、第3の減算器被減数入
    力、及び、第3の減算器出力を有する第3の減算器と、 前記第2のFIFOから前記期待タイムスタンプTi
    受信し、前記第3の減算器被減数入力が受信する前期待
    タイムスタンプTi-1を生成する無カバレージ不良ラッ
    チと、 前記第3の減算器から期待遷移差△Tiを受信する第1
    の入力、最小間隔TDma xを受信する第2の入力、及び、
    第3の比較器出力を有する第3の比較器と、 が含まれる、請求項1から3のいずれか一項に記載のビ
    ット・レベル試験を実施するための装置。 【請求項5】 前記最大許容差Dmaxは、全てのビット
    間隔に関して一定の値を有するか、あるいは、被試験信
    号における少なくとも1つのビット間隔に関して異なる
    値を有する、請求項1から4のいずれか一項に記載の装
    置。 【請求項6】 前記第1の減算器出力から前記スキュー
    値Siを受信するドリフト差回路と、 前記第2のFIFO出力から前記期待タイムスタンプT
    iを受信する遷移差測定回路と、 2つの入力、すなわち、前記ドリフト差回路の出力に接
    続された第1の入力、及び、前記遷移差回路の出力に接
    続された第2の入力を有するドリフト不良比較器と、 を含むドリフト不良検出回路要素がさらに含まれてい
    る、請求項1または2に記載のビット・レベル試験を実
    施するための装置。 【請求項7】 前記ドリフト差回路が、許容ドリフトを
    測定することと、 第1の組をなす第1のラッチが前記第1の減算器出力か
    らスキュー値Siを受信する入力、及び、前記第1の組
    をなす第2のラッチに接続された出力を有し、前記第2
    のラッチから第(k−1)のラッチが、それぞれ、前ラ
    ッチに接続された入力、及び、次のラッチに接続された
    出力を有し、第kのラッチが出力を有する、第1の組を
    なすk個の順次接続されたラッチと、 前記第1の組をなすラッチの出力が、それぞれ、さら
    に、独立した入力に接続されている、第1のマルチプレ
    クサと、 前記第1の減算器から前記スキュー値Siを受信する第
    2の減算器減数入力、前記第1のマルチプレクサからk
    番目前のスキュー値Si-kを受信する第2の減算器被減
    数入力、及び、第2の減算器出力を有する第2の減算器
    と、 前記第2の減算器出力から第kのドリフト差Dikを受信
    し、前記ドリフト不良比較器の前記第1の入力が受信す
    る関数g(・)に基づく許容時間間隔g(Dik)である
    第1の出力信号を生成する第1のメモリ318と、 を備えている、請求項6に記載のビット・レベル試験を
    実施するための装置。 【請求項8】 前記遷移差回路が、遷移差△Tikを測定
    することと、 第2の組をなす第1のラッチが、前記第2のFIFOか
    ら前記期待タイムスタンプTiを受信する入力、及び、
    前記第2の組をなす第2のラッチに接続された出力を有
    し、前記第2のラッチから第(k−1)のラッチが、そ
    れぞれ、前ラッチに接続された入力、及び、次のラッチ
    に接続された出力を有し、第kのラッチが出力を有す
    る、第2の組をなすk個の順次接続されたラッチと、 前記第2の組をなすラッチの出力が、それぞれ、さら
    に、独立した入力に接続されている、第2のマルチプレ
    クサと、 前記第2のFIFOから期待タイムスタンプTiを受信
    する第3の減算器減数入力、前記第2のマルチプレクサ
    からk番目前の期待タイムスタンプTi-kを受信する第
    3の減算器被減数入力、及び、前記ドリフト不良比較器
    の前記第2の入力が受信する第kの期待遷移差△Tik
    ある第2の出力信号を生成する第3の減算器出力を有す
    る、第3の減算器と、 を備えている、請求項6または7に記載のビット・レベ
    ル試験を実施するための装置。 【請求項9】 前記第1の粗タイミング間隔アナライザ
    (TIA)に、同期して遷移タイムスタンプを発生する
    装置が含まれることと、前記装置に、 それぞれ、信号入力、クロック入力、及び、発生器出力
    を有する、複数Mのクロック信号(ここで、M≧3)に
    よって刻時される複数Mの発生回路と、 カウンタ・クロック入力、及び、複数Nの出力を有し、
    前記カウンタ・クロック入力の第1のクロック信号Cl
    k−1によって刻時され、複数Nの出力において前記第
    1のクロック信号Clk1の周期数を含むNビット・ワ
    ードを生成する周期カウンタと、 複数Mの入力及び出力、第1の発生器の出力に接続され
    た第1のゲート入力、第2の発生器の出力に接続された
    第2のゲート入力、及び、第3の発生器の出力に接続さ
    れた第3のゲート入力を有するORゲートと、 チップ・イネーブルCE入力、レジスタ・クロック入
    力、複数N+Mのデータ入力、及び、複数N+Mのデー
    タ出力を有し、レジスタ・クロック入力における第1の
    クロック信号Clk−1によって刻時されるレジスタで
    あって、前記チップ・イネーブルCE入力が、前記OR
    ゲート出力に接続され、前記複数N+Mのデータ入力の
    うちNのデータ入力が、前記周期カウンタの前記複数N
    の出力から前記Nビット・ワードを受信するように接続
    されていることと、前記複数Mの発生器の出力が、それ
    ぞれ、さらに、前記複数N+Mのデータ入力のうちMの
    データ入力のそれぞれに接続されているレジスタと、 を備え、前記複数Mのクロック信号の各クロック信号
    は、互いにクロック周期の1/Mずつ遅延させられ、ク
    ロック周波数及びクロック周期が同じであることと、前
    記レジスタのカウント及び複数の発生器データ出力が、
    前記第1のクロック信号Clk−1と同期して更新され
    る、請求項1から8のいずれか一項に記載の装置。 【請求項10】 被試験信号からの遷移タイムスタンプ
    のサブセットを利用して、タイミング試験を実施するタ
    イミング試験サブシステムと、 前記被試験信号からの粗タイムスタンプを利用してビッ
    ト・レベル試験を実施する、前記装置を有するビット・
    レベル試験サブシステムと、 を備えている、前記被試験デバイスを試験するためのテ
    スト・システムにおいて利用される、請求項1から9の
    いずれか一項に記載の装置。
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