WO2006070507A1 - データ受信装置及びデータ受信方法 - Google Patents

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Inventor
Makoto Miyake
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
    • H04L25/085—Arrangements for reducing interference in line transmission systems, e.g. by differential transmission

Definitions

  • the present invention relates to a data receiving device that receives a data signal input from another device and a data receiving method thereof.
  • FIG. 9A is a diagram showing a basic configuration of a conventional data receiving circuit.
  • the data reception circuit 500 includes a signal detection device 501 and a signal reception device 502.
  • the signal detection device 501 detects the input of the input signal (DATA), and based on this detection information.
  • An activation signal 50A for activating the signal receiving device 502 is output. Based on the activation signal 50A, the signal receiving device 502 is activated, and the signal receiving device 502 starts receiving the input signal (DATA).
  • the received input signal (DATA) is output to the internal circuit as output signal 50B.
  • FIG. 9B is a timing chart showing the operation of the data receiving circuit 500.
  • the amplitude of the input signal has decreased with the increase in data communication speed. It is becoming necessary to determine whether the input signal is a data signal or a noise signal. For this reason, in the signal detection device 501, when the amplitude of the signal is large, the length of the data is detected and the data and the noise are discriminated.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-196464
  • Non-Patent Document 1 USB2.0 standard "Universal Serial Bus Specification", [October 14, 2004 search], Internet URL: http://www.usb.Org/developers/docs/usb#20. zip>, after unzipping the zip file "../ USB # 20 / USB # 20.pdf 140 pages
  • Non-Patent Document 2 Serial ATA standard, [October 14, 2004 search], Internet URL: http://www.sata-io.Org/docs/PHYii%20Spec%20Rev%201#0%20052604 .pdf> 30-32 pages
  • the present invention has been made in view of the strong points, and an object of the present invention is to suppress data loss when receiving an input signal.
  • the present invention detects an input of an input signal, determines whether the input signal is a data signal or a noise signal, and determines the input based on the detection information. Reception of the signal is started, and when the input signal is determined to be a data signal, the received input signal is output as a data signal.
  • the present invention is a data receiving device including a signal detecting device that detects an input state of an input signal and a signal receiving device that receives the input signal, wherein the signal detecting device includes: And determining means for determining whether the input signal is a data signal or a noise signal, and the signal receiving device receives the input signal in the signal detecting device.
  • a receiver circuit that starts receiving the input signal when a force is detected, and the received signal received by the receiver circuit when the input signal is determined to be a data signal by the signal detection device. As a first logic circuit.
  • a procedure for detecting an input state of an input signal, a procedure for starting reception of the input signal when the input of the input signal is detected, and the input A procedure for determining whether the signal is a data signal or a noise signal, and a procedure for outputting the received received signal as a data signal when it is determined that the input signal is a data signal.
  • FIG. 1 is a diagram showing a configuration of a data receiving apparatus according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram illustrating a configuration of a signal detection device according to the first embodiment.
  • FIG. 3 is a diagram illustrating a configuration of a filter circuit according to the first embodiment.
  • FIG. 4 is a diagram showing a configuration of a first logic circuit according to the first embodiment.
  • FIG. 5 is a diagram illustrating a configuration of a signal detection device according to the second embodiment.
  • FIG. 6 is a diagram illustrating a configuration of a signal detection device according to the third embodiment.
  • FIG. 7 is a truth table of the second logic circuit in the third embodiment.
  • FIG. 8 is a diagram illustrating a configuration of a first logic circuit according to the fourth embodiment.
  • Fig. 9 is a diagram showing a configuration of a conventional data receiving apparatus
  • Fig. 9 (b) is a timing chart diagram showing an operation of the conventional data receiving apparatus. ) Is a timing chart when a signal input detection takes time in the conventional data receiving apparatus.
  • FIG. 1 is a diagram showing a configuration of the data receiving apparatus 100 according to Embodiment 1 of the present invention. As shown in FIG. 1, the data receiving device 100 detects the input state of an input signal, while determining whether the input signal is a data signal or a noise signal.
  • the signal detection device 101 includes an input terminal IN that inputs a signal, an output terminal Sig # d ect that outputs an activation signal that activates the signal reception device 102 based on detection information of the input signal, and an input signal It has an output terminal Data # detect that outputs the result of determining whether the signal is a data signal or a noise signal.
  • the signal receiving device 102 includes the activation signal output from the signal detecting device 101. And a first logic circuit 104 that controls the output of the output signal based on the determination result of whether the input signal is a data signal or a noise signal. I have. The internal configuration of the signal detection device 101 and the first logic circuit 104 will be described later.
  • the data receiving apparatus 100 When an input signal is input to the data receiving apparatus 100, the input state is detected by the signal detecting apparatus 101, and an activation signal for starting the signal receiving apparatus 102 is output to the output terminal Sigftdetect force based on this detection information. Is output. Further, the signal detection device 101 determines whether the input signal is a data signal or a noise signal, and outputs the determination result from the output terminal Data # detect.
  • the receiver circuit 103 When the activation signal is input to the receiver circuit 103 of the signal receiving apparatus 102, the receiver circuit 103 starts receiving the input signal. Further, the determination result is input to the first logic circuit 104, and the output of the output signal is controlled based on the determination result. Specifically, when it is determined that the input signal is a data signal, the data signal is output as an output signal from the first logic circuit 104, and when the input signal is determined to be a noise signal. The output of the output signal is stopped.
  • the input signal is a data signal or a noise signal in the signal detecting device 101 by using the delay time of the receiver circuit 103 and the first logic circuit 104. Make a decision to determine whether or not.
  • FIG. 2 is a diagram showing an internal configuration of the signal detection device 101 according to the first embodiment.
  • This signal detection device 101 detects a signal input when the amplitude of the input signal input to the input terminal IN is equal to or greater than Vtl, and detects a state in which the input signal is continuously input within a certain period. By doing so, it is discriminated whether it is a data signal or a noise signal.
  • the amplitude of the amplitude when the input signal is positive is detected by the first offset comparator circuit 110, while the amplitude of the input signal when the input signal is negative is detected.
  • the magnitude is detected by the second offset comparator circuit 111.
  • FIG. 3 is a diagram showing a configuration of the first and second filter circuits 113 and 114.
  • the first and second filter circuits 113 and 114 include first and second current sources 115 and 116 as current sources, a switch 117, a capacitor 118 as a capacitor, and a capacitor.
  • a comparator circuit 119 is provided.
  • the switch 117 is turned on by a signal input from the OR circuit 112 to the first and second filter circuits 113 and 114, and the charge of the capacitor 118 is discharged, and the discharged charge amount and the capacitor 118 are discharged.
  • the comparator circuit 119 detects a potential that changes according to the capacitance of the capacitor.
  • the time constant can be changed by changing the current amount of the second current source 116 or the capacitance of the capacitor 118. Specifically, in the first filter circuit 113, the current amount of the second current source 116 is increased in order to shorten the time until the input detection power of the input signal is output until the detection result is output. The same effect can be obtained by removing the second current source 116 and short-circuiting the terminals between them.
  • the force of providing the comparator circuit 119 for comparing the input voltages is not limited to this form, and an inverter circuit, for example, can be used instead.
  • FIG. 4 is a diagram showing a configuration of the first logic circuit 104.
  • the signal received by the receiver circuit 103 is also input to the delay circuit 140, and the discrimination result power 3 ⁇ 4N terminal indicating whether the input signal is a data signal or a noise signal.
  • the AND circuit 141 To the AND circuit 141.
  • the delay circuit 140 is controlled so that the received signal is output to the AND circuit 141 after the input timing at which the signal received by the receiver circuit 103 is input is adjusted.
  • the delay amount of the delay circuit 140 is increased so that the input timing of the signal received by the receiver circuit 103 is delayed.
  • the delay circuit 140 is omitted.
  • the delay circuit 140 can use the circuit delay instead of a circuit having other functions such as pattern matching and a circuit for synchronizing an internal clock and a received signal.
  • the AND circuit 141 when the input signal is determined to be a data signal based on the determination result output from the signal detection device 101, the data signal received by the receiver circuit 103 is When it is output as an output signal and the input signal is determined to be a noise signal, the output of the output signal is stopped.
  • the data receiving apparatus of the first embodiment is described assuming that the received signal is a serial differential signal for data communication in USB 2.0 and Serial ATA.
  • the present invention is not limited to this. This also applies to the following second to fourth embodiments.
  • FIG. 5 is a diagram illustrating a configuration of the signal detection device 201 in the data reception device according to the second embodiment of the present invention.
  • the overall configuration of the data receiving device is the same as that of the first embodiment, and the difference from the first embodiment is only the circuit configuration of the signal detection device 201. Only the different points will be described with reference numerals (the same applies to the third embodiment).
  • the amplitude of the amplitude when the input signal is positive is detected by the first offset comparator circuit 110, while the amplitude of the input signal when the input signal is negative is detected.
  • the magnitude is detected by the second offset comparator circuit 111.
  • the detection results detected by the first and second offset comparator circuits 110 and 111 are input to the OR circuit 112 and filtered by the first filter circuit 113, and then the output signal is the start signal. Are output from the output terminal Sigftdetect and input to the AND circuit 124 and the counter circuit 125.
  • the AND circuit 124 receives the filtered signal and the CLK signal, and the output result is input to the counter circuit 125.
  • the front Based on the filtered signal and the output result of the AND circuit 124, the time during which an input signal having an amplitude greater than Vtl is input is accurately measured. Based on this measurement result, it is determined whether the input signal is a data signal or a noise signal, and the determination result is output from the output terminal Data # detect.
  • FIG. 6 is a diagram illustrating a configuration of the signal detection device 301 in the data reception device according to the third embodiment of the present invention.
  • the detection result detected by the first offset comparator circuit 110 is input to the first filter circuit 113 and filtered. This filtered signal is input to the OR circuit 134 and the second logic circuit 135, respectively.
  • the detection result detected by the second offset comparator circuit 111 is input to the second filter circuit 114 and filtered.
  • the filtered signal is input to the OR circuit 134 and the second logic circuit 135, respectively.
  • OR circuit 134 input detection of an input signal is performed based on the signals input from the first and second filter circuits 113 and 114, respectively, and an activation signal is output from an output terminal Sign # detect. Is done.
  • the input signal is a data signal or a noise signal based on the signals input from the first and second filter circuits 113 and 114, respectively. Is determined.
  • FIG. 7 shows a truth table of the second logic circuit 135.
  • input signal detection with a large amplitude at inputs A and B is indicated as H
  • an undetected state is indicated as L
  • the input signal force 'High' and " When it is not in any state of “Low” (when a signal is input!), It outputs as L.
  • FIG. 8 is a diagram showing a configuration of the first logic circuit 204 in the data receiving apparatus according to the fourth embodiment of the present invention. Since the difference from the first embodiment is only the circuit configuration of the first logic circuit 204, the same parts as those of the first embodiment are denoted by the same reference numerals and only the differences will be described below.
  • the first logic circuit 204 includes a clock data recovery variable circuit 150 (hereinafter referred to as a CDR circuit) that synchronizes an internal clock and a received signal, and a shift register circuit 151.
  • a clock data recovery variable circuit 150 hereinafter referred to as a CDR circuit
  • the input signal received by the receiver circuit 103 is input, and the input signal held in the receiver circuit 103 in response to an external CLK signal is input to the shift register circuit 151.
  • the shift register circuit 151 when the input signal is a data signal or a noise signal indicating that the input signal is a noise signal 3 ⁇ 4N terminal force is input, and the input signal is determined to be a noise signal When the input signal is determined to be a data signal, the reset is released and the data signal is output as an output signal.
  • the first logic circuit 204 adjusts the timing at which the CDR circuit 150 is inserted in order to adjust the timing of the clock and data input to the shift register circuit 151. If there is no need to do this, the CDR circuit 150 can be omitted. Needless to say, the shift register circuit 151 can be replaced by another data storage circuit.
  • the method of discriminating data or noise in the signal detecting apparatus 101 is complicated. This is especially useful when time is at a premium.
  • the data receiving apparatus provides the first portion of the data signal. Data loss can be minimized, and the input signal is received and the input signal is received and processed in parallel by receiving the input signal and determining whether the input signal is a data signal or a noise signal. Compared to serial processing that determines whether a signal is a data signal or a noise signal, it is extremely useful because it provides a highly practical effect of shortening the time from input to input of the input signal. Industrial applicability is high.

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Abstract

　データ受信装置１００の信号検知装置１０１において入力信号の入力が検知されると、レシーバ回路１０３により該入力信号の受信が開始され、信号検知装置１０１において該入力信号がデータ信号であると判別された場合に、第１の論理回路１０４によりレシーバ回路１０３で受信した受信信号がデータ信号として出力される。

Description

データ受信装置及びデータ受信方法
技術分野
[0001] 本発明は、他の装置から入力されたデータ信号を受信するデータ受信装置及びそ のデータ受信方法に関するものである。
背景技術
[0002] 現在規格化されて!/ヽる USB2.0や Serial ATA等のシリアルインターフェースを用いて データを受信する場合には、データの入力を検知した後にそのデータの受信を開始 するようにしている（非特許文献 1、非特許文献 2参照)。これは、他の装置とのデータ 通信にケーブル等を用いているため、データの送受信のタイミングをうまく計ることが できないからである。
[0003] 近年、データ通信の高速ィ匕に伴ってデータの電圧振幅が小さくなつてきていること から、入力信号がデータ信号であるか又はノイズ信号であるかを判別する必要が生じ ている。また、今後さらなる通信の高速ィ匕が進むことから、ノイズ判別技術の必要性が 高まることが予想される。このため、入力信号の入力を検知する方法がますます高精 度 ·高機能化してきて 、る (例えば、特許文献 1参照)。
[0004] 図 9 (a)は、従来のデータ受信回路の基本構成を示す図である。図 9 (a)に示すよう に、データ受信回路 500は、信号検知装置 501と信号受信装置 502とを備えている
[0005] 前記データ受信回路 500に対して入力信号 (DATA)が入力されると、まず、信号 検知装置 501にお 、て入力信号 (DATA)の入力が検知され、この検知情報に基づ いて信号受信装置 502を起動するための起動信号 50Aが出力される。この起動信 号 50Aに基づ 、て信号受信装置 502が起動され、信号受信装置 502にお 、て入力 信号 (DATA)の受信が開始される。受信された入力信号 (DATA)は出力信号 50B として内部回路に出力される。
[0006] 図 9 (b)は、前記データ受信回路 500の動作を示すタイミングチャート図である。図 9 (b)に示すように、近年ではデータ通信の高速化に伴って入力信号の振幅が小さく なってきており、入力信号がデータ信号であるか又はノイズ信号であるかを判別しな ければならない。このため、信号検知装置 501において、信号の振幅の大きさゃデ ータの長さの検知とともにデータとノイズの判別を行うようにしている。
特許文献 1：特開 2000— 196464号公報
非特許文献 1 : USB2.0規格書" Universal Serial Bus Specification"、 [平成 16年 10月 14日検索]、インターネットく URL： http://www.usb.Org/developers/docs/usb#20.zip >、 zipファイル解凍後"../ USB#20/USB#20.pdf 140頁
非特許文献 2 : Serial ATA規格書、 [平成 16年 10月 14日検索]、インターネットく URL ： http://www.sata-io.Org/docs/PHYii%20Spec%20Rev%201#0%20052604.pdf> 30— 32頁
発明の開示
発明が解決しょうとする課題
[0007] し力しながら、信号検知装置において信号の入力検知に時間を要すると、その期 間のデータを取得することができなくなり、図 9 (c)のタイミングチャート図に示すように
、入力データの先頭部分の欠落量が増加するという問題が生じる。さらに、ハブ (HU B)等の中継装置を介してデータ通信を行う場合には、データ発信源が出力するデ ータは中継装置を通るたびにその欠落が発生し、この影響がより顕著になってくる。
[0008] 本発明は、力かる点に鑑みてなされたものであり、その目的とするところは、入力信 号を受信する際のデータの欠落を抑制することにある。
課題を解決するための手段
[0009] 前記目的を達成するため、本発明では、入力信号の入力を検知するとともにその 入力信号がデータ信号であるか又はノイズ信号であるかを判別し、該検知情報に基 づいて該入力信号の受信を開始するとともに、該入力信号がデータ信号と判別され た場合に、受信した入力信号をデータ信号として出力するようにした。
[0010] すなわち、本発明は、入力信号の入力状態を検知する信号検知装置と、該入力信 号を受信する信号受信装置とを備えたデータ受信装置であって、前記信号検知装 置は、前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する判別 手段を備え、前記信号受信装置は、前記信号検知装置において前記入力信号の入 力が検知されたときに該入力信号の受信を開始するレシーバ回路と、前記信号検知 装置において前記入力信号がデータ信号であると判別された場合に、前記レシーバ 回路で受信した受信信号をデータ信号として出力する第 1の論理回路とを備えるよう にした。
[0011] また、本発明では、データ受信方法において、入力信号の入力状態を検知する手 順と、前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と 、前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する手順と、前 記入力信号がデータ信号であると判別された場合に、前記受信した受信信号をデー タ信号として出力する手順とを備えるようにした。
発明の効果
[0012] 以上のように、本発明によれば、入力信号がデータ信号であるか又はノイズ信号で あるかの判別に処理時間が力かっても、レシーバ回路と論理回路の遅延時間を利用 することにより、データの先頭の欠落を最小限に抑えることができる。
図面の簡単な説明
[0013] [図 1]図 1は、本発明の実施形態 1におけるデータ受信装置の構成を示す図である。
[図 2]図 2は、本実施形態 1における信号検知装置の構成を示す図である。
[図 3]図 3は、本実施形態 1におけるフィルタ回路の構成を示す図である。
[図 4]図 4は、本実施形態 1における第 1の論理回路の構成を示す図である。
[図 5]図 5は、本実施形態 2における信号検知装置の構成を示す図である。
[図 6]図 6は、本実施形態 3における信号検知装置の構成を示す図である。
[図 7]図 7は、本実施形態 3における第 2の論理回路の真理値表である。
[図 8]図 8は、本実施形態 4における第 1の論理回路の構成を示す図である。
[図 9]図 9 (a)は、従来のデータ受信装置の構成を示す図であり、図 9 (b)は、従来の データ受信装置の動作を示すタイミングチャート図であり、図 9 (c)は、従来のデータ 受信装置において信号の入力検知に時間を要した場合のタイミングチャート図であ る。
符号の説明
[0014] 100 データ受信装置 101 信号検知装置
102 信号受信装置
103 レシーバ回路
104 第 1の論理回路
110 第 1のオフセットコンパレ -タ回路
111 第 2のオフセットコンパレ -タ回路
113 第 1のフィルタ回路
114 第 2のフィルタ回路
125 カウンタ回路
135 第 2の論理回路
140 遅延回路
150 クロックデータリカバリ回路 (CDR回路)
151 シフトレジスタ回路
発明を実施するための最良の形態
[0015] 以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施 形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制 限することを意図するものでは全くな 、。
[0016] <実施形態 1 >
図 1は、本発明の実施形態 1におけるデータ受信装置 100の構成を示す図である。 図 1に示すように、データ受信装置 100は、入力信号の入力状態を検知する一方、こ の入力信号がデータ信号であるか又はノイズ信号であるかを判別する信号検知装置
101と、入力信号を受信するとともにその出力を制御する信号受信装置 102とを備え ている。
[0017] 前記信号検知装置 101は、信号を入力する入力端子 INと、入力信号の検知情報 に基づいて前記信号受信装置 102を起動させる起動信号を出力する出力端子 Sig#d etectと、入力信号がデータ信号であるかノイズ信号であるかの判別結果を出力する 出力端子 Data#detectとを備えて!/、る。
[0018] 前記信号受信装置 102は、前記信号検知装置 101から出力された前記起動信号 を受けて入力信号の受信を開始するレシーバ回路 103と、入力信号がデータ信号で あるか又はノイズ信号であるかの判別結果に基づいて出力信号の出力を制御する第 1の論理回路 104とを備えている。前記信号検知装置 101及び第 1の論理回路 104 の内部構成については後述する。
[0019] 以下、このように構成された本実施形態 1に係るデータ受信装置 100の動作につい て説明する。データ受信装置 100に入力信号が入力されると、信号検知装置 101に おいてその入力状態が検知され、この検知情報に基づいて信号受信装置 102を起 動するための起動信号が出力端子 Sigftdetect力 出力される。さらに、信号検知装置 101では、入力信号がデータ信号であるかノイズ信号であるかが判別され、その判別 結果が出力端子 Data#detectから出力される。
[0020] 前記信号受信装置 102のレシーバ回路 103に対して前記起動信号が入力されると 、このレシーバ回路 103において入力信号の受信が開始される。また、前記判別結 果が第 1の論理回路 104に入力され、この判別結果に基づいて出力信号の出力が 制御される。具体的に、入力信号がデータ信号であると判別された場合には、第 1の 論理回路 104から出力信号としてそのデータ信号が出力され、入力信号がノイズ信 号であると判別された場合には、出力信号の出力が停止されるようになっている。
[0021] なお、このデータ受信装置 100では、レシーバ回路 103や第 1の論理回路 104の 遅延時間を利用することで、信号検知装置 101において入力信号がデータ信号であ るか又はノイズ信号であるかの判別を行うようにして ヽる。
[0022] 図 2は、本実施形態 1に係る信号検知装置 101の内部構成を示す図である。この信 号検知装置 101では、入力端子 INに入力される入力信号の振幅が Vtl以上のとき に信号入力が検知され、この入力信号が一定期間内に連続して入力されている状 態を検知することでデータ信号であるか又はノイズ信号であるかが判別されるように なっている。
[0023] 前記信号検知装置 101に入力信号が入力されると、この入力信号が正の場合の振 幅の大きさが第 1のオフセットコンパレータ回路 110で検知される一方、負の場合の 振幅の大きさが第 2のオフセットコンパレータ回路 111で検知される。
[0024] 前記第 1及び第 2のオフセットコンパレータ回路 110, 111でそれぞれ検知された 検知結果は OR回路 112に入力され、第 1及び第 2のフィルタ回路 113, 114でそれ ぞれフィルタリングされた後、前記起動信号及び判別結果として出力される。なお、 第 1及び第 2のフィルタ回路 113, 114では、それぞれフィルタする時定数を変更す ることで所定の出力が得られるようになって 、る。
[0025] 図 3は、前記第 1及び第 2のフィルタ回路 113, 114の構成を示す図である。図 3に 示すように、この第 1及び第 2のフィルタ回路 113, 114には、電流源としての第 1及 び第 2の電流源 115, 116、スィッチ 117、コンデンサとしてのキャパシタ 118、及びコ ンパレータ回路 119が設けられて 、る。
[0026] そして、前記 OR回路 112から第 1及び第 2のフィルタ回路 113, 114に入力された 信号によりスィッチ 117が ONしてキャパシタ 118の電荷が放電され、その放電した電 荷量とキャパシタ 118の容量に応じて変化した電位がコンパレータ回路 119で検知さ れるようになっている。
[0027] なお、第 2の電流源 116の電流量、又はキャパシタ 118の容量を変更することにより 時定数を変化させることができるようになつている。具体的に、第 1のフィルタ回路 11 3では、入力信号の入力検知力も検知結果の出力までの時間を短縮するために、第 2の電流源 116の電流量を大きくするようにしている。また、第 2の電流源 116を取り 除 、てその間の端子を短絡させるようにしても同様の効果が得られる。
[0028] なお、入力電圧を比較するためにコンパレータ回路 119を設けている力 この形態 に限定するものではなぐ例えばインバータ回路で代用することができる。
[0029] 図 4は、前記第 1の論理回路 104の構成を示す図である。この第 1の論理回路 104 では、前記レシーバ回路 103で受信した信号が IN端子力も遅延回路 140に入力さ れ、入力信号がデータ信号であるか又はノイズ信号であるかを示す判別結果力 ¾N 端子から AND回路 141に入力される。
[0030] 前記遅延回路 140では、前記レシーバ回路 103で受信した信号が入力される入力 タイミングが調整された後、前記 AND回路 141に対して前記受信信号が出力される ように制御される。
[0031] 具体的には、入力信号がデータ信号であるか又はノイズ信号であるかの判別に時 間がかかり、な力なかその判別結果が前記 AND回路 141に入力されないような場合 には、遅延回路 140の遅延量を大きくしてレシーバ回路 103で受信した信号の入力 タイミングを遅らせるように制御している。一方、レシーバ回路 103での遅延が十分で あって遅延の必要がな 、場合には、遅延回路 140を省略するようにして 、る。
[0032] なお、この遅延回路 140は、パターンマッチングや、内部クロックと受信信号の同期 回路等の他の機能をもつ回路で代用して、その回路遅延を利用することもできる。
[0033] 前記 AND回路 141では、信号検知装置 101から出力された前記判別結果に基づ いて、入力信号がデータ信号であると判別された場合には、前記レシーバ回路 103 で受信したデータ信号が出力信号として出力され、入力信号がノイズ信号であると判 別された場合には、出力信号の出力が停止されるようになっている。
[0034] なお、本実施形態 1のデータ受信装置では、 USB2.0や Serial ATAにおけるデータ 通信につ!、て、受信信号がシリアルの差動信号であることを前提として記載して 、る 力 これに限定するものではない。この点は、以下の実施形態 2〜4についても同様 である。
[0035] <実施形態 2>
図 5は、本発明の実施形態 2に係るデータ受信装置における信号検知装置 201の 構成を示す図である。データ受信装置の全体の構成は前記実施形態 1と同様であり 、前記実施形態 1との違いは、この信号検知装置 201の回路構成のみであるため、 以下、実施形態 1と同じ部分については同じ符号を付し、相違点についてのみ説明 する（実施形態 3につ 、ても同様とする)。
[0036] 前記信号検知装置 201に入力信号が入力されると、この入力信号が正の場合の振 幅の大きさが第 1のオフセットコンパレータ回路 110で検知される一方、負の場合の 振幅の大きさが第 2のオフセットコンパレータ回路 111で検知される。
[0037] 前記第 1及び第 2のオフセットコンパレータ回路 110, 111でそれぞれ検知された 検知結果は OR回路 112に入力され、第 1のフィルタ回路 113でフィルタリングされた 後、その出力信号は前記起動信号として出力端子 Sigftdetectから出力される一方、 A ND回路 124及びカウンタ回路 125に入力される。
[0038] 前記 AND回路 124には、前記フィルタリングされた信号と CLK信号とが入力され、 その出力結果が前記カウンタ回路 125に入力される。このカウンタ回路 125では、前 記フィルタリングされた信号及び前記 AND回路 124の出力結果に基づいて、振幅が Vtlよりも大きい入力信号が入力されている時間が正確に測定される。この測定結果 に基づ!/、て入力信号がデータ信号であるか又はノイズ信号であるかが判別され、そ の判別結果が出力端子 Data#detectから出力される。
[0039] <実施形態 3 >
図 6は、本発明の実施形態 3に係るデータ受信装置における信号検知装置 301の 構成を示す図である。前記信号検知装置 301に入力信号が入力されると、この入力 信号が正の場合の振幅の大きさが第 1のオフセットコンパレータ回路 110で検知され る一方、負の場合の振幅の大きさが第 2のオフセットコンパレータ回路 111で検知さ れる。
[0040] 第 1のオフセットコンパレータ回路 110で検知された検知結果は第 1のフィルタ回路 113に入力されてフィルタリングされる。このフィルタリングされた信号は、 OR回路 13 4及び第 2の論理回路 135にそれぞれ入力される。
[0041] また、第 2のオフセットコンパレータ回路 111で検知された検知結果は第 2のフィル タ回路 114に入力されてフィルタリングされる。このフィルタリングされた信号は、前記 OR回路 134及び第 2の論理回路 135にそれぞれ入力される。
[0042] 前記 OR回路 134では、前記第 1及び第 2のフィルタ回路 113, 114からそれぞれ 入力された信号に基づいて入力信号の入力検知が行われて起動信号が出力端子 Si g#detectから出力される。
[0043] また、前記第 2の論理回路 135では、前記第 1及び第 2のフィルタ回路 113, 114か らそれぞれ入力された信号に基づいて入力信号がデータ信号であるか又はノイズ信 号であるかの判別が行われる。
[0044] 具体的には、入力信号が正の振幅が大きい" High"状態力も負の振幅が大きい" L ow"状態への遷移、又は" Low"状態から" High"状態への遷移が一定時間内に行 われていることを検知することによりデータの判別を行っている。
[0045] このような振幅の遷移時には、第 1及び第 2のフィルタ回路 113, 114の出力はフィ ルタ作用により両方共に振幅の大きな信号を検知している時間が生じており、この信 号を第 2の論理回路 135で検知して" Low"ど' High"の遷移状態を検知している。 [0046] 図 7に第 2の論理回路 135の真理値表を示す。この表では、入力 A、 Bにおける振 幅の大きな入力信号検知を H、検知されていない状態を Lで示し、出力 Xにおける遷 移状態を検知した場合に H、入力信号力 ' High"と" Low"のどちらの状態にもない（ 信号が入力されて!、な 、)場合に Lを出力することとして 、る。
[0047] <実施形態 4>
図 8は、本発明の実施形態 4に係るデータ受信装置における第 1の論理回路 204 の構成を示す図である。前記実施形態 1との違いは、この第 1の論理回路 204の回 路構成のみであるため、以下、実施形態 1と同じ部分については同じ符号を付し、相 違点についてのみ説明する。
[0048] 前記第 1の論理回路 204は、内部クロックと受信信号とを同期させるクロックデータリ 力バリ回路 150 (以下、 CDR回路という）と、シフトレジスタ回路 151とを備えている。
[0049] 前記 CDR回路 150では、前記レシーバ回路 103で受信した入力信号が入力され、 外部からの CLK信号を受けてこのレシーバ回路 103に保持されていた入力信号が 前記シフトレジスタ回路 151に入力される。
[0050] 前記シフトレジスタ回路 151では、前記入力信号がデータ信号であるか又はノイズ 信号であるかを示す判別結果力 ¾N端子力 入力されており、入力信号がノイズ信号 であると判別された場合にはリセットされ、入力信号がデータ信号であると判別された 場合にはリセットが解除されてそのデータ信号が出力信号として出力される。
[0051] なお、前記第 1の論理回路 204では、前記シフトレジスタ回路 151に入力されるクロ ックとデータのタイミングを調整するために前記 CDR回路 150を挿入している力 こ のタイミングを調整する必要がない場合には CDR回路 150を省略することができる。 なお、このシフトレジスタ回路 151は、他のデータ記憶回路で代用できることはいうま でもない。
[0052] 以上のように、本実施形態 4のデータ受信装置によれば、受信信号の保持期間をク ロックにより正確に保証できるために、信号検知装置 101におけるデータ又はノイズ の判別法が複雑で時間が力かる場合に特に有用である。
産業上の利用可能性
[0053] 以上説明したように、本発明に係るデータ受信装置は、データ信号の先頭部分の データ欠落を最小限に抑えることができ、さらに、入力信号の受信及び該入力信号 がデータ信号又はノイズ信号であるかの判別を並列処理することで、入力信号を受 信して力 この入力信号がデータ信号又はノイズ信号であるかの判別を行う直列処 理に比べて、入力信号の入力から出力までの時間を短縮することができるという実用 性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。

Claims

請求の範囲
[1] 入力信号の入力状態を検知する信号検知装置と、該入力信号を受信する信号受 信装置とを備えたデータ受信装置であって、
前記信号検知装置は、前記入力信号がデータ信号であるか又はノイズ信号である かを判別する判別手段を備え、
前記信号受信装置は、
前記信号検知装置において前記入力信号の入力が検知されたときに該入力信号 の受信を開始するレシーバ回路と、
前記信号検知装置において前記入力信号がデータ信号であると判別された場合 に、前記レシーバ回路で受信した受信信号をデータ信号として出力する第 1の論理 回路とを備えたことを特徴とするデータ受信装置。
[2] 請求項 1に記載されたデータ受信装置にお 、て、
前記判別手段は、
前記入力信号の振幅の大きさに基づいて該入力信号の入力を検知するオフセット コンパレータ回路と、
前記振幅の大きさが所定値以上である入力信号が入力されている時間を測定する カウンタ回路とを備えたことを特徴とするデータ受信装置。
[3] 請求項 1に記載されたデータ受信装置にお 、て、
前記判別手段は、
前記入力信号の振幅の大きさに基づいて該入力信号の入力状態を検知するオフ セットコンパレータ回路と、
前記入力信号の振幅が正力 負又は負から正の状態へと一定時間内に遷移して いることを検知する第 2の論理回路とを備えたことを特徴とするデータ受信装置。
[4] 請求項 1に記載されたデータ受信装置にお 、て、
前記第 1の論理回路は、前記レシーバ回路から入力される受信信号を遅延させる 遅延回路を備えたことを特徴とするデータ受信装置。
[5] 請求項 1に記載されたデータ受信装置にお 、て、
前記第 1の論理回路は、前記レシーバ回路力 入力される受信信号と内部クロック とを同期させるクロックデータリカバリ回路を備えたことを特徴とするデータ受信装置。
[6] 請求項 5に記載されたデータ受信装置にお 、て、
前記第 1の論理回路は、前記クロックデータリカバリ回路で位相調整された受信信 号を入力とし、前記信号検知装置において入力信号がデータ信号であると判別され た場合にリセットが解除されるシフトレジスタ回路を備えたことを特徴とするデータ受 信装置。
[7] 請求項 1に記載されたデータ受信装置にお 、て、
前記第 1の論理回路は、前記レシーバ回路から入力される受信信号を記憶する記 憶回路を備えたことを特徴とするデータ受信装置。
[8] 入力信号の入力状態を検知する手順と、
前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と、 前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する手順と、 前記入力信号がデータ信号であると判別された場合に、前記受信した受信信号を データ信号として出力する手順とを備えたことを特徴とするデータ受信方法。
[9] 入力信号の振幅の大きさに基づいて該入力信号の入力を検知する手順と、
前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と、 前記振幅の大きさが所定値以上である入力信号が入力されている時間を測定して 、この測定結果力 前記入力信号がデータ信号であるか又はノイズ信号であるかを 判別する手順と、
前記入力信号がデータ信号であると判別された場合に、前記受信した受信信号を データ信号として出力する手順とを備えたことを特徴とするデータ受信方法。
[10] 入力信号の振幅の大きさに基づいて該入力信号の入力を検知する手順と、
前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と、 前記入力信号の振幅が正力 負又は負から正の状態へと一定時間内に遷移して V、ることを検知して、この検知結果力 前記入力信号がデータ信号であるか又はノィ ズ信号であるかを判別する手順と、
前記入力信号がデータ信号であると判別された場合に、前記受信した受信信号を データ信号として出力する手順とを備えたことを特徴とするデータ受信方法。 入力信号の入力状態を検知する手順と、
前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と、 前記受信した受信信号を一時記憶する手順と、
前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する手順と、 前記入力信号がデータ信号であると判別された場合に、前記記憶した受信信号を データ信号として出力する手順とを備えたことを特徴とするデータ受信方法。
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