JP4267879B2 - 入力信号の論理状態の検出方法及び半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ信号を受信する装置及び方法に関するものであり、さらに具体的には、高速の半導体集積回路装置などに適切に適用される入力信号の論理状態の検出方法及び半導体集積回路に関するものである。
【０００２】
【従来の技術】
一つの半導体集積回路装置から他の一つの半導体集積回路装置にデータ信号が伝送される時、受信側の半導体集積回路装置は、典型的に一定の電圧の固定された基準信号を用いて、受信されたデータ信号の電圧レベルまたは論理状態（すなわちデータ値）を識別する。例えば、半導体集積回路装置の伝送部が図１に示した波形の信号を伝送し、その集積回路装置の受信部が図２に示したような波形の信号を受信する場合、受信部は、受信信号の電圧レベルと固定された基準電圧レベルＲＥＦとを比較することによって、受信信号で表示されるデータ値（‘０’または‘１’）を識別する。
【０００３】
電気信号の伝送速度が増加することによって、受信された電気信号での電圧レベル変化間の差が減少する。これは、受信されたデータ信号の電圧レベルと基準信号の電圧レベルとの間の差が小さくなる結果を招来し、受信信号の論理状態を識別することを困難にする。また、雑音などにより受信信号の中間電圧レベルが伝送信号の電圧レベルと同一ではない時に、受信信号のデータ値が誤認識された可能性が高い。具体的に、例えば図２において、▲１▼から▲４▼の部分で誤認識の可能性が非常に高い。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、伝送速度、信号減殺率及び雑音と関係なく、受信信号のデータ値を正確に識別または検出できる入力信号の論理状態の検出方法を提供することにある。
本発明の他の目的は、受信信号のデータ値を正確に識別または検出できる半導体集積回路を提供することにある。
【０００５】
【課題を解決するための手段】
上述の課題を解決するための本発明の請求項１記載の入力信号の論理状態の検出方法は、入力信号により表示される論理状態の検出方法において、入力信号電圧レベルを互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信し、前記第１クロック信号によって第１入力信号電圧に受信し、前記第２クロック信号によって第２入力信号電圧に受信する段階Ａと、前記第１入力信号電圧に基づいて第２基準電圧を発生し、前記第２入力信号電圧に基づいて第１基準電圧を発生する段階Ｂと、前記第１入力信号電圧の論理状態は前記第１基準電圧に基づいて決め、前記第２入力信号電圧の論理状態は前記第２基準電圧に基づいて決める段階Ｃとを含む。
【０００６】
請求項９記載の入力信号の論理状態の検出方法は、固定基準電圧を互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信する段階Ａと、前記第１クロック信号によって受信された前記固定基準電圧は前記第２クロック信号を通じて受信された前記入力信号のレベルを参照して第１基準電圧で調整され、前記第２クロック信号に同期して受信された前記固定基準電圧は前記第１クロック信号を通じて受信された前記入力信号のレベルを参照して第２基準電圧で調整される調整基準電圧を発生する段階Ｂと、受信された入力信号電圧で表示される論理状態を前記調整基準電圧に基づいて決め、前記第１クロック信号を通じて受信された前記入力信号のレベルを参照して第２基準電圧を基準として決定される段階Ｃとを含む。
【０００７】
また、上述の課題を解決するための本発明の請求項１７記載の半導体集積回路は、入力信号により表示される論理状態の検出装置を備える半導体集積回路において、入力信号電圧レベルを互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信し、前記第１クロック信号によって受信された第１入力信号電圧に基づいて第２基準電圧を発生し、前記第２クロック信号によって受信された第２入力信号電圧に基づいて第１基準電圧を発生する基準信号発生回路と、前記第１入力信号電圧の論理状態は前記第１基準電圧に基づいて決め、前記第２入力信号電圧の論理状態は前記第２基準電圧に基づいて決める決定回路とを備える。
【０００８】
請求項２０記載の半導体集積回路は、入力信号により表示される論理状態の検出装置を備える半導体集積回路において、入力信号電圧レベルを互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信し、前記第１クロック信号によって受信された第１入力信号電圧と固定基準電圧との電荷分配を通じて第２基準電圧を発生し、前記第２クロック信号によって受信された第２入力信号電圧と前記固定基準電圧との電荷分配を通じて第１基準電圧を発生する基準信号発生回路と、前記第１入力信号電圧により表示される論理状態は前記第１基準電圧に基づいて決める決定回路とを備える。
【０００９】
請求項２８記載の半導体集積回路は、入力信号により表示される論理状態の検出装置を備える半導体集積回路において、互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信された第１入力信号と第２入力信号電圧とを使用して固定基準電圧を調整し、調整基準電圧を発生する基準信号発生回路と、前記第１入力信号電圧と前記第２入力信号電圧とによって各々表示される順次的な論理状態を前記調整基準電圧に基づいて決める決定回路とを備える。
【００１０】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施例を詳細に説明する。
図３は、本発明の一実施例による入力信号の論理状態の検出方法に利用される受信装置の回路構成を概略的に示すブロック図であり、図４は、本発明の一実施例による入力信号の論理状態の検出方法を説明するための波形図である。
【００１１】
図３を参照すると、受信装置１００は外部から提供されるクロック信号ＣＬＫ（以下、“外部クロック信号”）に同期されて内部的に第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２（以下、“第１及び第２内部クロック信号“）を発生するクロック発生器１１０を備える。図５に示したように、第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２は、それらの位相が相互に反対である相補的な信号である。一方、受信装置１００は、外部からクロック信号ＣＬＫ１、ＣＬＫ２が供給されてもよく、この場合、受信装置１００においてクロック発生器１１０は不要である。
【００１２】
受信装置１００は固定基準信号発生器１２０を備える。この固定基準信号発生器１２０は所定の固定電圧レベルの固定基準信号ＲＥＦを内部的に発生する。一方、受信装置１００は外部から前記固定基準信号ＲＥＦが供給されてもよく、この場合、受信装置１００は固定基準信号発生器１２０を必要としない。
【００１３】
また、受信装置１００はデータ受信ユニット１３０を備え、このデータ受信ユニット１３０はデータ信号ＤＡＴＡを前記第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２に同期してサンプリングする。
第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２の周波数は、外部クロック信号ＣＬＫのそれと同一、または外部クロック信号ＣＬＫの周波数の二倍でありうる。この二つの場合において、データは第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２のライジングエッジ（またはフォーリングエッジ）毎に同期されてデータ受信ユニット１３０に提供され、これによって、外部クロック信号ＣＬＫのサイクル毎にデータ受信ユニット１３０が２個または４個のデータを受け取ることが可能である。
【００１４】
また、第１または第２内部クロック信号（ＣＬＫ１またはＣＬＫ２）の周波数が外部クロック信号ＣＬＫの周波数の４倍または８倍でありうる。この場合には、外部クロック信号のサイクル毎にデータ受信ユニット１３０が外部から４個または８個のデータを受け取ることが可能である。
【００１５】
以後、説明の簡略化のため、ここでは第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２の周波数が外部クロック信号ＣＬＫのそれと同一であり、データが外部クロック信号ＣＬＫのライジングエッジに同期されてデータ受信ユニット１３０に提供される場合を説明する。しかし、本発明は、これに限定されない。本発明はＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔｅ Ｒａｔｅ）、ＱＤＲ（Ｑｕａｄｒｕｐｌｅ Ｄａｔｅ Ｒａｔｅ）、ＯＤＲ（Ｏｃｔｕｐｌｅ Ｄａｔｅ Ｒａｔｅ）などの半導体集積回路装置にも適用可能である。
【００１６】
データ受信ユニット１３０は第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２に同期されて固定基準信号ＲＥＦをサンプリングする。このようにサンプリングされた固定基準信号を部分的に用いて、現在のデータビット区間から受信されたデータ信号ＤＡＴＡの電圧レベルを識別する。データ受信ユニット１３０の出力ＤＱは半導体メモリ集積回路などのような機能回路１４０と連結される。
【００１７】
外部データ処理システム（図示しない）から伝送されるデータ信号ＤＡＴＡは１．２Ｖから１．６Ｖの範囲でスイングする信号でありうるが、本発明は、この範囲に限定されない。データ信号ＤＡＴＡは外部クロック信号ＣＬＫのライジング及びフォーリングエッジに同期されて外部出力駆動器により駆動される。データ受信ユニット１３０は第１内部クロック信号ＣＬＫ１のライジングエッジに同期されてデータ信号ＤＡＴＡの奇数番目のデータを受け取り、第２内部クロック信号ＣＬＫ２のライジングエッジに同期されてデータ信号ＤＡＴＡの偶数番目のデータを受け取る。固定された基準信号ＲＥＦの電圧レベルは、受信されたデータ信号の電圧範囲の中間値であることが望ましい。
【００１８】
図３に示したように、データ受信ユニット１３０はサンプリング回路１０、このサンプリング回路１０に連結される基準信号発生回路２０、前記サンプリング回路１０と前記基準信号発生回路２０に連結される決定回路２６、この決定回路２６に連結されるラッチ回路３２、ならびにラッチ回路３２に連結される選択回路３８を含む。
【００１９】
サンプリング回路１０は第１から第４サンプラ１２、１４、１６、１８を備える。第１及び第４サンプラ１２、１８は第１内部クロック信号ＣＬＫ１のハイ区間の間に、データ信号ＤＡＴＡと固定基準信号ＲＥＦを各々サンプリングする。第２及び第３サンプラ１４、１６は、第２内部クロック信号ＣＬＫ２のハイ区間の間に、データ信号ＤＡＴＡと固定基準信号ＲＥＦを各々サンプリングする。したがって、第１サンプラ１２はデータ信号ＤＡＴＡ上の奇数番目のデータをサンプリングし、第２サンプラ１４はデータ信号ＤＡＴＡ上の偶数番目のデータをサンプリングする。第３及び第４サンプラ１６、１８は第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２のハイ区間の間に、固定基準信号ＲＥＦを交互にサンプリングする。
【００２０】
基準信号発生回路２０は第１平均回路２２と第２平均回路２４で構成される。
第１内部クロック信号ＣＬＫ１のハイ区間の間に、第１平均回路２２は第２サンプラ１４により第２内部クロック信号ＣＬＫ２のハイ区間の間にサンプリングされたデータｄ２を入力する。また、第１内部クロック信号ＣＬＫ１のハイ区間の間に、第１平均回路２２は第３サンプラ１６により第２内部クロック信号ＣＬＫ２のハイ区間の間にサンプリングされた基準信号ｒｅｆ１を入力する。第１平均回路２２は第１内部クロック信号ＣＬＫ１に同期されて第１調整基準信号ＶＲＥＦｏを出力する。第１調整基準信号ＶＲＥＦｏは第１内部クロック信号ＣＬＫ１のハイ区間の間に、第１サンプラ１２によりサンプリングされた奇数番目のデータｄ１の論理レベルを識別するための基準信号として用いられる。
【００２１】
第２内部クロック信号ＣＬＫ２のハイ区間の間に、第２平均回路２４は第１サンプラ１２により第１内部クロック信号ＣＬＫ１のハイ区間の間にサンプリングされたデータｄ１を入力する。また、第２内部クロック信号ＣＬＫ２のハイ区間の間に、第２平均回路２４は第４サンプラ１８により第１内部クロック信号ＣＬＫ１のハイ区間の間にサンプリングされた基準信号ｒｅｆ２を入力する。第２内部クロック信号ＣＬＫ２の間に第２平均回路２４には、第２内部クロック信号ＣＬＫ２より先行する第１内部クロック信号ＣＬＫ１の間に第１サンプラ１２によりサンプリングされたデータｄ１と、第２内部クロック信号ＣＬＫ２より先行する第１内部クロック信号ＣＬＫ１の間に第４サンプラ１８によりサンプリングされた基準信号ｒｅｆ２とが供給される。第２平均回路２４は第２内部クロック信号ＣＬＫ２に同期されてサンプリングされたデータｄ１とサンプリングされた基準信号ｒｅｆ２とを電荷分配することによって、第２調整基準信号ＶＲＥＦｅを出力する。第２調整基準信号ＶＲＥＦｅは第２内部クロック信号ＣＬＫ２のハイ区間の間に、第２サンプラ１４によりサンプリングされた偶数番目のデータｄ２の論理レベルを識別するための基準信号として用いられる。
【００２２】
第１調整基準信号ＶＲＥＦｏの電圧レベルは、以前のデータビット区間で第２サンプラ１４によりサンプリングされたデータ信号の電圧レベルによって変わり、第２調整基準信号ＶＲＥＦｅの電圧レベルも以前のデータビット区間で第１サンプラ１２によりサンプリングされたデータ信号の電圧レベルによって変わる。すなわち、受信装置１００は、現在のデータビット区間でサンプリングされたデータの論理レベル（または値）を識別するために、以前のデータビット区間で入力されたデータの電圧レベルによって、動的に可変される第１または第２調整基準信号（ＶＲＥＦｏまたはＶＲＥＦｅ）を用いる。
【００２３】
決定回路２６は、第１または第２の内部クロック信号（ＣＬＫ１またはＣＬＫ２）の現在のサイクルでサンプリングされたデータ信号（ｄ１またはｄ２）と基準信号発生回路２０から出力される第１または第２調整基準信号（ＶＲＥＦｏまたはＶＲＥＦｅ）とを比較して、受信データ信号ＤＡＴＡの論理レベル（“０”または“１”）を識別する。決定回路２６は第１及び第２比較器２８、３０で構成される。第１比較器２８の正入力端子＋には第１サンプラ１２の出力ｄ１が提供され、その負入力端子−には第１平均回路２２の出力ＶＲＥＦｏが提供される。第２比較器３０の正入力端子＋には第２サンプラ１４の出力ｄ２が提供され、その負入力端子−には第２平均回路２４の出力ＶＲＥＦｅが提供される。
【００２４】
ラッチ回路３２は第１及び第２ラッチ３４、３６で構成される。第１及び第２ラッチ３４、３６は第１及び第２比較器２８、３０の出力ＯＣＰ１、ＯＣＰ２を各々ラッチする。前記ラッチ３４、３６はインバーターまたはプリッフフロップで構成される。
【００２５】
受信装置１００は２ｘ１マルチプレクサのような選択回路３８をさらに備える。選択回路の一入力端子ＩＮ１は第１ラッチ３４の出力ＤＱｏと連結され、その他の入力端子ＩＮ２は第２ラッチ３６の出力ＤＱｅと連結される。選択回路３８の選択端子ＳＥＬでは、例えば第１内部クロック信号ＣＬＫ１が提供される。一方、選択回路３８の選択端子ＳＥＬに第２内部クロック信号ＣＬＫ２または他の別個のクロック信号が提供されてもよいことは、この技術分野に対する通常的な知識を有する者であればよく理解できる。選択回路３８の出力ＤＱはデータ貯蔵、情報処理などと、特定の機能を有する機能回路１４０に提供される。選択回路３８は受信されたデータＤＡＴＡと同一のデータ列であるデータＤＱとして選択されたラッチ出力を機能回路１４０に提供する。具体的に、選択回路３８は第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２に同期されてサンプリングされた奇数番目のデータと偶数番目のデータを交互にマルチプレクシングすることによって、受信されたデータＤＡＴＡと同一の列のデータＤＱを機能回路１４０に提供する。
【００２６】
受信装置１００は、固定基準信号ＶＲＥＲに代えて、以前の入力信号の電圧レベルによって、適応的に変わる調整された基準信号を用いて入力信号レベルを識別する。この調整された基準信号は図４において、点線と水平線部分で表示されたように変わる。したがって、受信装置１００は伝送速度が高く雑音発生が多い場合にも、受信された信号の論理レベルを正確に識別できる。
【００２７】
図６は図３に示したサンプリング回路１０及び基準信号発生回路２０の具体的な回路図である。図６を参照すると、第１から第４サンプラ１２、１４、１６、１８は、各々一つのスイッチ素子と一つのキャパシタとで構成される。この実施例において、キャパシタは、それらの間の電荷分配時に、サンプリングされた電圧の平均電圧を生成するように、同一の容量を有する。しかし、多様な実施例において、各キャパシタの容量は相違にすることができる。この場合、電荷分配の結果は、単純に各キャパシタによりサンプリングされた電圧の平均にはならない。第１サンプラ１２において、スイッチ素子５０の第１端子は受信されたデータ信号ＤＡＴＡと連結され、その第２端子は第１比較器２８の正入力端子＋と連結される。スイッチ素子５０は第１内部クロック信号ＣＬＫ１に応答してオン／オフされる。キャパシタ６２の第１端子はスイッチ素子５０の第２端子と連結され、その第２端子は接地される。
【００２８】
第２サンプラ１４において、スイッチ素子５４の第１端子は受信されたデータ信号ＤＡＴＡと連結され、その第２端子は第２比較器３０の正入力端子＋と連結される。スイッチ素子５４は第２内部クロック信号ＣＬＫに応答してオン／オフされる。キャパシタ６６の第１端子はスイッチ素子５４の第２端子と連結され、その第２端子は接地される。
【００２９】
第３サンプラ１６において、スイッチ素子５２の第１端子は固定基準電圧ＲＥＦと連結され、その第２端子は第１比較器２８の負入力端子−と連結される。スイッチ素子５２は第２内部クロック信号ＣＬＫ２に応答してオン／オフされる。キャパシタ６８の第１端子はスイッチ素子５２の第２端子と連結され、その第２端子は接地される。
【００３０】
第４サンプラ１８において、スイッチ素子５６の第１端子は固定基準信号ＲＥＦと連結され、その第２端子は第２比較器３０の負入力端子−と連結される。スイッチ素子５６は第１内部クロック信号ＣＬＫ１に応答してオン／オフされる。キャパシタ６８の第１端子はスイッチ素子５６の第２端子と連結され、その第２端子は接地される。
【００３１】
基準信号発生回路２０内の第１平均回路２２及び第２平均回路２４は、各々一つのスイッチ素子で構成される。第１平均回路２２において、スイッチ素子５８の第１端子は第１比較器２８の負入力端子−と連結され、その第２端子は第２比較器３０の正入力端子＋と連結される。スイッチ素子５８は第１内部クロック信号ＣＬＫ１に応答してオン／オフされる。
【００３２】
第２平均回路２４において、スイッチ素子６０の第１端子は第２比較器３０の負入力端子−と連結され、その第２端子は第１比較器２８の正入力端子＋と連結される。スイッチ素子６０は第２内部クロック信号ＣＬＫ２に応答してオン／オフされる。
【００３３】
以上のような構成を有するサンプリング回路１０及び基準信号発生回路２０において、スイッチ素子は、ＭＯＳトランジスタ、バイポーラトランジスタなどのような半導体素子で実現できる。
図７は第１または第２内部クロック信号（ＣＬＫ１またはＣＬＫ２）に同期されて‘１００１０１１’のデータ信号ＤＡＴＡが受信される場合に、図６に示した回路部品から入出力される信号の波形図である。図７を参照すると、第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２は外部クロック信号ＣＬＫに同期されて動作するクロック発生器１１０から生成される。第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２は互いに逆相である（すなわち、反対の位相を有する）相補的な信号である。データ信号ＤＡＴＡは第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２に同期される。
【００３４】
図７に対する詳細な説明の前に、‘１００１０１１’のデータ信号ＤＡＴＡが受信される前の初期状態において、図６に示したキャパシタ６２、６６は論理ハイ、または論理‘１’電圧（例えば、約１．６Ｖ）に充電されており、キャパシタ６４、６８の固定基準電圧ＲＥＦ（例えば、約１．４Ｖ）に充電されていると仮定する。
【００３５】
図６及び図７を参照すると、先ず、第１内部クロック信号ＣＬＫ１が活性状態にある間に、スイッチ素子５０、５６、５８がスイッチ−オン状態にある一方、スイッチ素子５２、５４、６０はスイッチ−オフ状態にある。したがって、第１（または奇数番目）データ‘１’（１．６Ｖ）がスイッチ素子５０を通じてキャパシタ６２に充電されると同時に、固定基準電圧ＲＥＦ（１．４Ｖ）もスイッチ素子５６を通じてキャパシタ６８に充電される。キャパシタ６２に充電された電圧ｄ１は第１比較器２８の正入力端子＋に提供される。この時に、キャパシタ６４とキャパシタ６６はスイッチ素子５８により相互に電気的に連結される。その結果、第１比較器２８の負入力端子−に提供される第１調整基準電圧ＶＲＥＦｏは、キャパシタ６４に充電された基準電圧ｒｅｆ１（＝固定基準電圧ＲＥＦ）とキャパシタ６６に充電された電圧ｄ２との平均電圧、例えば（ｒｅｆ１＋ｄ２）／２＝１．５Ｖと同一になる。したがって、第１比較器２８は第１データ‘１’の論理ハイレベル１．６Ｖを正確に識別し、このように識別されたレベルはラッチ３４により論理ハイレベルＤＱｏ（約２．５Ｖ）に維持される。
【００３６】
次に、第２内部クロック信号ＣＬＫ２が活性状態になると、スイッチ素子５０、５６、５８がスイッチ−オフされる一方、スイッチ素子５２、５４、６０はスイッチ−オンされる。したがって、固定された基準電圧ＲＥＦ（１．４Ｖ）がスイッチ素子５２を通じてキャパシタ６４に充電されると同時に、第２（または偶数番目）データ‘０’（例えば、約１．２Ｖ）がスイッチ素子５４を通じてキャパシタ６６に充電される。キャパシタ６６に充電された電圧ｄ２は第２比較器３０の正入力端子＋に伝達される。この時に、キャパシタ６２とキャパシタ６８はスイッチ素子６０により相互に電気的に連結されるので、第２比較器３０の負入力端子−に提供される第２調整基準電圧ＶＲＥＦｅはキャパシタ６２に充電された電圧ｄ１とキャパシタ６８に充電された基準電圧ｒｅｆ２（＝固定された基準電圧ＲＥＦ）との平均電圧、例えば（ｄ１＋ｒｅｆ２）／２＝１．５Ｖと同一になる。したがって、第２比較器３０は第２データ‘０’の論理ローレベル１．２Ｖを正確に検出し、このように検出されたレベルはラッチ３６により論理ローレベルＤＱｅ（約０Ｖ）に維持される。
【００３７】
以後にも、スイッチ素子５０、５２、５４、５６、５８、６０は第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２に同期されて上述したスイッチング動作を繰り返すことによって、残りのデータ‘０１０１１’の正確な識別が可能になるようにする。
【００３８】
上述したように、スイッチング動作によると、第１ラッチ３４は奇数番目のデータ‘１００１’を順次にラッチし、第２ラッチ３６は偶数番目のデータ‘０１１’を順次にラッチする。
以上のように、受信装置１００は、現在のデータビット区間でサンプリングされたデータの論理状態（または値）を識別することにおいて、以前のデータビット区間から受信された入力信号ＤＡＴＡのレベルにより可変する第１または第２基準信号（ＶＲＥＦｏまたはＶＲＥＦｅ）を用いる。したがって、受信装置１００は伝送速度及び雑音に関係なく、受信信号データ値の識別の正確性を高めることができる。
【００３９】
一変形例として、決定回路２６の出力に選択回路３８の入力が連結され、選択回路３８の出力にラッチ回路３２の入力が連結されてもよい。この場合に、ラッチ回路３２は一つのラッチのみで構成できる。
他の変形例において、受信装置１００は、選択回路３８に代えて並列−直列変換器を備えることもできる。並列−直列変換器の並列入力はラッチ回路３２の出力に連結される。
【００４０】
図８は、本発明の一実施例による半導体集積回路装置を概略的に示す図面である。半導体集積回路装置２は半導体メモリ装置またはマイクロプロセッサでありうる。複数のデータラインＤＡＴＡ−ＤＡＴＡｎを備える。本実施例の半導体集積回路装置２は、他の一つの半導体集積回路装置である送信装置１からクロック信号が供給される。
【００４１】
図８を参照すると、半導体集積回路装置２は、クロック発生器１１０、基準信号発生器１２０、ならびに複数のデータ受信ユニット（１３０−１から１３０−ｎ）を備える。クロック発生器１１０と基準信号発生器１２０は、図３のそれと同一の回路構成を各々有する。また、データ受信ユニット（１３０−１から１３０−ｎ）も各々図３のデータ受信ユニット１３０と同一の回路構成を有する。
【００４２】
半導体集積回路装置２は、外部から第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２が供給されてもよく、この場合、クロック発生器１１０は不要である。また、半導体集積回路装置２は、外部から固定基準信号ＲＥＦが供給されてもよく、この場合、基準信号発生器１２０は不要である。
【００４３】
【発明の効果】
本発明によると、現在のデータビット区間でサンプリングされたデータの論理レベル（またはデータ値）を識別することにおいて、以前のデータビット区間から受信された入力信号の電圧レベルによって可変する調整基準信号を用いることによって、データ伝送速度及び雑音に関係なく、入力信号により表示されるデータ値の識別の正確性を高めることができる。
【図面の簡単な説明】
【図１】一般の伝送信号の波形図である。
【図２】図１の伝送信号に対応する受信信号の波形図であって、固定電圧レベルの基準信号を用いて受信信号の論理レベルを識別する従来技術を説明するための波形図である。
【図３】本発明の一実施例による入力信号の論理状態の検出方法に利用される受信装置の構成を示すブロック図である。
【図４】本発明の一実施例による入力信号の論理状態の検出方法を説明するための波形図である。
【図５】本発明の一実施例による入力信号の論理状態の検出方法に利用される受信装置のクロックのタイミング図である。
【図６】本発明の一実施例による入力信号の論理状態の検出方法に利用される受信装置のサンプリング回路及び基準信号発生回路を示す回路図である。
【図７】本発明の一実施例による入力信号の論理状態の検出方法に利用される受信装置の回路部品から入出力される信号の波形図である。
【図８】本発明の一実施例による半導体集積回路装置を概略的に示す模式図である。
【符号の説明】
１ 送信装置
２ 半導体集積回路装置
１０ サンプリング回路
１２、１４、１６、１８ 第１から第４サンプラ
２０ 基準信号発生回路
２２、２４ 第１及び第２平均回路
２６ 決定回路
２８、３０ 第１及び第２比較器
３２ ラッチ回路
３４、３６ 第１及び第２ラッチ
３６、３８ 選択回路
５０、５２、５４、５６、５８、６０ スイッチ素子
６２、６４、６６ キャパシタ
１００ 受信装置
１１０ クロック発生器
１２０ 固定基準信号発生器
１３０ データ受信ユニット
１４０ 機能回路
【発明の属する技術分野】
本発明は、データ信号を受信する装置及び方法に関するものであり、さらに具体的には、高速の半導体集積回路装置などに適切に適用される入力信号の論理状態の検出方法及び半導体集積回路に関するものである。
【０００２】
【従来の技術】
一つの半導体集積回路装置から他の一つの半導体集積回路装置にデータ信号が伝送される時、受信側の半導体集積回路装置は、典型的に一定の電圧の固定された基準信号を用いて、受信されたデータ信号の電圧レベルまたは論理状態（すなわちデータ値）を識別する。例えば、半導体集積回路装置の伝送部が図１に示した波形の信号を伝送し、その集積回路装置の受信部が図２に示したような波形の信号を受信する場合、受信部は、受信信号の電圧レベルと固定された基準電圧レベルＲＥＦとを比較することによって、受信信号で表示されるデータ値（‘０’または‘１’）を識別する。
【０００３】
電気信号の伝送速度が増加することによって、受信された電気信号での電圧レベル変化間の差が減少する。これは、受信されたデータ信号の電圧レベルと基準信号の電圧レベルとの間の差が小さくなる結果を招来し、受信信号の論理状態を識別することを困難にする。また、雑音などにより受信信号の中間電圧レベルが伝送信号の電圧レベルと同一ではない時に、受信信号のデータ値が誤認識された可能性が高い。具体的に、例えば図２において、▲１▼から▲４▼の部分で誤認識の可能性が非常に高い。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、伝送速度、信号減殺率及び雑音と関係なく、受信信号のデータ値を正確に識別または検出できる入力信号の論理状態の検出方法を提供することにある。
本発明の他の目的は、受信信号のデータ値を正確に識別または検出できる半導体集積回路を提供することにある。
【０００５】
【課題を解決するための手段】
上述の課題を解決するための本発明の請求項１記載の入力信号の論理状態の検出方法は、入力信号により表示される論理状態の検出方法において、入力信号電圧レベルを互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信し、前記第１クロック信号によって第１入力信号電圧に受信し、前記第２クロック信号によって第２入力信号電圧に受信する段階Ａと、前記第１入力信号電圧に基づいて第２基準電圧を発生し、前記第２入力信号電圧に基づいて第１基準電圧を発生する段階Ｂと、前記第１入力信号電圧の論理状態は前記第１基準電圧に基づいて決め、前記第２入力信号電圧の論理状態は前記第２基準電圧に基づいて決める段階Ｃとを含む。
【０００６】
請求項９記載の入力信号の論理状態の検出方法は、固定基準電圧を互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信する段階Ａと、前記第１クロック信号によって受信された前記固定基準電圧は前記第２クロック信号を通じて受信された前記入力信号のレベルを参照して第１基準電圧で調整され、前記第２クロック信号に同期して受信された前記固定基準電圧は前記第１クロック信号を通じて受信された前記入力信号のレベルを参照して第２基準電圧で調整される調整基準電圧を発生する段階Ｂと、受信された入力信号電圧で表示される論理状態を前記調整基準電圧に基づいて決め、前記第１クロック信号を通じて受信された前記入力信号のレベルを参照して第２基準電圧を基準として決定される段階Ｃとを含む。
【０００７】
また、上述の課題を解決するための本発明の請求項１７記載の半導体集積回路は、入力信号により表示される論理状態の検出装置を備える半導体集積回路において、入力信号電圧レベルを互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信し、前記第１クロック信号によって受信された第１入力信号電圧に基づいて第２基準電圧を発生し、前記第２クロック信号によって受信された第２入力信号電圧に基づいて第１基準電圧を発生する基準信号発生回路と、前記第１入力信号電圧の論理状態は前記第１基準電圧に基づいて決め、前記第２入力信号電圧の論理状態は前記第２基準電圧に基づいて決める決定回路とを備える。
【０００８】
請求項２０記載の半導体集積回路は、入力信号により表示される論理状態の検出装置を備える半導体集積回路において、入力信号電圧レベルを互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信し、前記第１クロック信号によって受信された第１入力信号電圧と固定基準電圧との電荷分配を通じて第２基準電圧を発生し、前記第２クロック信号によって受信された第２入力信号電圧と前記固定基準電圧との電荷分配を通じて第１基準電圧を発生する基準信号発生回路と、前記第１入力信号電圧により表示される論理状態は前記第１基準電圧に基づいて決める決定回路とを備える。
【０００９】
請求項２８記載の半導体集積回路は、入力信号により表示される論理状態の検出装置を備える半導体集積回路において、互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信された第１入力信号と第２入力信号電圧とを使用して固定基準電圧を調整し、調整基準電圧を発生する基準信号発生回路と、前記第１入力信号電圧と前記第２入力信号電圧とによって各々表示される順次的な論理状態を前記調整基準電圧に基づいて決める決定回路とを備える。
【００１０】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施例を詳細に説明する。
図３は、本発明の一実施例による入力信号の論理状態の検出方法に利用される受信装置の回路構成を概略的に示すブロック図であり、図４は、本発明の一実施例による入力信号の論理状態の検出方法を説明するための波形図である。
【００１１】
図３を参照すると、受信装置１００は外部から提供されるクロック信号ＣＬＫ（以下、“外部クロック信号”）に同期されて内部的に第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２（以下、“第１及び第２内部クロック信号“）を発生するクロック発生器１１０を備える。図５に示したように、第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２は、それらの位相が相互に反対である相補的な信号である。一方、受信装置１００は、外部からクロック信号ＣＬＫ１、ＣＬＫ２が供給されてもよく、この場合、受信装置１００においてクロック発生器１１０は不要である。
【００１２】
受信装置１００は固定基準信号発生器１２０を備える。この固定基準信号発生器１２０は所定の固定電圧レベルの固定基準信号ＲＥＦを内部的に発生する。一方、受信装置１００は外部から前記固定基準信号ＲＥＦが供給されてもよく、この場合、受信装置１００は固定基準信号発生器１２０を必要としない。
【００１３】
また、受信装置１００はデータ受信ユニット１３０を備え、このデータ受信ユニット１３０はデータ信号ＤＡＴＡを前記第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２に同期してサンプリングする。
第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２の周波数は、外部クロック信号ＣＬＫのそれと同一、または外部クロック信号ＣＬＫの周波数の二倍でありうる。この二つの場合において、データは第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２のライジングエッジ（またはフォーリングエッジ）毎に同期されてデータ受信ユニット１３０に提供され、これによって、外部クロック信号ＣＬＫのサイクル毎にデータ受信ユニット１３０が２個または４個のデータを受け取ることが可能である。
【００１４】
また、第１または第２内部クロック信号（ＣＬＫ１またはＣＬＫ２）の周波数が外部クロック信号ＣＬＫの周波数の４倍または８倍でありうる。この場合には、外部クロック信号のサイクル毎にデータ受信ユニット１３０が外部から４個または８個のデータを受け取ることが可能である。
【００１５】
以後、説明の簡略化のため、ここでは第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２の周波数が外部クロック信号ＣＬＫのそれと同一であり、データが外部クロック信号ＣＬＫのライジングエッジに同期されてデータ受信ユニット１３０に提供される場合を説明する。しかし、本発明は、これに限定されない。本発明はＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔｅ Ｒａｔｅ）、ＱＤＲ（Ｑｕａｄｒｕｐｌｅ Ｄａｔｅ Ｒａｔｅ）、ＯＤＲ（Ｏｃｔｕｐｌｅ Ｄａｔｅ Ｒａｔｅ）などの半導体集積回路装置にも適用可能である。
【００１６】
データ受信ユニット１３０は第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２に同期されて固定基準信号ＲＥＦをサンプリングする。このようにサンプリングされた固定基準信号を部分的に用いて、現在のデータビット区間から受信されたデータ信号ＤＡＴＡの電圧レベルを識別する。データ受信ユニット１３０の出力ＤＱは半導体メモリ集積回路などのような機能回路１４０と連結される。
【００１７】
外部データ処理システム（図示しない）から伝送されるデータ信号ＤＡＴＡは１．２Ｖから１．６Ｖの範囲でスイングする信号でありうるが、本発明は、この範囲に限定されない。データ信号ＤＡＴＡは外部クロック信号ＣＬＫのライジング及びフォーリングエッジに同期されて外部出力駆動器により駆動される。データ受信ユニット１３０は第１内部クロック信号ＣＬＫ１のライジングエッジに同期されてデータ信号ＤＡＴＡの奇数番目のデータを受け取り、第２内部クロック信号ＣＬＫ２のライジングエッジに同期されてデータ信号ＤＡＴＡの偶数番目のデータを受け取る。固定された基準信号ＲＥＦの電圧レベルは、受信されたデータ信号の電圧範囲の中間値であることが望ましい。
【００１８】
図３に示したように、データ受信ユニット１３０はサンプリング回路１０、このサンプリング回路１０に連結される基準信号発生回路２０、前記サンプリング回路１０と前記基準信号発生回路２０に連結される決定回路２６、この決定回路２６に連結されるラッチ回路３２、ならびにラッチ回路３２に連結される選択回路３８を含む。
【００１９】
サンプリング回路１０は第１から第４サンプラ１２、１４、１６、１８を備える。第１及び第４サンプラ１２、１８は第１内部クロック信号ＣＬＫ１のハイ区間の間に、データ信号ＤＡＴＡと固定基準信号ＲＥＦを各々サンプリングする。第２及び第３サンプラ１４、１６は、第２内部クロック信号ＣＬＫ２のハイ区間の間に、データ信号ＤＡＴＡと固定基準信号ＲＥＦを各々サンプリングする。したがって、第１サンプラ１２はデータ信号ＤＡＴＡ上の奇数番目のデータをサンプリングし、第２サンプラ１４はデータ信号ＤＡＴＡ上の偶数番目のデータをサンプリングする。第３及び第４サンプラ１６、１８は第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２のハイ区間の間に、固定基準信号ＲＥＦを交互にサンプリングする。
【００２０】
基準信号発生回路２０は第１平均回路２２と第２平均回路２４で構成される。
第１内部クロック信号ＣＬＫ１のハイ区間の間に、第１平均回路２２は第２サンプラ１４により第２内部クロック信号ＣＬＫ２のハイ区間の間にサンプリングされたデータｄ２を入力する。また、第１内部クロック信号ＣＬＫ１のハイ区間の間に、第１平均回路２２は第３サンプラ１６により第２内部クロック信号ＣＬＫ２のハイ区間の間にサンプリングされた基準信号ｒｅｆ１を入力する。第１平均回路２２は第１内部クロック信号ＣＬＫ１に同期されて第１調整基準信号ＶＲＥＦｏを出力する。第１調整基準信号ＶＲＥＦｏは第１内部クロック信号ＣＬＫ１のハイ区間の間に、第１サンプラ１２によりサンプリングされた奇数番目のデータｄ１の論理レベルを識別するための基準信号として用いられる。
【００２１】
第２内部クロック信号ＣＬＫ２のハイ区間の間に、第２平均回路２４は第１サンプラ１２により第１内部クロック信号ＣＬＫ１のハイ区間の間にサンプリングされたデータｄ１を入力する。また、第２内部クロック信号ＣＬＫ２のハイ区間の間に、第２平均回路２４は第４サンプラ１８により第１内部クロック信号ＣＬＫ１のハイ区間の間にサンプリングされた基準信号ｒｅｆ２を入力する。第２内部クロック信号ＣＬＫ２の間に第２平均回路２４には、第２内部クロック信号ＣＬＫ２より先行する第１内部クロック信号ＣＬＫ１の間に第１サンプラ１２によりサンプリングされたデータｄ１と、第２内部クロック信号ＣＬＫ２より先行する第１内部クロック信号ＣＬＫ１の間に第４サンプラ１８によりサンプリングされた基準信号ｒｅｆ２とが供給される。第２平均回路２４は第２内部クロック信号ＣＬＫ２に同期されてサンプリングされたデータｄ１とサンプリングされた基準信号ｒｅｆ２とを電荷分配することによって、第２調整基準信号ＶＲＥＦｅを出力する。第２調整基準信号ＶＲＥＦｅは第２内部クロック信号ＣＬＫ２のハイ区間の間に、第２サンプラ１４によりサンプリングされた偶数番目のデータｄ２の論理レベルを識別するための基準信号として用いられる。
【００２２】
第１調整基準信号ＶＲＥＦｏの電圧レベルは、以前のデータビット区間で第２サンプラ１４によりサンプリングされたデータ信号の電圧レベルによって変わり、第２調整基準信号ＶＲＥＦｅの電圧レベルも以前のデータビット区間で第１サンプラ１２によりサンプリングされたデータ信号の電圧レベルによって変わる。すなわち、受信装置１００は、現在のデータビット区間でサンプリングされたデータの論理レベル（または値）を識別するために、以前のデータビット区間で入力されたデータの電圧レベルによって、動的に可変される第１または第２調整基準信号（ＶＲＥＦｏまたはＶＲＥＦｅ）を用いる。
【００２３】
決定回路２６は、第１または第２の内部クロック信号（ＣＬＫ１またはＣＬＫ２）の現在のサイクルでサンプリングされたデータ信号（ｄ１またはｄ２）と基準信号発生回路２０から出力される第１または第２調整基準信号（ＶＲＥＦｏまたはＶＲＥＦｅ）とを比較して、受信データ信号ＤＡＴＡの論理レベル（“０”または“１”）を識別する。決定回路２６は第１及び第２比較器２８、３０で構成される。第１比較器２８の正入力端子＋には第１サンプラ１２の出力ｄ１が提供され、その負入力端子−には第１平均回路２２の出力ＶＲＥＦｏが提供される。第２比較器３０の正入力端子＋には第２サンプラ１４の出力ｄ２が提供され、その負入力端子−には第２平均回路２４の出力ＶＲＥＦｅが提供される。
【００２４】
ラッチ回路３２は第１及び第２ラッチ３４、３６で構成される。第１及び第２ラッチ３４、３６は第１及び第２比較器２８、３０の出力ＯＣＰ１、ＯＣＰ２を各々ラッチする。前記ラッチ３４、３６はインバーターまたはプリッフフロップで構成される。
【００２５】
受信装置１００は２ｘ１マルチプレクサのような選択回路３８をさらに備える。選択回路の一入力端子ＩＮ１は第１ラッチ３４の出力ＤＱｏと連結され、その他の入力端子ＩＮ２は第２ラッチ３６の出力ＤＱｅと連結される。選択回路３８の選択端子ＳＥＬでは、例えば第１内部クロック信号ＣＬＫ１が提供される。一方、選択回路３８の選択端子ＳＥＬに第２内部クロック信号ＣＬＫ２または他の別個のクロック信号が提供されてもよいことは、この技術分野に対する通常的な知識を有する者であればよく理解できる。選択回路３８の出力ＤＱはデータ貯蔵、情報処理などと、特定の機能を有する機能回路１４０に提供される。選択回路３８は受信されたデータＤＡＴＡと同一のデータ列であるデータＤＱとして選択されたラッチ出力を機能回路１４０に提供する。具体的に、選択回路３８は第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２に同期されてサンプリングされた奇数番目のデータと偶数番目のデータを交互にマルチプレクシングすることによって、受信されたデータＤＡＴＡと同一の列のデータＤＱを機能回路１４０に提供する。
【００２６】
受信装置１００は、固定基準信号ＶＲＥＲに代えて、以前の入力信号の電圧レベルによって、適応的に変わる調整された基準信号を用いて入力信号レベルを識別する。この調整された基準信号は図４において、点線と水平線部分で表示されたように変わる。したがって、受信装置１００は伝送速度が高く雑音発生が多い場合にも、受信された信号の論理レベルを正確に識別できる。
【００２７】
図６は図３に示したサンプリング回路１０及び基準信号発生回路２０の具体的な回路図である。図６を参照すると、第１から第４サンプラ１２、１４、１６、１８は、各々一つのスイッチ素子と一つのキャパシタとで構成される。この実施例において、キャパシタは、それらの間の電荷分配時に、サンプリングされた電圧の平均電圧を生成するように、同一の容量を有する。しかし、多様な実施例において、各キャパシタの容量は相違にすることができる。この場合、電荷分配の結果は、単純に各キャパシタによりサンプリングされた電圧の平均にはならない。第１サンプラ１２において、スイッチ素子５０の第１端子は受信されたデータ信号ＤＡＴＡと連結され、その第２端子は第１比較器２８の正入力端子＋と連結される。スイッチ素子５０は第１内部クロック信号ＣＬＫ１に応答してオン／オフされる。キャパシタ６２の第１端子はスイッチ素子５０の第２端子と連結され、その第２端子は接地される。
【００２８】
第２サンプラ１４において、スイッチ素子５４の第１端子は受信されたデータ信号ＤＡＴＡと連結され、その第２端子は第２比較器３０の正入力端子＋と連結される。スイッチ素子５４は第２内部クロック信号ＣＬＫに応答してオン／オフされる。キャパシタ６６の第１端子はスイッチ素子５４の第２端子と連結され、その第２端子は接地される。
【００２９】
第３サンプラ１６において、スイッチ素子５２の第１端子は固定基準電圧ＲＥＦと連結され、その第２端子は第１比較器２８の負入力端子−と連結される。スイッチ素子５２は第２内部クロック信号ＣＬＫ２に応答してオン／オフされる。キャパシタ６８の第１端子はスイッチ素子５２の第２端子と連結され、その第２端子は接地される。
【００３０】
第４サンプラ１８において、スイッチ素子５６の第１端子は固定基準信号ＲＥＦと連結され、その第２端子は第２比較器３０の負入力端子−と連結される。スイッチ素子５６は第１内部クロック信号ＣＬＫ１に応答してオン／オフされる。キャパシタ６８の第１端子はスイッチ素子５６の第２端子と連結され、その第２端子は接地される。
【００３１】
基準信号発生回路２０内の第１平均回路２２及び第２平均回路２４は、各々一つのスイッチ素子で構成される。第１平均回路２２において、スイッチ素子５８の第１端子は第１比較器２８の負入力端子−と連結され、その第２端子は第２比較器３０の正入力端子＋と連結される。スイッチ素子５８は第１内部クロック信号ＣＬＫ１に応答してオン／オフされる。
【００３２】
第２平均回路２４において、スイッチ素子６０の第１端子は第２比較器３０の負入力端子−と連結され、その第２端子は第１比較器２８の正入力端子＋と連結される。スイッチ素子６０は第２内部クロック信号ＣＬＫ２に応答してオン／オフされる。
【００３３】
以上のような構成を有するサンプリング回路１０及び基準信号発生回路２０において、スイッチ素子は、ＭＯＳトランジスタ、バイポーラトランジスタなどのような半導体素子で実現できる。
図７は第１または第２内部クロック信号（ＣＬＫ１またはＣＬＫ２）に同期されて‘１００１０１１’のデータ信号ＤＡＴＡが受信される場合に、図６に示した回路部品から入出力される信号の波形図である。図７を参照すると、第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２は外部クロック信号ＣＬＫに同期されて動作するクロック発生器１１０から生成される。第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２は互いに逆相である（すなわち、反対の位相を有する）相補的な信号である。データ信号ＤＡＴＡは第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２に同期される。
【００３４】
図７に対する詳細な説明の前に、‘１００１０１１’のデータ信号ＤＡＴＡが受信される前の初期状態において、図６に示したキャパシタ６２、６６は論理ハイ、または論理‘１’電圧（例えば、約１．６Ｖ）に充電されており、キャパシタ６４、６８の固定基準電圧ＲＥＦ（例えば、約１．４Ｖ）に充電されていると仮定する。
【００３５】
図６及び図７を参照すると、先ず、第１内部クロック信号ＣＬＫ１が活性状態にある間に、スイッチ素子５０、５６、５８がスイッチ−オン状態にある一方、スイッチ素子５２、５４、６０はスイッチ−オフ状態にある。したがって、第１（または奇数番目）データ‘１’（１．６Ｖ）がスイッチ素子５０を通じてキャパシタ６２に充電されると同時に、固定基準電圧ＲＥＦ（１．４Ｖ）もスイッチ素子５６を通じてキャパシタ６８に充電される。キャパシタ６２に充電された電圧ｄ１は第１比較器２８の正入力端子＋に提供される。この時に、キャパシタ６４とキャパシタ６６はスイッチ素子５８により相互に電気的に連結される。その結果、第１比較器２８の負入力端子−に提供される第１調整基準電圧ＶＲＥＦｏは、キャパシタ６４に充電された基準電圧ｒｅｆ１（＝固定基準電圧ＲＥＦ）とキャパシタ６６に充電された電圧ｄ２との平均電圧、例えば（ｒｅｆ１＋ｄ２）／２＝１．５Ｖと同一になる。したがって、第１比較器２８は第１データ‘１’の論理ハイレベル１．６Ｖを正確に識別し、このように識別されたレベルはラッチ３４により論理ハイレベルＤＱｏ（約２．５Ｖ）に維持される。
【００３６】
次に、第２内部クロック信号ＣＬＫ２が活性状態になると、スイッチ素子５０、５６、５８がスイッチ−オフされる一方、スイッチ素子５２、５４、６０はスイッチ−オンされる。したがって、固定された基準電圧ＲＥＦ（１．４Ｖ）がスイッチ素子５２を通じてキャパシタ６４に充電されると同時に、第２（または偶数番目）データ‘０’（例えば、約１．２Ｖ）がスイッチ素子５４を通じてキャパシタ６６に充電される。キャパシタ６６に充電された電圧ｄ２は第２比較器３０の正入力端子＋に伝達される。この時に、キャパシタ６２とキャパシタ６８はスイッチ素子６０により相互に電気的に連結されるので、第２比較器３０の負入力端子−に提供される第２調整基準電圧ＶＲＥＦｅはキャパシタ６２に充電された電圧ｄ１とキャパシタ６８に充電された基準電圧ｒｅｆ２（＝固定された基準電圧ＲＥＦ）との平均電圧、例えば（ｄ１＋ｒｅｆ２）／２＝１．５Ｖと同一になる。したがって、第２比較器３０は第２データ‘０’の論理ローレベル１．２Ｖを正確に検出し、このように検出されたレベルはラッチ３６により論理ローレベルＤＱｅ（約０Ｖ）に維持される。
【００３７】
以後にも、スイッチ素子５０、５２、５４、５６、５８、６０は第１及び第２内部クロック信号ＣＬＫ１、ＣＬＫ２に同期されて上述したスイッチング動作を繰り返すことによって、残りのデータ‘０１０１１’の正確な識別が可能になるようにする。
【００３８】
上述したように、スイッチング動作によると、第１ラッチ３４は奇数番目のデータ‘１００１’を順次にラッチし、第２ラッチ３６は偶数番目のデータ‘０１１’を順次にラッチする。
以上のように、受信装置１００は、現在のデータビット区間でサンプリングされたデータの論理状態（または値）を識別することにおいて、以前のデータビット区間から受信された入力信号ＤＡＴＡのレベルにより可変する第１または第２基準信号（ＶＲＥＦｏまたはＶＲＥＦｅ）を用いる。したがって、受信装置１００は伝送速度及び雑音に関係なく、受信信号データ値の識別の正確性を高めることができる。
【００３９】
一変形例として、決定回路２６の出力に選択回路３８の入力が連結され、選択回路３８の出力にラッチ回路３２の入力が連結されてもよい。この場合に、ラッチ回路３２は一つのラッチのみで構成できる。
他の変形例において、受信装置１００は、選択回路３８に代えて並列−直列変換器を備えることもできる。並列−直列変換器の並列入力はラッチ回路３２の出力に連結される。
【００４０】
図８は、本発明の一実施例による半導体集積回路装置を概略的に示す図面である。半導体集積回路装置２は半導体メモリ装置またはマイクロプロセッサでありうる。複数のデータラインＤＡＴＡ−ＤＡＴＡｎを備える。本実施例の半導体集積回路装置２は、他の一つの半導体集積回路装置である送信装置１からクロック信号が供給される。
【００４１】
図８を参照すると、半導体集積回路装置２は、クロック発生器１１０、基準信号発生器１２０、ならびに複数のデータ受信ユニット（１３０−１から１３０−ｎ）を備える。クロック発生器１１０と基準信号発生器１２０は、図３のそれと同一の回路構成を各々有する。また、データ受信ユニット（１３０−１から１３０−ｎ）も各々図３のデータ受信ユニット１３０と同一の回路構成を有する。
【００４２】
半導体集積回路装置２は、外部から第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２が供給されてもよく、この場合、クロック発生器１１０は不要である。また、半導体集積回路装置２は、外部から固定基準信号ＲＥＦが供給されてもよく、この場合、基準信号発生器１２０は不要である。
【００４３】
【発明の効果】
本発明によると、現在のデータビット区間でサンプリングされたデータの論理レベル（またはデータ値）を識別することにおいて、以前のデータビット区間から受信された入力信号の電圧レベルによって可変する調整基準信号を用いることによって、データ伝送速度及び雑音に関係なく、入力信号により表示されるデータ値の識別の正確性を高めることができる。
【図面の簡単な説明】
【図１】一般の伝送信号の波形図である。
【図２】図１の伝送信号に対応する受信信号の波形図であって、固定電圧レベルの基準信号を用いて受信信号の論理レベルを識別する従来技術を説明するための波形図である。
【図３】本発明の一実施例による入力信号の論理状態の検出方法に利用される受信装置の構成を示すブロック図である。
【図４】本発明の一実施例による入力信号の論理状態の検出方法を説明するための波形図である。
【図５】本発明の一実施例による入力信号の論理状態の検出方法に利用される受信装置のクロックのタイミング図である。
【図６】本発明の一実施例による入力信号の論理状態の検出方法に利用される受信装置のサンプリング回路及び基準信号発生回路を示す回路図である。
【図７】本発明の一実施例による入力信号の論理状態の検出方法に利用される受信装置の回路部品から入出力される信号の波形図である。
【図８】本発明の一実施例による半導体集積回路装置を概略的に示す模式図である。
【符号の説明】
１ 送信装置
２ 半導体集積回路装置
１０ サンプリング回路
１２、１４、１６、１８ 第１から第４サンプラ
２０ 基準信号発生回路
２２、２４ 第１及び第２平均回路
２６ 決定回路
２８、３０ 第１及び第２比較器
３２ ラッチ回路
３４、３６ 第１及び第２ラッチ
３６、３８ 選択回路
５０、５２、５４、５６、５８、６０ スイッチ素子
６２、６４、６６ キャパシタ
１００ 受信装置
１１０ クロック発生器
１２０ 固定基準信号発生器
１３０ データ受信ユニット
１４０ 機能回路
Claims (38)
- 入力信号により表示される論理状態の検出方法において、
入力信号電圧レベルを互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信し、前記第１クロック信号によって第１入力信号電圧に受信し、前記第２クロック信号によって第２入力信号電圧に受信する段階Ａと、
前記第１入力信号電圧に基づいて第２基準電圧を発生し、前記第２入力信号電圧に基づいて第１基準電圧を発生する段階Ｂと、
前記第１入力信号電圧の論理状態は前記第１基準電圧に基づいて決め、前記第２入力信号電圧の論理状態は前記第２基準電圧に基づいて決める段階Ｃと、
を含むことを特徴とする入力信号の論理状態の検出方法。 - 前記段階Ｂでは、前記第１基準電圧は前記第２入力信号電圧と固定基準電圧とに基づいて発生されることを特徴とする請求項１に記載の入力信号の論理状態の検出方法。
- 前記段階Ｂでは、前記第１基準電圧は前記第２入力信号電圧と前記固定基準電圧との間の電荷分配電圧として発生されることを特徴とする請求項２に記載の入力信号の論理状態の検出方法。
- 前記段階Ｃでは、前記第１入力信号電圧が前記第１基準電圧より大きい時に前記論理状態をハイ状態と決め、前記第１入力信号電圧が前記第１基準電圧より小さい時に前記論理状態をロー状態と決めることを特徴とする請求項１に記載の入力信号の論理状態の検出方法。
- 前記段階Ａは、
第１クロック信号のハイ区間の間に入力信号をサンプリングして第１入力信号電圧を発生する段階ａｌと、
前記第１クロック信号と逆相である第２クロック信号のハイ区間の間に前記入力信号をサンプリングして第２入力信号電圧を発生する段階ａ２とを含み、
前記段階Ｂは、
前記第１クロック信号のハイ区間の間に前記第２入力信号電圧に基づいて第１基準電圧を発生する段階ｂ１と、
前記第２クロック信号のハイ区間の間に前記第１入力信号電圧に基づいて第２基準電圧を発生する段階ｂ２とを含み、
前記段階Ｃは、
前記第１入力信号電圧及び前記第１基準電圧を比較することにより、前記第１入力信号電圧で表示される第１論理状態を決める段階ｃ１と、
前記第２入力信号電圧及び前記第２基準電圧を比較することにより、前記第２入力信号電圧で表示される第２論理状態を決める段階ｃ２とを含むことを特徴とする請求項１に記載の入力信号の論理状態の検出方法。 - 前記段階ｂ１では、前記第２入力信号電圧と固定基準電圧との間の電荷分配された電圧として前記第１基準電圧を発生し、
前記段階ｂ２では、前記第１入力信号電圧と前記固定基準電圧との間の電荷分配された電圧として前記第２基準電圧を発生することを特徴とする請求項５に記載の入力信号の論理状態の検出方法。 - 前記段階ｃ１では、前記第１入力信号電圧が前記第１基準電圧より大きい時に前記第１論理状態をハイ状態と決め、前記第１入力信号電圧が前記第１基準電圧より小さい時に前記第１論理状態をロー状態と決め、
前記段階ｃ２では、前記第２入力信号電圧が前記第２基準電圧より大きい時に、前記第２論理状態をハイ状態と決め、前記第２入力信号電圧が前記第２基準電圧より小さい時に前記第２論理状態をロー状態と決めることを特徴する請求項５に記載の入力信号の論理状態の検出方法。 - 前記第１クロック信号及び前記第２クロック信号を発生する段階をさらに含むことを特徴とする請求項５に記載の入力信号の論理状態の検出方法。
- 入力信号の論理状態の検出方法において、
固定基準電圧を互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信する段階Ａと、
前記第１クロック信号によって受信された前記固定基準電圧は前記第２クロック信号を通じて受信された前記入力信号のレベルを参照して第１基準電圧で調整され、前記第２クロック信号に同期して受信された前記固定基準電圧は前記第１クロック信号を通じて受信された前記入力信号のレベルを参照して第２基準電圧で調整される調整基準電圧を発生する段階Ｂと、
受信された入力信号電圧で表示される論理状態を前記調整基準電圧に基づいて決め、前記第１クロック信号を通じて受信された前記入力信号のレベルを参照して第２基準電圧を基準として決定される段階Ｃと、
を含むことを特徴とする入力信号の論理状態の検出方法。 - 前記入力信号のように入力されるクロック信号から前記第１クロック信号及び前記第２クロック信号を生成する段階をさらに含むことを特徴とする請求項９に記載の入力信号の論理状態の検出方法。
- 前記段階Ｂでは、前記第１基準電圧は前記固定基準電圧と前記第２クロック信号を通じて受信された前記入力信号の電圧とを電荷分配することにより調整されることを特徴とする請求項９に記載の入力信号の論理状態の検出方法。
- 前記段階Ｃでは、前記第１クロック信号を通じて受信された前記入力信号の電圧が前記第２基準電圧より大きい時に前記論理状態をハイ状態と決めることを特徴とする請求項９に記載の入力信号の論理状態の検出方法。
- 第１クロック信号によって入力信号をサンプリングし、第１入力信号電圧を発生する段階Ｄと、
前記第１クロック信号と逆相である第２クロック信号によって前記入力信号をサンプリングし、第２入力信号電圧を発生する段階Ｅとをさらに含み、
前記段階Ｂは、
前記第１クロック信号による前記第２入力信号電圧に基づいて前記固定基準電圧を調整し、第１調整基準電圧を生成する段階ｂ１と、
前記第２クロック信号による前記第１入力信号電圧に基づいて前記固定基準電圧を調整し、第２調整基準電圧を生成する段階ｂ２とを含み、
前記段階Ｃは、
前記第１入力信号電圧及び前記第１調整基準電圧を比較することにより、前記第１入力信号電圧で表示される第１論理状態を決める段階ｃ１と、
前記第２入力信号電圧及び前記第２調整基準電圧を比較することにより、前記第２入力信号電圧で表示される第２論理状態を決める段階ｃ２とを含むことを特徴とする請求項９に記載の入力信号の論理状態の検出方法。 - 前記段階ｂ１では、前記固定基準電圧と前記第２入力信号電圧とを電荷分配することによって前記固定基準電圧を調整し、
前記段階ｂ２では、前記固定基準電圧と前記第１入力信号電圧とを電荷分配することによって前記固定基準電圧を調整することを特徴とする請求項１３に記載の入力信号の論理状態の検出方法。 - 前記段階ｃ１では、前記第１入力信号電圧が前記第１調整基準電圧より大きい時に前記第１論理状態をハイ状態と決め、前記第１入力信号電圧が前記第１調整基準電圧より小さい時に前記第１論理状態をロー状態と決め、
前記段階ｃ２では、前記第２入力信号電圧が前記第２調整基準電圧より大きい時に前記第２論理状態をハイ状態と決め、前記第２入力信号電圧が前記第２調整基準電圧より小さい時に前記第２論理状態をロー状態と決めることを特徴とする請求項１４に記載の入力信号の論理状態の検出方法。 - 前記第１クロック信号及び前記第２クロック信号を発生する段階をさらに含むことを特徴とする請求項１３に記載の入力信号の論理状態の検出方法。
- 入力信号により表示される論理状態の検出装置を備える半導体集積回路において、
入力信号電圧レベルを互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信し、前記第１クロック信号によって受信された第１入力信号電圧に基づいて第２基準電圧を発生し、前記第２クロック信号によって受信された第２入力信号電圧に基づいて第１基準電圧を発生する基準信号発生回路と、
前記第１入力信号電圧の論理状態は前記第１基準電圧に基づいて決め、前記第２入力信号電圧の論理状態は前記第２基準電圧に基づいて決める決定回路と、
を備えることを特徴とする半導体集積回路。 - 前記入力信号のように入力されるクロック信号から前記第１クロック信号及び前記第２クロック信号を生成するクロック発生器をさらに含むことを特徴とする請求項１７に記載の半導体集積回路。
- 前記第１基準電圧または前記第２基準電圧を生成するために前記第１入力信号電圧または前記第２入力信号電圧と電荷分配される固定基準電圧を発生する固定基準電圧発生器をさらに備えることを特徴とする請求項１８に記載の半導体集積回路。
- 入力信号により表示される論理状態の検出装置を備える半導体集積回路において、
入力信号電圧レベルを互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信し、前記第１クロック信号によって受信された第１入力信号電圧と固定基準電圧との電荷分配を通じて第２基準電圧を発生し、前記第２クロック信号によって受信された第２入力信号電圧と前記固定基準電圧との電荷分配を通じて第１基準電圧を発生する基準信号発生回路と、
前記第１入力信号電圧により表示される論理状態は前記第１基準電圧に基づいて決める決定回路と、
を備えることを特徴とする半導体集積回路。 - 前記基準信号発生回路は、外部から発生された固定基準電圧を受信することを特徴とする請求項２０に記載の半導体集積回路。
- 前記決定回路は、前記第１入力信号電圧が前記第１基準電圧より高い時に前記論理状態をハイ状態と決めることを特徴とする請求項２０に記載の半導体集積回路。
- 第１クロック信号によって入力信号をサンプリングし、第１入力信号電圧を発生する第１サンプラと、
前記第１クロック信号と逆相である第２クロック信号によって前記入力信号をサンプリングし、第２入力信号電圧を発生する第２サンプラとをさらに備え、
前記基準信号発生回路は、前記第１クロック信号によって、前記第２入力信号電圧に基づいた第１基準電圧を発生し、前記第２クロック信号によって、前記第１入力信号電圧に基づいた第２基準電圧を発生し、
前記決定回路は、前記第１入力信号電圧と前記第１基準電圧とを比較することにより、前記第１入力信号電圧で表示される第１論理状態を決め、前記第２入力信号電圧と前記第２基準電圧とを比較することにより、前記第２入力信号電圧で表示される第２論理状態を決めることを特徴とする請求項２０に記載の半導体集積回路。 - 前記基準信号発生回路は、前記第２入力信号電圧及び固定基準電圧の電荷分配された電圧として前記第１基準電圧を発生する第１平均回路と、前記第１入力信号電圧及び前記固定基準電圧の電荷分配された電圧として前記第２基準電圧を発生する第２平均回路とを有することを特徴とする請求項２３に記載の半導体集積回路。
- 前記決定回路は、
前記第１入力信号電圧が前記第１基準電圧より大きい時に前記第１論理状態をハイ状態と決め、前記第１入力信号電圧が前記第１基準電圧より小さい時に前記第１論理状態をロー状態と決める第１比較器と、
前記第２入力信号電圧が前記第２基準電圧より大きい時に前記第２論理状態をハイ状態と決め、前記第２入力信号電圧が前記第２基準電圧より小さい時に前記第２論理状態をロー状態と決める第２比較器と、
を有することを特徴とする請求項２４に記載の半導体集積回路。 - 前記第１クロック信号及び前記第２クロック信号を発生するクロック信号発生器をさらに備えることを特徴とする請求項２３に記載の半導体集積回路。
- 前記第１サンプラ、前記第２サンプラ及び前記基準信号発生回路は、外部から発生された第１クロック信号及び第２クロック信号を受信することを特徴とする請求項２３に記載の半導体集積回路。
- 入力信号により表示される論理状態の検出装置を備える半導体集積回路において、
互いに逆相である第１クロック信号と第２クロック信号に同期して交代に受信された第１入力信号と第２入力信号電圧とを使用して固定基準電圧を調整し、調整基準電圧を発生する基準信号発生回路と、
前記第１入力信号電圧と前記第２入力信号電圧とによって各々表示される順次的な論理状態を前記調整基準電圧に基づいて決める決定回路と、
を備えることを特徴とする半導体集積回路。 - 前記決定回路は、前記第１入力信号電圧の前記論理状態を前記第２入力信号電圧を使用して調整された前記調整基準電圧を使用して決定することを特徴とする請求項２８に記載の半導体集積回路。
- 前記基準信号発生回路は、前記固定基準電圧と前記第１入力信号電圧とを電荷分配することにより、前記固定基準電圧を調整することを特徴とする請求項２９に記載の半導体集積回路。
- 前記固定基準電圧を発生する固定基準信号発生器をさらに備えることを特徴とする請求項２９に記載の半導体集積回路。
- 前記基準信号発生回路は、外部から発生された固定基準電圧を受信することを特徴とする請求項２９に記載の半導体集積回路。
- 前記決定回路は、前記受信された入力信号電圧が前記調整基準電圧より大きい時に前記論理状態をハイ状態と決め、前記受信された入力信号電圧が前記調整基準電圧より小さい時に前記論理状態をロー状態と決めることを特徴とする請求項２８に記載の半導体集積回路。
- 第１クロック信号のハイ区間の間に入力信号をサンプリングして第１入力信号電圧を発生する第１サンプラと、
前記第１クロック信号と逆相である第２クロック信号のハイ区間の間に前記入力信号をサンプリングして第２入力信号電圧を発生する第２サンプラとをさらに備え、
前記基準信号発生回路は、前記第１クロック信号のハイ区間の間に前記第２入力信号電圧に基づいて前記固定基準電圧を調整して第１調整基準電圧を生成し、前記第２クロック信号のハイ区間の間に前記第１入力信号電圧に基づいて前記固定基準電圧を調整して第２調整基準電圧を生成し、
前記決定回路は、前記第１入力信号電圧と前記第１調整基準電圧とを比較することにより、前記第１入力信号電圧により表示される第１論理状態を決め、前記第２入力信号電圧と前記第２調整基準電圧とを比較することにより、前記第２入力信号電圧により表示される第２論理状態を決めることを特徴とする請求項２８に記載の半導体集積回路。 - 前記基準信号発生回路は、前記固定基準電圧及び前記第２入力信号電圧を電荷分配することにより前記固定基準電圧を調整して前記第１調整基準電圧を生成する第１平均回路と、前記固定基準電圧及び前記第１入力信号電圧を電荷分配することにより前記固定基準電圧を調整して前記第２調整基準電圧を生成する第２平均回路とを有することを特徴とする請求項３４に記載の半導体集積回路。
- 前記決定回路は、
前記第１入力信号電圧が前記第１調整基準電圧より大きい時に前記第１論理状態をハイ状態と決め、前記第１入力信号電圧が前記第１調整基準電圧より小さい時に前記第１論理状態をロー状態と決める第１比較器と、
前記第２入力信号電圧が前記第２調整基準電圧より大きい時に前記第２論理状態をハイ状態と決め、前記第２入力信号電圧が前記第２調整基準電圧より小さい時に前記第２論理状態をロー状態と決める第２比較器と、
を有することを特徴とする請求項３５に記載の半導体集積回路。 - 前記第１クロック信号及び前記第２クロック信号を発生するクロック信号発生器をさらに備えることを特徴とする請求項３４に記載の半導体集積回路。
- 前記第１サンプラ、前記第２サンプラ及び前記基準信号発生回路は、外部から発生された第１クロック信号及び第２クロック信号を受信することを特徴とする請求項３４に記載の半導体集積回路。
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