CN101202614A - 用于产生时钟采样信号的方法、设备和系统 - Google Patents

Abstract

公开用于数字数据的接收器的采样时钟信号控制器。可以识别数据波形的特定比特模式，并且可以分析与特定比特模式对应的波形的所存储的时间样本来改善采样时钟信号的定时。关于已经比特模式的这些“时间－幅度”样本可以用于确定应该在眼图中心之前、在眼图中心还是在眼图中心之后获得关于数据波形的样本以及时间改变多少。因此，单一的低功率时钟可以用于调节采样时钟的定时，使得可以实现改善的通信。这样的单一时钟系统具有降低的功率需要和增加的准确度。

Description

用于产生时钟采样信号的方法、设备和系统

技术领域

本公开涉及通信系统领域，特别地涉及时钟和数据恢复系统领域。

背景技术

通信系统通常利用某种形式的时钟系统来在传送器和接收器之间同步通信。在数字通信系统中，接收器必须以与传送端相同的平均频率操作来防止信息丢失。当在数字通信链路、交换节点、复用器、传输线接口的网络上传送数字信号时，保持所有实体以相同平均频率操作的任务被称为网络同步。

通常，在千兆赫兹通信系统中，当数据波形的幅度到达稳定状态时接收器读取或采样数据波形是非常重要的。许多技术可以用于确定何时采样数据波形，并且该处理通常被称为时钟和数据恢复(CDR)。在CDR系统中，当接收器的定时与数据波形同步时，接收器的采样时钟在合适的时间将触发诸如锁存之类的接收部件来获取波形提供的逻辑值。传统CDR系统使用每比特间隔或比特周期循环的两个系统时钟或两个采样时钟信号，因此消耗大量功率。第一监视时钟通常用于检测输入波形的定时，并且当为了数据获取而采样数据波形时，第一时钟可以控制或同步实际上进行控制的第二时钟。

CDR系统通常准同步地(plesiochronously)操作，其中传送器时钟具有以“已知”频率操作的频率，并且接收器时钟以相同频率(具有某种小频率偏移)操作。准同步操作通常发生在临界定时瞬间名义上以相同的速率发生，且速率的任意变化被限制在特定限度内的情况下。虽然可以基于传送器时钟的频率设置采样时钟的频率，但是在传送器和接收器之间可能发生未知的延迟。此外，所接收到的波形的定时可能经历由时钟电路的非理想性引起的随机变化(所谓定时抖动)。因此，接收器需要确定提取采样时间以便准确地从所传送的数据波形中恢复数据。

理想地，时钟和数据恢复电路可以关于脉冲的中心或差分信号的后续跃迁之间的位置执行电压检测和“相位限幅(phase slicing)”。差分信号是具有180度相位差的每个可以在分离的导体上承载的两个信号。将这些信号经常标记为数据信号和互补数据信号。由于信号具有180度相位差，因此当传送数据时，在数据线上的信号将具有与互补数据线上的信号相反的值。可以理解信号不能立即跃迁，并且特别在高速千兆赫兹通信信号中，信号保持在稳定状态的时间间隔可能短于信号跃迁所需要的时间，因此，当存在特定比特模式(bit pattern)时，数据波形可能看上去像正弦波。因此，差分信号的图像经常看上去像两个相反的正弦波，其根据要被传送的数据内容以不同的间隔在曲线图上的平均电压处交叉。

因此，在差分数据信号或波形的交叉之间，通常形成眼形状(eye shape)，经常称为眼图。由于差分信号可以参照地“浮置”，并且电压和差分电压可以连续改变，眼的大小将经常连续改变或被压迫(stessed)，然而眼图的某些形式通常将被保留。在许多应用中，读取数据的优选时间是眼的中间，或在连续跃迁期间差分信号相互交叉的半路上。然而，经常很难确定最佳时间来采样数据波形，这是因为由于波形的不规则而导致最佳时间可能不在眼图的中心。

最近CDR系统的发展已经实现了可以确定波形的眼中心和/或采样数据流的优选时间的额外电路。如上所述，事实上所有这些设计具有多个系统时钟和其它控制电路，这样的系统消耗超大量功率，并且在集成电路上占据许多宝贵的空间。虽然这些结构中的某一些确实改善比特差错率，但是功率和尺寸所带来的不利比这样的电路提供的益处更多。

如上所述，许多CDR系统通过检测两个差分数据线的交叉来与输入数据波形同步，然后响应于在比特周期半路上触发数据波形的读取的采样时钟信号采样数据波形。因此，当采样时钟激活时在不同的时间间隔期间从传输线获取数据。时钟产生和分布电路是集成电路中的最大功率消耗者之一(如果不是最大功率消耗者)。更特别地，由于需要多个时钟，因此在数据接收电路中使用的时钟电路非常“功率饥渴(power hungry)”。该多个时钟必须准确，因此由复杂的“功率饥渴”相位产生器电路产生。这些电路包括延迟锁定环(DLL)、锁相环(PLL)和相位旋转型时钟产生器电路。

当前，通信或信息系统以每秒千兆比特的范围传送和接收数据。增加经常出现在传输线上的噪声和失真中间的CDR的准确度是很难的，这是因为信号跃迁和稳定状态值的时间间隔可以非常小，并且这需要时钟信号的极度准确。如上所述，在CDR电路中的时钟产生和分布是功率消耗的最大因素(contributor)之一。因此，具有最小时钟信号和最小时钟信号跃迁的架构将提供CDR系统的显著改善。

发明内容

这里公开的系统、配置方法和介质很大程度上解决了上述问题，以在一个实施例中提供用于数字数据的接收器的采样时钟信号。采样时钟信号适用于时钟和数据恢复(CDR)应用。在一个实施例中，可以存储预定比特模式，并且可以获取和存储波形的多个时间-幅度样本。当系统检测到预定的比特模式出现时，可以从存储器中获取与所检测到的比特模式对应的时间-幅度样本，并对其分析来确定数据采样时钟的定时是否可以被改善。可以在编码预定比特模式的跃迁波形的上升和/或下降沿近似获得时间-幅度样本，使得可以准确确定波形是超前于数据采样时钟优选量还是落后于数据采样时钟优选量。

响应于该分析，可以调节接收器的数据采样时钟来改善接收器的数据恢复性能。当波形跃迁超前于眼中心超过预定量时，可以将采样时钟前进预定量，而当波形跃迁落后于眼的中心超过预定量时，可以延迟采样时钟预定量，以便可以获得改善的通信。

可以通过利用根据收敛例程(converging routine)被连续调节的两个采样反馈环的采样系统来策略地获取可用的时间-幅度样本。时间-幅度样本方法和配置可以利用均由逻辑模块控制的定时反馈环和电压电平反馈环。定时环可以控制/改变样本的获取时间，而电压环可以改变电压检测方面，使得系统在特定时间波形不在特定电压时，可以确定在特定时间波形是否提供特定电压，或相反。可以由向可调节延迟模块馈送(feed)的波形监视时钟帮助时间-幅度测试图案或例程，其中由定时反馈环控制可调节延迟模块。逻辑模块可以在采样过程中提供定时反馈环信号，和电压反馈环信号或偏移电压。

可以将时间幅度样本存储为表示命中或未命中的单一比特。在由定时环信号定义的特定时间上，该单一比特在波形电压高于偏移电压时可以获得逻辑高，而在偏移电压高于波形电压时获得逻辑低。由于幅度环电压被升高或降低，所以可以由逻辑模块准确地定位波形跃迁的时间-幅度位置，并且利用收敛例程来利用这样的准确位置，逻辑模块可以检测数据采样时钟的定时缺陷，并且调节接收器采样时钟的定时。

在一个实施例中，诸如顺序比特模式1-1-0(下降)和0-0-1(上升)之类的“大跃迁”型比特模式(具有相同值的两个顺序比特的比特模式)可以是触发采样环和逻辑模块检查时间-幅度数据的预定比特模式。比特模式滤波器可以识别这些大跃迁，并且可以激活逻辑模块来获取并分析与所检测到的大跃迁对应的、所存储的时间-幅度样本。逻辑模块的这样的分析可以经由反馈环改变测试处理，或者其可以根据数据的内容来调节接收器的数据采样时钟的定时。

在一个实施例中，时间-幅度样本的获取可以利用被两个反相器本地划分为三个顺序时钟信号的分布时钟。在比特周期期间可以利用该三个顺序时钟信号来在三个不同的时间间隔上获取数据波形的时间-幅度样本。中间时钟信号可被用作波形采样时钟和数据采样时钟，其中三个顺序信号的第一和最后一个可被单独用于数据时钟恢复功能。

在特定实施例中，可以在数百比特的过程中获得时间-幅度样本，用比特模式进行标记并进行存储，使得时间-幅度样本可以涉及在他们的获取期间出现的比特模式。当全部识别出在不同时间发生的、诸如5个大3比特跃迁之类的特定比特模式时，可以获取涉及大跃迁的所有5次出现的时间-幅度样本以进行分析。关于在时间上相对稳定的波形的强健数据集(robust data set)，允许逻辑模块针对相同比特模式比较在许多不同时间位置上获得的时间-幅度样本，以确定上升沿或下降沿正在哪里发生(平均)。此外，这样的数据集可以提供可以用于改善数据采样和波形采样处理的中值和平均值。

在另一实施例中，提供具有传送数据波形的传送器、传递数据波形的传输线和接收数据波形的接收器的通信系统。该系统还包括逻辑模块来实现测试采样例程和用于过滤数据波形来确定或识别输入比特模式的比特模式滤波器。当所接收到的比特模式与预定的比特模式匹配时，波形的所获得的参数可以用于同步接收器的采样时钟信号，使得接收器可以执行数据恢复功能。

因此，CDR系统可以利用以上公开的单一、低功率时钟系统来在通信链路上恢复数据，并且调节采样时钟的定时，使得可以改善通信系统的比特差错率。传统时钟数据恢复系统利用两个分布的时钟，并且所公开的单一时钟系统将通常仅消耗传统CDR系统所需的功率的一半。这样的单一时钟系统将提供采样时间和数据获取的提高的准确度，并且产生出对其它电路来说更少的干扰。

附图说明

通过阅读下面的详细描述和参照附图，本发明的方面将变得更加清楚，在附图中相同的附图标记可以指示类似的元件：

图1图解具有时钟和数据恢复电路的通信系统的方框图；

图2描述产生眼图的数据波形的曲线图；

图3图解通信系统的方框图；

图4描述延迟电路的方框图；

图5图解替代延迟电路的方框图；和

图6描述时钟数据恢复的方法的流程图。

具体实施方式

下面是附图中描述的公开实施例的详细描述。该实施例的内容十分详尽以传达本公开的内容。然而，所提供的细节量不意欲限制实施例的其它变型；相反，本发明涵盖由所附权利要求限定的本公开的宗旨和范围内的所有修改、等效物和变型。下面的描述被设计来使本领域普通技术人员理解实施例。

虽然将在下面参照硬件和/或软件的特定结构描述特定实施例，但是本领域技术人员将认识到可以用其它等效硬件和/或软件系统有利地实现本发明的实施例。这里描述的公开的方面可以存储或分布在计算机可读介质上，该介质包括磁和光可读和可擦除的计算机盘，以及电分布在因特网或其它网络上(包括无线网络)。对于本公开的方面是特定的数据结构和数据传输(包括无线传输)也包含在本公开的范围内。

参照图1，图解了通信系统100。通信系统100可以包括传送器102、接收器104和将传送器102与接收器104互连的电阻受控传输线106。具有数据线112和互补数据线114的传输线106可以携带差分数据，使得当一条线提供逻辑高值时，另一条线提供逻辑低值，反之亦然。接收器104可以在时钟110、数据波形采样器116和时钟同步器108的帮助下执行时钟和数据恢复(CDR)。虽然为了描述的目的这里独立显示CDR部件，但是虚线方框图解CDR部件110、116和108可以集成为接收器104的一部分，并且在同一集成电路上。

传输线106或(经常被叫做)串行通信信道可以是印刷电路板的条形线或轨道之一或组合。传输线106还可以包括背板布线、多种线缆或线缆线路，并且可以包括各种连接器来将传送器102与接收器104互连。传输线106可以提供与传送器102和接收器104的输入和输出电阻匹配的电阻，使得在信号在传输线106上传送时可以将传输线106的噪声最小化，并且该信号的功率不会显著降低。

在一个实施例中，传送器102和接收器104可以以每秒超过3千兆比特的速率交换数据。以这样的高数据率，数据的准确读取需要接收器104与输入数据波形同步，使得可以准确地采样数据。最初，或在通电时，接收器104同步需要时间，并且在通电和握手过程期间可能丢失一些比特，但是差错校正和检测方案通常重发所丢失的数据，使得系统可以恢复可能丢失的数据。假设由接收器104正在准确接收一些比特，所公开的系统100可以改善接收器104的数据采样时钟的定时，使得可以以“最佳”时间读取数据波形，并且这可以增加所接收到的数据的准确度并降低通信的差错率。

根据本公开，来自单一时钟产生器110的单一时钟信号可以将时钟信号提供给数据波形采样器116。数据波形采样器116可以连接到传输线106，并且记录输入到接收器104的数据波形的时间-幅度样本。数据波形采样器116可以提供能提供一系列采样点的动态时间-幅度测试例程来获取关于波形的数据，其中该采样点在不同时间在波形边沿上收敛。可以基于已知比特模式的之前测试结果连续调节这样的测试序列，并且还可以改变测试序列来进行不同类型的测试。

当确定预定比特模式在传输线106上已经发生时，可以由时钟同步器108分析在这样的检测期间记录的时间-幅度样本，因此时钟同步器可以调节接收器104中的数据采样时钟的定时。数据采样时钟可以是源于时钟110的分布时钟，由时钟同步器108修改，并且接收器104可以利用经修改的时钟来将在接收器104内的部件的操作与输入数据波形同步。因此，单一的低功率时钟110可以用于恢复通信链路或传输线上的数据。这样的单一时钟系统100可以以需要两个分布时钟的传统接收器所需要的一半功率操作，并且单一的时钟系统将产生更少的噪声并提供数据获取的更高准确度。

在一个实施例中，在获得数据样本的同时获得幅移样本，并且这样的样本可以用于确定差分信号的眼图的中心的定时位置。基于眼的中心和数据提供的其它属性，时钟同步器108可以调节采样时钟信号。在其它实施例中，在超前于和落后于数据样本很小时间偏移的“实例(instance)”上与数据样本一起获得两个幅移样本。可以将来自这些样本的信息馈送到可以根据信息调节采样时钟的逻辑模块。

所公开的系统100可以有效用在用于通过短电链路的芯片到芯片数字数据传输的千兆赫兹范围中。可以利用该系统的一个这样的配置是支持希望具有最低可能差错率且具有最高可能数据率的基于因特网协议的通信的电信系统中的路由器或交换机。传送器102可以由集成在具有许多其它装置或部件(其提供诸如路由和差错检测-校正之类的许多其它功能)的集成电路或芯片上的电部件组成。类似地，接收器104可以与其它装置集成在同一芯片上，并且可以是“芯片上系统”的一部分。系统100还可以用在通过有线介质(诸如现有技术路由器的背板)从芯片到芯片传送数据的每秒多千兆比特系统中。

参照图2，图解了叠加了数据波形的曲线图200。更具体地，在曲线图200中“强调”了表示不同顺序比特模式的三个不同的数据波形202、204和206。由短虚线图解的波形202提供由所获取的比特模式212所示的、为“0-1-0-0”的比特模式获取。可以理解，在通常由图中的垂线定义的每个时间间隔或比特周期上，在所获取的数据部分中的比特位置及其表示直接在在曲线图200中的波形提供的比特模式之下。

由连续线图解波形204，并且波形204提供如比特模式214所示的比特模式传输“0-1-1-1”。由长虚线片段图解波形206，并且波形206表示如比特模式216所示的比特模式传输“1-1-0-0”。因此，数据波形具有比特周期或比特读取时间周期(在曲线图上大致为22纳秒)，并且在比特周期期间的某个时间接收器可以采样或获取每个比特值。然而对采样波形和获取比特的“最佳”时间是有争议的，并且接收器同步的一个要点是确定在比特周期期间的最佳时间来读取波形的值(电压)。该确定可以用于修改数据采样时钟触发锁存或将锁存计时(clock)来读取该数据的时间。

根据本公开，由诸如0-1-0和1-0-1(波形的顺序翻转(toggling)来改变状态)之类的比特模式定义小跃迁，而大数据跃迁由诸如0-1-1、1-1-0、0-0-1或1-0-0之类的、顺序传送两个逻辑高或两个逻辑低的顺序比特模式定义。可以理解所示的包括波形202、204、206的波形在接收器的输入上展示不同的最大值、最小值和跃迁点。

例如，可以理解由波形202所示的小跃迁从未到达轨电压，这是因为该信号改变得过快以致于波形不能到达该值。相反，诸如波形204和206所示的那些之类的大跃迁可以到达诸如+或-0.25伏的轨值，并且波形可以保持在这样的值直到传送中的数据需要波形跃迁到相反状态为止。

图解眼图220，其中眼具有中心211。在曲线图200上还图解了在眼图中心上的10个示例性时间幅度采样点208A、208B、208C、209A、209B、209C、210A、210B、210C和211。如上所述，可以由公开的系统实现许多不同的测试例程或测试处理。在曲线图200中图解了两个不同类型的测试例程。在第一实施例中，时间幅度样本209A、209B和211是第一不同测试例程的一部分，其中在单一的、特定的时间，也就是与被认为是眼图211的中心同时获得时间-幅度样本。

在第二不同测试例程中，可以在比特周期期间在三个不同的时间获得样本。第一采样时间可以发生在0-1-1跃迁的上升沿期间，诸如在眼211的中心之前的t0，第二采样时间可以与眼211的中心同时发生，而第三采样可以发生在眼211的中心之后的时间t1。

在“第一”单一采样时间实施例中，可以与察觉到的眼211的中心的出现同时获取诸如样本209A和209B之类的时间-幅度样本。给定系统的参数，与特定比特模式相关的波形将不随时间改变很大。因此，如果由于通电时的电阻不匹配导致眼图被压缩，该压缩的眼图随时间将保持相对恒定。如上所述，测试例程可以连续地改变在后续相等比特模式中在哪里获取测试点，以识别特定比特模式的波形的边沿发生的位置。通过利用电压加法器和与眼211的中心同时的不同偏移电压来改变测试点，以至少获取波形的边沿发生的时间和电压的平均值。

例如，为了获取采样点209A，幅度样本控制环可以调用偏移电压，使得在209A的比特样本将在测试点209A获得逻辑高。可以理解测试点209A具有小于波形边沿电压的电压，因此该比特可以被翻转为高作为“命中”。在后续比特模式中，可以将偏移电压升高超过0.5伏，并且可以获得诸如209B之类的测试点，并且由于测试点在采样时间具有大于波形电压的电压，因此针对测试采样获取的比特是逻辑0(作为“未命中”)的情况将发生。

基于这些结果，可以改变或降低偏移电压以收敛在波形边沿的确切时间-幅度位置。虽然在后续比特模式中将偏移电压改变数百分之一伏，但是命中-未命中、命中-未命中序列可以准确定位和跟踪波形边沿。因此，测试例程通常可以确定波形边沿在特定时间具有特定电压，并且该信息可以用于确定眼是否被压缩和应该如何调节采样时钟。此外，可以改变获得时间-幅度样本的时间来确定假想的交叉点，其中大跃迁1-0-0和0-1-1发生(在曲线图200中其发生在209B下或在209A上)。在眼的中心期间通常可以通过在轨电压的某个百分比开始采样过程来定位预定的时间-幅度测试样本。在所示的曲线图200中，轨值的百分之六十(60％)是假想交叉将在眼的中心发生的位置。

如上所述，第二实施例或用于获取有用时间-幅度样本的例程可以包括在比特周期中获取三个样本，即眼前(preye)样本、中眼样本和眼后(posteye)样本。时间-幅度样本208A、208B和208C超前于眼211的中心，而时间-幅度样本210A、210B和210C落后于眼211的中心。样本208A-C指示利用不同的偏移电压同时获得的样本，其中在208A和210A的样本将获取逻辑0和命中，208B、28C和210B和210C将获得逻辑1(因为他们成功检测到波形电压)。由于使用第一实施例可以改变电压，使得测试点命中-未命中、命中-未命中、命中-未命中来定位和跟踪波形的边沿。可以由公开的数据波形采样系统存储这样多个时间-幅度样本。

如上所述，数据波形采样系统可以存储指示波形在特定时间具有特定电压(成功时间-幅度测试)的单一二进制值。在另一实施例中，采样系统可以读取和存储具有反映数据波形在特定时间的模拟电压的幅度的多个比特(诸如4比特)的数字值。在其它实施例中，可以在0伏线以下(在曲线图的下半部)进行采样，并且在其它实施例可以在输入数据波形的任意侧获得多个样本，而不是仅仅三个样本。

在一个示例中，当比特顺序1-1-0在例如100比特的周期上发生5次时，来自5个不同间隔的每一个的时间-幅度样本可能在某些时间-幅度组合是成功的(即，可能记录命中或逻辑1)，并且可能在其它时间-幅度组合是不成功的。关于在一百比特间隔上的相同比特模式的该数据可以提供诸如数据波形超前于或落后于眼图211的中心的“趋势”之类的有用信息。可以用传统CDR电路和方法的功耗的一部分来完成这样的单一时钟方法。

根据本公开，已经确定诸如具有大跃迁的图案(包括波形202和206所示的那些)之类的特定比特模式的时间-幅度样本可以提供能用于“细调”或修改采样时钟定时并实现改善的性能的定时恢复信息。修改采样时钟的定时可以提供针对通信系统改善的数据差错率，同时单一时钟系统可以显著地降低接收器的功耗。可以仅在每一百比特上获得时间-幅度样本，并且本公开的教学可以降低获取数据所需的时钟、时钟产生器和时钟跃迁数量，因此可以减少整体功耗。

所公开的系统可以在启动过程中空闲，并且当启动过程完成时，可以实现所公开的系统来连续调节采样时钟来在差错率方面上提供显著的改善，同时明显降低需要来实现这种改善的功耗和电路。通过采样数据确定的波形参数可以用于向接收器提供采样时钟触发，使得接收器可以在“理想”或“优选”时间从数据波形读取数据。在另一实施例中，在t0的波形采样时钟可以被提前(或移动到曲线图200的左侧)或被延迟，直到成功的命中发生为止，并且同样地，t1可以被提前或延迟来定位波形边沿。可以通过控制向波形采样时钟提供延迟的延迟模块来完成该时间控制。

在一个结构中，可以由各种延迟门延迟由延迟模块产生的单一时钟，以产生附加的异步波形采样时钟信号。这样的信号类型可以提供用于208A-C和210A-C数据获取的定时。这些时钟信号可以用于采样波形，并且提供用于特定三比特序列的数据的“括弧(bracket)”。如图所示，在三个时钟信号之间的空间可以是比特周期的小部分。例如，信号之间的时间可以在数个微微秒(picosecond)级。

类似地，数据采样信号可以基于大跃迁超前于眼图的中心的所检测到的趋势提供能从眼211的中心校正数个微微秒的同步数据时钟信号。替代地，当检测到大跃迁落后于眼中心的趋势时，可以调节采样时钟，使得其落后于眼211的中心。当以非常高的速率接收数据时，在眼的中心之前或眼的中心之后细调采样时钟数个微微秒可以在数据差错率上产生出实质上的差异。

通常，利用开始采样序列，可以由控制环控制采样例程，使得时间-幅度样本收敛来获取准确的波形数据。将在下面参照图3和下面的表1和表2进一步描述控制环的这样的操作。

参照图3，公开了单一时钟数据接收器系统300。如上所述，单一时钟系统可以在单一时钟输入上操作，这是因为系统不需要传统CDR系统中的数据波形交叉检测系统或过采样。系统300可以包括具有时钟324的传送器320，其通过传输线302向接收器322发送数据。在虚线方框区域内的数据波形采样器/同步器(DWSS)326可以监视在传输线302上存在的比特模式和波形数据。基于比特模式和所获取的波形数据，DWSS326可以提供准确的数据采样时钟信号328到接收器322。

DWSS 326可以包括时钟310、延迟模块311、锁存350、锁存352和由锁存N 354(锁存350-354)指示的许多附加锁存、存储器341、逻辑模块308、比特滤波器362、加法器340和比较器360。根据本公开，公开了可以利用来自时钟310的单一时钟信号来提供将接收器322与数据波形同步的准确的数据采样时钟308的系统、设备和方法。DWSS 326还可以确定数据波形的许多其它参数。例如，DWSS 326可以基于采样各种比特模式的幅度来确定波形的眼图的中心，并且DWSS 326可以获取诸如定时或最大、最小、交叉的位置之类的数据波形的属性或参数，并且可以确定关于差分信号的其它信息。这样的信息通常可以用于调节采样时钟，控制测试图案和控制系统操作。

在一个实施例中，仅需要两个锁存(锁存350和锁存352)来调谐数据采样时钟328。在两个锁存实施例中，锁存350和352可以获取传输线302上的数据波形的时间-幅度样本。在该实施例中，时间-幅度采样数据可以再次是指示在特定时间上数据波形是在特定电压之上还是之下的二进制数(命中或未命中)，其由经由幅度控制环358提供给加法器340的偏移电压和经由定时控制环316提供给延迟模块311的时间延迟信号确定。

在两个锁存实施例的操作期间，锁存352可以响应于由延迟模块311提供的波形采样时钟以及加法器340提供的偏移电压，在不同时间和电压(曲线图上的位置)上获取时间-幅度样本。如果在延迟模块311提供的锁存的时钟输入时波形电压减去幅度环358上的偏移电压足够翻转锁存352，则锁存352的输出将在其输出端提供逻辑1。然而，如果偏移很高使得锁存352将不能翻转，则锁存352将在其输出端提供逻辑低。如上所述，当放置来连续监视波形的边沿的移动(如果有的话)时，可以连续调节定时和偏移来收敛到波形的边沿，或在波形边沿上下“跳动”。

延迟模块311在逻辑模块308的控制下并经由定时环316可以提供各种可调节的时间延迟来将样本计时(clock)到每个锁存350-354中。可以由逻辑模块308经由幅度环358控制加法器340，使得可以采样各种波形电压。锁存N 354和比较器360描述替代实施例，其中可以利用比较器360代替加法器，并且锁存N 350可以允许在每个比特周期期间获得更多数据点。

如上所述，在时间-幅度样本与诸如大跃迁之类的比特模式关联时他们变得更有价值。因此，锁存350可以获取由传输线上的波形提供的二进制数据。因此，可以由来自延迟模块311的波形采样时钟触发锁存350的数据获取。锁存350可以获取来自传输线302上的波形的串行二进制数据，并且可以将所获取的串行二进制序列发送到比特滤波器362。比特滤波器362可以检测诸如特定大跃迁之类的特定比特模式的出现。

在比特模式滤波器362检测到诸如1-0-0图案之类的特定、预定比图案之后，逻辑模块308可以从存储器341获取与1-0-0图案关联的时间-幅度样本，并且经由控制线370利用这样的数据来控制延迟模块311来改善数据采样时钟328的定时。在一个实施例中，逻辑模块308可以使用组合逻辑来修改控制环316和358以改善时间-幅度数据，并且可以基于所获取的时间-幅度数据经由控制线370修改数据采样时钟。

更具体的是，DWSS 326可以识别特定比特模式，并且基于所识别的比特模式和波形时间-幅度数据，DWSS 326可以确定应该如何调节采样时钟定时。基于这些波形的幅度和定时，逻辑模块可以控制能向接收器322提供采样时钟信号328的延迟模块311，允许接收器322来从传送器320准确地接收数据。传统低成本逻辑门和寄存器可以用于实现所公开的系统。

在一个实施例中，可以基于比特滤波器362接收诸如比特模式0-0-1和1-1-0之类的特定三比特模式来分析时间-幅度样本。定时控制环316可以改变指示何时获得采样的定时，而幅度环358可以改变时间幅度样本的幅度部分的测试电平。例如，当三个不同的1-1-0比特序列出现在例如100比特的周期上时，来自该三个不同间隔的每一个的单一样本可以用于揭示关于数据波形的有用信息。这样的有用信息可以包括何时数据波形跃迁关于采样时钟正在发生，以及数据波形的跃迁的斜率或形状。

可以过滤比特模式的比特模式滤波器362可以允许系统忽略在小跃迁期间获取的数据并抑制采样获取控制环。小跃迁通常不揭示关于超前和滞后现象和波形跃迁趋势的明显数据。更具体地，关于小跃迁的分析通常不揭示采样时钟关于波形跃迁是过早还是过晚，或可用定时调节改善的性能。通常，将小跃迁波形与大跃迁波形比较，可以理解小跃迁模型在一个比特周期中上升和下降。因此，很难确定针对改善的数据接收应该移动采样定时的方向。

可以基于数据波形的上升和下降沿的所检测到的“位置”来确定提前或之后采样时钟(或从传输线获取数据的确切时间)。可以控制采样时钟信号328的定时环316、相位跟踪环或采样时钟定时修改环(如对其可能的称呼)可以相对慢，并且不逐比特地控制延迟模块311。定时环316可以更多地用作长期“趋势”的校正或波形定时的长期漂移。因此，当由处理逻辑308标识大跃迁时，可以评估该所标识的时间-幅度样本来确定是否应该实现“长期”采样时钟修改方案。

大跃迁是从轨电压上升或下降到轨电压，并且很容易在这样的大跃迁期间获取准确的数据，这是因为更容易确定可以获取准确的数据的波形跃迁的“边”。典型地，大跃迁将提供用于定时分析的更好的波形，这是因为它们具有更高的电压摆动和更可预测的曲线或斜率。此外，与小跃迁附近的CDR采样获取相比，在大跃迁附近的数据获取从时钟采样信号的细调中获益更多。具有大跃迁的波形通常提供关于采样时钟是太早还是太晚的更多数据点。

如上所述，可以细调采样时钟的定时，但是可以不逐比特地进行采样时钟的调谐(提前或滞后)，并且可以在扩展到数百比特的趋势上进行。这是因为在所传送的数据中的定时变化通常关于比特速度或创建输入数据的信号跃迁发生的很慢。因此，接收器322可以使用相对慢的相位跟踪环316跟踪输入数据的定时。

从一比特到下一比特的接收中，提供给接收器322的采样时钟328或定时可能不明显改变。响应于逻辑模块398的输出，相位跟踪或定时环316和延迟模块311的位置或定时可以在接收序列或比特或比特模式的过程中相对缓慢地改变。例如，延迟模块311可以每100个所接收到的信号跃迁或比特提前或滞后采样时钟一微微秒或一个增量

该相对慢的校正，或控制环响应对于解决温度和诸如信道变化、电路变化之类的硬件属性的变化引起的变化和小频率偏移(即＜0.02％)是可接受的，这是因为这样的变化通常不以数据率级的速率动态改变。可以理解，当系统是新或电阻不匹配的“就在范围外(just out of box)”时，电路中的寄生电容、传输线长度电源电压和其它制造公差可以改变传输线302的电属性。因此，低控制环可以基于“长期”校正或长期解决方案来校正这些支配性的“静态”缺陷来改善通信链路。

在另一实施例中，诸如锁存N 354之类的额外的锁存可以用于在每个比特周期中获取多个数据点。因此，锁存的数量可以依赖于在每个比特周期要获得的所期望的样本的数量和锁存350-354多快能获取并在存储器341中存储样本。因此，依赖于时钟，一个锁存可以仅能在一个比特周期中获取一个样本。在一个实施例中，逻辑模块308可以控制能向比较器360提供参考电压的幅度采样环358，该比较器360可以与加法器340和锁存352类似地操作。在使用多个锁存的情况下，一些锁存可以仅周期活动来节省额外的功率。在一个实施例中，可以由相位旋转器或每一个提供时钟信号的连续延迟的栅极简单阶梯(simple ladder)来实现延迟模块311。

在又一个实施例中，替代锁存，模拟数字转换器(未示出)可以根据时钟信号接受波形，并且将波形电压转换为数字值并提供数字数据到存储器341作为8比特字，使得逻辑模块308可以在其控制环和数据采样信号328的计算中利用该波形值。在另一实施例中，逻辑模块308可以产生控制加法器340的数字信号，使得加法器340可以上升(boost)(A_up)，或衰减(A_down)偏移电压A来调节用于被定时测试的样本的幅度测试点。

如上所述，传统时钟和数据恢复接收器利用至少两个分布时钟来从差分数据波形获取数据，并且多次利用过采样和具有显著的功耗。在一个实施例中，本公开的DWSS 326可以利用获取表示波形的时间-幅度数据的一系列二进制值的系统采样过程确定眼图的中心。可以使用该二进制值，并且将其与识别改善数据采样定时的方式的数据比较，使得可以细调数据采样时钟。

逻辑模块308提供的时间-幅度测试或测试例程可以基于能获取数据波形的多个策略定位的时间-幅度样本的预定的或习得的例程。可以根据希望何种数据来以多种方式进行时间-幅度采样。在上面提供了两个实施例。在下面的表1中提供了上述利用三个采样点(218X、211和210X)实现测试例程的一个方式。

参照下面的表1，可以基于执行比特模式过滤的比特模式滤波器362的结果产生在幅度控制环358的A_up和A_down信号。更具体地，在表1中，基于比特模式滤波器362的大跃迁的检测调节控制环。可以通过低通滤波器在逻辑模块308内过滤幅度调节信号，以在控制环中消除信号的任何快速响应。可以增加或减少幅度控制信号(A_up和A_down)的数字值，并且可以将数字值提供到逻辑模块308或加法器344中的数字模拟转换器(未示出)，使得加法器344可以相加或减去用于采样数据波形电压的模拟电压。

通过修改采样处理，本公开的时间-幅度分析还可以用于检测或获取数据波形的额外的参数和属性。例如，逻辑模块可以确定数据波形的眼图中心，并揭示数据波形的最小值和最大平均值。逻辑模块还可以识别超前或滞后波形的趋势，可以测量眼的失真，并且可以识别差分数据波形的交叉位置。所检测到的属性可以用于连续优化采样时钟定时。因此，可以基于用已知比特模式从波形获得的时间-幅度样本来连续调谐或调节接收器的定时。

如图所示，锁存350的输出端可以提供S_D输出，其通常是表示在采样时钟读取数据波形时眼图中心外的电压，其中S_D＝sign(V(ts))。类似地，锁存352的输出端可以提供S_A输出，其中S_A＝sign(V(ts)-A)，其中A是控制环的幅度，且A是可以在采样时间由加法器340从波形电压减去的“参考电压”。因此，锁存352的输出端可以提供时间幅度样本的幅度部分。(见图2的曲线图200的右边)。

列1中的SD_n-1指示用于比特模式滤波器的三个比特的序列中的第一比特，SD_n指示滞后的第二比特，而SD_n+1指示其之后的第三比特。SA_n表示在SA_n根据眼前或眼后控制超前或落后于SD采样时接近于SD_n采样获得的时间-幅度样本。列SA_n指示在读取SD_n比特的间隔期间获得的样本，并且关注在大跃迁的中间SD_n＝1的情况的讨论。这样的情况出现在表1的第7、8、13和14行。如上所述，可以基于预定图案(即，大跃迁)的时间-幅度样本调节控制环316和358，并且可以根据当在眼前列中由锁存352捕获“1”时控制眼前中心样本和在眼后中心样本中锁存352获取“1”时控制眼后中心样本，执行在控制环上的信号的修改。

对于下面的讨论，返回参照图2是有用的。当由图案滤波器362检测比特的顺序是0-1-1，并且如表1的第7行所示的，时间-幅度(SAn)样本未检测到传输线上的足够电压时，(即，记录0)，然后，时间-幅度采样点在波形“之上”，并且逻辑模块308可以强制延迟或滞后采样时间的产生，并且可以通过合适地选择预定电压增量ΔA将电压值添加到数据波形电压(A_up)来增加偏移电压。

因此，在表1中，幅度环控制信号A_up指示偏移电压的降低，而A_down指示偏移电压的增加。如上所述，可以将A_up和A_down信号馈送到加法器340，并且可以将眼前/眼后信号发送到延迟模块311。关于以上关于第7行的描述，参照图2的上升波形204(其示出0-1-1比特模式)和在眼中心之前发生的采样点208是有帮助的。在第7行中，由于波形正在上升，并且SAn在眼中心前未检测到电压或逻辑1(在表1中是“0”)，因此已经太早和/或在电压太高处获取了时间-幅度样本，而不能检测到波形边沿。因此，控制环可以通过降低偏移电压并提供较小的偏移电压到加法器340来将时间-幅度采样点移向波形边沿。该控制环可以继续移动时间-幅度采样点直到逻辑模块针对SA_n获取逻辑1，然后如第8行所示的那样，时间-幅度样本可以远离该边沿，使得样本在波形的边沿上下“跳动”。样本“在边沿上”、“不在边沿上”和“在边沿上”可以首先检测波形的边沿的位置然后跟踪其任意移动。

在另一示例中，如第14行所示，当诸如1-1-0序列创建的上升沿之类的上升沿出现，并且如第14行的SA_n下由“1”所示，样本数据SA_n未获取逻辑1时，在眼前中，时间-幅度样本尝试定位其中SA_n将翻转到0值且偏移电压可以增加的波形边沿。为了定位波形边沿(诸如图2的波形206所示的波形)，可以在较早时间或使用增加的偏移电压来执行采样处理。

这两个示例显示简单组合逻辑如何可以用于控制至少一个反馈环来更准确地确定包含大跃迁的波形的上升沿和下降沿在哪儿发生。在该示例中，逻辑模块308和比特滤波器362的组合逻辑仅产生用于大比特模式的非0信号(或改变控制环操作点)，其中如表1的第7、8、13和14所示SDn是逻辑1。

如第8行所示，创建时间-幅度样本1的0-1-1比特序列可以帮助逻辑模块308来产生“早”或“中心前”样本并将数据波形的幅度降低特定电压。在由逻辑模块308低通过滤之后所产生的“早”和“晚”信号可控制延迟模块311的操作。

SDn-1	SDn	SDn+1	SAn	眼前	眼后	Aup	Adown
								0	0	0	0
0	0	0	1
								0	0	1	0
0	0	1	1
								0	1	0	0
0	1	0	1
								0	1	1	0	1	0	1	0
0	1	1	1	0	1	0	1
								1	0	0	0
1	0	0	1
								1	0	1	0

1	0	1	1
								1	1	0	0	0	1	1	0
1	1	0	1	1	0	0	1
								1	1	1	0
1	1	1	1

表1

如表1的第13行所示，当比特顺序或所接收到的比特序列是1-1-0-0时，则逻辑模块308可以利用增加的偏移电压强制产生眼后中心样本，以增加采样时间-幅度样本点的电压部分。如第14行所示，当比特序列的1-1-0-1发生时，这可以引起逻辑模块308产生眼前中心信号，并且将偏移电压降低一个增量或特定电压。如上所述，这些调节可以是在由接收器接收数百比特的时间段期间相对缓慢地做出的调节。

逻辑模块308可以针对由逻辑模块308通过定时环306发送到延迟模块311的环信号(loop signal)眼前和眼后(或“早”和“晚”)提供低通滤波器。这样的信号可以调节经由延迟模块311提供给锁存输入的波形采样时钟的相位。延迟模块311可以按需要移动早和晚定时信号的位置以获取附加的准确度。

可以理解仅存在一个时钟延迟模块311，并且系统300可以使用低功率和集成电路上的最小区域进行操作。该系统300提供具有并行运行的至少两个反馈环316和358的架构。这些环指示何时获取样本以及获取样本的电压偏移。采样相位环316可以细调采样定时，而幅度环358可以细调数据波形样本的幅度阈值。

许多常规差分数据接收器关于数据信号与互补数据信号的交叉点的确定同步采样时钟。该交叉点通常接近0伏。关于数据信号和互补数据信号是对称的，并且这些信号的交叉点离眼图的中心半个周期的假设是可以接受的。由于本公开使用大跃迁来修改采样时钟，因此在0-1-0或1-0-1比特模式发生时逻辑模块308可以假设眼图的中心在连续交叉点的半路上。

下面表2是用于眼前中心/眼后中心(或早/晚)和A_up/A_down信号产生用于逻辑模块308的控制环的另一可能信号表。表2提供的例程基于采用图2的第二采样实施例中讨论的获取三个样本的比特差错率实施例。与图2的样本208X、209X和210X类似，S1指示在时间上首先获得的时间-幅度样本，样本S2n指示在时间上第二个获得的样本，而S3n指示在时间上第三个获得的样本。表2图解在一个实施例中比特模式滤波器362如何能针对第3、4、7和8行产生非0输出信号。

因此，可以理解控制环仅在图2中的209(针对大跃迁)所示的S2＝1时活动。逻辑模块308可以根据表2的“早”、“晚”列指示时间-幅度时钟信号是否在眼中心之前，或采样时钟信号是否将发生在眼图中心之后。逻辑模块308可以关于早/晚信号提供低通滤波，其导致改进的上/下信号来调制延迟模块311。

逻辑模块308可以根据匹配表1所述的比特模式提供幅度调节信号(A_up/A_down)，并且逻辑模块308可以将幅度调节信号提供给低通滤波器以消除可能从切换设备产生的噪声和其它高频谐波。此外，逻辑模块308可以增加并减少数据幅度控制值A_up和A_down。该数据幅度值可以提供到模拟数字转换器来实现向加法器340的模拟输出。通常，可以不对称地增加或减少A_up和A_down。例如，A_up可以增加很多增量，而A_down可以减少之前调节中所增加的步幅(step)的仅仅一部分。因此，幅度信号可以增加所减少的步幅量的许多倍，使得可以定位波形边沿。

表2中的控制标准可以对应于利用比特差错率标准设置幅度控制。在电压位移的样本S1和S3的比特值与由S2(图2中的209A所示)获取的数据样本不同时，在左和右括弧样本S1和S3(例如图2的208A和210A)中的时间-幅度将分别发生的比特差错将发生。通过观察图2可以理解，针对S1和S3样本，在幅度控制环中增加控制幅度或偏移电压也可以导致较高的比特差错率。因此，当S1、S2和S3分别获取0-1-0电压偏移(在第3行)时，可以增加电压偏移，直到在中心一侧或另一侧发生比特差错为止，并且这可以指示何时大跃迁政治超前或落后于眼中心。可以修改具有差错的时间幅度采样的定时来定位波形边沿。

在一个实施例中，控制环可以调整第一和第三样本的幅度，使得比特差错率可以保持在预定的给定值上，例如10^-3。为了检测比特差错率，可以利用标准比特差错率例程。稍微高于眼211的中心的采样点可以用于检测实际的比特值，并且该值可以与在眼中心的每一侧上获取的时间偏移/电压偏移样本进行比较来提供比特差错率。用于具有可接受的成功量(amount of success)的S1和S3的电压偏移的设置将在时间和幅度上检测波形的边沿在“哪里”。

可以理解，使用在被压迫的眼图(可能以电压和幅度移动的眼图)上施加的所述比特差错率，系统可以在比特周期在最佳采样点有效地放置采样时钟跃迁或触发。可以理解，该特征在甚至每个比特周期利用多于两个样本来恢复定时的传统的两个时钟接收器中不存在。

S1n	S2n	S3n	早	晚	Aup	Adown
							0	0	0
0	0	1
							0	1	0			1
0	1	1		1
							1	0	0
1	0	1
							1	1	0	1
1	1	1				1

参照图4，图解了可以提供具有不同延迟的时钟信号的延迟模块400的一个实施例。反相器402、406和410可以从时钟或相位旋转器接收时钟信号，并且具有使用不同电容加载的输出。具有不同电容值的不同电容器C₁ 414、C₂ 416、C₃ 418可以关于输出提供不同的延迟。每个电容器414、416和418的值将确定每个时钟输出将具有的时间延迟的多少。C1 414可以小于C2 416，而C2 416可以小于C3 418，使得由时钟输出φ₁ 420、φ₂ 422、φ₃ 424提供所期望的时间周期的不同延迟。该输出可以连接在一起，并且可以利用开关420、422和424创建“三状态”输出。

在图5中描述用于提供延迟的时钟信号的另一实施例，其中仅产生两个本地时钟φ₂ 510、φ₁₃ 512。开关514可以被开关来确定电容器516的时钟的电容负载以创建时钟φ_1-3 512。因此，根据开关514的穿过导电率(trans-conductance)和电容器晶体管的值，时钟信号φ_1-3可以用作关于眼图的中心的超前或延迟时钟信号。

参照图6，公开了图解时钟和数据恢复的方法的流程图。如方框602所示，可以从输入数据波形检测比特模式。可以由比特模式滤波器执行这样的检测处理。比特模式滤波器可以检测大跃迁，并且当正在接收波形时，对波形上所获取的数据进行分析。如方框604所示，从产生比特模式的波形获取的多个时间-幅度样本可以用于确定波形对数据采样时钟的时间-幅度关系。

如上所述，双控制环采样系统可以用于获取关于波形的数据。例如，定时环可以控制何时获得采样的定时，而幅度环可以控制使用来进行采样的电压电平。因此，低成本锁存可以用于确定在特定时间数据波形是否具有低于特定电平的电压。控制环可以改变测试点来准确地获取关于波形的数据。

在决定方框606，逻辑模块可以利用波形的所获取的数据或时间-幅度样本来确定是否可以改善采样时钟定时。如果可以改善采样时钟定时，则如方框608所示，可以调节采样时钟定时，然后处理可以返回到方框602。如果不能改善采样时钟，则处理可以中止。

可以使用软件程序实现这里公开的每个处理。这里描述的软件程序可以在任意类型的计算机上运行，诸如个人计算机、服务器等。任何程序可以包含在各种单一承载介质中。所示的信号承载介质包括(但不限于)：(i)永久存储在非可写存储介质(如，诸如可由CD-ROM驱动器读取的CD-ROM之类的计算机内部的只读存储器装置)上的信息；(ii)存储在可写存储介质(如，在磁盘驱动器中的软盘或硬盘驱动器)上的可变信息；和(iii)通过通信介质，诸如通过计算机或电话网络(包括无线网络)被传递给计算机的信息。后一实施例具体包括从因特网、内部网或其它网络下载的信息。当执行引导本发明的功能的计算机可读指令时，这样的信号承载介质代表本公开的实施例。

所公开的实施例可以采取全部硬件实施例的方式、全部软件实施例或包含硬件和软件元素的实施例。在优选实施例中，以软件实现本发明，其包括(但不限于)固件、驻留软件、微码等。此外，本发明可以采取可以从提供可由计算机或任何命令执行系统使用或结合使用的程序代码的计算机可使用或计算机可读介质访问的计算机程序产品的形式。对于本描述的目的，计算机可使用或计算机可读介质可以是能包含、存储、通信、传播或传送可由命令执行系统、设备或装置使用或结合使用的程序的任何设备。

介质可以是电、磁、光、电磁、红外或半导体系统(或设备或装置)或传播介质。计算机可读介质的示例包括半导体或固态存储器、磁带、可卸载计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和光盘。光盘的当前示例包括紧凑盘-只读存储器(CD-ROM)、紧凑盘-读/写(CD-R/W)和DVD。适于存储和/或执行程序代码的数据处理系统可以包括直接或通过系统总线间接耦合到存储元件的至少一个处理器、逻辑或状态机。存储器元件可以包括在程序代码的实际执行之间采样的本地存储器、大容量存储器和提供至少一些程序代码的临时存储以便在执行期间降低必须从大容量存储器中获取代码的次数的高速缓存存储器。

输入/输出或I/O装置(包括但不限于键盘、显示器、点击装置等)可以直接或通过中间I/O控制器耦合到系统。网络适配器还可以耦合到系统中来通过中间专用或公共网络使数据处理系统变为与其它数据处理系统或远程打印机或存储装置耦合。调制解调器、电缆调制解调器和以太网卡仅仅是当前可用网络适配器中的很少一部分。

通过阅读本公开的本领域技术人员将理解本发明考虑向驱动器提供环境知道信息(situational awareness information)的方法、系统和介质。应该理解，在详细的描述和附图中显示并描述的本发明的形式仅仅是示例。所附权利要求被广义解释为意欲涵盖所公开的示例的所有变型。

Claims (20)

1.一种用于产生采样时钟信号的方法，包括：

存储预定比特模式；

接收波形；

获取波形上的时间-幅度样本；

在所接收到的波形中检测预定比特模式的出现；

响应于所检测到的预定比特模式的出现分析时间-幅度样本；和

响应于时间-幅度样本的分析调节采样时钟的定时。

2.如权利要求1所述的方法，还包括：

存储第二预定比特模式；

检测第二预定比特模式的出现；

存储与第二预定比特模式关联的时间-幅度样本；和

基于第二预定比特模式的出现和与第二预定比特模式关联的时间-幅度样本重新调节采样时钟的定时。

3.如权利要求1所述的方法，还包括：

对波形比特过滤来确定第一预定比特模式的出现。

4.如权利要求1所述的方法，还包括：

基于确定波形在时间上超前的分析，将采样时钟的定时超前。

5.如权利要求1所述的方法，还包括：

基于确定波形在时间上滞后的分析，将采样时钟的定时迟滞。

6.如权利要求1所述的方法，其中在获得时间-幅度样本处调节时间和幅度。

7.一种设备，包括：

逻辑模块，用于控制关于波形的时间-幅度测试例程，并且获取时间-幅度数据；

比特模式滤波器，用于识别由波形提供的比特模式，基于预定的比特模式识别该比特模式；和

时钟同步器，用于响应于预定比特模式和时间-幅度数据的检测来修改采样时钟定时信号。

8.如权利要求7所述的设备，还包括：

时钟产生器，用于产生采样时钟定时信号。

9.如权利要求7所述的设备，还包括：

第一锁存，用于响应于时间-幅度测试例程接受并存储时间-幅度数据。

10.如权利要求9所述的设备，还包括：

第二锁存，用于响应于时间-幅度测试例程接受并存储第二时间-幅度样本。

11.权利要求7所述的设备，还包括：

比较逻辑，用于确定时间-幅度样本是否具有大于时间-幅度测试例程确定的预定电压的电压。

12.权利要求7所述的设备，还包括：

加法器，用于在时间-幅度样本周期期间将负偏移电压与波形的电压相加，使得基于偏移电压获取变化的时间-幅度测试点。

13.权利要求12所述的设备，其中逻辑模块控制偏移电压。

14.权利要求7所述的设备，其中逻辑模块还包括低通滤波器。

15.权利要求7所述的设备，其中比特模式滤波器识别大跃迁。

16.一种通信系统，包括：

传送器，用于传送数据，该数据具有比特模式；

存储器，用于存储至少一个预定的比特模式；

接收器，用于获取时间-幅度样本，并且响应于至少一个预定比特模式的检测和关于所获取的时间-幅度样本的分析产生时钟修改信号；和

耦合到接收器的数据采样时钟，用于利用时钟修改信号来修改数据采样时钟的属性。

17.如权利要求16所述的通信系统，还包括：

耦合到接收器的测试图案时钟和延迟模块，其中测试图案时钟可以将时钟信号提供给延迟模块，使得可以改变时间-幅度样本的获取时间。

18.如权利要求16所述的通信系统，还包括：

耦合到接收器的第一锁存，用于接收逻辑信号，和第二锁存，用于从传输线接收幅度修改的逻辑信号，第二锁存耦合到幅度采样器控制环，使得可以改变时间-幅度样本的获取电压幅度。

19.如权利要求16所述的通信系统，还包括：

耦合到第二锁存的加法器，用于从所采样的波形的电压中减去预定电压。

20.如权利要求16所述的通信系统，其中接收器利用时间-幅度测试序列来获取多个时间-幅度样本。

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