CN111398689A - 电容检测电路、电容检测系统和电子设备 - Google Patents

Abstract

本申请提供一种电容检测电路、电容检测系统和电子设备，该电容检测电路连接至待测电容器，包括：电容控制延迟电路，用于根据参考时钟信号和待测电容器的电容值产生第一时钟信号，第一时钟信号和参考时钟信号具有第一延迟时间；DLL电路包括数字鉴相器和数字控制的延迟电路，数字鉴相器根据第一时钟信号以及数字控制的延迟电路输出的第二时钟信号，输出第一数字信号；数字控制的延迟电路用于根据参考时钟信号和第一数字信号控制第二时钟信号的延迟时间，第二时钟信号和参考时钟信号具有第二延迟时间；所述DLL电路锁定时，第一延迟时间和第二延迟时间的差值为N个参考时钟信号的周期，数字鉴相器输出的第一数字信号用于确定所述待测电容器的电容值。

Description

电容检测电路、电容检测系统和电子设备

技术领域

本申请实施例涉及电容检测领域，并且更具体地，涉及一种电容检测电路、电容检测系统和电子设备。

背景技术

电容式触摸装置被广泛应用于电子设备中，例如，可以用作输入设备提供输入信息，例如，位置、运动、作用力和持续时间等信息。电容式触摸装置的核心部分是电容检测电路。在电容检测的相关技术中，基于时域的电容检测是一种主流的检测方式，具体实现是通过对待测电容器进行充电，将待测电容器的电荷量转换为电压，或者将待测电容器所充入的电荷的变化量转换为电压，进一步对该电压进行处理以确定待测电容的电容值，例如，将电压经模数转换器(Analog to Digital Converter，ADC)采样后转换为数字信号，然后根据数字信号可以进行电容检测。采用上述方式进行电容检测会受到电路噪声的影响，降低电容检测的检测精度。

发明内容

本申请实施例提供了一种电容检测电路、电容检测系统和电子设备，能够降低电路噪声对电容检测的影响，从而能够提升电容检测的检测精度。

第一方面，提供了一种电容检测电路，连接至待测电容器，包括：

电容控制延迟电路，用于根据参考时钟信号和所述待测电容器的电容值产生第一时钟信号，其中，所述第一时钟信号相对于所述参考时钟信号具有第一延迟时间，所述第一延迟时间和所述待测电容器的电容值正相关；

延迟锁相环DLL电路，包括：数字鉴相器和数字控制的延迟电路，其中，所述数字鉴相器包括第一输入端，第二输入端和输出端，所述数字鉴相器的第一输入端连接到所述电容控制延迟电路的输出端，所述数字鉴相器的第二输入端连接所述数字控制的延迟电路的输出端；

所述数字鉴相器用于接收所述第一时钟信号以及所述数字控制的延迟电路输出的第二时钟信号，并根据所述第一时钟信号和所述第二时钟信号的相位，输出第一数字信号，所述数字鉴相器的输出端用于输出所述第一数字信号；

所述数字控制的延迟电路用于根据所述参考时钟信号和所述第一数字信号控制输出的所述第二时钟信号的延迟时间，并向所述数字鉴相器的第二输入端输出所述第二时钟信号，所述第二时钟信号相对于所述参考时钟信号具有第二延迟时间；

其中，所述DLL电路锁定时，所述第一延迟时间和所述第二延迟时间的差值为N个所述参考时钟信号的周期，所述N为整数，所述DLL电路锁定时所述数字鉴相器所输出的第一数字信号用于确定所述待测电容器的电容值。

在一些可选的实现方式中，所述DLL电路锁定时，所述第一延迟时间和所述第二延迟时间相等。

在一些可选的实现方式中，所述DLL电路还包括：

处理电路，连接所述数字鉴相器和所述数字控制的延迟电路，用于接收所述数字鉴相器输出的所述第一数字信号，对所述第一数字信号进行处理，并将处理后的第一数字信号输出到所述数字控制的延迟电路的输入端，所述处理后的第一数字信号用于控制所述第二时钟信号的延迟时间，所述处理包括以下中的至少一种：积分处理、信号的放大或缩小处理、滤波处理。

在一些可选的实现方式中，所述数字控制的延迟电路包括:

数模转换器DAC，包括输入端和输出端，所述输入端连接至所述处理电路的输出端，所述DAC用于将经所述处理电路处理得到的第一数字信号转换为第一模拟信号，所述输出端用于输出所述第一模拟信号；

模拟控制延迟线，包括第一输入端，第二输入端和输出端，所述模拟控制延迟线的第一输入端连接至所述DAC的输出端，用于接收所述第一模拟信号，所述模拟控制延迟线的第二输入端用于输入所述参考时钟信号，所述模拟控制延迟线用于根据所述第一模拟信号和所述参考时钟信号控制所述第二时钟信号的延迟时间，所述模拟控制延迟线的输出端用于输出所述第二时钟信号。

在一些可选的实现方式中，所述模拟控制延迟线包括多级串联的延迟单元，每个延迟单元包括第一端和第二端，所述每个延迟单元的第一端用于输入所述参考时钟信号，所述每个延迟单元的第二端用于输入所述第一模拟信号，所述第一模拟信号用于控制所述每个延迟单元对应的延迟时间，所述第二延迟时间为所述多级延迟单元的总的延迟时间。

在一些可选的实现方式中，所述第一模拟信号为模拟电压，所述模拟控制延迟线为压控延迟线VCDL。

在一些可选的实现方式中，所述电容检测电路还包括：

处理单元，用于根据所述DLL锁定时所述处理电路输出的处理后的所述第一数字信号，确定所述待测电容器的电容值相对于基础电容是否有变化，其中，所述基础电容为所述待测电容器未被外部对象接触或接近的电容值。

在一些可选的实现方式中，所述待测电容器是互电容型电容器或自电容型电容器。。

第二方面，提供了一种电容检测系统，包括：待测电容器；以及

如第一方面或第一方面中任一可选实现方式中的电容检测电路，所述电容检测电路连接至所述待测电容器，所述电容检测电路用于检测所述待测电容器的电容值。

第三方面，提供了一种电子设备，包括第二方面或第二方面中任一可选的实现方式中的电容检测系统。

基于上述技术方案，通过配置所述电容控制延迟电路和数字控制的延迟电路基于同一参考时钟信号进行延迟时间的控制，从而能够使得所述数字控制的延迟电路输出的第二时钟信号的延迟时间相关于所述电容控制延迟电路输出的第一时钟信号的延迟时间，而所述第二时钟信号的延迟时间是根据数字鉴相器输出的第一数字信号控制的，即所述第一数字信号和所述第一时钟信号的延迟时间相关，而所述第一时钟信号的延迟时间和所述待测电容器的电容值相关，因此，所述第一数字信号和所述待测电容器的电容值相关，则根据所述第一数字信号可以确定所述待测电容器的电容值大小。

因此，本申请基于不同的电容值能够产生不同的时钟延迟的原理进行电容检测，不需要对待测电容器进行时域的充放电过程，有利于降低电路噪声对电容检测过程的影响，从而能够提升电容检测的精度。

附图说明

图1是根据本申请实施例的电容检测装置的示意性结构图。

图2是根据本申请实施例的数字控制的延迟电路的示意性结构图。

图3是根据本申请实施例的压控延迟线的示意性电路图。

图4是根据本申请实施例的电容检测系统的示意性框图。

图5是根据本申请实施例的的电子设备的示意性框图。

具体实施方式

为使本申请的上述目的、特征和优点能够更为明显易懂，下面结合附图对本申请的具体实施例做详细的说明。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本申请将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。

此外，所描述的特征、结构可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本申请的实施方式的充分理解。然而，本领域技术人员应意识到，没有所述特定细节中的一个或更多，或者采用其它的结构、组元等，也可以实践本申请的技术方案。在其它情况下，不详细示出或描述公知结构或者操作以避免模糊本发明。

进一步地，下列术语是示例性的，并非旨在以任何方式进行限制。在阅读本申请之后，本领域技术人员将认识到，这些术语表述适用于技术、方法、物理元件以及系统(无论目前是否知晓)，包括阅读本申请之后本领域技术人员推断出或者可推断的其扩展。

图1是根据本申请实施例的电容检测电路10的示意性框图，该电容检测电路10连接至待测电容器20，如图1所示，所述电容检测电路10包括：

电容控制延迟电路11，用于根据参考时钟信号CLK_REF和所述待测电容器20的电容值产生第一时钟信号CLK1，其中，所述第一时钟信号CLK1相对于所述参考时钟信号CLK_REF具有第一延迟时间，所述第一延迟时间和所述待测电容器20的电容值正相关；

延迟锁相环DLL电路12，包括：数字鉴相器121和数字控制的延迟电路123，其中，所述数字鉴相器包括第一输入端，第二输入端和输出端，所述数字鉴相器121的第一输入端连接到所述电容控制延迟电路11的输出端，所述数字鉴相器121的第二输入端连接所述数字控制的延迟电路123的输出端；

所述数字鉴相器121用于接收所述第一时钟信号CLK1以及所述数字控制的延迟电路121输出的第二时钟信号CLK2，并根据所述第一时钟信号CLK1和所述第二时钟信号CLK2的相位偏移，输出第一数字信号D1，所述数字鉴相器121的输出端用于输出所述第一数字信号D1；

所述数字控制的延迟电路123用于根据所述参考时钟信号CLK1和所述第一数字信号D1控制所述第二时钟信号CLK2的延迟时间，并向所述数字鉴相器121的第二输入端输入所述第二时钟信号CLK2，所述第二时钟信号CLK2相对于所述参考时钟信号CLK_REF具有第二延迟时间；

其中，所述DLL电路12锁定时，所述第一延迟时间和所述第二延迟时间的差值为N个所述参考时钟信号的周期，所述N为整数，所述DLL电路12锁定时所述数字鉴相器121所输出的第一数字信号D1用于确定所述待测电容器20的电容值。

在本申请实施例中，所述参考时钟信号CLK_REF可以由噪声小的参考时钟源产生，该参考时钟源的实现方式可以参考现有技术的相关实现，本申请对此不作限定。

在本申请实施例中，电容控制延迟电路11是由待测电容器20的电容值控制的延迟电路，即待测电容器20的电容值变化可以改变该电容控制延迟电路11输出的时钟信号的延迟时间。具体地，所述电容控制延迟电路11可以根据所述待测电容器20的电容值产生第一时钟信号CLK1，所述第一时钟信号CLK1相对于所述电容控制延迟电路11输入的参考时钟信号CLK_REF具有第一延迟时间，该第一延迟时间与该待测电容器20的电容值正相关，即待测电容器20的电容值越大，所述第一时钟信号CLK1相对于所述参考时钟信号CLK_REF的延迟时间越大，即所述第一时钟信号CLK1的延迟时间能够反映所述待测电容器20的电容值的大小。

DLL电路12可以根据所述参考时钟信号CLK_REF，控制输出的第二时钟信号CLK2的延迟时间以使得所述第二时钟信号CLK2和所述第一时钟信号CLK1进行时钟相位的对齐，当DLL电路12锁定时，或者说相位对齐时，所述第二时钟信号CLK2相对于所述参考时钟信号CLK_REF具有第二延迟时间，所述第一延迟时间和所述第二延迟时间的差值为N个所述参考时钟信号CLK_REF的周期，其中，N为整数，典型地，所述N为零。

具体地，所述DLL电路12包括数字鉴相器121和数字控制的延迟电路123，所述数字鉴相器121通过检测所述电容控制延迟电路11输出的第一时钟信号CLK1和所述数字控制的延迟电路123输出的第二时钟信号CLK2之间的相位关系，输出第一数字信号D1，例如，若所述第一时钟信号CLK1比所述第二时钟信号CLK2的相位提前，所述第一数字鉴相器121可以输出1，或者若所述第一时钟信号CLK1比所述第二时钟信号CLK2的相位延迟，所述第一数字鉴相器121可以输出0，或者反过来亦可，只要数字控制的延迟电路123的延迟时间的调整逻辑作出相应的调整即可。

进一步地，所述数字控制的延迟电路123的输入时钟信号也为所述参考时钟信号CLK_REF，所述数字控制的延迟电路123可以根据所述参考时钟信号CLK_REF和所述数字鉴相器121输出的第一数字信号D1控制所述第二时钟信号CLK2的延迟时间，并向所述数字鉴相器121的第二输入端1212输出调整后的第二时钟信号CLK2。

通过所述数字鉴相器121检测这两个时钟信号之间的相位偏移，输出对应的数字信号，进一步所述数字控制的延迟电路123根据该数字信号控制所述第二时钟信号CLK2相对于所述参考时钟信号CLK_REF的第二延迟时间，最终使得所述第一时钟信号CLK1和所述第二时钟信号CLK2之间的延迟时间被锁定为N个参考时钟信号CLK的周期，此时，所述DLL电路12达到稳定，或者说，被锁定，所述数字鉴相器121的输出也稳定。

在具体实现中，在DLL电路12锁定时，可以控制所述第一时钟信号CLK1相对于所述参考时钟信号CLK_REF的第一延迟时间和所述第二时钟信号CLK2相对于所述参考时钟信号CLK_REF的第二延迟时间相等，即所述第一时钟信号CLK1和所述第二时钟信号CLK2相对于与所述参考时钟信号CLK_REF具有相同的延迟时间，换言之，所述第一时钟信号CLK1和所述第二时钟信号CLK1同步，此情况下，所述DLL电路12的工作状态更稳定，相应地，所述数字鉴相器121的输出也更稳定。以下，以所述第一延迟时间和所述第二延迟时间相等为例，说明本申请实施例，但本申请并不限于此。

综上，本申请通过设计将同一参考时钟信号作为电容控制延迟电路11和数字控制的延迟电路123共同的参考时钟，这样，通过电容控制延迟电路11可以产生相对于所述参考时钟信号CLK_REF具有第一延迟时间的第一时钟信号CLK1，以及通过数字控制的延迟电路123能够产生与所述参考时钟信号CLK_REF具有第二延迟时间的第二时钟信号CLK2，当该DLL电路12锁定时，所述第一延迟时间和所述第二延迟时间相等。

由电容控制延迟电路11的工作原理可知，其所输出的第一时钟信号CLK1相对于所述参考时钟信号CLK_REF的第一延迟时间和待测电容器20的电容值正相关，而所述第二延迟时间和所述第一延迟时间相等，则所述第二延迟时间和所述待测电容器20的电容值正相关，并且，所述第二延迟时间是根据第一数字信号D1控制的，即所述第二延迟时间和所述第一数字信号相关，因此，可以根据所述第一数字信号确定所述待测电容器20的电容值。本申请基于不同的电容值能够产生不同的时钟延迟的原理进行电容检测，不需要对待测电容器进行时域的充放电过程，有利于降低电路噪声对电容检测过程的影响，从而能够提升电容检测的精度。

可选地，所述数字鉴相器121可以采用二进制鉴相器(Binary Phase Detector，Binary PD)，或二进制鉴相鉴频器(Binary Phase Frequency Detector，Binary PFD)等实现，或者也可以采用其他等效电路实现，只要能够将信号之间的相位偏移转换为数字信号以使信号的相位逐渐逼近即可，本申请对此不作限定。

可选地，在本申请一些实施例中，如图1所示，所述DLL电路12还可以进一步包括：

处理电路122，连接所述数字鉴相器121和所述数字控制的延迟电路123，用于接收所述数字鉴相器121输出的第一数字信号D1，并对所述第一数字信号进行处理，将处理后的所述第一数字信号D1’输出到所述数字控制的延迟电路123，从而所述数字控制的延迟电路123可以基于处理后的所述第一数字信号D1’控制所述第二时钟信号CLK2的延迟时间。

在本申请一些实施例中，所述处理电路122对所述第一数字信号D1的处理包括但不限于以下中的至少一种：积分处理、放大或缩小处理、滤波处理。

可以理解，不同的DLL电路12对应相应的性能指标，比如能够测量的电容器的容值范围，稳定性，信噪比(Signal Noise Ratio，SNR)等，所述处理电路123可以根据对应的性能指标对所述第一数字信号进行相应的处理以满足所述性能指标。在一种实现方式中，所述处理电路122可以对数字鉴相器121输出的所述第一数字信号D1进行积分处理，进一步进行放大或缩小处理以使得所述待测电容器的容值落在所述电容检测电路的容值范围内，进一步地，还可以对放大或缩小处理后的数字信号进行滤波处理。在另一种实现方式中，所述处理电路122也可以首先对所述第一数字信号D1进行放大或缩小处理，进一步进行积分处理，最后再进行滤波处理后输出到所述数字控制的延迟电路123，或者也可以采用其他处理方式对所述第一数字信号进行处理，只要能够满足DLL电路的性能需求即可，本申请对此不作限定。

需要说明的是，所述数字鉴相器121输出的所述第一数字信号D1用于确定所述待测电容器20的电容值可以指所述第一数字信号可以直接用于确定所述待测电容器10的电容值，或者也可以指所述处理电路122对所述第一数字信号处理之后的信号，即D1’可以用于确定所述待测电容器的电容值。

还需要说明的是，所述数字鉴相器121输出的所述第一数字信号D1用于确定所述待测电容器20的电容值可以包括所述数字鉴相器121输出的所述第一数字信号D1用于确定所述待测电容器20的电容值的变化，或者是否发生变化等。

由前述的电容检测原理可知，处理后的第一数字信号D1’可以用于控制所述第二延迟时间的大小，即处理后的第一数字信号D1’和所述第二延迟时间相关，而第二延迟时间和所述第一延迟时间相等，则处理后的第一数字信号D1’和所述第一延迟时间相关，第一延迟时间和所述待测电容器的电容值正相关，则处理后的第一数字信号D1’和所述待测电容器的电容值相关。因此，可以根据所述处理后的第一数字信号D1’确定所述待测电容器的电容值。

可选地，在一些实施例中，所述待测电容器20例如但不局限可以为触摸装置中的感测元件，例如为电容式触摸装置的触摸屏中的待测电容器，具体地，所述触摸装置包括触摸面板，所述触摸面板也可被称为触摸屏。所述待测电容器20是所述触摸面板上的驱动电极和检测电极形成的，或者所述待测电容器20可以为触摸面板上的检测电极和地形成的，或者所述待测电容器20可以为触摸面板上的检测电极和外部对象形成的。其中，外部对象为导体，例如但不限于为用户手指等。此场景中，所述待测电容器20的电容值可以用于确定所述触摸装置是否被触摸，例如，可以根据待测电容器20的电容值是否发生变化确定所述触摸装置是否被触摸。可选地，所述待测电容器20的电容值是否发生变化可以是待测电容器20的电容值是否相对于基础电容发生变化，这里的基础电容为所述待测电容器20未被外部对象接触或接近时的电容值大小，该电容值也可以称为标称电容。

可选地，在本申请一些实施例中，所述电容检测电路10还可以包括：

处理单元，用于根据所述DLL锁定时所述处理电路输出的处理后的所述第一数字信号，确定所述待测电容器的电容值相对于基础电容是否有变化，其中，所述基础电容为所述待测电容器20未被外部对象接触或接近时的电容值。例如，以触摸装置为例，所述基础电容为所述触摸装置的触摸屏未被外部对象触摸时的所述待测电容器20的电容值。

以上述电容式触摸检测场景为例，所述处理单元可以首先确定触摸装置没有被触摸时，所述处理电路122所输出的第一数字信号，记为标称数字信号D1’_REF，该标称数字信号D1’_REF对应于该待测电容器的基础电容C_REF，二者之间可以通过特定关系转换得到。

进一步地，可以根据所述处理后的第一数字信号D1’确定所述触摸装置是否被触摸，例如可以根据所述处理电路122输出的第一数字信号D1’相对于标称数字信号D1’_REF的变化确定所述触摸装置是否被触摸，作为示例，若所述处理后的第一数字信号D1’相对于所述标称数字信号D1’_REF有变化，或者变化量大于一定阈值，可以确定所述触摸装置被触摸，否则，确定所述触摸装置没有被触摸。

在其他实施例中，也可以将所述处理后的第一数字信号D1’做进一步的处理，转换为对应的电容值C，进一步根据该电容值C确定所述触摸装置是否被触摸。例如可以根据所述处理后的第一数字信号D1’对应的电容值C相对于基础电容C_REF的变化确定所述触摸装置是否被触摸，作为示例，若所述处理后的第一数字信号对应的电容值C相对于所述基础电容C_REF有变化，或者变化量大于一定阈值，可以确定所述触摸装置被触摸，否则，确定所述触摸装置没有被触摸。

可选地，在一些实施例中，所述处理单元可以为所述电容检测电路10所安装的设备或装置中的处理单元，例如，若该电容检测电路10的部分或全部可以集成在触摸装置的触摸感测芯片中，所述触摸感测芯片与触摸面板电连接，用于驱动所述触摸面板执行触摸感测操作。所述处理单元可以为所述触摸装置中的处理单元，或者，也可以为所述触摸装置所在的电子设备中的主控模块。

应理解，在本申请实施例中，所述数字控制的延迟电路123可以通过内部延迟级提供不同相位的时钟信号，其可以采用任何根据数字信号控制延迟时间的电路实现，本申请实施例对此不作限定。

以下，结合图2，说明数字控制的延迟电路123的一种典型实现。如图2所示，所述数字控制的延迟电路123包括：

数模转换器DAC1231，包括输入端和输出端，所述输入端连接至所述处理电路122的输出端，所述DAC1231用于将经所述处理电路122处理后得到的所述第一数字信号D1’转换为第一模拟信号A1，所述输出端用于输出所述第一模拟信号A1；

模拟控制延迟线1232，包括第一输入端，第二输入端和输出端，所述模拟控制延迟线1232的第一输入端连接至所述DAC1231的输出端，用于接收所述第一模拟信号A1，所述模拟控制延迟线1232的第二输入端用于输入所述参考时钟信号CLK_REF，所述模拟控制延迟线1232用于根据所述第一模拟信号A1和所述参考时钟信号CLK_REF控制输出的所述第二时钟信号CLK2的延迟时间，即第二延迟时间，所述模拟控制延迟线1232的输出端用于输出所述第二时钟信号CLK2。

由于DLL电路12是个负反馈系统，通过负反馈机制，第一时钟信号CLK1和第二时钟信号CLK2的相位错位会被逐渐的减小直到消失，这时，DAC输出的模拟信号保持稳定，DLL电路12锁定。

在一些实施例中，所述第一模拟信号A1可以为模拟电压或模拟电流，对应地，所述模拟控制延迟线1232可以为压控延迟线(Voltage Controlled Delay Line，VCDL)或流控延迟线(Current Controlled Delay Line，CCDL)。以下，以所述第一模拟信号为模拟电压为例，说明该VCDL的一种典型实现，当然，其也可以采用其他方式实现，这里不做限定。

如图3所示，所述模拟控制延迟线1232包括多级串联的延迟单元12321，每个延迟单元12321包括第一端和第二端，所述每个延迟单元12321的第一端用于输入所述参考时钟信号CLK_REF，所述每个延迟单元12321的第二端用于输入所述第一模拟信号(以第一模拟信号为模拟电压V-REF为例)，所述第一模拟信号V-REF用于控制所述每个延迟单元12321对应的延迟时间，所述第二时钟信号CLK2的延迟时间为所述多级延迟单元的总的延迟时间。

具体地，VCDL的每一级延迟单元都可以输出一定的相位偏移，VCDL的每一级延迟单元输出的相位偏移程度由模拟电压V-REF进行控制，全部延迟单元的总延时构成所述模拟控制延迟线1232的延迟，即第二时钟信号CLK2的延迟时间。通过数字鉴相器121对第一时钟信号CLK1和第二时钟信号CLK2进行相位比较，输出对应的数字信号，该数字信号做一步处理后转换为模拟信号，例如模拟电压V-REF，该模拟电压V-REF用于改变VCDL中的延迟单元的延迟时间。

在一些实施例中，模拟控制延迟线1232可以采用反相器实现延迟单元，同时使用有效状态器选择输出的信号。

具体地，在VCDL中，单个延迟单元代表最小的延迟时间，比如一个基本反相器的延迟时间，由于每个反相器可以使相位移动180度，所以VCDL可以在偶数个反相器输出以提供相应的相位。VCDL需要选择相位最接近第一时钟信号CLK1的相位的信号作为反馈用的输出时钟信号。因此，VCDL中需要实现的输出信号不一定是VCDL的最后一级输出，即第二时钟信号不一定是在VCDL的最后一级输出的，但是其一定是在最接近所述第一时钟信号CLK1的相位的位置输出的，具体可以通过有效状态机产生相应信号以对输出信号进行选择。

在具体实现中，每个延时单元的延时和延时单元中的RC时间常数具有一定的关系。时间常数越大，延时越大，每一级延时单元的延时可以通过改变延时单元的时间常数，例如阻抗R或负载电容C来实现调节。

因此，在本申请实施例中，通过配置所述电容控制延迟电路11和模拟控制延迟线1232基于同一参考时钟信号进行延迟时间的控制，从而能够使得所述第二时钟信号的延迟时间相关于所述第一时钟信号的延迟时间，而所述第二时钟信号的延迟时间是通过第一模拟信号A1控制的，从而能够使得所述第一模拟信号A1和所述第一时钟信号的延迟时间相关，进一步地，所述第一模拟信号A1是根据处理后的所述第一数字信号得到的，故处理后的第一数字信号与所述第一时钟信号的延迟时间相关，也就是说，与所述待测电容器的电容值相关，因此，根据处理后的所述第一数字信号可以确定所述待测电容器的电容值大小变化。

本申请还提供了一种电容检测系统40，如图4所示，该电容检测系统40包括：待测电容器41和电容检测电路42，所述电容检测电路42连接至所述待测电容器41，所述电容检测电路42用于检测所述待测电容器41的电容值。

可选地，在一些实施例中，所述电容检测系统为触摸装置，所述待测电容器的电容值用于确定所述触摸装置是否被触摸。

可选地，所述触摸装置可以为电容式触摸装置。例如，互电容式触摸装置或自电容式触摸装置。

在基于互电容的触摸系统中，触摸屏可包括(例如)驱动区及感测区，诸如驱动线(或称驱动电极)及感测线(或称检测电极)。作为一个示例，驱动线可形成多行，而感测线可形成多列(例如，正交)。触摸像素可设置于行与列的交叉点处。在操作期间，可用交流信号(AC)波形来激励所述行，且互电容可形成于该触摸像素的行与列之间。在一物件接近该触摸像素时，耦合于该触摸像素的行与列之间的一些电荷可改为耦合至该物件上。耦合于该触摸像素上的电荷的此减少可导致行与列之间的互电容的净减少及耦合于该触摸像素上的AC波形的减少。电荷耦合AC波形的此减少可由触摸系统检测并测量以判定是否有触摸，以及该物件在该触摸屏上的触摸位置。对于互容式触摸屏，所述待测电容器是所述互容式触摸屏上的检测电极和驱动电极形成的。

相对地，在基于自电容的触摸系统中，每一触摸像素可由形成对地的自电容的个别电极形成。在一物件接近该触摸像素时，另一对地电容(capacitance to ground)可形成于该物件与该触摸像素之间。该另一对地电容可导致该触摸像素所经受的自电容的净增加。此自电容增加可由触摸系统检测并测量以判定是否有触摸，以及该物件在触摸该触摸屏时的位置。对于自容式触摸屏，所述待测电容器是所述触摸屏上的检测电极和地形成的，或者所述待测电容器20是所述触摸屏上的检测电极和外部对象形成的。所述外部对象例如但不局限于为用户的手指等导电物体。

本申请的触摸装置的触摸面板可以为显示面板上方外挂的触摸屏，也可集成在显示面板内(Incell)等，这些技术方案都应落在本申请的保护范围。

另外，所述电容检测系统40也可为指纹感测装置。相应地，所述电容检测电路42为指纹感测装置中的电容检测电路。所述待测电容器41为指纹感测装置中的待测电容器。

本申请实施例还提供了一种电子设备，图5示出了本申请实施例的电子设备50的示意性结构图，如图5所示，该电子设备可以包括电容检测系统51，所述电容检测系统51可以为图4中的电容检测系统40。

应理解，本申请实施例的电子设备100可以包括但不限于智能手机、平板电脑、计算机、笔记本电脑、智能可穿戴设备、智能门锁等。为了实现电子设备的基本功能，除了包括以上所示例的模块或组件外，本申请实施例中的电子设备还可以包括其他必须的模块或组件。以电子设备为智能手机为例，其还可以包括通信模块、扬声器、麦克风、电池等。

上述的处理单元可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述处理单元所执行的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器可以是通用处理器、数字信号处理器(Digital SignalProcessor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现成可编程门阵列(Field Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本申请实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种电容检测电路，其特征在于，连接至待测电容器，包括:

电容控制延迟电路，用于根据参考时钟信号和所述待测电容器的电容值产生第一时钟信号，其中，所述第一时钟信号相对于所述参考时钟信号具有第一延迟时间，所述第一延迟时间和所述待测电容器的电容值正相关；

延迟锁相环电路，包括：数字鉴相器和数字控制的延迟电路，其中，所述数字鉴相器包括第一输入端，第二输入端和输出端，所述数字鉴相器的第一输入端连接到所述电容控制延迟电路的输出端，所述数字鉴相器的第二输入端连接所述数字控制的延迟电路的输出端；

所述数字鉴相器用于接收所述第一时钟信号以及所述数字控制的延迟电路输出的第二时钟信号，并根据所述第一时钟信号和所述第二时钟信号的相位输出第一数字信号，所述数字鉴相器的输出端用于输出所述第一数字信号；

所述数字控制的延迟电路用于根据所述参考时钟信号和所述第一数字信号控制输出的所述第二时钟信号的延迟时间，并向所述数字鉴相器的第二输入端输出所述第二时钟信号，所述第二时钟信号相对于所述参考时钟信号具有第二延迟时间；

其中，所述延迟锁相环电路锁定时，所述第一延迟时间和所述第二延迟时间的差值为N个所述参考时钟信号的周期，所述N为整数，所述延迟锁相环电路锁定时所述数字鉴相器所输出的第一数字信号用于确定所述待测电容器的电容值。

2.根据权利要求1所述的电容检测电路，其特征在于，所述延迟锁相环电路锁定时，所述第一延迟时间和所述第二延迟时间相等。

3.根据权利要求1所述的电容检测电路，其特征在于，所述延迟锁相环电路还包括：

处理电路，连接所述数字鉴相器和所述数字控制的延迟电路，用于接收所述数字鉴相器输出的所述第一数字信号，对所述第一数字信号进行处理，并将处理后的第一数字信号输出到所述数字控制的延迟电路的输入端，所述处理后的第一数字信号用于控制所述第二时钟信号的延迟时间，所述处理包括以下中的至少一种：积分处理、信号的放大或缩小处理、滤波处理。

4.根据权利要求3所述的电容检测电路，其特征在于，所述数字控制的延迟电路包括:

数模转换器，包括输入端和输出端，所述输入端连接至所述处理电路的输出端，所述数模转换器用于将经所述处理电路处理得到的第一数字信号转换为第一模拟信号，所述输出端用于输出所述第一模拟信号；

模拟控制延迟线，包括第一输入端，第二输入端和输出端，所述模拟控制延迟线的第一输入端连接至所述数模转换器的输出端，用于接收所述第一模拟信号，所述模拟控制延迟线的第二输入端用于输入所述参考时钟信号，所述模拟控制延迟线用于根据所述第一模拟信号和所述参考时钟信号控制所述第二时钟信号的延迟时间，所述模拟控制延迟线的输出端用于输出所述第二时钟信号。

5.根据权利要求4所述的电容检测电路，其特征在于，所述模拟控制延迟线包括多级串联的延迟单元，每个延迟单元包括第一端和第二端，所述每个延迟单元的第一端用于输入所述参考时钟信号，所述每个延迟单元的第二端用于输入所述第一模拟信号，所述第一模拟信号用于控制所述每个延迟单元对应的延迟时间，所述第二延迟时间为所述多级延迟单元的总的延迟时间。

6.根据权利要求4所述的电容检测电路，其特征在于，所述第一模拟信号为模拟电压，所述模拟控制延迟线为压控延迟线。

7.根据权利要求3所述的电容检测电路，其特征在于，所述电容检测电路还包括：

处理单元，用于根据所述延迟锁相环电路锁定时所述处理电路输出的处理后的所述第一数字信号，确定所述待测电容器的电容值相对于基础电容是否有变化，其中，所述基础电容为所述待测电容器未被外部对象接触或接近的电容值。

8.根据权利要求7所述的电容检测电路，其特征在于，所述待测电容器是互电容型电容器或自电容型电容器。

9.一种电容检测系统，其特征在于，包括：

待测电容器；

如权利要求1至8中任一项所述的电容检测电路，所述电容检测电路连接至所述待测电容器，所述电容检测电路用于检测所述待测电容器的电容值。

10.一种电子设备，其特征在于，包括如权利要求9所述的电容检测系统。

Images