KR100432345B1

KR100432345B1 - 입력신호로 표시되는 논리상태를 검출하는 수신장치 및방법, 그리고 그것을 구비하는 반도체집적회로장치

Info

Publication number: KR100432345B1
Application number: KR10-2002-0033250A
Authority: KR
Inventors: 노광숙
Original assignee: 삼성전자주식회사
Priority date: 2001-08-31
Filing date: 2002-06-14
Publication date: 2004-05-20
Also published as: TW557630B; KR20030019083A; JP4267879B2; JP2003163705A; DE10238494A1; US20030043935A1; DE10238494B4; US7541845B2

Abstract

반도체집적회로장치에서, 입력신호에 의해 표시되는 논리상태를 검출하는 장치는 기준신호발생회로와 결정회로를 포함한다. 기준신호발생회로는 이전에 수신된 입력신호전압에 기초하여 기준전압을 발생하고, 결정회로는 기준전압에 기초하여 현재에 수신된 입력신호전압에 의해 표시되는 논리상태를 결정한다.

Description

입력신호로 표시되는 논리상태를 검출하는 수신장치 및 방법, 그리고 그것을 구비하는 반도체집적회로장치{SIGNAL RECEIVER APPARATUS AND METHOD FOR DETECTING LOGIC STATE REPRESENTED BY AN INPUT SIGNAL AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE HAVING THE SAME}

본 발명은 데이터신호를 수신하는 장치 및 방법에 관한 것으로, 더 구체적으로는 고속의 반도체집적회로장치 등에 적합하게 적용될 수 있는 수신장치 및 방법에 관한 것이다.

하나의 반도체집적회로장치로부터 다른 하나의 반도체집적회로장치로 데이터신호가 전송될 때, 수신측의 반도체집적회로장치는 전형적으로 일정한 전압의 고정된 기준신호를 사용하여 수신된 데이터신호의 전압 레벨 또는 논리상태(즉, 데이터값)를 식별한다. 예를 들면, 반도체집적회로장치의 전송부가 도 1a에 도시된 파형의 신호를 전송하고 그 집적회로장치의 수신부가 도 1b에 도시된 바와 같은 파형의 신호를 수신하는 경우, 수신부는 수신신호의 전압레벨과 고정된 기준전압레벨(REF)을 비교하는 것에 의해 수신신호로 표시되는 데이터값('0' 또는 '1')을 식별한다.

전기신호의 전송속도가 증가함에 따라, 수신된 전기신호에서의 전압레벨변화들 간의 차이가 감소한다. 이는 수신된 데이터신호의 전압레벨과 기준신호의 전압레벨 간의 차이가 작아지는 결과를 초래하여 수신신호의 논리상태를 식별하는 것을 곤란하게 한다. 또, 잡음 등으로 인해 수신신호의 중간전압레벨이 전송신호의 전압레벨이 동일하지 않을 때, 수신신호의 데이터값의 오식별될 가능성이 높다. 구체적으로 예를 들면, 도 1b에서 ① 내지 ④의 부분들에서 오식별 가능성이 매우 높다.

본 발명의 목적은 전송속도, 신호감쇄율 및 잡음과 상관없이 수신신호의 데이터값를 정확하게 식별 또는 검출할 수 있는 장치 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 수신신호의 데이터값을 정확하게 식별 또는 검출할 수 있는 반도체집적회로장치를 제공하는 것이다.

도 1a는 전송신호의 파형도;

도 1b는 도 1a의 전송신호에 대응하는 수신신호의 파형도로, 고정전압레벨의 기준신호를 사용하여 수신신호의 논리레벨을 식별하는 종래기술을 설명하기에 유용한 파형도;

도 2는 본 발명에 따른 수신장치의 실시예의 구성을 보여주는 블럭도;

도 3은 본 발명에 따른 논리레벨식별기술을 설명하기 위한 파형도;

도 4는 도 2의 클럭들의 타이밍도;

도 5는 도 2의 샘플링회로 및 기준신호발생회로의 회로도;

도 6은 도 5의 회로 부품들로부터 입출력되는 신호들의 파형도; 그리고

도 7은 본 발명의 수신장치를 구비하는 반도체집적회로장치의 일 예를 개략적으로 보여주는 도면이다.

본 발명의 신호검출방법은 이전에 수신된 입력신호의 전압레벨에 기초하여 고정된 기준전압을 조정하고, 현재 수신된 입력신호에 의해 표시되는 논리레벨 또는 논리상태를 결정하는데 상기 조정된 기준전압을 사용한다. 입력신호에 의해 표시되는 논리상태를 결정하는데 사용되는 기준전압을 동적으로 조정함으로써, 전송속도와 잡음에 무관하게 논리상태의 정확한 식별이 가능하다.

한 실시예에서, 반도체집적회로는 수신장치를 포함하는데, 이 수신장치는 외부클럭신호에 동기되는 복수의 내부클럭신호들을 발생하는 클럭발생기와, 소정의 고정된 전압레벨의 고정된 기준신호를 발생하는 고정기준신호발생기를 구비한다. 상기 클럭발생기는, 바람직하게, 서로 반대인 위상들을 갖는(또는 역상인) 상보신호들인 2개의 내부클럭신호들을 발생한다. 상기 수신장치는 샘플링회로, 기준신호발생회로, 결정회로 및, 래치회로를 더 구비한다. 샘플링회로는 상기 내부클럭신호들에 동기되어서 데이터신호 및 상기 고정된 기준신호를 받아들여서 샘플한다. 기준신호발생회로는 상기 데이터신호와 상기 고정된 기준신호의 샘플된 전압레벨들의 전하분배된(charge-shared) 전압을 발생한다. 구체적으로, 기준신호발생회로는 이전 데이터비트구간에서 수신된 데이터신호 및 고정된 기준신호의 전압레벨들의 평균을 구한다. 이 조정된 기준신호는 기준신호발생회로로부터 출력되며, 이전 데이터비트구간에서 수신된 데이터신호의 전압레벨에 따라서 변한다. 조정된 기준신호는 결정회로로 제공되며, 결정회로는 조정된 기준신호와 샘플된 데이터신호를 비교해서 수신된 데이터신호의 논리레벨 또는 논리상태를 식별한다. 결정회로의 출력은 래치회로에 저장된다.

한 실시예에서, 샘플링회로는 스위치회로들과 커패시터들로 구성된다. 또, 기준신호발생회로는 스위치회로들로 구성된다. 또, 각 스위치회로들은 모스(MOS) 또는 바이폴라 트랜지스터들로 구성될 수 있다.

이상과 같이, 본 발명의 수신장치는 이전 데이터비트구간에서 수신된 데이터신호의 전압레벨에 근거하여 동적으로 변하는 조정된 기준신호를 발생하고 그리고 그 동적으로 조정된 기준신호를 사용하여 현재 수신된 데이터신호의 논리레벨을 식별한다. 따라서, 본 발명의 수신장치는, 전송속도, 잡음 등에 상관없이, 수신된 신호에 의해 표시되는 논리상태의 검출의 정확도를 높일 수 있다. 특히, 본 발명의 수신장치는 이디오(EDO), 동기형(Synchronous), 램버스(Rambus), 디디알(DDR), 큐디알(QDR: Quadruple Data Rate), 오디알(ODR: Octuple Data Rate) DRAM 등과 같은 저전압, 고속 반도체메모리집적회로장치에서 유용하게 적용될 수 있다. 하지만, 본 발명의 수신장치는 반도체메모리집적회로장치 이외의 어떤 반도체집적회로장치에도 적용될 수 있다는 것을 유의해야 한다.

(실시예)

이하, 첨부된 도면들을 참조하면서 본 발명의 실시예들에 대해 상세히 설명한다.

도 2는 본 발명에 따른 수신장치의 실시예의 회로구성을 개략적으로 보여주는 블럭도이고, 도 3은 본 발명에 따른 논리레벨식별기술을 설명하기 위한 파형도이다.

도 2를 참조하여, 수신장치(100)는 외부로부터 제공되는 클럭신호(CLK)(이하, "외부클럭신호")에 동기되어서 내부적으로 제1 및 제2클럭신호들(CLK1, CLK2)(이하, "제1 및 제2내부클럭신호들")을 발생하는 클럭발생기(110)를 구비한다. 제1 및 제2내부클럭신호들(CLK1, CLK2)은, 도 4에 도시된 바와 같이, 그들의 위상들이 상호 반대인 상보적인 신호들이다. 이와는 달리, 수신장치(100)는 외부로부터 클럭신호들(CLK1, CLK2)을 공급받을 수도 있는데, 이 경우에 수신장치(100)에서 클럭발생기(110)는 블필요하다.

수신장치(100)는 고정기준신호발생기(120)를 구비한다. 이 고정기준신호발생기(120)는 소정의 고정된 전압레벨의 고정된 기준신호(REF)를 내부적으로 발생한다. 이와는 달리, 수신장치(100)는 외부로부터 상기 고정된 기준신호(REF)를 공급받을 수도 있는데, 이 경우에 수신장치(100)는 고정기준신호발생기(120)를 필요로하지 않는다.

또한, 수신장치(100)는 데이터수신유닛(130)을 구비하는데, 이 데이터수신유닛(130)은 데이터신호(DATA)를 상기 제1 및 제2내부클럭신호들(CLK1, CLK2)에 동기되어서 샘플한다.

제1 및 제2내부클럭신호들(CLK1, CLK2)의 주파수는 외부클럭신호(CLK)의 그것과 동일하거나 외부클럭신호(CLK)의 그것의 2배일 수 있다. 이 두 경우에 있어서, 데이터는 제1 및 제2내부클럭신호들(CLK1, CLK2)의 매 라이징에지(또는 폴링에지)에 동기되어서 데이터수신유닛(130)으로 제공되며, 이로써 외부클럭신호(CLK)의 매 사이클 마다 데이터수신유닛(130)이 2 또는 4개의 데이터를 받아들이는 것이 가능하다.

또, 제1 또는 제2내부클럭신호(CLK1 또는 CLK2)의 주파수가 외부클럭신호(CLK)의 주파수의 4 또는 8배일 수도 있다. 이 경우에는 외부클럭신호의 매 사이클 마다 데이터수신유닛(130)이 외부로부터 4 또는 8개의 데이터를 받아들이는 것이 가능하다.

이후의 설명의 간략화를 위해, 여기서는 제1 및 제2내부클럭신호(CLK1, CLK2)의 주파수가 외부클럭신호(CLK)의 그것과 동일하고 데이터가 외부클럭신호(CLK)의 라이징에지들에 동기되어서 데이터수신유닛(130)으로 제공되는 경우를 설명한다. 하지만, 본 발명은 이것에만 한정되는 것은 아니며, 본 발명은 SDR(Single Data Rate), QDR(Quadruple Data Rate), ODR(Octuple Data Rate) 등의 반도체집적회로장치에도 적용 가능하다는 것을 유의해야 한다.

데이터수신유닛(130)은 제1 및 제2 내부클럭신호들(CLK1, CLK2)에 동기되어서 고정된 기준신호(REF)를 샘플한다. 이렇게 샘플된 고정된 기준신호를 부분적으로 사용하여 현재의 데이터비트구간에서 수신된 데이터신호(DATA)의 전압레벨을 식별한다. 데이터수신유닛(130)의 출력(DQ)은 반도체메모리집적회로 등과 같은 기능회로(140)와 연결된다.

외부데이터처리시스템(도시되지 않음)으로부터 전송되는 데이터신호(DATA)는 1.2V 내지 1.6V의 범위에서 스윙하는 신호일 수 있지만, 본 발명은 이 범위에 한정되지 않는다. 데이터신호(DATA)는 외부클럭신호(CLK)의 라이징 및 폴링에지들에 동기되어서 외부출력구동기에 의해 구동된다. 데이터수신유닛(130)은 제1내부클럭신호(CLK1)의 라이징에지에 동기되어서 데이터신호(DATA)의 홀수번째 데이터를 받아들이고, 제2내부클럭신호(CLK2)의 라이징에지에 동기되어서 데이터신호(DATA)의 짝수번째 데이터를 받아들인다. 고정된 기준신호(REF)의 전압레벨은 수신된 데이터신호의 전압범위의 중간값인 것이 바람직하다.

도 2에 도시된 바와 같이, 데이터수신유닛(130)은 샘플링회로(10), 이 샘플링회로(10)에 연결되는 기준신호발생회로(20), 상기 샘플링회로(10)와 상기 기준신호발생회로(20)에 연결되는 결정회로(26), 이 결정회로(26)에 연결되는 래치회로(32), 그리고 래치회로(32)에 연결되는 선택회로(38)를 포함한다.

샘플링회로(10)는 제1 내지 제4샘플러들(12, 14, 16, 18)을 구비한다. 제1 및 제4샘플러들(12, 18)은 제1내부클럭신호(CLK1)의 하이구간 동안에 데이터신호(DATA)와 고정된 기준신호(REF)를 각각 샘플한다. 제2 및 제3샘플러들(14, 16)은 제2내부클럭신호(CLK2)의 하이구간 동안에 데이터신호(DATA)와 고정된 기준신호(REF)를 각각 샘플한다. 따라서, 제1샘플러(12)는 데이터 신호(DATA) 상의 홀수번째 데이터를 샘플하고, 제2샘플러(14)는 데이터 신호(DATA) 상의 짝수번째 데이터를 샘플한다. 제3 및 제4샘플러들(16, 18)은 제1 및 제2내부클럭신호들(CLK1, CLK2)의 하이구간들 동안에 고정된 기준신호(REF)를 교대로 샘플한다.

기준신호발생회로(20)는 제1평균회로(22)와 제2평균회로(24)로 구성된다.

제1내부클럭신호(CLK1)의 하이구간 동안에, 제1평균회로(22)는 제2샘플러(14)에 의해 제2내부클럭신호(CLK2)의 하이구간 동안에 샘플된 데이터(d2)를 입력한다. 또한, 제1내부클럭신호(CLK1)의 하이구간 동안에, 제1평균회로(22)는 제3샘플러(16)에 의해 제2내부클럭신호(CLK2)의 하이구간 동안에 샘플된 기준신호(ref1)를 입력한다. 제1평균회로(22)는 제1내부클럭신호(CLK1)에 동기되어서 제1의 조정된 기준신호(VREFo)를 출력한다. 이 제1의 조정된 기준신호(VREFo)는 제1내부클럭신호(CLK1)의 하이구간 동안에 제1샘플러(12)에 의해 샘플된 홀수번째 데이터(d1)의 논리레벨을 식별하기 위한 기준신호로서 사용된다.

제2내부클럭신호(CLK2)의 하이구간 동안에, 제2평균회로(24)는 제1샘플러(12)에 의해 제1내부클럭신호(CLK1)의 하이구간 동안에 샘플된 데이터(d1)를 입력한다. 또한, 제2내부클럭신호(CLK2)의 하이구간 동안에, 제2평균회로(24)는 제4샘플러(18)에 의해 제1내부클럭신호(CLK1)의 하이구간 동안에 샘플된 기준신호(ref2)를 입력한다. 제2내부클럭신호(CLK2) 동안에, 제2평균회로(24)는 제2내부클럭신호(CLK2)보다 앞서는 제1내부클럭신호(CLK1) 동안 제1샘플러(12)에 의해 샘플된 데이터(d1)와 제2내부클럭신호(CLK2)보다 앞서는 제1내부클럭신호(CLK1) 동안 제4샘플러(18)에 의해 샘플된 기준신호(ref2)를 공급받는다. 제2평균회로(24)는 제2내부클럭신호(CLK2)에 동기되어서 샘플된 데이터(d1)와 샘플된 기준신호(ref2)를 전하분배하는 것에 의해 제2의 조정된 기준신호(VREFe)를 출력한다. 이 제2의 조정된 기준신호(VREFe)는제2내부클럭신호(CLK2)의 하이구간 동안에 제2샘플러(14)에 의해 샘플된 짝수번째 데이터(d2)의 논리레벨을 식별하기 위한 기준신호로서 사용된다.

제1의 조정된 기준신호(VREFo)의 전압레벨은 이전 데이터비트구간에서 제2샘플러(14)에 의해 샘플된 데이터신호의 전압레벨에 따라서 변하고, 제2의 조정된 기준신호(VREFe)의 전압레벨도 이전 데이터비트구간에서 제1샘플러(12)에 의해 샘플된 데이터신호의 전압레벨에 따라서 변한다. 즉, 수신장치(100)는, 현재의 데이터비트구간에서 샘플된 데이터의 논리레벨(또는 값)을 식별하기 위해, 이전 데이터비트구간에서 입력된 데이터의 전압레벨에 따라서 동적으로 가변되는 제1 또는 제2의 조정된 기준신호(VREFo 또는 VREFe)를 사용한다.

결정회로(26)는 제1 또는 제2의 내부클럭신호(CLK1 또는 CLK2)의 현재 사이클에서 샘플된 데이터신호(d1 또는 d2)와 기준신호발생회로(20)로부터 출력되는 제1 또는 제2의 조정된 기준신호(VREFo 또는 VREFe)를 비교하여 수신데이터신호(DATA)의 논리레벨("0" 또는 "1")을 식별한다. 결정회로(26)는 제1 및 제2비교기들(28, 30)로 구성된다. 제1비교기(28)의 정입력단자(+)에는 제1샘플러(12)의 출력(d1)이 제공되고 그것의 부입력단자(-)에는 제1평균회로(22)의 출력(VREFo)이 제공된다. 제2비교기(30)의 정입력단자(+)에는 제2샘플러(14)의 출력(d2)이 제공되고 그것의 부입력단자(-)에는 제2평균회로(24)의 출력(VREFe)이 제공된다.

래치회로(32)는 제1 및 제2래치들(34, 36)로 구성된다. 제1 및 제2 래치들(34, 36)은 제1 및 제2 비교기들(28, 30)의 출력들(OCP1, OCP2)을 각각 래치한다. 상기 래치들(34, 36)은 인버터들, 또는 플립플롭들로 구성된다.

수신장치(100)는 2x1 멀티플렉서와 같은 선택회로(38)를 더 구비한다. 선택회로의 일 입력단자(IN1)는 제1래치(34)의 출력(DQo)과 연결되고, 그것의 다른 입력단자(IN2)는 제2래치(36)의 출력(DQe)과 연결된다. 선택회로(38)의 선택단자(SEL)로는, 예컨대, 제1내부클럭신호(CLK1)가 제공된다. 이와는 달리, 선택회로(38)의 선택단자(SEL)로 제2내부클럭신호(CLK2) 또는 다른 별개의 클럭신호가 제공될 수도 있다는 것을 이 기술분야에 대한 통상적인 지식을 가지고 있는 자는 잘 이해할 수 있을 것이다. 선택회로(38)의 출력(DQ)은 데이터저장, 정보처리 등과 특정의 기능을 갖는 기능회로(140)로 제공된다. 선택회로(38)는 수신된 데이터(DATA)와 동일한 데이터열인 데이터(DQ)로서 선택된 래치 출력을 기능회로(140)로 제공한다. 구체적으로, 선택회로(38)는 제1 및 제2내부클럭신호(CLK1, CLK2)에 동기되어서 샘플된 홀수번째 데이터와 짝수번째 데이터를 교대로 멀티플랙싱하는 것에 의해 수신된 데이터(DATA)와 동일한 열의 데이터(DQ)를 기능회로(140)으로 제공한다.

수신장치(100)는, 고정된 기준신호(VREF) 대신에, 이전입력신호의 전압레벨에 따라서 적응적으로 변하는 조정된 기준신호를 사용하여 입력신호레벨을 식별한다. 이 조정된 기준신호는 도 3에서 점선과 수평선 부분들로 표시된 바와 같이 변한다. 따라서, 수신장치(100)는 전송속도가 높거나 잡음발생이 많은 경우에도 수신된 신호의 논리레벨을 정확하게 식별할 수 있다.

도 5는 도 2에 도시된 샘플링회로(10) 및 기준신호발생회로(20)의 구체적인회로도이다. 도 5를 참조하여, 제1 내지 제4샘플러들(12, 14, 16, 18) 각각은 하나의 스위치소자와 하나의 커패시터로 구성된다. 이 실시예에서, 커패시터들은, 그들간의 전하분배시에 샘플된 전압의 평균전압을 생성하도록, 동일한 용량을 갖는다. 하지만, 다양한 실시예들에서, 각 커패시터의 용량은 상이할 수 있다. 이 경우에, 전하분배의 결과는 단순히 각 커패시터에 의해 샘플된 전압들의 평균이 되지 않는다. 제1샘플러(12)에서, 스위치소자(50)의 제1단자는 수신된 데이터신호(DATA)와 연결되고 그것의 제2단자는 제1비교기(28)의 정입력단자(+)와 연결된다. 스위치소자(50)는 제1내부클럭신호(CLK1)에 응답해서 온/오프 된다. 커패시터(62)의 제1단자는 스위치소자(50)의 제2단자와 연결되고 그것의 제2단자는 접지와 연결된다.

제2샘플러(14)에서, 스위치소자(54)의 제1단자는 수신된 데이터신호(DATA)와 연결되고 그것의 제2단자는 제2비교기(30)의 정입력단자(+)와 연결된다. 스위치소자(54)는 제2내부클럭신호(CLK2)에 응답해서 온/오프 된다. 커패시터(66)의 제1단자는 스위치소자(54)의 제2단자와 연결되고 그것의 제2단자는 접지와 연결된다.

제3샘플러(16)에서, 스위치소자(52)의 제1단자는 고정된 기준신호(REF)와 연결되고 그것의 제2단자는 제1비교기(28)의 부입력단자(-)와 연결된다. 스위치소자(52)는 제2내부클럭신호(CLK2)에 응답해서 온/오프 된다. 커패시터(64)의 제1단자는 스위치소자(52)의 제2단자와 연결되고 그것의 제2단자는 접지와 연결된다.

제4샘플러(18)에서, 스위치소자(56)의 제1단자는 고정된 기준신호(REF)와 연결되고 그것의 제2단자는 제2비교기(30)의 부입력단자(-)와 연결된다.스위치소자(56)는 제1내부클럭신호(CLK1)에 응답해서 온/오프 된다. 커패시터(68)의 제1단자는 스위치소자(56)의 제2단자와 연결되고 그것의 제2단자는 접지와 연결된다.

기준신호발생회로(20) 내의 제1평균회로(22) 및 제2평균회로(24) 각각은 하나의 스위치소자로 구성된다. 제1평균회로(22)에서, 스위치소자(58)의 제1단자는 제1비교기(28)의 부입력단자(-)와 연결되고, 그것의 제2단자는 제2비교기(30)의 정입력단자(+)와 연결된다. 스위치소자(58)는 제1내부클럭신호(CLK1)에 응답해서 온/오프 된다.

제2평균회로(24)에서, 스위치소자(60)의 제1단자는 제2비교기(30)의 부입력단자(-)와 연결되고, 그것의 제2단자는 제1비교기(28)의 정입력단자(+)와 연결된다. 스위치소자(60)는 제2내부클럭신호(CLK2)에 응답해서 온/오프 된다.

이상과 같은 구성을 갖는 샘플링회로(10) 및 기준신호발생회로(20)에서, 스위치소자들은 모스 트랜지스터들, 바이폴라 트랜지스터들 등과 같은 반도체소자들로 구현될 수 있다.

도 6은 제1 또는 제2내부클럭신호(CLK1 또는 CLK2)에 동기되어서 '1001011'의 데이터신호(DATA)가 수신되는 경우에 도 5에 도시된 회로부품들로부터 입출력되는 신호들의 파형도이다. 도 6을 참조하여, 제1 및 제2내부클럭신호들(CLK1, CLK2)은 외부클럭신호(CLK)에 동기되어서 동작하는 클럭발생기(110)로부터 생성된다. 제1 및 제2내부클럭신호들(CLK1, CLK2)은 서로 역상들인(즉, 반대의 위상을 갖는) 상보적인 신호들이다. 데이터신호(DATA)는 제1 및 제2내부클럭신호들(CLK1, CLK2)에 동기된다.

도 6에 대한 상세한 설명에 앞서, '1001011'의 데이터신호(DATA)가 수신되기 전의 초기상태에서 도 5에 도시된 커패시터들(62, 66)은 논리하이 또는 논리 '1' 전압(예컨대, 약 1.6V)로 충전되어 있고, 커패시터들(64, 68)의 고정된 기준전압(REF)(예컨대, 약 1.4V)로 충전되어 있는 것으로 가정한다.

도 5 및 도 6을 참조하여, 먼저, 제1내부클럭신호(CLK1)가 활성상태에 있는 동안에 스위치소자들(50, 56, 58)이 스위치드-온 상태에 있는 반면에 스위치소자들(52, 54, 60)은 스위치드-오프 상태에 있다. 따라서, 첫번째(또는 홀수번째) 데이터 '1'(1.6V)이 스위치소자(50)를 통해 커패시터(62)에 충전됨과 동시에 고정된 기준전압(REF)(1.4V)도 스위치소자(56)를 통해 커패시터(68)에 충전된다. 커패시터(62)에 충전된 전압(d1)은 제1비교기(28)의 정입력단자(+)로 제공된다. 이때, 커패시터(64)와 커패시터(66)는 스위치소자(58)에 의해 상호 전기적으로 연결된다. 그 결과, 제1비교기(28)의 부입력단자(-)로 제공되는 제1의 조정된 기준전압(VREFo)은 커패시터(64)에 충전된 기준전압(ref1)(= 고정된 기준전압 REF)과 커패시터(66)에 충전된 전압(d2)의 평균전압, 예컨대, (ref1 + d2)/2 = 1.5V와 동일해 진다. 따라서, 제1비교기(28)는 첫번째 데이터('1')의 논리하이레벨(1.6V)을 정확하게 식별하고, 이렇게 식별된 레벨은 래치(34)에 의해 논리하이레벨(DQo)(약 2.5V)로서 유지된다.

다음, 제2내부클럭신호(CLK2)가 활성상태로 되면, 스위치소자들(50, 56, 58)이 스위치드-오프 되는 반면 스위치소자들(52, 54, 60)은 스위치드-온 된다. 따라서, 고정된 기준전압(REF)(1.4V)이 스위치소자(52)를 통해 커패시터(64)에 충전됨과 동시에 두번째(또는 짝수번째) 데이터 '0'(예컨대, 약 1.2V)이 스위치소자(54)를 통해 커패시터(66)에 충전된다. 커패시터(66)에 충전된 전압(d2)은 제2비교기(30)의 정입력단자(+)로 전달된다. 이때, 커패시터(62)와 커패시터(68)는 스위치소자(60)에 의해 상호 전기적으로 연결되므로 제2비교기(30)의 부입력단자(-)로 제공되는 제2의 조정된 기준전압(VREFe)은 커패시터(62)에 충전된 전압(d1)과 커패시터(68)에 충전된 기준전압(ref2)(= 고정된 기준전압 REF)의 평균전압, 예컨대, (d1 + ref2)/2 = 1.5V와 동일해 진다. 따라서, 제2비교기(30)는 두번째 데이터('0')의 논리로우레벨(1.2V)을 정확하게 검출하고, 이렇게 검출된 레벨은 래치(36)에 의해 논리로우레벨(DQe)(약 0V)로서 유지된다.

이후에도, 스위치소자들(50, 52, 54, 56, 58, 60)은 제1 및 제2내부클럭신호들(CLK1, CLK2)에 동기되어서 상기한 스위칭동작을 반복함으로써 나머지 데이터들 '01011'의 정확한 식별이 이루어지도록 한다.

위에 기술한 바와 같은 스위칭동작들에 따르면, 제1래치(34)는 홀수번째 데이터 '1001'을 순차로 래치하고, 제2래치(36)는 짝수번째 데이터 '011'을 순차로 래치한다.

이상과 같이, 수신장치(100)는, 현재의 데이터비트구간에서 샘플된 데이터의 논리상태(또는 값)을 식별함에 있어서, 이전 데이터비트구간에서 수신된 입력신호(DATA)의 레벨에 따라 가변하는 제1 또는 제2기준신호(VREFo 또는 VREFe)를 사용한다. 따라서, 수신장치(100)는 전송속도 및 잡음에 상관없이 수신신호데이터값의 식별의 정확도를 높일 수 있다.

한 변형예에서, 결정회로(26)의 출력에 선택회로(38)의 입력이 연결되고, 선택회로(38)의 출력에 래치회로(32)의 입력이 연결될 수도 있다. 이 경우, 래치회로(32)는 하나의 래치 만으로 구성될 수도 있다.

다른 변형예에서, 수신장치(100)는, 선택회로(38) 대신에, 병렬-직렬 변환기를 구비할 수도 있다. 병렬-직렬 변환기의 병렬입력은 래치회로(32)의 출력에 연결된다.

도 7은 본 발명의 수신장치를 구비하는 반도체집적회로장치의 일 예를 개략적으로 보여주는 도면이다. 반도체집적회로장치(2)는 반도체메모리장치 또는 마이크로프로세서일 수 있으며, 복수개의 데이터라인들(DATA1-DATAn)을 구비한다. 본 발명의 반도체집적회로장치(2)는 다른 하나의 반도체집적회로장치인 송신장치(1)로부터 클럭신호(CLK)를 공급받는다.

도7을 참조하면, 반도체집적회로장치(2)는 클럭발생기(110), 기준신호발생기(120), 그리고 복수의 데이터수신유닛들(130-1 내지 130-n)을 구비한다. 클럭발생기(110)와 기준신호발생기(120)는 도 2의 그것들과 동일한 회로구성들을 각각 갖는다. 또, 데이터수신유닛들(130-1 내지 130-n) 각각도 도 2의 데이터수신유닛(130)과 동일한 회로구성을 갖는다.

반도체집적회로장치(2)는 외부로부터 제1 및 제2 클럭신호들(CLK1, CLK2)을 공급받을 수 있는데, 이 경우에는 클럭발생기(110)가 불필요하다. 또, 반도체집적회로장치(2)는 외부로부터 고정된 기준신호(REF)를 공급받을 수도 있는데, 이 경우에는 기준신호발생기(120)가 불필요하다.

본 발명에 따르면, 수신장치가 현재의 데이터비트구간에서 샘플된 데이터의 논리레벨(또는 데이터값)을 식별함에 있어서 이전 데이터비트구간에서 수신된 입력신호의 전압레벨에 따라서 가변하는 조정된 기준신호를 사용함으로써 데이터전송속도 및 잡음에 상관없이 입력신호에 의해 표시되는 데이터값의 식별의 정확도를 높일 수 있다.

Claims

입력신호에 의해 표시되는 논리상태를 검출하는 방법에 있어서:

입력신호전압을 수신하는 단계(A);

이전에 수신된 입력신호전압에 기초하여 기준전압을 발생하는 단계(B); 그리고

상기 발생된 기준전압에 기초하여 상기 수신된 입력신호전압의 논리상태를 결정하는 단계(C)를 포함하는 입력신호논리상태검출방법.
제1항에 있어서,

상기 단계(B)는 이전에 수신된 입력신호전압과 고정된 기준전압에 기초하여 상기 기준전압을 발생하는 입력신호논리상태검출방법.
제2항에 있어서,

상기 단계(B)는 상기 이전에 수신된 입력신호전압과 상기 고정된 기준전압 간의 전하분배전압으로서 상기 기준전압을 발생하는 입력신호논리상태검출방법.
제1항에 있어서,

상기 단계(B)는 상기 수신된 입력신호전압이 상기 발생된 기준전압보다 클 때 상기 논리상태를 하이상태로서 결정하고, 상기 수신된 입력신호전압이 상기 발생된 기준전압보다 작을 때 상기 논리상태를 로우상태로서 결정하는 입력신호논리상태검출방법.
제1항에 있어서,

상기 단계(A)는,

제1클럭신호의 하이구간 동안에 입력신호를 샘플하여 제1입력신호전압을 발생하는 단계(a1), 그리고

상기 제1클럭신호와 역상인 제2클럭신호의 하이구간 동안에 상기 입력신호를 샘플하여 제2입력신호전압을 발생하는 단계(a2)를 포함하고,

상기 단계(B)는,

상기 제1클럭신호의 상기 하이구간 동안에 상기 제2입력신호전압에 기초하여 제1기준전압을 발생하는 단계(b1), 그리고

상기 제2클럭신호의 하이구간 동안에 상기 제1입력신호전압에 기초하여 제2기준신호를 발생하는 단계(b2)를 포함하고,

상기 단계(C)는,

상기 제1입력신호전압과 상기 제1기준전압을 비교하는 것에 의해서 상기 제1입력신호전압으로 표시되는 제1논리상태를 결정하는 단계(c1), 그리고

상기 제2입력신호전압과 상기 제2기준전압을 비교하는 것에 의해서 상기 제2입력신호전압으로 표시되는 제2논리상태를 결정하는 단계(c2)를 포함하는 입력신호논리상태검출방법.
제5항에 있어서,

상기 단계(b1)는 상기 제1입력신호전압과 고정된 기준전압 간의 전하분배된 전압으로서 상기 제1기준전압을 발생하고; 그리고

상기 단계(b2)는 상기 제1입력신호전압과 상기 고정된 기준전압 간의 전하분배된 전압으로서 상기 제2기준전압을 발생하는 입력신호논리상태검출방법.
제5항에 있어서,

상기 단계(c1)는 상기 제1입력신호전압이 상기 제1기준전압보다 클 때 상기 제1논리상태를 하이상태로서 결정하고, 상기 제1입력신호전압이 상기 제1기준전압보다 작을 때 상기 제1논리상태를 로우상태로서 결정하며; 그리고

상기 단계(c2)는 상기 제2입력신호전압이 상기 제2기준전압보다 클 때 상기 제2논리상태를 하이상태로서 결정하고, 상기 제2입력신호전압이 상기 제2기준전압보다 작을 때 상기 제2논리상태를 로우상태로서 결정하는 입력신호논리상태검출방법.
제5항에 있어서,

상기 제1 및 제2클럭신호들을 발생하는 단계를 더 포함하는 입력신호논리상태검출방법.
입력신호의 논리상태를 검출하는 방법에 있어서:

고정된 기준전압을 수신하는 단계(A);

상기 고정된 기준전압을 조정해서 조정된 기준전압을 발생하는 단계(B); 그리고

상기 조정된 기준전압에 기초하여 수신된 입력신호전압으로 표시되는 논리상태를 결정하는 단계(C)를 포함하는 입력신호논리상태검출방법.
제9항에 있어서,

상기 단계(B)는 이전에 수신된 입력신호전압에 기초하여 상기 고정된 기준전압을 조정하는 입력신호논리상태검출방법.
제10항에 있어서,

상기 단계(B)는 상기 고정된 기준전압과 상기 이전에 수신된 입력신호전압을 전하분배하는 것에 의해 상기 고정된 기준전압을 조정하는 입력신호논리상태검출방법.
제9항에 있어서,

상기 단계(C)는 상기 수신된 입력신호전압이 상기 조정된 기준전압보다 클 때 상기 논리상태를 하이상태로서 결정하고, 상기 수신된 입력신호전압이 상기 조정된 기준전압보다 작을 때 상기 논리상태를 로우상태로서 결정하는 입력신호논리상태검출방법.
제9항에 있어서,

제1클럭신호에 따라서 입력신호를 샘플하여 제1입력신호전압을 발생하는 단계(D); 그리고

상기 제1클럭신호와 역상인 제2클럭신호에 따라서 상기 입력신호를 샘플하여 제2입력신호전압을 발생하는 단계(E)를 더 포함하되;

상기 단계(B)는,

상기 제1클럭신호에 따른 상기 제2입력신호전압에 기초하여 상기 고정된 기준전압을 조정하여 제1의 조정된 기준전압을 생성하는 단계(b1), 그리고

상기 제2클럭신호에 따른 상기 제1입력신호전압에 기초하여 상기 고정된 기준전압을 조정하여 제2의 조정된 기준전압을 생성하는 단계(b2)를 포함하고;

상기 단계(C)는,

상기 제1입력신호전압과 상기 제1의 조정된 기준전압을 비교하는 것에 의해서 상기 제1입력신호전압으로 표시되는 제1논리상태를 결정하는 단계(c1), 그리고

상기 제2입력신호전압과 상기 제2의 조정된 기준전압을 비교하는 것에 의해서 상기 제2입력신호전압으로 표시되는 제2논리상태를 결정하는 단계(c2)를 포함하는 입력신호논리상태검출방법.
제13항에 있어서,

상기 단계(b1)는 상기 고정된 기준전압과 상기 제2입력신호전압을 전하분배하는 것에 의해 상기 고정된 기준전압을 조정하고; 그리고

상기 단계(b2)는 상기 고정된 기준전압과 상기 제1입력신호전압을 전하분배하는 것에 의해 상기 고정된 기준전압을 조정하는 입력신호논리상태검출방법.
제14항에 있어서,

상기 단계(c1)는 상기 제1입력신호전압이 상기 제1의 조정된 기준전압보다 클 때 상기 제1논리상태를 하이상태로서 결정하고, 상기 제1입력신호전압이 상기 제1의 조정된 기준전압보다 작을 때 상기 제1논리상태를 로우상태로서 결정하며; 그리고

상기 단계(c2)는 상기 제2입력신호전압이 상기 제2의 조정된 기준전압보다 클 때 상기 제2논리상태를 하이상태로서 결정하고, 상기 제2입력신호전압이 상기 제2의 조정된 기준전압보다 작을 때 상기 제2논리상태를 로우상태로서 결정하는 입력신호논리상태검출방법.
제13항에 있어서,

상기 제1 및 제2 클럭신호들을 발생하는 단계를 더 포함하는 입력신호논리상태검출방법.
입력신호에 의해 표시되는 논리상태를 검출하기 위한 장치를 구비하는 반도체집적회로에 있어서:

이전에 수신된 입력신호전압에 기초하여 기준전압을 발생하는 기준신호발생회로; 그리고

상기 기준전압에 기초하여 현재에 수신된 입력신호에 의해 표시되는 논리상태를 결정하는 결정회로를 포함하는 반도체집적회로.
제17항에 있어서,

상기 기준신호발생회로는 상기 이전에 수신된 입력신호전압과 고정된 기준전압에 기초하여 상기 기준전압을 발생하는 반도체집적회로.
제18항에 있어서,

상기 고정된 기준전압을 발생하는 고정기준전압발생기를 더 포함하는 반도체집적회로.
입력신호에 의해 표시되는 논리상태를 검출하기 위한 장치를 구비하는 반도체집적회로에 있어서:

이전에 수신된 입력신호전압과 고정된 기준전압의 전하분배된 전압으로서 기준전압을 발생하는 기준신호발생회로; 그리고

상기 기준전압에 기초하여 현재에 수신된 입력신호전압에 의해 표시되는 논리상태를 결정하는 결정회로를 포함하는 반도체집적회로.
제20항에 있어서,

상기 기준신호발생회로는 외부에서 발생된 고정된 기준신호를 수신하는 반도체집적회로.
제20항에 있어서,

상기 결정회로는 상기 수신된 입력신호전압이 상기 기준전압보다 높을 때 상기 논리상태를 하이상태로서 결정하고, 상기 수신된 입력신호전압이 상기 기준전압보다 낮을 때 상기 논리상태를 로우상태로서 결정하는 반도체집적회로.
제20항에 있어서,

제1클럭신호에 따라서 입력신호를 샘플하여 제1입력신호전압을 발생하는 제1샘플러; 그리고

상기 제1클럭신호와 역상인 제2클럭신호에 따라서 상기 입력신호를 샘플하여 제2입력신호전압을 발생하는 제2샘플러를 더 포함하되;

상기 기준신호발생회로는 상기 제1클럭신호에 따라서 상기 제2입력신호전압에 기초한 제1기준전압을 발생하고, 상기 제2클럭신호에 따라서 상기 제1입력신호전압에 기초한 제2기준전압을 발생하며;

상기 결정회로는 상기 제1입력신호전압과 상기 제1기준전압을 비교하는 것에의해 상기 제1입력신호전압에 의해 표시되는 제1논리상태를 결정하고, 상기 제2입력신호전압과 상기 제2기준전압을 비교하는 것에 의해 상기 제2입력신호전압에 의해 표시되는 제2논리상태를 결정하는 반도체집적회로.
제23항에 있어서,

상기 기준신호발생회로는:

상기 제2입력신호전압과 고정된 기준전압의 전하분배된 전압으로서 상기 제1기준전압을 발생하는 제1평균회로; 그리고

상기 제1입력신호전압과 상기 고정된 기준전압의 전하분배된 전압으로서 상기 제2기준전압을 발생하는제2평균회로를 포함하는 반도체집적회로.
제24항에 있어서,

상기 결정회로는:

상기 제1입력신호전압이 상기 제1기준전압보다 클 때 상기 제1논리상태를 하이상태로서 결정하고, 상기 제1입력신호전압이 상기 제1기준전압보다 작을 때 상기 제1논리상태를 로우상태로서 결정하는 제1비교기; 그리고

상기 제2입력신호전압이 상기 제2기준전압보다 클 때 상기 제2논리상태를 하이상태로서 결정하고, 상기 제2입력신호전압이 상기 제2기준전압보다 작을 때 상기 제2논리상태를 로우상태로서 결정하는 제2비교기를 포함하는 반도체집적회로.
제23항에 있어서,

상기 제1 및 제2 클럭신호들을 발생하는 클럭신호발생기를 더 포함하는 반도체집적회로.
제23항에 있어서,

상기 제1샘플러, 상기 제2샘플러, 그리고 상기 기준신호발생회로는 외부에서 발생된 제1 및 제2클럭신호들을 수신하는 반도체집적회로.
입력신호에 의해 표시되는 논리상태를 검출하기 위한 장치를 구비하는 반도체집적회로에 있어서:

고정된 기준전압을 받아들이고 상기 고정된 기준전압을 조정하여 조정된 기준전압을 발생하는 기준신호발생회로; 그리고

상기 조정된 기준전압에 기초하여 수신된 입력신호전압에 의해 표시되는 논리상태를 결정하는 결정회로를 포함하는 반도체집적회로.
제28항에 있어서,

상기 기준신호발생회로는 이전에 수신된 입력신호전압에 기초하여 상기 고정된 기준전압을 조정하는 반도체집적회로.
제29항에 있어서,

상기 기준신호발생회로는 상기 고정된 기준전압과 상기 이전에 수신된 입력신호전압을 전하분배하는 것에 의해 상기 고정된 기준전압을 조정하는 반도체집적회로.
제29항에 있어서,

상기 고정된 기준전압을 발생하는 고정기준신호발생기를 더 포함하는 반도체집적회로.
제29항에 있어서,

상기 기준신호발생회로는 외부에서 발생된 고정된 기준전압을 수신하는 반도체집적회로.
제28항에 있어서,

상기 결정회로는 상기 수신된 입력신호전압이 상기 조정된 기준전압보다 클 때 상기 논리상태를 하이상태로서 결정하고 상기 수신된 입력신호전압이 상기 조정된 기준전압보다 작을 때 상기 논리상태를 로우상태로서 결정하는 반도체집적회로.
제28항에 있어서,

제1클럭신호의 하이구간 동안에 상기 입력신호를 샘플하여 제1입력신호전압을 발생하는 제1샘플러; 그리고

상기 제1클럭신호와 역상인 제2클럭신호의 하이구간 동안에 상기 입력신호를 샘플하여 제2입력신호전압을 발생하는 제2샘플러를 더 포함하되;

상기 기준신호발생회로는 상기 제1클럭신호의 하이구간 동안에 상기 제2입력신호전압에 기초하여 상기 고정된 기준전압을 조정하여 제1의 조정된 기준전압을 생성하고, 상기 제2클럭신호의 하이구간 동안에 상기 제1입력신호전압에 기초하여 상기 고정된 기준전압을 조정하여 제2의 조정된 기준전압을 생성하고; 그리고

상기 결정회로는 상기 제1입력신호전압과 상기 제1의 조정된 기준전압을 비교하는 것에 의해 상기 제1입력신호전압에 의해 표시되는 제1논리상태를 결정하고, 상기 제2입력신호전압과 상기 제2의 조정된 기준전압을 비교하는 것에 의해 상기 제2입력신호전압에 의해 표시되는 제2논리상태를 결정하는 반도체집적회로.
제34항에 있어서,

상기 기준신호발생회로는:

상기 고정된 기준전압과 상기 제2입력신호전압을 전하분배하는 것에 의해 상기 고정된 기준전압을 조정하여 제1의 조정된 기준전압을 생성하는 제1평균회로; 그리고

상기 고정된 기준전압과 상기 제1입력신호전압을 전하분배하는 것에 의해 상기 고정된 기준전압을 조정하여 제2의 조정된 기준전압을 생성하는 제2평균회로를 포함하는 반도체집적회로.
제35항에 있어서,

상기 결정회로는:

상기 제1입력신호전압이 상기 제1의 조정된 기준전압보다 클 때 상기 제1논리상태를 하이상태로서 결정하고, 상기 제1입력신호전압이 상기 제1의 조정된 기준전압보다 작을 때 상기 제1논리상태를 로우상태로서 결정하는 제1비교기; 그리고

상기 제2입력신호전압이 상기 제2의 조정된 기준전압보다 클 때 상기 제2논리상태를 하이상태로서 결정하고, 상기 제2입력신호전압이 상기 제2의 조정된 기준전압보다 작을 때 상기 제2논리상태를 로우상태로서 결정하는 제2비교기를 포함하는 반도체집적회로.
제34항에 있어서,

상기 제1 및 제2 클럭신호들을 발생하는 클럭신호발생기를 더 포함하는 반도체집적회로.
제34항에 있어서,

상기 제1샘플러, 상기 제2샘플러, 그리고 상기 기준신호발생회로는 외부에서 발생된 제1 및 제2 클럭신호들을 수신하는 반도체집적회로.