KR20100018934A - 위상 검출기 및 이를 이용하는 타임투디지털컨버터 - Google Patents

위상 검출기 및 이를 이용하는 타임투디지털컨버터 Download PDF

Info

Publication number
KR20100018934A
KR20100018934A KR1020080077699A KR20080077699A KR20100018934A KR 20100018934 A KR20100018934 A KR 20100018934A KR 1020080077699 A KR1020080077699 A KR 1020080077699A KR 20080077699 A KR20080077699 A KR 20080077699A KR 20100018934 A KR20100018934 A KR 20100018934A
Authority
KR
South Korea
Prior art keywords
signal
phase
unit
delay
input unit
Prior art date
Application number
KR1020080077699A
Other languages
English (en)
Inventor
신동석
나광진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080077699A priority Critical patent/KR20100018934A/ko
Publication of KR20100018934A publication Critical patent/KR20100018934A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 인에이블 신호에 응답하여 활성화 여부가 결정되고, 위상신호의 인에이블 여부에 따라 제 1 컨트롤신호 및 제 2 컨트롤신호를 선택적으로 인에이블 시키는 지연 컨트롤부; 제 1 신호를 입력 받고, 상기 제 1 컨트롤신호에 응답하여 상기 제 1 신호를 지연시키는 제 1 입력부; 제 2 신호를 입력 받고, 상기 제 2 컨트롤신호에 응답하여 상기 제 2 신호를 지연시키는 제 2 입력부; 및 상기 제 1 및 제 2 입력부의 출력을 입력 받아 위상신호를 생성하는 출력부; 를 포함한다.
위상 검출기, 타임투디지털컨버터

Description

위상 검출기 및 이를 이용하는 타임투디지털컨버터{Phase Detector and Time-to-Digital Converter Using the Same}
본 발명은 반도체 메모리 장치의 설계에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 위상 검출기 및 이를 이용한 타임투디지털컨버터에 관한 것이다.
일반적으로 타임투디지털컨버터(Time-to-Digital Converter: TDC)는 기준신호에 대한 비교신호의 시간차이를 측정하는데 사용된다. 상기 시간차이 측정을 통해, 비교신호의 주기를 측정할 수 있다. 상기 타임투디지털컨버터는 기준신호 및 비교신호에 해당하는 두 개의 입력신호를 입력 받아 비교신호의 위상신호를 출력하는 위상 검출기(Phase Detector)를 포함한다. 종래기술에서는 상기 위상 검출기를 디플립플롭(D-F/F)으로 구성하는 것이 일반적이었다.
그러나 종래기술에서와 같이 위상 검출기를 단순히 D 플립플롭으로 구성할 때, 기준신호 또는 비교신호에 순간적으로 지터(Jitter)가 발생하는 경우 정확한 시간차이를 측정할 수 없는 문제점이 있다. 즉, 기준신호에 지터가 발생하는 경우, 상기 위상 검출부가 잘못된 타이밍에 비교신호의 위상을 측정하여, 비교신호의 주기를 잘못 측정하게 되는 문제점이 발생한다.
상기와 같은 문제점을 해결하기 위해서, 디지털 필터(Digital Filter)가 사용되기도 하였으나, 이 경우에도 추가회로가 필요하게 되고, 필터링 시간이 추가적으로 필요하게 되는 등의 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 순간적으로 발생하는 지터에 의한 영향 없이 정확한 위상신호를 출력할 수 있는 위상 검출기 및 이를 이용한 타임투디지털컨버터를 제공하는데 그 목적이 있다.
본 발명에 실시예에 따른 위상 검출기는 인에이블 신호에 응답하여 활성화 여부가 결정되고, 위상신호의 인에이블 여부에 따라 제 1 컨트롤신호 및 제 2 컨트롤신호를 선택적으로 인에이블 시키는 지연 컨트롤부; 제 1 신호를 입력 받고, 상기 제 1 컨트롤신호에 응답하여 상기 제 1 신호를 지연시키는 제 1 입력부; 제 2 신호를 입력 받고, 상기 제 2 컨트롤신호에 응답하여 상기 제 2 신호를 지연시키는 제 2 입력부; 및 상기 제 1 및 제 2 입력부의 출력을 입력 받아 위상신호를 생성하는 출력부; 를 포함한다.
본 발명에 의하면, 입력신호에 발생할 수 있는 순간적인 지터의 영향을 받지 않고 정확한 위상신호를 출력할 수 있다.
도 1은 본 발명의 실시예에 따른 위상 검출기의 회로도이다. 본 발명의 실시예에 따른 위상 검출기(1)는 지연 컨트롤부(100), 제 1 입력부(210), 제 2 입력부(220) 및 출력부(300)를 포함한다.
상기 지연 컨트롤부(100)는 위상신호(q)와 인에이블 신호(SCLK)를 입력 받아 제 1 컨트롤신호(Ctrl1) 및 제 2 컨트롤 신호(Ctrl2)를 생성한다. 상기 지연 컨트롤부(100)는 상기 인에이블 신호(SCLK)에 응답하여 활성화 여부가 결정되며, 상기 위상신호(q)에 따라 제 1 및 제 2 컨트롤신호(Ctrl1, Ctrl2)를 선택적으로 인에이블 시킨다.
상기 제 1 및 제 2 컨트롤신호(Ctrl1, Ctrl2)를 생성하기 위해서, 본 발명의 실시예에 따른 지연 컨트롤부(100)는 제 1 및 제 2 지연 컨트롤부(110, 120)로 구성될 수 있다. 상기 제 1 및 제 2 지연 컨트롤부(110, 120)는 각각 상기 인에이블 신호(SCLK)에 응답하여 활성화 여부가 결정되며, 위상신호(q)에 따라 상기 제 1 및 제 2 컨트롤 신호(Ctrl1, Ctrl2)를 인에이블 시키거나 디스에이블 시킨다.
상기 제 1 지연 컨트롤부(110)는 인에이블 신호(SCLK) 및 위상신호(q)가 반전된 신호를 입력 받아 제 1 컨트롤 신호(Ctrl1)를 생성하고, 상기 제 2 지연 컨트롤부(120)는 상기 인에이블 신호(SCLK) 및 상기 위상신호(q)를 입력 받아 제 2 컨트롤 신호(Ctrl2)를 생성한다.
상기 제 1 및 제 2 신호(In1, In2)는 일정한 주기를 갖는 클럭신호일 수 있다.
상기 인에이블 신호(SCLK)는 반도체 메모리 장치에서 생성되는 샘플링 클럭(Sampling Clock)일 수 있다. 상기 샘플링 클럭은 반도체 회로 내부에서 생성되는 클럭으로, 일반적으로 클럭 제네레이터(Clock Generator)에서 생성된다. 상기 샘플링 클럭은 기준 클럭(Reference Clock)의 한 주기 동안 인에이블 되는 구간을 갖고 소정 주기(예를 들어, 20주기)마다 한번씩 토글(Toggle)하는 신호이다. 한편, 상기 샘플링 클럭은 각각 다른 타이밍에 인에이블 되는 다수의 신호로 생성되는데, 본 발명에서는 상기 인에이블 신호(SCLK)로 상기 다수의 클럭 중 제 1 신호(In1) 및 제 2 신호(In2)가 인에이블 되기 전에 인에이블 되는 샘플링 클럭을 사용하는 것이 가장 바람직하다.
제 1 입력부(210)는 상기 제 1 컨트롤신호(Ctrl1) 및 제 1 신호(In1)를 입력 받는다. 제 1 입력부(210)는 상기 제 1 컨트롤 신호(Ctrl1)에 응답하여 제 1 신호(In1)를 소정의 시간만큼 지연시킨다. 즉, 제 1 입력부(210)는 제 1 컨트롤 신호(Ctrl1)가 인에이블 되면 제 1 신호(In1)를 소정의 시간(tdelay)만큼 지연시켜 출력부(300)로 인가하며, 제 1 컨트롤 신호(Ctrl1)가 디스에이블 되면 제 1 신호(In1)를 지연시키지 않고 출력부(300)로 인가한다.
상기 제 1 신호(In1)를 지연시키기 위해, 상기 제 1 입력부(210)는 위상 지연부(211)를 포함한다. 상기 위상 지연부(211)는 제 1 컨트롤 신호(Ctrl1)에 응답하여 상기 제 1 신호(In1)를 지연시킨다. 상기 위상 지연부(211)는 상기 제 1 컨트롤 신호(Ctrl1)에 응답하여 턴온 여부가 결정되는 제 1 스위치(sw1) 및 상기 제 1 스위치(sw1)와 접지전압 단자 사이에 연결되는 제 1 캐패시터(c1)로 구성된다. 상기 제 1 캐패시터(c1) 용량의 크기에 따라 상기 제 1 신호(In1)를 지연시키는 상기 소정의 시간(tdelay)이 정해진다. 상기 제 1 스위치(sw1)는 모스 트랜지스터로 구성될 수 있다.
상기 제 1 입력부(210)와 마찬가지로, 상기 제 2 입력부(220)는 제 2 컨트롤 신호(Ctrl2) 및 제 2 신호(In2)를 입력 받는다. 제 2 입력부(220)는 상기 제 2 컨트롤 신호(Ctrl2)에 응답하여 제 2 신호(In2)를 소정의 시간(tdelay)만큼 지연시킨다. 즉, 제 2 입력부(220)는 제 2 컨트롤 신호(Ctrl2)가 인에이블 되면 제 2 신호(In2)를 소정의 시간(tdelay)만큼 지연시켜 출력부(300)로 인가하며, 제 2 컨트롤 신호(Ctrl2)가 디스에이블 되면 제 2 신호(In2)를 지연시키지 않고 출력부(300)로 인가한다.
역시 마찬가지로, 상기 제 2 신호(In2)를 지연시키기 위해, 상기 제 2 입력부(220)는 위상 지연부(221)를 포함한다. 상기 위상 지연부(221)는 제 2 컨트롤 신호(Ctrl2)에 응답하여 상기 제 2 신호(In2)를 지연시킨다. 상기 위상 지연부(221)는 상기 제 2 컨트롤 신호(Ctrl2)에 응답하여 턴온 여부가 결정되는 제 2 스위치(sw2) 및 상기 제2 스위치(sw2)와 접지전압 단자 사이에 연결되는 제 2 캐패시터(c2)로 구성된다. 상기 제 2 캐패시터(c2) 용량의 크기에 따라 상기 제 2 신호(In2)를 지연시키는 상기 소정의 시간(tdelay)이 정해진다. 상기 제 2 스위치(sw2)는 모스 트랜지스터로 구성될 수 있다.
상기 출력부(300)는 상기 제 1 입력부(210)의 출력 및 제 2 입력부(220)의 출력을 입력 받아 위상신호(q)를 생성한다. 상기 출력부(300)는 래치(Latch) 수단을 포함하고, 상기 제 2 입력부(220)의 출력이 인에이블 될 때 상기 제 1 입력부(210)의 출력을 위상신호(q)로 생성하며, 제 2 입력부(220)의 출력이 디스에이블 될 때는 래치된 신호(상기 제 2 입력부(220)의 출력이 인에이블 될 때 출력했던 제 1 입력부(210)의 출력)를 위상신호(q)로 생성할 수 있다. 또는 반대로, 상기 제 1 입력부(210)의 출력이 인에이블 될 때 제 2 입력부(220)의 출력을 위상신호(q)로 생성하며, 제 1 입력부(210)의 출력이 디스에이블 될 때는 래치된 신호(제 1 입력부(210)의 출력이 인에이블 될 때 출력했던 제 2 입력부(220)의 출력)를 위상신호(q)로 생성할 수 있다. 본 발명의 실시예에서, 상기 출력부(300)는 D 플립플롭으로 구성될 수 있다.
도 1을 참조하여 본 발명의 실시예에 따른 위상 검출기(1)의 상세한 구성을 살펴보면 다음과 같다.
상기 제 1 지연 컨트롤부(110)는, 상기 위상신호(q)를 반전시키는 제 1 인버터(112) 및 상기 제 1 인버터(112)의 출력 및 상기 인에이블 신호(SCLK)를 입력으로 하는 앤드(AND) 게이트(111)로 구성될 수 있다. 상기 제 2 지연 컨트롤부(120)는, 상기 위상신호(q) 및 상기 인에이블 신호(SCLK)를 입력으로 하는 앤드 게이트(121)로 구성될 수 있다.
상기 제 1 입력부(210)는, 상기 제 1 신호(In1)를 반전시키는 제 1 인버터(212), 상기 제 1 인버터(212)의 출력단과 한쪽 단이 연결되는 제 1 스위치(sw1) 및 상기 제 1 스위치(sw1)의 다른 한쪽 단과 접지전압 단 사이를 연결하는 제 1 캐패시터(c1)로 구성될 수 있다. 상기 제 2 입력부(220)는, 상기 제 2 신호(In2)를 반전시키는 제 2 인버터(222), 상기 제 2 인버터(222)의 출력단과 한쪽 단이 연결되는 제 2 스위치(sw2) 및 상기 제 2 스위치(sw2)의 다른 한쪽 단과 접지전압 단 사이를 연결하는 제 2 캐패시터(c2)로 구성될 수 있다.
상기 출력부(300)는, 상기 제 1 입력부(210))의 출력을 데이터 단의 입력으 로 하고 상기 제 2 입력부(220)의 출력을 클럭 단의 입력으로 하는 D 플립플롭으로 구성될 수 있다. 또한 위와는 반대로, 상기 출력부(300)는 상기 제 2 입력부(220)의 출력을 데이터 단의 입력으로 하고 제 1 입력부(210)의 출력을 클럭 단의 입력으로 하는 D 플립플롭으로 구성될 수 있다.
도 2는 종래기술에 의한 문제점 및 본 발명에 의한 효과를 비교적으로 보여주는 동작 타이밍도이다. 도 2 를 참조하여, 본 발명의 실시예에 따른 위상 검출기(1)의 동작을 살펴보면 다음과 같다.
먼저, 초기에 제 1 신호(In1)와 제 2 신호(In2)가 출력부(300)로 입력되어 위상신호(q)를 생성한다. 상기 출력부(300)는 제 2 신호의 라이징(Rising)에서 제 1 신호(In1)를 출력한다. 즉, 이 경우에는 제 1 신호(In1)가 출력부(300)의 데이터 단으로 입력되며, 제 2 신호(In2)가 출력부(300)의 클럭 단으로 입력되는 경우이다. 따라서 제 2 신호(In2)가 하이로 천이할 때, 상기 제 1 신호(In1)가 하이 레벨이면 하이 레벨의 위상신호(q)를 생성하고, 상기 제 1 신호(In1) 로우 레벨이면 로우 레벨의 위상신호(q)를 생성한다.
이하에서는, 상기 제 2 신호(In2)가 하이로 천이할 때, 상기 제 1 신호(In1)가 하이 레벨인 경우(즉, 제 1 신호(In1)가 제 2 신호(In2)보다 먼저 인에이블되는 클럭 신호)를 대표적으로 설명한다. 상기 출력부(300)는 제 2 신호(In2)의 다음 주기 라이징시까지 하이 레벨의 위상신호(q)를 생성하게 된다. 상기 제 1 및 제 2 신호(In1, In2)는 일정한 주기를 갖는 클럭신호일 수 있으므로, 이론적으로는 같은 주기에서 상기 제 1 신호(In1)는 제 2 신호(In2)보다 항상 먼저 인에이블 되는 것 이 타당하다. 그러나 신호(Signal)가 레벨 천이하는 순간에서는 지터(Jitter)가 발생하기 쉽다. 종래기술의 타이밍도에서 볼 수 있듯이, 제 1 신호(In1)가 다음 주기에서 하이로 인에이블 되기 전에 제 2 신호(In2)가 지터에 의해 먼저 다음 주기에서 인에이블 되는 것을 알 수 있다. 이 경우 제 2 신호(In2)가 라이징 되는 타이밍에 제 1 신호(In1)는 로우 레벨이므로 상기 출력부(300)는 로우 레벨의 위상신호(q)를 생성하게 된다. 따라서 원하지 않는 타이밍에 위상을 검출하여 로우 레벨의 잘못된 위상신호(q)를 생성할 수 있는 문제점이 있었다. 도 2에서는, 잘못 출력된 위상신호(q)를 뱅뱅지터(Bang Bang Jitter)로 표현하였다.
본 발명의 실시예에서, 상기와 같은 문제점을 해결하기 위해서 상기 샘플링 클럭(SCLK)과 상기 하이 레벨의 위상신호(q)에 응답하여, 제 1 지연 컨트롤부(110)는 디스에이블 된 제 1 지연신호(Ctrl1)를 생성하고, 제 2 지연 컨트롤부(120)는 인에이블 되는 제 2 컨트롤신호(Ctrl2)를 생성한다. 상기 제 1 컨트롤신호(Ctrl1)에 응답하여 제 1 입력부(210)의 위상 지연부(211)의 제 1 스위치(sw1)는 턴오프되고, 상기 제 2 컨트롤신호(Ctrl2)에 응답하여 제 2 입력부(220)의 위상 지연부(221)의 제 2 스위치(sw2)는 턴온된다. 따라서 제 2 신호(In2)는 턴온된 제 2 스위치(sw2)와 연결된 제 2 캐패시터(c2)에 의해 소정시간(tdelay) 지연되어 인에이블 된다. 따라서 지연된 제 2 신호(In2)는 제 1 신호(In1)보다 늦게 인에이블 되면서, 올바른 하이 레벨의 위상신호(q)를 생성할 수 있게 된다.
도 3은 본 발명의 실시예에 따른 타임투디지털컨버터의 구성을 보여주는 도면이다. 본 발명의 실시예에 따른 타임투디지털컨버터는 지연라인(1000), 위상 검 출부(2000) 및 디지털 신호 생성부(3000)를 포함한다.
상기 지연라인(1000)은 제 1 신호(In1)를 순차적으로 일정한 단위시간만큼 지연시킨다. 상기 위상 검출부(2000)는 복수개의 위상 검출기(1)를 포함한다. 상기 복수개의 위상 검출기(1)는 제 2 신호(In2) 및 지연라인(1000)에 의해 제 1 신호(In1)가 순차적으로 지연된 신호를 각각 입력 받아 위상신호(q)를 생성한다. 상기 디지털 신호 생성부(3000)는 상기 위상 검출부(2000)의 위상신호(q)를 입력 받아 이들 신호를 조합하여 디지털 신호(0 또는 1)를 생성한다.
본 발명의 실시예에 따른 타임투디지털컨버터의 상세한 구성은 다음과 같다
상기 지연라인(1000)은 단위시간만큼 지연을 수행하는 복수개의 단위 지연기(UD)로 구성될 수 있다. 상기 단위 지연기(UD)는 일반적인 버퍼(Buffer)로 구성할 수 있다. 따라서, 지연라인(1000)으로 입력되는 제 1 신호(In1)는 단위 지연기(UD) 한 개를 통과할 때마다 단위시간의 배수만큼 지연된 신호가 된다.
상기 위상 검출부(2000)는 복수개의 위상 검출기(1-1~1-n)를 포함한다. 종래에는 상기 위상 검출부(2000)가 복수개의 D 플립플롭으로 구성되었으나, 본 발명에 따른 타임투디지털컨버터는 상기 본 발명의 실시예에 따른 위상 검출기(1)로 구성된다. 따라서 본 발명에서는, 순간적인 지터 성분의 영향을 받지 않고 정확한 위상신호(q)를 생성할 수 있다. 상기 복수개의 위상 검출기로 입력되는 인에이블 신호는, 각각의 위상 검출기가 제 1 신호(비교신호 내지 비교신호가 지연된 신호) 및 제 2 신호(기준신호)로 입력 받는 신호들보다 먼저 인에이블 되는 것이 가장 바람직하다.
상기 위상 검출부(2000)의 구성을 보다 구체적으로 살펴보면 다음과 같다. 제 1 위상 검출기(1-1)는 제 1 신호(In1) 및 제 2 신호(In2)를 입력 받고, 제 2 위상 검출기(1-2)는 제 1 신호(In1)가 단위 지연기(UD1) 한 단을 통과해 단위시간만큼 지연된 제 1 지연신호(In1_d1)와 제 2 신호(In2)를 입력 받으며, 제 n 위상검출기(1-n)는 제 1 신호(In1)가 단위 지연기 n-1(UD n-1) 단을 통과해 단위시간의 n-1배 만큼 지연된 제 n-1 지연신호(In1_dn-1)를 입력 받는다. 상기 제 1 신호(In1) 내지 제 n-1 지연신호(In1_dn-1)는 각각 인버터 두 개로 구성되는 드라이버(Dr1~Drn)를 거쳐 각각의 위상 검출기(1-1~1-n)로 입력될 수 있다.
상기 디지털 신호 생성부(3000)는 복수개의 앤드게이트 및 복수개의 인버터로 구성될 수 있다. 즉, 제 2 위상 검출기(1-2)의 출력인 제 2 위상신호(q2)이 제 1 인버터(IV1)로 입력되고, 제 1 위상검출기(1-1)의 출력인 제 1 위상신호(q1) 및 제 1 인버터(IV1)의 출력이 제 1 앤드 게이트(AND1)로 입력된다. 또한 제 3 위상검출기(1-3)의 출력인 제 3 위상신호(q3)는 제 2 인버터(IV2)로 입력되고, 제 2 위상 검출기(1-2)의 출력인 제 2 위상신호(q2) 및 제 2 인버터(IV2)의 출력이 제 2 앤드 게이트(AND2)로 입력된다. 위와 같은, 상기 지연라인(1000)과 상기 디지털 신호 생성부(3000)는 종래기술로 구현할 수 있다.
본 발명의 실시예에 따른 타임투디지털컨버터의 동작을 살펴보면 다음과 같다.
제 1 신호(In1)와 각각 단위시간의 배수만큼 지연된 제 1 지연신호 내지 제 n-1 지연신호(In1_d1~In1_dn-1)들은 각각의 위상 검출기(1-1~1-n)의 데이터 단으로 입력된다. 또한 제 2 신호(In2)도 각각의 위상검출기의 클럭 단으로 입력된다.
보다 쉬운 설명을 위해, 제 1 신호(In1) 및 제 2 신호(In2)는 같은 주기를 갖는 클럭신호이고, 제 1 신호(In1)는 제 2 신호(In2)보다 먼저 인에이블 되는 신호인 경우를 살펴보면, 상기 제 2 신호(In2)가 각각의 위상 검출기(1-1~1-n)의 클럭 단으로 입력되고, 제 1 신호(In1)는 지연라인(1000)에서 각각 단위시간의 배수만큼 지연된 신호(In1~In1_dn-1)가 각각의 위상 검출기(1-1~1-n)의 데이터 단으로 입력된다. 따라서 각각의 위상 검출기(1-1~1-n)는 제 2 신호(In2)의 라이징 에지에서 제 1 신호(In1) 및 제 1 신호의 지연신호들(In1_d1~In1_dn-1)의 레벨 상태(위상)를 출력하게 된다. 상기 디지털 신호 생성부(3000)는 각각의 위상 검출기(1-1~1-n)의 출력을 입력 받아 이들 신호를 조합하고 디지털 신호를 생성한다. 제 1 및 제 3 내지 제 5 앤드게이트(AND1, AND3~AND5)가 0의 신호를 출력하고, 제 2 및 제 6 앤드게이트(AND2, AND6)가 1의 신호를 출력하는 경우, 상기 제 1 신호(In)의 주기는 단위시간의 네 배가 된다. 위와 같은 동작을 통해, 타임투디지털컨버터는 신호(예를 들어, 클럭신호)의 주기를 측정할 수 있는 것이다.
그러나 종래에는 클럭 단으로 입력되는 제 2 신호(In2)에 지터가 발생하는 경우, 제 1 신호(In1)의 주기를 정확히 측정하지 못하는 문제가 발생하였다. 따라서 본 발명의 실시예에서는, 지터 성분의 영향을 없애는 위상 검출기(1-1~1-n)를 사용함으로써 데이터 단으로 입력되는 신호의 주기를 정확히 측정할 수 있게 된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 위상 검출기의 회로도,
도 2는 종래기술과 본 발명의 실시예에 따른 위상 검출기의 동작을 비교해주는 타이밍도,
도 3은 본 발명의 실시예에 따른 타임투디지털컨버터의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 지연 컨트롤부 210: 제 1 입력부
220: 제 2 입력부 300: 출력부
1000: 지연라인 2000: 위상 검출부
3000: 디지털 신호 생성부

Claims (20)

  1. 인에이블 신호에 응답하여 활성화 여부가 결정되고, 위상신호의 인에이블 여부에 따라 제 1 컨트롤신호 및 제 2 컨트롤신호를 선택적으로 인에이블 시키는 지연 컨트롤부;
    제 1 신호를 입력 받고, 상기 제 1 컨트롤신호에 응답하여 상기 제 1 신호를 지연시키는 제 1 입력부;
    제 2 신호를 입력 받고, 상기 제 2 컨트롤신호에 응답하여 상기 제 2 신호를 지연시키는 제 2 입력부; 및
    상기 제 1 및 제 2 입력부의 출력을 입력 받아 위상신호를 생성하는 출력부;
    를 포함하는 위상 검출기.
  2. 제 1 항에 있어서,
    상기 지연 컨트롤부는, 상기 인에이블 신호 및 상기 위상신호에 응답하여 상기 제 1 컨트롤 신호를 생성하는 제 1 지연 컨트롤부; 및
    상기 인에이블 신호 및 상기 위상신호에 응답하여 상기 제 2 컨트롤 신호를 생성하는 제 2 지연 컨트롤부;
    로 구성되는 것을 특징으로 하는 위상 검출기.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 인에이블 신호는, 상기 제 1 신호 및 제 2 신호보다 먼저 인에이블 되는 것을 특징으로 하는 위상 검출기.
  4. 제 1 항에 있어서,
    상기 제 1 입력부는, 상기 제 1 컨트롤신호가 인에이블 되면 상기 제 1 신호를 소정의 시간만큼 지연하여 출력하는 것을 특징으로 하는 위상 검출기.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 제 1 입력부는, 상기 제 1 신호를 반전시키는 인버터; 및
    상기 제 1 컨트롤신호가 인에이블 되면 상기 제 1 신호를 상기 소정의 시간만큼 지연하는 위상 지연부;
    로 구성되는 것을 특징으로 하는 위상 검출기.
  6. 제 5 항에 있어서,
    상기 위상 지연부는, 상기 인버터의 출력단과 한쪽 단이 연결되고, 상기 제 1 컨트롤신호에 응답하여 턴온 여부가 결정되는 스위치; 및
    상기 스위치의 다른 한 쪽 단과 접지전압 단 사이에 연결되는 캐패시터;
    로 구성되는 것을 특징으로 하는 위상 검출기.
  7. 제 1 항에 있어서,
    상기 제 2 입력부는, 상기 제 2 컨트롤신호가 인에이블 되면 상기 제 2 신호를 소정의 시간만큼 지연하여 출력하는 것을 특징으로 하는 위상 검출기.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 제 2 입력부는, 상기 제 2 신호를 반전시키는 인버터; 및
    상기 제 2 컨트롤신호가 인에이블 되면 상기 제 2 신호를 상기 소정의 시간만큼 지연하는 위상 지연부;
    로 구성되는 것을 특징으로 하는 위상 검출기.
  9. 제 8 항에 있어서,
    상기 위상 지연부는, 상기 인버터의 출력단과 한쪽 단이 연결되고, 상기 제 2 컨트롤신호에 응답하여 턴온 여부가 결정되는 스위치; 및
    상기 스위치의 다른 한 쪽 단과 접지전압 단 사이에 연결되는 캐패시터;
    로 구성되는 것을 특징으로 하는 위상 검출기.
  10. 제 1 항에 있어서,
    상기 출력부는, 상기 제 1 입력부의 출력을 데이터 단으로 입력 받고, 상기 제 2 입력부의 출력을 클럭 단으로 입력 받거나, 상기 제 2 입력부의 출력을 데이터 단으로 입력 받고, 상기 제 1 입력부의 출력을 클럭 단으로 입력 받는 D 플립플롭인 것을 특징으로 하는 위상 검출기.
  11. 비교신호를 단위시간만큼 순차적으로 지연시키는 지연라인;
    인에이블 신호, 상기 지연라인의 출력 및 기준신호를 입력 받고, 상기 비교신호 또는 기준신호에 지터가 발생하는 경우 상기 기준신호 또는 비교신호를 소정의 시간만큼 지연시켜 위상신호를 생성하는 위상 검출부; 및
    상기 위상신호를 입력 받아 디지털 신호를 생성하는 디지털 신호 생성부;
    를 포함하는 타임투디지털컨버터.
  12. 제 11 항에 있어서,
    상기 지연라인은, 상기 비교신호를 상기 단위시간만큼 지연하는 복수개의 단위 지연기가 직렬로 연결되어 구성되는 것을 특징으로 하는 타임투디지털컨버터.
  13. 제 11 항에 있어서,
    상기 위상 검출부는, 각각에 해당하는 상기 인에이블 신호에 응답하여 활성화 여부가 결정되고, 각각의 상기 위상신호의 인에이블 여부에 따라 각각의 제 1 컨트롤신호 및 제 2 컨트롤신호를 선택적으로 인에이블 시키는 지연 컨트롤부;
    각각 해당하는 지연라인의 출력을 제 1 신호로 입력 받고, 각각의 상기 제 1 컨트롤신호에 응답하여 상기 비교신호를 지연시키는 제 1 입력부;
    각각 기준신호를 제 2 신호로 입력 받고, 각각의 상기 제 2 컨트롤신호에 응답하여 상기 기준신호를 지연시키는 제 2 입력부; 및
    각각의 상기 제 1 및 제 2 입력부의 출력을 입력 받아 위상신호를 생성하는 출력부;
    를 포함하는 복수개의 위상 검출기로 구성되는 것을 특징으로 하는 타임투디지털컨버터.
  14. 제 13 항에 있어서,
    상기 인에이블 신호 각각은, 상기 복수개의 위상검출기가 각각 입력받는 상기 제 1 신호 및 제 2 신호보다 먼저 인에이블 되는 것을 특징으로 하는 타임투디지털컨버터.
  15. 제 13 항에 있어서,
    상기 제 1 입력부는, 상기 제 1 컨트롤신호가 인에이블 되면 상기 제 1 신호를 소정의 시간만큼 지연하여 출력하는 것을 특징으로 하는 타임투디지털컨버터.
  16. 제 13 항 또는 제 15 항에 있어서,
    상기 제 1 입력부는, 상기 제 1 신호를 반전시키는 인버터; 및
    상기 제 1 컨트롤신호가 인에이블 되면 상기 제 1 신호를 상기 소정의 시간만큼 지연하는 위상 지연부;
    로 구성되는 것을 특징으로 하는 타임투디지털컨버터.
  17. 제 16 항에 있어서,
    상기 위상 지연부는, 상기 인버터의 출력단과 한쪽 단이 연결되고, 상기 제 1 컨트롤신호에 응답하여 턴온 여부가 결정되는 스위치; 및
    상기 스위치의 다른 한 쪽 단과 접지전압 단 사이에 연결되는 캐패시터;
    로 구성되는 것을 특징으로 하는 타임투디지털컨버터.
  18. 제 13 항에 있어서,
    상기 제 2 입력부는, 상기 제 2 컨트롤신호가 인에이블 되면 상기 제 2 신호를 소정의 시간만큼 지연하여 출력하는 것을 특징으로 하는 타임투디지털컨버터.
  19. 제 13 항 또는 제 18 항에 있어서,
    상기 제 2 입력부는, 상기 제 2 신호를 반전시키는 인버터; 및
    상기 제 2 컨트롤신호가 인에이블 되면 상기 제 2 신호를 상기 소정의 시간만큼 지연하는 위상 지연부;
    로 구성되는 것을 특징으로 하는 타임투디지털컨버터.
  20. 제 19 항에 있어서,
    상기 위상 지연부는, 상기 인버터의 출력단과 한쪽 단이 연결되고, 상기 제 2 컨트롤신호에 응답하여 턴온 여부가 결정되는 스위치; 및
    상기 스위치의 다른 한 쪽 단과 접지전압 단 사이에 연결되는 캐패시터;
    로 구성되는 것을 특징으로 하는 타임투디지털컨버터.
KR1020080077699A 2008-08-08 2008-08-08 위상 검출기 및 이를 이용하는 타임투디지털컨버터 KR20100018934A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080077699A KR20100018934A (ko) 2008-08-08 2008-08-08 위상 검출기 및 이를 이용하는 타임투디지털컨버터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080077699A KR20100018934A (ko) 2008-08-08 2008-08-08 위상 검출기 및 이를 이용하는 타임투디지털컨버터

Publications (1)

Publication Number Publication Date
KR20100018934A true KR20100018934A (ko) 2010-02-18

Family

ID=42089478

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080077699A KR20100018934A (ko) 2008-08-08 2008-08-08 위상 검출기 및 이를 이용하는 타임투디지털컨버터

Country Status (1)

Country Link
KR (1) KR20100018934A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8674244B2 (en) 2011-05-30 2014-03-18 Samsung Electronics Co., Ltd. Time difference adders, time difference accumulators, sigma-delta time-to-digital converters, digital phase locked loops and temperature sensors
KR20150121291A (ko) * 2014-04-17 2015-10-29 연세대학교 산학협력단 시간 디지털 변환기

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8674244B2 (en) 2011-05-30 2014-03-18 Samsung Electronics Co., Ltd. Time difference adders, time difference accumulators, sigma-delta time-to-digital converters, digital phase locked loops and temperature sensors
US9450594B2 (en) 2011-05-30 2016-09-20 Samsung Electronics Co., Ltd. Time difference adders, time difference accumulators, sigma-delta time-to-digital converters, digital phase locked loops and temperature sensors
KR20150121291A (ko) * 2014-04-17 2015-10-29 연세대학교 산학협력단 시간 디지털 변환기

Similar Documents

Publication Publication Date Title
US8258775B2 (en) Method and apparatus for determining phase error between clock signals
US20130271196A1 (en) High Precision Single Edge Capture and Delay Measurement Circuit
US9191193B1 (en) Clock synchronization
US9973331B1 (en) Method and apparatus for synchronization
US7978109B1 (en) Output apparatus and test apparatus
US8907681B2 (en) Timing skew characterization apparatus and method
US7876873B2 (en) Asynchronous ping-pong counter and thereof method
TW201403619A (zh) 效能特徵監測電路及方法
US11736110B2 (en) Time-to-digital converter (TDC) to operate with input clock signals with jitter
KR20120127922A (ko) 듀티 보정 회로
KR102469133B1 (ko) 지연 회로
US7375571B1 (en) Glitch free clock multiplexer that uses a delay element to detect a transition-free period in a clock signal
KR20100018934A (ko) 위상 검출기 및 이를 이용하는 타임투디지털컨버터
US7495429B2 (en) Apparatus and method for test, characterization, and calibration of microprocessor-based and digital signal processor-based integrated circuit digital delay lines
US9088288B1 (en) Method and apparatus for clock generator
US20070170969A1 (en) Electronic system having a clock signal correcting device
CN115541955B (zh) 一种实现模拟触发的示波器
KR20110002330A (ko) 반도체 장치의 데이터 샘플링 회로
US9171596B2 (en) Short asynchronous glitch
JP5171442B2 (ja) マルチストローブ回路および試験装置
US8269535B1 (en) Delay-locked loop and method of using the same
WO2016117367A1 (ja) 時間測定装置
KR102617240B1 (ko) 반도체 장치
JP2020046800A (ja) 半導体装置
KR101100756B1 (ko) 스큐 일치 출력 회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination