CN110784213A - 失锁检测器 - Google Patents

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CN110784213A CN201910681095.0A CN201910681095A CN110784213A CN 110784213 A CN110784213 A CN 110784213A CN 201910681095 A CN201910681095 A CN 201910681095A CN 110784213 A CN110784213 A CN 110784213A
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A·玛尼安
R·吉普塔
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Texas Instruments Inc
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Abstract

本申请公开了失锁检测器。一种失锁检测电路包括检测电路(201)和脉冲累加电路(220)。检测电路包括第一触发器(202)、第二触发器(204)和第三触发器(218)。第一触发器(208)被配置为将数据流(110)同步到时钟信号(112)的第一边缘。第二触发器(204)被配置为将数据流(110)同步到时钟信号(112)的第二边缘。第三触发器(218)由数据流(110)计时，并且被配置为在数据流(110)的边缘处存储第一触发器(202)和第二触发器(202)的组合输出。脉冲累加电路(220)耦合到检测电路(201)。脉冲累加电路(220)被配置为收集由第三触发器(218)生成的脉冲。

Description

失锁检测器
背景技术
在许多通信系统中，数据在没有伴随时钟信号的情况下从一个设备发送到另一个设备。在传输期间，携带数据的信号可能变得抖动并且难以由接收设备解密和处理。因此，许多系统利用时钟和数据恢复(CDR)电路来重定时输入的信号并将重定时的信号发送到接收设备。这要求CDR电路生成锁定到发送的数据的频率的时钟。在许多系统中，CDR电路检测输入的信号的频率，并将时钟信号相位对准到输入的信号。然后用CDR电路已经生成的干净时钟重定时输入的信号。然后可以将重定时的信号输出到接收设备以进行进一步处理。
发明内容
本文公开了一种与半速率时钟和数据恢复电路一起使用的失锁检测电路。在一个示例中，失锁检测电路包括检测电路和脉冲累加电路。检测电路包括第一触发器、第二触发器和第三触发器。第一触发器被配置为将数据流同步到时钟信号的第一边缘。第二触发器被配置为将数据流同步到时钟信号的第二边缘。第三触发器由数据流计时/进行时钟控制，并且被配置为在数据流的边缘存储第一触发器和第二触发器的组合输出。脉冲累加电路耦合到检测电路。脉冲累加电路被配置为收集由第三触发器生成的脉冲。
在另一个示例中，一种用于检测失锁的方法包括将数据流同步到时钟的上升缘以产生第一半速率数据流，以及将数据流同步到时钟的下降缘以产生第二半速率数据流。组合第一半速率数据流和第二半速率数据流。组合的第一半速率数据流和第二半速率数据流被计时到触发器中。累加触发器的输出脉冲以检测失锁。
在另一个示例中，一种失锁检测电路包括第一触发器、第二触发器、异或非门和第三触发器。第一触发器包括数据输入端子和输出端子。第二触发器包括数据输入端子和输出端子。异或非门包括第一输入、第二输入和输出端子。第一输入耦合到第一触发器的输出端子。第二输入耦合到第二触发器的输出端子。第三触发器包括数据输入端子、时钟输入端子和输出端子。第三触发器的数据输入端子耦合到异或非门的输出。第三触发器的时钟输入端子耦合到第一触发器的数据输入端子和第二触发器的数据输入端子。
附图说明
对于各种示例的详细描述，现在将参考附图，其中：
图1示出根据本公开的半速率时钟和数据恢复(CDR)系统的框图；
图2示出根据本公开的适用于半速率CDR电路的失锁检测电路的示例的示意图；
图3和图4示出根据本发明的适用于失锁检测电路的脉冲累加电路的示例；
图5和图6示出根据本发明的失锁检测电路的操作的时序图示例；以及
图7示出根据本公开的用于检测半速率CDR电路中的失锁的方法示例的流程图。
具体实施方式
在整个说明书和权利要求中使用了某些术语来指代特定的系统组件。如本领域技术人员将了解的，不同方可以通过不同的名称来指代组件。本文档无意区分名称不同但功能相同的组件。在本公开和权利要求中，术语“包括(including和comprising)”以开放式方式使用，因此应该被解释为表示“包括但不限于……”。此外，术语“耦合”旨在意为间接或直接的有线或无线连接。因此，如果第一设备耦合到第二设备，则该连接可以通过直接连接或通过经由其他设备和连接的间接连接。叙述“基于”旨在意为“至少部分地基于”。因此，如果X基于Y，则X可以是Y和任何数量的其他因素的函数。
时钟和数据恢复(CDR)电路使用相位和频率检测器来将频率和相位对准的时钟恢复到嵌入在接收的数据中的时钟。频率获取环路包括频率检测器，其获取接近嵌入式时钟的频率的频率，并且相位跟踪环路包括相位检测器，该相位检测器将恢复的时钟相位对准到频率对准的嵌入式时钟。在一些实施方式中，频率和相位检测在单个环路中执行。恢复的时钟用于从接收的数据生成恢复的数据。
在一些应用中，CDR电路包括频率获取环路中的参考时钟，而对于其他应用，CDR电路是无参考的，并且仅数据边缘的位置是已知的。特别地(但非排他地)对于无参考CDR电路，用于检测失锁状态(包括假锁定)的机制是有利的。例如，在CDR电路中，可以在初始频率获取之后关闭频率检测器以节省功率。失锁检测电路可以检测/识别脱锁状态并使CDR能够采取校正动作，这可以包括给频率检测器加电并重新开始频率获取。
设计用于全速率CDR电路的失锁检测电路不适合与半速率CDR电路一起使用。本文公开的失锁检测电路检测半速率CDR电路中的失锁和误锁。本公开的失锁检测电路的实施方式确定半速率重定时的数据是否包括对应于原始数据中的转变的转变。半速率重定时的数据中的丢失转变可能是由于时钟频率低于或高于数据速率的一半，导致由于欠采样或采样/保持时间违规而造成的丢失的转变。本文公开的失锁检测电路适用于各种半速率相位/频率检测器，并且不需要使用参考时钟。
图1示出根据本公开的半速率CDR系统100的框图。半速率CDR系统100包括CDR电路102和失锁检测电路108。CDR电路102从接收的数据恢复时钟信号，并使用恢复的时钟信号对接收的数据进行重定时。CDR电路102包括数据恢复电路104和时钟恢复电路106。时钟恢复电路106可以包括频率检测电路和相位检测电路，以基于原始数据流110的转变生成恢复的时钟信号112。恢复的时钟信号112的频率和相位将恢复的时钟信号112与原始数据流110的位时序对齐。数据恢复电路104应用恢复的时钟信号112以重定时(即，重计时)原始数据流110。数据恢复电路104从原始数据流110生成两个重定时数据流114和116。重定时数据流114和116中的每个都是原始数据流110的位率的一半。例如，重定时数据流114仅包括原始数据流110的奇数位，并且重定时数据流114仅包括原始数据流110的偶数位。
失锁检测电路108监视恢复的时钟信号112和原始数据流110的关系，以确定恢复的时钟信号112是否被锁定到原始数据流110。如果失锁检测电路108确定恢复的时钟信号112没有锁定到原始数据流110，那么失锁检测电路108生成失锁指示器118。在收到失锁指示器118时，时钟恢复电路106可以激活频率检测电路和/或相位检测电路，以将恢复的时钟信号112重新同步到原始数据流110。
图2示出适用于半速率CDR系统100的失锁检测电路200的示例的示意图。失锁检测电路200是108的实施方式。失锁检测电路200包括检测电路201和耦合到检测电路201的脉冲累加电路220。检测电路201包括同步触发器202、同步触发器204、异或非门214、延迟电路216和脉冲生成触发器218。使用由半速率CDR电路102从原始数据流110导出的恢复的时钟信号112，将从发送数据源接收的原始数据流110计时到同步触发器202和同步触发器204中。在一些实施方式中，同步触发器202和同步触发器204可以包含在半速率CDR电路102中(例如，在数据恢复电路104中)。
同步触发器202在恢复的时钟信号112的上升缘对原始数据流110进行采样，以产生含有原始数据流110的每隔一个数据位(即，奇数数据位)的半速率数据流210。同步触发器202包括数据输入端子236、时钟输入端子238和输出端子252。数据输入端子236接收原始数据流110。时钟输入端238接收恢复的时钟信号112。同步触发器204在恢复的时钟信号112的下降缘采样原始数据流110，以产生含有原始数据流110的每隔一个数据位(即，偶数数据位)的半速率数据流212。同步触发器204包括数据输入端子240、时钟输入端子242和输出端子254。数据输入端子240接收原始数据流110，并且耦合到触发器202的数据输入端子236。时钟输入端242接收恢复的时钟信号112。
异或非门214组合半速率数据流210和半速率数据流212以产生指示半速率数据流210和半速率数据流212在任何时刻是相同还是不同的逻辑值的信号。异或非门214包括输入248、输入250和输出246。输入248耦合到同步触发器202的输出端子252。输入250耦合到同步触发器204的输出端子254。在一些实施方式中，可以使用异或电路或对两个逻辑电平信号进行比较的其他电路来代替异或非门214。
延迟电路216包括将原始数据流110延迟原始数据流110的大约一个位时间以产生延迟的原始数据流224的电路。例如，延迟电路216可以包括一个或更多个缓冲电路(反相或非反相驱动器)，原始数据流110通过该缓冲电路以延迟原始数据流110，其中选择驱动器及其数量以产生大约一个位时间的延迟。位时间是原始数据110中的转变之间的最短时间。例如，在不归零数据的情况下，位时间是位传输速率的倒数(例如，针对1千兆位每秒位传输速率的1纳秒位时间)。延迟电路216包括输入端子230和输出端子232。输入端子230耦合到同步触发器202的输入端子236和同步触发器204的输入端子240。
脉冲生成触发器218在延迟的原始数据流224的转变(例如，上升缘)上对信号222进行采样。用延迟的原始数据流224对信号222进行计时产生指示同步触发器202或同步触发器204没有响应于原始数据流110中的转变而转变的信号226。半速率数据流210或半速率数据流212中的丢失转变可能是由于欠采样(即，恢复的时钟信号112的速率低于原始数据流110的速率)或者同步触发器202或同步触发器204中的建立或保持时间违规引起，这可能是由恢复的时钟信号112的不正确速率引起的。信号226被提供给脉冲累加电路220。脉冲生成触发器218包括数据输入端子244、时钟输入端子234和输出端子228。数据输入端子244耦合到异或非门214的输出246。时钟输入端子234耦合到延迟电路216的输出端子232。
在失锁检测电路200的一些实施方式中，脉冲生成触发器218包括边缘触发的置位或重置输入。在这种实施方式中，可以将延迟的原始数据流224的反相版本提供给边缘触发的置位或复位输入，使得在延迟的原始数据流224的每个下降缘上置位或重置脉冲生成触发器218。因此，脉冲生成触发器218在延迟的原始数据流224的上升缘上启动输出脉冲，并在延迟的原始数据流224的后续下降缘上终止输出脉冲。
脉冲累加电路220耦合到脉冲生成触发器218的输出端子。脉冲累加电路220收集由脉冲生成触发器218生成的脉冲，并基于信号226生成失锁指示器118。脉冲累加电路220的一些实施方式基于在固定时间间隔中在信号226上生成预定数量的脉冲来生成失锁指示器118。图3和图4示出脉冲累加电路220的实施方式的示例。在图3中，数字计数器300实施脉冲累加电路220。数字计数器的时钟输入耦合到脉冲生成触发器的输出端子。在信号226上提供的脉冲递增或递减数字计数器300，并且当数字计数器300递增或递减到预定值时，数字计数器300生成指示恢复的时钟信号112已与原始数据流110失锁的输出信号。在一些实施方式中，数字计数器300可以周期性地置位为预定值(例如，置位为零)以初始化数字计数器300用于失锁检测。
图4示出脉冲累加电路400，其是脉冲累加电路220的另一种实施方式。脉冲累加电路400包括比较器406和滤波器电路412。滤波器电路412耦合到脉冲生成触发器218的输出端子。滤波器电路412包括电阻器402和电容器404。电容器404的第一端子414耦合到脉冲生成触发器218的输出端子，并且电容器404的第二端子420连接到地。信号226上的脉冲对电容器404充电，使得电容器404两端的电压410依据信号226上的脉冲数的变化而增加。滤波器电路412也耦合到比较器406。电容器404的第一端子414耦合到比较器406的输入端子422。比较器406将电压410与阈值电压408进行比较。比较器406的输入端子416耦合到生成阈值电压408的阈值电压源418。如果电压410超过阈值电压408，则比较器406驱动失锁指示器118以指示恢复的时钟信号112已与原始数据流110失锁。脉冲累加电路400的实施方式还可包括对电容器404周期性地放电以初始化脉冲累加电路400用于失锁检测的电路。脉冲累加器电路400的一些实施方式可以包括脉冲生成器424，诸如单稳态多谐振荡器电路，其生成限定宽度的脉冲以响应于信号226上的转变而对电容器304充电。
图5示出根据本公开内容的失锁检测电路200的操作的时序图示例。原始数据流110在恢复的时钟信号112的上升缘上由同步触发器202采样，以捕获奇数数据位B、D、F等。原始数据流110在恢复的时钟信号112的下降缘上由同步触发器204采样，以捕获偶数数据位A、C、E等。异或非门214组合半速率数据流210和半速率数据流212以当半速率数据流210和半速率数据流212不同时，生成高或者低走向脉冲(going pulses)。延迟的原始数据流224将信号222计时到脉冲生成触发器218。如果信号222指示半速率数据流210和半速率数据流212在延迟的原始数据的边缘处没有不同，那么半速率数据流丢失了原始数据流110中的转变，并且信号226转变以指示丢失的转变。脉冲累加器220在失锁指示器118上累加转变或脉冲。
图6示出失锁检测电路200的操作的时序图示例，其中图解说明原始数据流110上的转变。在图6中，原始数据流110在位A期间为零，并且之后为1。在602处，原始数据流110从低转变为高。在604处，同步触发器202对原始数据流110进行采样，并且半速率数据流210从低转变为高。半速率数据流212在604处为低，并且由异或非门214输出的信号222指示半速率数据流210和半速率数据流212不同。在608处，延迟的原始数据流224从低转变为高并且脉冲生成触发器218对信号222进行采样以置位信号226。在610处，信号226指示响应于602处的原始数据流110中的转变，在半速率数据流210和半速率数据流212中检测到转变。因此，恢复的时钟信号112的时序响应于在602处的原始数据流110中的转变，在半速率数据流210和半速率数据流212中产生转变。如果在604处半速率数据流210中没有转变，则信号222会指示半速率数据流210和半速率数据流212没有差异，并且在608处，信号226将转变以指示错误。
图7示出根据本公开的用于检测半速率CDR电路中的失锁的方法700的示例的流程图。尽管为了方便而顺序地描绘，但是所示的至少一些动作可以以不同的顺序执行和/或并行执行。附加地，一些实施方式可以仅执行所示的一些动作。可以通过失锁检测电路200的实施方式来执行方法700的操作。在方法700中，半速率CDR电路102基于原始数据流110生成恢复的时钟信号112。
在框702中，在恢复的时钟信号112的上升缘上对原始数据流110进行采样并使其同步到恢复的时钟信号112的上升缘以产生半速率数据流210。例如，同步触发器202在恢复的时钟信号112的上升缘上对原始数据流110进行采样。
在框704中，在恢复的时钟信号112的下降缘上对原始数据流110进行采样并使其同步到恢复的时钟信号112的下降缘以产生半速率数据流212。例如，同步触发器204对恢复时钟信号112的下降缘的原始数据流110进行采样。
在框706中，组合在恢复的时钟信号112的上升缘和下降缘上采样原始数据流110的结果。例如，异或非门214逻辑地组合由同步触发器202生成的半速率数据流210和由同步触发器204生成的半速率数据流212。一些实施方式可以应用异或非电路或其他比较逻辑，以用于组合在恢复的时钟信号112的上升缘和下降缘上对原始数据流110进行采样的结果。
在框708中，原始数据流110被延迟大约一个位时间。例如，延迟电路216将原始数据流110延迟一个位时间。
在框710中，在延迟的原始数据流224的上升缘上对组合的上升缘和下降缘采样的恢复时钟信号112进行采样(即，计时)。例如，脉冲生成触发器218在延迟的原始数据流224的上升缘上对信号222进行采样。
在框712中，累加通过在延迟的原始数据流224的上升缘上对信号222进行采样而生成的脉冲。例如，计数器300可以对在预定时间间隔中出现的上升缘或下降缘进行计数，其中每个上升缘或下降缘指示原始数据流110中在半速率数据流210和半速率数据流212中未包括(即，丢失)的转变。
在框714中，将框712中累加的脉冲数与阈值进行比较。如果在框712中累加的脉冲数超过阈值，则生成失锁指示。响应于失锁指示，CDR电路102可以激活电路以将恢复的时钟信号112重新同步到原始数据流110。例如，CDR电路可以激活频率检测器和/或相位检测器以将恢复的时钟信号112同步到原始数据流110。
以上讨论旨在说明本发明的原理和各种实施例。一旦完全理解上述公开内容，许多变化和修改对于本领域技术人员将变得明显。旨在将所附权利要求解释为包含所有这些变化和修改。

Claims (20)

1.一种失锁检测电路，其包括：
检测电路，其包括：
第一触发器，其被配置为将数据流同步到时钟信号的第一边缘；
第二触发器，其被配置为将所述数据流同步到所述时钟信号的第二边缘；
第三触发器，其由所述数据流计时并且被配置为在所述数据流的边缘处存储所述第一触发器和所述第二触发器的组合输出；以及
脉冲累加电路，其耦合到所述检测电路，所述脉冲累加电路被配置为收集由所述第三触发器生成的脉冲。
2.根据权利要求1所述的失锁检测电路，还包括延迟电路，其被配置为将所述数据流延迟所述数据流的位时间。
3.根据权利要求2所述的失锁检测电路，其中所述第三触发器的时钟输入耦合到所述延迟电路的输出。
4.根据权利要求1所述的失锁检测电路，还包括耦合到所述第一触发器、所述第二触发器和所述第三触发器的异或非门；其中所述异或非门被配置为将所述第一触发器的输出与所述第二触发器的输出组合以产生到所述第三触发器的输入。
5.根据权利要求1所述的失锁检测电路，其中所述脉冲累加电路包括计数器，所述计数器被配置为对由所述第三触发器生成的脉冲进行计数。
6.根据权利要求1所述的失锁检测电路，其中所述脉冲累加电路包括电容器，所述电容器被配置为由所述第三触发器生成的脉冲充电。
7.根据权利要求1所述的失锁检测电路，还包括比较器，所述比较器被配置为将所述电容器两端的电压与阈值电压进行比较。
8.一种用于检测失锁的方法，其包括：
将数据流同步到时钟的上升缘以产生第一半速率数据流；
将所述数据流同步到所述时钟的下降缘以产生第二半速率数据流；
组合所述第一半速率数据流和所述第二半速率数据流；
将组合的第一半速率数据流和第二半速率数据流计时到触发器中；以及
累加所述触发器的输出脉冲以检测失锁。
9.根据权利要求8所述的方法，还包括将所述数据流延迟所述数据流的位时间以产生为所述触发器计时的时钟。
10.根据权利要求8所述的方法，其中，所述组合包括将所述第一半速率数据流和所述第二半速率数据流提供给异或非电路。
11.根据权利要求8所述的方法，其中所述累加包括计数由所述触发器生成的脉冲。
12.根据权利要求11所述的方法，还包括通过在预定时间间隔内计数预定数量的脉冲来识别失锁。
13.根据权利要求8所述的方法，其中所述累加包括用由所述触发器生成的脉冲对电容器充电。
14.根据权利要求13所述的方法，还包括通过将所述电容器两端的电压与阈值电压进行比较来识别失锁。
15.一种锁失锁检测电路，其包括：
第一触发器，其包括：
数据输入端子；以及
输出端子；
第二触发器，其包括：
数据输入端子，其耦合到所述第一触发器的所述数据输入端；以及
输出端子；
异或非门，其包括：
第一输入，其耦合到所述第一触发器的所述输出端子；
第二输入，其耦合到所述第二触发器的所述输出端子；以及
输出端子；
第三触发器，其包括：
数据输入端子，其耦合到所述异或非门的输出；
时钟输入端子，其耦合到所述第一触发器的所述数据输入端子和所述第二触发器的所述数据输入端子；以及
输出端子。
16.根据权利要求15所述的失锁检测电路，还包括延迟电路，所述延迟电路包括：
输入端子，其耦合到所述第一触发器的所述数据输入端子和所述第二触发器的所述数据输入端子；以及
输出端子，其耦合到所述第三触发器的所述时钟输入端子。
17.根据权利要求15所述的失锁检测电路，还包括耦合到所述第三触发器的所述输出端子的计数器。
18.根据权利要求15所述的失锁检测电路，还包括耦合到所述第三触发器的所述输出端子的滤波器电路。
19.根据权利要求18所述的失锁检测电路，其中所述滤波器电路包括电容器，所述电容器包括：
第一端子，其耦合到所述第三触发器的所述输出端子；以及
第二端子，其耦合到地。
20.根据权利要求18所述的失锁检测电路，其中所述滤波器电路包括比较器，所述比较器包括：
第一输入端子，其耦合到所述电容器的所述第一端子；以及
第二输入端子，其耦合到阈值电压源。
CN201910681095.0A 2018-07-26 2019-07-26 失锁检测器 Pending CN110784213A (zh)

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