JP4808769B2 - 多ピンの非同期シリアル・インターフェースで転送されるデータを同期化するための方法及び装置 - Google Patents

Description

本発明は、概して、データ同期に関し、詳しくは、多ピンの非同期インターフェースで受信されたシリアル・ビットストリームを同期化するための方法及び装置に関する。

電気及び電子通信は現代の生活の全ての面において浸透し続けている。例えば、コンピュータ・システムは、ますます携帯性を帯び、かつ相互接続ネットワーク化され、携帯電話はどこにでも存在し、消費者はストリーミング・ビデオ、オーディオ、データ及び他のサービスに常時接続することを要求し続けている。そのようなサービスに対する要求が増加するにつれて、高速データスループットを提供しつつ空間効率のあるデータ通信手法の必要性が生じる。

デジタルデータで用いられる最も一般的なデータ信号化手法は、「シリアル」（即ち、単一のチャネルに連続的なデータビットのストリームを提供すること）又は「パラレル」（即ち、２以上のデータ・チャネルに個別のデータビットのストリームを提供すること）に分類される。シリアル手法は単一のデータ・チャネルによりパラレル手法と比べて複雑でなく、かつより空間効率がよいという一般的な利点を有する。特に、単一のシリアルデータ・チャネルは、マイクロチップあるいは類似のモジュールにおいて最小数のピンを用いる。パラレルデータ・チャネルに存在する複数のデータ経路は、追加のピン及び他のチップ資源を使用するが、対応のシリアル・チャネルと比較して任意の転送速度でより多くのデータを供給することが可能である。換言すれば、シリアル・チャネルは空間及び物理的なオーバーヘッドの項目において効率的であるが、シリアル・チャネルに対するデータ速度は、シリアル手法に対して複数のパラレル・チャネルの各々に割り当てられるデータ速度よりも早くして均等量のデータを転送する必要がある。それゆえ、（例えば、空間が制限されるか、あるいはピンの数が考慮されている場合）シリアル転送手法は多くの応用に対して有益であると同時に、シリアル・チャネルを介して許容可能なスループットを得るために用いられる転送速度は重要である。

更に、実用的なシリアル転送速度は、高速クロック源の制限された利用可能性、送受信装置の速度制限、及び／又は他の要因により障害となる。その結果、多くのデータ信号化手法は複数のシリアルデータ・チャネルに同時に転送可能な個別の「ワード」にデータメッセージを分割する。そのような混合手法によって、合計のスループットを犠牲にすることなく、従来のシリアル手法に関連する低ビットレートに沿った従来のパラレル手法と比較してピン数を低減することができるという利点が提供される。

しかしながら、個々に回収されたシリアルデータ・ワードの収集からオリジナルのメッセージを再構築することにおいて困難が生じる。これらの困難性は、複数のシリアル・チャネルに現れる可変パス遅延（スキュー）から、そして、供給電圧における変化、温度変化及び他の環境的な影響から生じるものである。

従って、多ピンの非同期データインターフェースで転送される複数のシリアル・ビットストリームを再同期化するための手法を想起することが望まれる。また、シリアル・ビットストリームを再同期化するための装置及びシステムを創出することが望まれる。更に、本発明の他の望ましい特徴及び特性は、図面及び上記の技術分野及び技術背景を考慮しつつ、以下の詳細な説明及び添付の特許請求の範囲から明かとなる。

本発明は図面を参照して以下に詳細に説明される。なお、同様の構成については同じ番号が付されている。
以下の詳細な説明は単に例示的なものであって、本願発明または本願発明の応用及び使用を制限するものではない。更に、上記技術分野、技術背景、発明の概要又は以下の詳細な説明において示された明示的または黙示的な理論によって拘束されることを意図していない。

種々の実施形態によれば、多ピンの非同期シリアル・インターフェースで受信された各種シリアル・ビットストリームは、互いにビット、ワード及びフレーム同期化されて、１以上のパラレルデータ出力が生成される。多ピンの非同期シリアル・インターフェースは、少なくとも一つのフレーミング・チャネルと多数のシリアルデータ・チャネルとを含み、フレーミング・チャネルはデータワード、または他の適切なフレーム間の境界の指標を提供する。受信されたシリアル・ビットストリームの各々は、独立したビット同期化モジュール内で互いにビット同期化され、復元されたシリアルデータが生成される。ワード同期化モジュールは、同期化されたシリアルデータ・ストリームを処理してワード整列されたパラレル出力データを生成する。ワード同期化モジュールは、シリアルデータ・ストリーム間のスキューを各データ・チャネルとフレーミング・チャネルとの間のオフセットを追跡することにより適切に解消する。チャネル間の相対的なタイミング誤差を決定することにより、システムは後続の処理におけるスキューを補償することができる。本願明細書で説明されたコンセプトは、あらゆる通信インターフェース・アプリケーション（例えば、無線周波（ＲＦ）トランシーバ、ベースバンド・モデム、及び／又はハードウェア要素及びソフトウェア要素のあらゆる組み合わせ）に有用であり、かつ相補型金属酸化膜半導体（ＣＭＯＳ）、又は他の集積回路技術に容易に具体化することができる。他の実施形態は集積回路、ディスクリート・ロジック、ソフトウェア及び／又はハードウェア要素及びソフトウェア要素のあらゆる組み合わせの他の形態で具体化することができる。

次に、最初に図１を参照しつつ図面に注目すると、多ピンの非同期インターフェース１０６にて受信された多数のシリアル・ビットストリーム１０６Ａ−Ｚを同期化するための例示的な実施形態のシステム１００は、好適には、各シリアル・ビットストリーム１０６Ａ−Ｘに対するビット同期化モジュール１０２Ａ−Ｚと、ワード同期化モジュール１０５とを含む。各ビット同期化モジュール１０２Ａ−Ｚは、インターフェース１０６で受信されたシリアル・ビットストリーム１０６Ａ−Ｚの一つを受信し、シリアルデータ・ストリーム１０４Ａ−Ｚを固定データレートで復元する。ワード同期化モジュール１０５は同期化されたビットストリーム１０４Ａ−Ｚの各々を受信し、一以上の出力ストリーム１０８を適切に生成する。出力ストリーム１０８は、多数のパラレルデータ・ストリーム１０８Ａ−Ｚ及び／又は同様のものを種々含んでもよい。

各種実施形態では、各ビット同期化モジュール１０２Ａ−Ｚ及びワード同期化モジュール１０６は、入力シリアルデータ・ストリーム１０６Ａ−Ｚに対するデータレートの整数倍（Ｎ）に実質的に対応する周波数を有するクロック信号１１６を受信する。本明細書での「実質的」は、製造、設計及び実施における不完全性及び環境変動及び他の要因によりいくらかの変動が生じることを認めることを意図して用いられる。この結果、信号１１６の周波数はデータレートの整数倍に正確に一致する必要がなく、そのような本明細書で伝えるべき概念が実質的に組み込まれる。クロック信号１１６は、水晶、発振器、位相ロックループ（ＰＬＬ）又は他のクロック源１１０を用いること、及び／又はクロック源１１０から受信された信号１１４を適切なロジック１１６を用いて乗算又は処理する等により便利な方法でクロック信号生成回路またはロジックから生成される。

ビット同期化モジュール１０２Ａ−Ｚは、所望のデータレートでシリアルデータ・ストリーム１０４を生成することが可能な集積、ディスクリート、ソフトウェア、ファームウェア及び／又は他のロジックを用いて具体化される。各種の例示的な実施形態では、各ビット同期化モジュール１０２Ａ−Ｚはクロック信号１１６を用いて関連の入力ビットストリーム１０６ａ−Ｚをオーバーサンプリングする。クロック信号１１６は好適には入力ストリーム１０６Ａ−Ｚに対するビットレートの整数倍（Ｎ）に対応しているので、クロック信号１１６を用いたオーバーサンプリングによって活性を検出可能なＮ個の別個の位相に各入力ビット期間が効果的に分離される。各位相内で発生するビット遷移（例えば、ローからハイ、またはハイからロー状態への変化）を特定することにより、位相の一つを該位相内で発生する活性のレベルに基づいて選択することができる。即ち、各位相内で発生する活性を監視することにより正確なデータ値を有する可能性のある位相を容易に特定することができる。個々の選択アルゴリズムは実施形態毎に変化してもよく、サンプリング位相は、適切な数の先行ビット期間内でのビット遷移無しの発生に基づいて選択されてもよい。別の実施形態では、サンプリング位相は特定の位相内で最小の活性が発生したことにより、または他の適切なやり方に基づいて選択されてもよい。データは選択された位相から抽出して入力データストリームの正確な表現を生成することができる。選択された位相は、例えばＮタップの遅延ライン又は同様の構成の適切なタップから抽出される。更に、選択された位相に応答して付加的な遅延が印加され、出力シリアルデータ・ストリーム１０４Ａ−Ｚがワード同期化モジュール１０５に一定のデータレートで供給されることが確実となる。入力データストリーム１０６Ａ−Ｚの各位相を連続的にオーバーサンプリングし、かつ解析することにより、効率的かつ確実な方法でシリアルデータを特定し、かつ抽出して、正確な位相合わせ及び比較的一定の出力データレートが確実となる。

ワード同期化モジュール１０５はビット同期化されたデータストリーム１０４Ａ−Ｚを受信して、それに応答して出力ストリーム１０８Ａ−Ｚを生成することが可能なロジック、回路又は他のモジュールである。各種実施形態では、ワード同期化モジュール１０５は、受信したシリアル・ストリーム１０４Ａ−Ｚの各々を既知の同期化ワード１０７に相関付けることによりビット同期化されたシリアル・ストリーム１０４Ａ−Ｚからパラレルワード１０８Ａ−Ｚを復元する。同期化ワード１０７は、適切にワード同期化モジュール１０５に事前書き込みされ、かつ／または初期トレーニング期間中に受信されてもよい。後続の処理中に、同期化ワード１０７と各ストリーム１０４Ａ−Ｚとの間の既知の相関を用いてデータワードの境界を特定することができる。各種の実施形態では、一以上のシリアル・チャネル（例えば、図１におけるチャネル１０６Ａ）をフレーミング情報を転送するために専用のものとすることにより、インターフェース１０６で転送されたワードについてのフレーミング情報が特定される。そのような情報は、例えば、他のシリアルライン１０６Ｂ−Ｚで転送されるデータワードの最上位又は最下位ビットの識別を含む。フレーミング境界はどのような方法で示されてもよい。各種実施形態では、フレーミング・チャネル１０６Ａは、インターフェース１０６が活性化している間、予め決定されたビットパターンの転送ワードを受信する。このビットパターンは、任意に選択可能であり、不明確性を防止するためにワード境界以外でパターンが繰り返さないように提供される。８ビットワードにおいて、「１００００００」又は「０１０００００」がフレーミングパターンとして許容され、「１０００１０００」又は「１０１０１０１０」はワード境界を特定する上で困難となり得る。多くの実施形態では、フレーミング・チャネル１０６Ａ上で単一のワードビット・パターンが連続的に繰り返され、他の実施形態では、可変パターン、多重パターン、デバイス動作中に形成可能なパターン、及び／又は他の特性を組み込むことができる。

動作において、各シリアル・ビットストリーム１０６Ａ−Ｚは、ビット同期化モジュール１０２Ａ−Ｚで受信され、そのビット同期化モジュール１０２Ａ−Ｚは受信データをオーバーサンプリングし、データを抽出するのに適切な位相を選択し、抽出したシリアル・ビットストリームをワード同期化モジュール１０５に共通のデータレートで供給する。ワード同期化モジュール１０５は、ビット同期化データストリーム１０４Ａ−Ｚからパラレル・データワード１０８Ａ−Ｚを適切に生成する。各種実施形態では、ワード同期化モジュール１０５は、初期相関トレーニングモードの間に各データ・チャネル１０６Ｂ−Ｚとフレーミング・チャネル１０６Ａとの間のオフセットを決定する。これらのオフセットは後続の処理で使用され、ビット同期化シリアルデータにおけるワード境界を特定する。

インターフェース１０６を介して受信されたデータ及びフレーミング信号は、適切な方法で適切にビット同期化される。図２を参照すると、（図１のビット同期化モジュール１０２Ａ−Ｚのいずれかを示す）例示的なビット同期化モジュール１０２Ｘは、好適には活性検出モジュール２０２、位相選択モジュール２０４、及びデータ抽出モジュール２０６を含む。ビット同期化モジュール１０２Ｘは遅延モジュール２０８を含んでもよい。各モジュール２０２、２０４、２０６は本明細書で記載した特性を示すことが可能な集積、ディスクリート、ソフトウェア、及び／又はファームウェア構成で具体化される。図２には詳細に示されてないが、処理モジュール２０２、２０４、２０６、２０８のいくつか又は全ては共通のクロック信号１１６（図１）を入力し、入力ストリーム１０６Ａ−Ｚのオーバーサンプリング及び同期化を行う。

活性検出モジュール２０２は、受信したシリアルデータ１０６におけるビット遷移を検出することが可能なロジックである。ビット遷移は、例えばローからハイ及び／又はハイからローへの遷移を含み、何らかの手段で検出される。図２に示すように、活性検出モジュール２０２の例示的な実施形態は、好適にはパルス発生器２１０及び各々がオーバーサンプリングされたＮ個のビット期間の位相の一つに対応する多数のパラレル・チャネルを含む。各チャネルは、好適には遷移検出器２１４Ａ−Ｚ及び適切な遅延２１２Ｂ−Ｚを含んで、各ビット期間の位相内で発生するパスルを特定する。パルス発生器２１０は、信号データ１０６Ｘにおいて観測されたビット遷移に応答してパルス又は他の適切な信号を生成する。パルス生成器２１０で生成された信号は、信号が生成された位相に対応する検出器モジュール２１４Ａ−Ｚの一つによって観測される。更なる実施形態では、検出器モジュール２１４Ａ−Ｚは、適切な数（Ｐ）の先行ビット期間（Ｐは正の整数）に、遷移が発生したかどうか（例えば、パルス／信号が発生器２１０から受信されたかどうか）を検出する。その実施形態では、各検出器モジュール２１４Ａ−Ｚは効果的に前のＰビット期間の間の注目の位相の間に活性が生じたかどうかを判定する。検出器モジュール２１４Ａ−Ｚは、各位相内で検出された活性に応答して適切なデジタル信号又は他の指標を位相選択モジュール２０４に供給する。

位相選択モジュール２０４は、同期化シリアルデータを抽出するのに好適な、Ｎ個のオーバーサンプリングされた入力データ１０６Ｘの位相の一つを特定することが可能な回路、ロジック、又は他のモジュールである。各種実施形態では、位相検出器モジュール２０４は、その位相内で発生した活性に基づいて適切な位相を選択するロジック２１６を含む。この選択は何らかのアルゴリズム又は基準に従って行われる。例えば、適切な数の先行ビット期間に亘る最小数のビット遷移を有する位相が選択される。代替例として、選択された位相は、一以上のビット遷移が発生した別の位相に先行するか、又は後続する位相であるものとして選択される。データを補足するのに好適な一以上の位相を特定する技術は多様な別の実施形態において用いられる。

各種実施形態の選択モジュール２０４は、切り替えを制御する一以上のカウンタ２２０、２２２及び／又は抽出及び／又は遅延モジュール２０６、２０８内のデータ抽出タップを調整することにより選択された位相を特定する。カウンタ調整ロジック２１８は、例えば、適切に位相選択ロジック２１６から選択された位相の指標を受信する。各種実施形態では、指標はロジック２１６とロジック２１８とを相互接続する一以上の信号ラインを介して供給される。そのような実施形態では、選択された状態を示すために使用される多数のパラレル信号ラインの数は、クロック乗算器（即ち、Log₂N）の２を底とする対数と同じかそれを超える数である。代替例として、選択された位相は、メモリ、レジスタ又は同様の構成に格納されたデジタル値として表され、かつ／又は何らかの他の方法で表される。カウンタ・ロジック２１８は、カウンタ２２０、２２２を適切に調整して、入力ストリーム１０６Ｘから選択された状態を抽出する。ロジック２１８は、例えば、カウンタ２２０、２２２をインクリメント及び／又はデクリメントして抽出モジュール２０６及び／又は遅延モジュール２０８上の適切なタップを特定し、選択された位相からデータを抽出し、かつ／又はタイミングを補償する。カウンタ調整ロジック２１８及びカウンタ２２０、２２２の詳細については以下に説明する。

抽出モジュール２０６は入力ストリーム１０６Ｘの選択された位相からデータ値を捕獲することが可能な回路、ロジック又は他のモジュールである。各種実施形態では、抽出モジュール２０６は、データを抽出するための好適な数のデータ「タップ」を含むタップ付きの遅延ライン、又は同様の構成である。各種実施形態では、抽出モジュール２０６は、少なくともＮ個のデータタップを含み、各タップは、位相間の適切な時間領域を提供するためにバッファ又は同様の遅延素子分だけ後続のタップから分離されている。入力ストリーム１０６Ｘは抽出モジュール２０６に供給され、抽出モジュール２０６は位相選択モジュール２０４から受信した制御信号を用いて選択された位相を捕獲する。

各種実施形態では、後続の遅延モジュール２０８は抽出されたデータ信号を受信し、適切な時間領域遅延を提供して抽出モジュール２０４における位相選択を補償する。即ち、抽出モジュール２０６において位相選択遅延が減少するにつれて、付加的な遅延が遅延モジュール２０８により提供されて、出力信号１０４のタイミング及び位相が比較的一定に維持されるようにする。遅延モジュール２０８は、抽出モジュール２０６で使用されるものと同様のタップ付き遅延ラインで具体化される。各種実施形態では、遅延モジュール２０８は抽出モジュール２０６よりも多くのデータタップを含み、位相調整タイミングの補償が正確となるようにする。

ビット同期化モジュール１０２から出力されたシリアル・ビットストリーム１０４Ｘは、適切に基準クロック信号１１６にクロック合わせされ、信頼性のある入力ストリーム１０４Ｘの位相から抽出され、確実な位相同期性をもつように調整される。同期化されたビットストリーム１０４Ｘはワード同期化モジュール１０５（図１）に供給されるか、適切に処理される。

図３を参照すると、共通の非同期インターフェースで受信されたあるシリアル・ビットストリームを他のビットストリームにビット同期化するための例示的なプロセス３００は、好適には、シリアル・ビットストリームの各位相内で発生した活性を検出する工程（ステップ３０４）と、検出された活性に基づいて位相の一つを選択する工程（ステップ３０８）、及び選択された位相からデータを抽出する工程（ステップ３２２）を広義に含む。図３は位相及び遅延カウンタ（図２における要素２２０，２２２）を用いた位相選択及び抽出のための例示的なプロセス３００を示すが、同様の実施形態では、構成及び工程を広範囲で変更することを組み込んでもよい。図３のフローチャートは、あらゆる方法で追加又は変更され得る、入力ビットストリームの選択された位相からデータを抽出するための例示的なプロセスの論理表現として意図される。

上記したように、プロセス３００は、入力ビットストリーム１０６の各位相を評価して、位相内で発生するビット遷移又は他の活性を特定することにより好適には開始される（ステップ３０２）。位相の各々は好適には共通クロック信号１１６の周期に対応しており、入力ビットストリーム１０６のビットレートに対するビット信号１１６の周波数の比に応じて適切な数の位相が生成される。

各位相内で発生する活性は、図２に記載されているようなパルス発生及び検出手法等の何らかの手段で検出される（ステップ３０４）。選択されたパルスは何らかの適切な技術に従って判定される。図３に示される例示的な実施形態では、各位相内で発生する遷移は所定数（Ｐ）の先行ビット期間に亘って監視され（ステップ３０６）、その時間の間に何らビット遷移が確認されなかった場合、活性位相が選択される（ステップ３０８）。先行ビット期間の間に一以上の遷移が確認された場合、後続の位相が評価される（ステップ３１０）。同様の実施形態では、選択された位相は、一以上の遷移を有する位相を確認し、続いて、遷移位相に先行するか、あるいは後続する位相を選択することにより決定されてもよい。代替的に、選択された位相は、先行ビット期間内に発生する最小数のビット遷移を有する位相として決定され、かつ／又は入力ビットストリーム１０６の各位相内で発生するレベル活性に基づいて他の技術に従って決定される。

図３は、選択された位相が更に処理されて抽出及び遅延モジュール２０６，２０８の適切なデータタップを選択することを示す。図３における実施形態では、選択された位相は適切な値（例えば、中間位相）に初期化され、前に選択された位相を更新するためにステップ３０２−３１０が繰り返される。ステップ３１２−３２０において、カウンタ２２０、２２２（図２）は適切にインクリメント及び／又はデクリメントされて、抽出モジュール２０６において選択された位相からデータが得られ、モジュール２０８において対応する遅延が与えられる。従って、位相カウントの増加によって遅延カウントが減少し、逆の場合も同様である。図３に示される例示的なプロセス３００は、選択された位相が前に選択された位相の一つの位相「ウィンドウ」外であるか（ステップ３１２）、又は選択された位相が前に選択された位相の一つの位相だけ前である場合、位相カウントをインクリメントする（ステップ３１８）。別の実施形態では、選択された位相が「ウィンドウ」外である場合に位相カウントをデクリメントするか、ウインドウ概念自体を排除する。プロセス３００は、選択された位相が前に選択された位相に先行する場合、同様に位相カウンタをデクリメントする（ステップ３２０）。カウンタ２２０，２２２内に配置された値は、抽出モジュール２０６（ステップ３２２）及び／又は遅延モジュール２０８（ステップ３２４）の選択されたデータタップからデータを抽出するために使用される。位相選択／決定手法は、多様な代替の実施形態で使用され得る。

上記した実施形態は各位相からデータを正確に抽出しつつシリアル・ビットストリーム間の位相同期性を提供する多ピンの非同期インターフェースに用いるのに好適なビット同期化技術を強調している。上記した概念を各種具体化したものが従来のデジタル回路を用いて容易に実施でき、これにより、実施の際に面倒となるアナログ・チャージポンプ又は電圧制御発振器（ＶＣＯ）回路の必要性が低減されるか、あるいは排除される。更に、位相同期化されたシリアル・ビットストリームはワード同期化モジュール１０５の各種実施形態に使用される回路を大幅に簡略化することができる。しかしながら、ビット同期化モジュール１０２Ａ−Ｚの別の実施形態では、アナログ又はデジタル位相ロックループ（ＰＬＬ）及び／又は他の位相選択技術が必要に応じて組み込まれてもよい。

ビット同期化されたデータ及びフレーミング情報はワード同期化モジュール１０５に入力され、各ビットストリームが適切なワード又はフレーム境界に相関付けされ、かつ／又はシリアルデータからパラレル出力１０８Ａ−Ｚが抽出される。図４を参照すると、例示的なワード同期化モジュールは、好適にはシリアル入力ストリーム１０４Ａ−Ｚの各々に対するバッファ４０２及びワード検索モジュール４０４と、データストリーム１０４Ｂ−Ｚの各々に対するパラレルワード抽出モジュール４０８を含む。各シリアルライン１０４Ａ−Ｚに到達するビットは、シリアルライン１０４Ａ−Ｚに対応するバッファ４０２内で連続的にシフトされるか、あるいは格納される。ワード検索モジュール４０６Ａ−Ｚは、関連のバッファ４０２Ａ−Ｚ内に格納された所定のビットパターンを特定し、オフセット値４１０、４２０Ｂ−Ｚを生成してバッファ内の所定のビットパターンの位置を示す。バッファ４０８内の所定のパターンの位置を追跡することにより、参照チャネルに関するデータ・チャネルのスキューが決定される。相関／初期化期間の間に特定されたオフセット値は後続の処理中にビットスキューを補償するために使用される。図４に示されたモジュール４０２、４０４、４０６及び４０８の各々は信号１１６（図１）又は必要に応じて他のクロック信号を用いてクロック合わせされる。

データバッファ４０２Ａ−Ｚは、少なくとも短期間の間に一以上のシリアル・ビットストリーム１０４Ａ−Ｚの一部を維持することが可能なメモリ、レジスタ又は他の構成である。各種実施形態では、バッファ４０２Ａ−Ｚはシフトレジスタとして動作し、かつ設定されている。バッファ４０２Ａ−Ｚは受信した最終ビット値の有限記録を維持し、前のビット周期で受信されたビットがチャネル１０４Ａ−Ｚに到達したシリアルビットの各々に置き換えられる。８ビットのシフトレジスタの具体化において、例えば、新たに到達したビットはビット０（図４においてバッファ４０２Ａ−Ｚの左端にて示される）を占有し、ビット７（図４においてバッファ４０２Ａ−Ｚの右端にて示される）に向かってシフトされる。この例では、バッファ４０２は前の８ビット周期の間にシリアル・チャネル１０４で受信された各ビット値を格納し、それらビットは９番目のビット周期の間にバッファ４０２から除去される。以下の詳細に説明するように、シリアル・チャネル１０４Ａ−Ｚ間のビット相関は、バッファ４０２Ａ−Ｚ内に格納された既知のビットストリームの相対位置を評価することにより決定され、それら相関は各ビットストリームにおけるワード境界を追跡するために使用される。バッファ４０２は、各データ・チャネル１０４Ｂ−Ｚに対して設けられ、フレーミング・チャネル１０４Ａに対しても同様に設けられる。

各バッファ４０２のサイズは実施形態毎に変化するが、多くの実施形態では、シリアル・チャネルが最大の正又は負のスキューを有していても、完全なデータワードの存在を確実にするに十分なデータをバッファ４０２内に維持する。シリアルデータを４６ＭＨｚビットの転送レートで転送し、かつ＋／１ ３５ナノ秒の最大の予測ピン間スキューを有している実施形態において、バッファ４０２は少なくとも２つのビット（４６ＭＨｚ＊３５ナノ秒に対応し、四捨五入されたもの）を受信データワードの両側に維持するように構成されている。この例においてワードが４ビットの長さで形成されている場合、バッファ４０２は、４つのデータビットに、中央に配置されたワードの両側に２データビット（例えば、「ゼロ」スキュー）を加えて合計少なくとも８ビットを維持するに十分な大きさを有して、全体のデータワードがバッファ内に維持されるのを確実にするようにしている。この例で使用される特定のパラメータは例示的であり、実際の実施形態では本明細書に記載されたパラメータから大きく変化する。他の実施形態は、例えば、８又は１６ビットワード、又は他のサイズのデータワードに基づく。同様に、最大スキューに対するデータ転送レート及び値は環境条件又は他の要素により多様に変化する。

フレームワード検索モジュール４０４及びデータ相関ワード検索モジュール４０６Ｂ−Ｚは、一以上のバッファ４０２Ａ−Ｚ内の所定のビット列の位置を特定することが可能な回路、ソフトウェア又は他のロジックである。例示的な実施形態では、ワード検索モジュール４０４及び４０６Ｂ−Ｚは従来のハードウェア及び／又はソフトウェアの比較ロジックを用いて具体化される。

シリアル・ビットストリーム１０４Ａ−Ｚ内に存在する所定の列は何らかの手段で決定される。いくつかの実施形態では、所定のビット列は、データワードにおける最上位（又は最下位）ビットの位置を示すように状態を変化させる。代替的に、データワードの持続時間に対してビットが既知（例えば、ハイ又はロー）の状態に置かれて、データワードの転送が完了したときに反対の状態に置かれてもよい。他の実施形態では、ハイ及びローのビット列は、ワード又はフレーム境界を示すことが可能な何らかの手段で形式化される。用語「所定の」は、本明細書ではビット列又は方式が一以上のワード検索モジュール４０４、４０６又は必要に応じて他のシステム１００の要素によって変換可能な重要な情報を伝達することが可能であるということを意味する。

各ワード検索モジュール４０４、４０６Ｂ−Ｚは所定のビット列の実際の位置とバッファ４２０Ａ−Ｚ内の参照位置との間の差を示すオフセットを特定することが可能である。参照位置は何らかの手段で決定され、データバッファ４０２Ａ−Ｚ内の最初、末端、中央又は他の位置に対応する。バッファ４０２Ａ−Ｚの中央位置は、例えば、「ゼロスキュー」のポイントとして指定され、その後のビット・オフセットは任意に選択された参照点に関連して決定される。一貫性のため、バッファ４０２Ａ−Ｚの中央ビット（ビット２：５）が参照「ゼロスキュー」点であるものとして以下の例を説明するが、バッファ４０２Ａ−Ｚ内の他の位置をオフセット計算及び相関決定の参照として用いてもよい。

図４に示す実施形態において、フレームワード検索モジュール４０４はフレーミング・バッファ４０２Ａ内の繰り返しビット列の位置を特定する。繰り返しビット列は、上記で詳細に説明したフレーム／ワード境界を示すことが可能なパターンあってもよい。多くの実施形態ではフレーム列は単純に繰り返されるので、フレームワード検索モジュール４０４はパターン変化を許容するようにプログラム可能でなくてもよいが、この機能は別の実施形態に組み込んでもよい。図４に示す例において、所定の４ビットのフレーミング列が「１１０１」であるとして任意に選択され、ビット３：６上のフレーミング・バッファ４０２Ａに存在する。この位置は、中央「ゼロスキュー」位置の後の一ビットに対応し、図４に示す時間における一ビット期間のフレーム・オフセット４１０に対応している。

データワード検索モジュール４０６Ｂ−Ｚは、同様に対応するデータバッファ４０２Ｂ−Ｚ内の所定のビットパターンの存在を確認する。各種実施形態では、データワード検索モジュール４０６Ｂ−Ｚは、ワード同期化モジュール１０５が相関モードにある場合、最初に動作する。相関モードは、通信セッション又は転送の初期化時又は他の適切な時期におけるシステムの初期化中に起動される。（イネーブル信号４０７又は同様のものによって示される）相関モード中では、相関ワード検索モジュール４０６Ｂ−Ｚには以下に詳細に説明する一以上のデータ相関ワード１０７が供給される。これらのデータ相関ワードは遠隔送信機から、システム・コントロータから、又は他のソースから受信することができ、かつ繰り返しパターンが一以上のシリアルデータ・チャネル１０６Ｂ−Ｚで転送されていることを示す。データワード検索モジュール４０６Ｂ−Ｚは相関ワードのパターンと一致する、関連のバッファ４０２Ｂ−Ｚに格納されたデータの位置を特定する。図４に示す実施形態では、例えば、相関ワード１０７は「１０００」であると仮定すると、そのパターンはバッファ４０２Ｂのビット２：５及びバッファ４０２Ｚのビット１：４で発見される。中央位置２：５をこの例の「ゼロスキュー」の基準として、バッファ４０２Ｂにおけるデータはデータ・オフセット４２０Ｂに対する値を示し、バッファ４０２Ｚにおけるデータは上記のように観察されたフレーム・オフセット４１０とは反対の方向における一ビットのオフセット４２０Ｚを示す。この情報から、バッファ４０２Ｂにおけるデータは、フレーム・バッファ４０２Ａにおけるデータから一ビットだけ遅延し、バッファ４０２Ｚにおけるデータはフレーム・バッファ４０２Ａにおけるデータから２ビットだけ遅延していることを直ちに決定することができる。この情報は、後続のワード整列パラレルデータを取得する際に使用するために一以上のパラレルワード抽出モジュール４０８Ｂ−Ｚに供給される。相関モードが完了した後、データワード検索モジュール４０６Ｂ−Ｚは、不活性化され、先行の値又は同様のものに基づいてオフセット値４２０Ｂ−Ｚを供給することを継続するシーケンサとして動作する。オフセット情報を決定する例示的なプロセスの更なる詳細については図５を参照して以下に説明する。

相関期間中に得られたオフセット情報はバッファ４０２Ｂ−Ｚからパラレルデータを抽出するために適切に処理される。パラレルワード抽出モジュール４０８Ｂ−Ｚは、それぞれ一以上の関連のバッファ４０２Ｂ−Ｚの適切な位置からパラレルデータを抽出する。パラレルワード抽出モジュール４０８Ｂ−Ｚは従来のデジタル回路及び／又はソフトウェアロジックを用いて具体化される。各種実施形態では、各ワード抽出モジュール４０８Ｂ−Ｚはバッファ４０２Ｂ−Ｚからデータビットを連続又はパラレルに受信し、データビットをパラレル・データストリーム１０８Ａ−Ｚとして供給する。ワード抽出モジュール４０８Ｂ−Ｚは、受信したシリアルデータにおけるワード境界を示すために、好ましくはフレームワード検索モジュール４０４（又は、以下に詳細に説明するようなシーケンサ又は他のモジュール）からフレーム・オフセット４１０を受信する。以下に詳細に説明するように、ワード境界はフレーム・オフセット４１０の特定の値（例えばゼロ）によって示される。そのような実施形態では、各パラレルワード抽出モジュール４０８Ｂ−Ｚは、フレーム・オフセット４１０の特定の値が発生したとき、関連のバッファ４０２Ｂ−Ｚからデータワードを得る。

得られたバッファ４０２Ｂ−Ｚ内のデータワードの適切な位置は、事前に決定されたオフセット値４２０Ｂ−Ｚから推定できる。上記の例を続けるために、フレーム／ワード境界を示すフレーム・オフセット４１０のゼロ値は、フレーミング・チャネル１０４Ａに現れている。チャネル１０４Ａとチャネル１０４Ｂとの間のオフセットは１ビット周期であるとして事前に決定されているので、パラレルワード抽出モジュール４０８Ｂは、バッファ４０２Ｂのビット１：５が全部のデータワードを含んでいるものと判定する。同様に、パラレルワード抽出モジュール４０８Ｚは、事前に確定された２ビット周期のオフセットに基づいてバッファ４０２Ｚのビット０：４が全部のデータワードを含んでいるものと判定する。これらの抽出されたデータビットはパラレル出力信号１０８Ａ−Ｚとして供給される。

各種の拡張及び／又は改良を、図４に示す上記した例示的なワード同期化モジュール１０５に対して行ってもよい。バッファ４０２、ワード検索モジュール４０４、４０６及び／又はパラレルワード抽出モジュール４０８の各機能は、例えば何らかの手段で挿入又は追加可能である。各オフセット４１０及び／又は４２０はモジュール４０８Ｂ−Ｚ又は他の部分において付加的に変更してシステム遅延（例えば、データ負荷等により発生する遅延）を補償するようにしてもよい。同様に、図４に示される論理レイアウトは、大幅に変更されて、ロジック・モジュール、信号処理及び／又は同様のもののあらゆる組み合わせを用いてワード／フレーム同期化手法を具体化するようにしてもよい。

図５を参照すると、フレーム対データ・チャネルを決定するための例示的なプロセス５００は、データ・チャネルを「相関モード」に設定する工程（ステップ５０２）と、相関データを受信し各データバッファに格納する工程（ステップ５０４）と、ビットスキュー・オフセットを処理する工程（ステップ５０５）と、相関モードを完了し（ステップ５１６）、実データの受信及び処理を開始する工程とを広義に含む。プロセス５００に示される各工程は、ワード同期化モジュール１０５によって実行される各種機能の論理表現として意図され、文言通りのハードウェア又はソフトウェアを具体化したものを必ずしも意図していない。図５に示される各種機能は、例えば、あらゆるタイプの集積回路ロジック、信号処理回路、又はあらゆる他のハードウェア及び／又はソフトウェア・データ処理環境で実行されてもよい。更に、図５に示される各工程及びモジュールは、多様な別の実施形態において別の形で組み合わされ、かつ／又は付加されてもよい。

ワード同期化モジュール１０５は相関モードに設定される（ステップ５０２）。各種実施形態では、相関モードは、適切なイネーブル信号４０７（図４）を一以上のデータ検索モジュール４０６Ｂ−Ｚに印加することにより入る。イネーブル信号はコントローラ又は他のデジタル・インターフェースから適切に供給される。データワード検索モジュール４０６Ｂ−Ｚを相関モードに設定することは、相関データ１０７が一以上のデータ・チャネル１０２Ａ−Ｚに存在していることを意味する。上記したように、相関データ１０７はワード同期化モジュール１０５及び／又はデータ検索モジュール４０６Ｂ−Ｚにシリアル又はパラレルで供給される。代替的に、相関データは通信プロトコルの一部として形成されるか、あるいは何らかの手段で形成されたワード検索モジュール４０６Ｂ−Ｚに「ハードコード」されてもよい。このデータは、適切にビット同期化され、同期化された相関データ１０７は一以上のバッファ４０２Ａ−Ｚに受信され、格納される（ステップ５０４）。

相関モードは、一以上のワード検索モジュール４０６Ｂ−Ｚがバッファ４０２Ｂ−Ｚ内に格納された相関データ１０７の位置及び／又はオフセット４２０Ｂ−Ｚを特定することを開始して、シリアル・ビットストリーム間のビットスキュー量を決定する（ステップ５０５）ことを示す。この決定は何らかの手段で行われてもよい。例示的な実施形態では、オフセット値４２０が特定の既知の値に達するまで（ステップ５０８）、受信データがバッファ４２０に順番に設定されている間（ステップ５１０）、各データ・チャネルに対するデータバッファ・オフセット４２０Ｂ−Ｚを監視することにより（ステップ５０６）、ビットスキューは、各データ・チャネル１０２Ｂ−Ｚとフレーミング・チャネル１０２Ａとの間で特定される。既知の値は例えば、相関ビット列がバッファ４０２Ｂ−Ｚ内の参照位置（例えば、上記の例における中央ビット２：５）に配置されていることを示すゼロ値であり、他の実施形態では他のパラメータを使用することができる。

相関列１０７がバッファ４０２内の既知の位置に配置されているとき（例えば、ゼロオフセット値）、バッファ４０２に対するデータ・オフセット４１０は直ちにフレーミング・オフセット４１０に相関し（ステップ５１２）、後続のデータ処理に使用されるオフセット値を決定する。データ・オフセット４２０は既知の状態（例えば、ゼロ・オフセット）であるので、関心のあるデータ・チャネルとフレーミング・チャネルとの間のビットスキューはフレーム・オフセット４１０から直ちに確定する。このオフセットは処理され、かつ／又はワード抽出モジュール４０８及び／又はワード同期化モジュール１０５内の他の回路に格納される。

ビットスキュー判定プロセスは、各データ・チャネル１０６に対して繰り返される（ステップ５１４）。各種実施形態では、データ対フレーム相関は各データ・チャネル１０６Ｂ−Ｚに対して同時に行われる。データ・チャネル全てに対して相関値が決定された後、イネーブル信号４０７を非活性化すること、及び／又は他の適切な動作により相関モードが完了する（ステップ５１６）。相関モードは適切な時期の間延長されてもよい。各種実施形態では、データ送信側は相関モードが設定される前及び後に相関データ列を転送して、相関プロセスの間、対象のデータワードが全く脱落していないことを確実にするようにする。

図６を参照して、例示的なワード同期化プロセス６００は、好適にはシリアルデータをバッファに格納する工程（ステップ６０２）と、フレーミング信号を監視して（ステップ６０４）、ワード又はフレーム境界を確定する工程（ステップ６０６）と、フレーム境界が発生したとき、事前に決定したデータ対フレーム・チャネル・オフセット値を用いてパラレルデータを抽出する工程（ステップ６１０）とを広義に含む。ワード／フレーム境界は、例えば、フレーミング・オフセット信号４１０におけるゼロ・オフセット（又は他の既知のオフセット値）の発生により何らかの手段により示される。そのようなケースにおいて、相関モード（例えば、プロセス５００）中に事前に格納された、データ・チャネルに対する所定のオフセット値は、バッファ４０２から適切なビットを抽出して正しいパラレル出力ワード１０８を生成するために直ちに適用される。各種実施形態では、システム・オフセット等の適用によりビットスキュー・オフセットの付加的な処理が行われる（ステップ６０８）。そのような付加的な処理はワード抽出モジュール４０８、ワード検索モジュール４０６及び／又はワード同期化モジュール１０５内の他の回路内で行われる。パラレルデータは多数のデータ・チャネルから適切に抽出される（ステップ６１２）。

上記した各プロセス及びシステムは別ではあるが均等の実施形態の大規模アレイを生成するように変更されてもよい。図７は、例えば、付加的なビット及びワード同期化機能の統合を提供する多ピンのシリアルデータ用の別のシステム７００を示す。図７に示す実施形態では、フレーミング・チャネル１０６Ａ及びデータ・チャネル１０６ｘの各々は、シリアル入力ストリームのオーバークロック化周期の中から所望のサンプリング周期を示す位相ストローブ７０２を生成することが可能なデジタル移動ロックループ（ＤＰＬＬ）又は同様の構成を用いてビット同期化される。各種シリアル・チャネルは本実施形態では必ずしも互いに位相同期化される必要はないが、位相ストローブ７０２は所望のオーバークロック化周期でバッファ４０２からデータを抽出するために使用される。位相ストローブ７０２は各シリアル・チャネルに関連するシーケンサ７０４、７０６にも供給される。シーケンサ７０４及び７０６は、（典型的にはワードにおけるビット数に等しい）多くの有限状態を順番に設定してバッファ４０２内に格納されたデータのビット状態を示す簡単なカウンタである。各シーケンサは、ビット同期化モジュール１０２から受信された位相ストローブ７０２に基づいて更新されて、各チャネル１０２内の均一な位相が維持される。フレーム・シーケンサ７０４の出力７０８は、ある実施形態においてフレーム・オフセット信号４１０と合成されて、相関モード中にデータシーケンサ７０６にロード可能なプリロード値が生成される。代替的又は付加的に、フレーム・シーケンサ７０４からの出力７０８は、バッファ４２０Ｘにおけるデータワードの所定の位置を示すために用いられるフィールド・ポインタ７１４を更新するために用いられる。フィールド・ポインタ７１４はシーケンサ７０４、７０６から生成されるので、位相ストローブ７０２Ａ及び７０２Ｘに応答して適切に更新されて、上記したような各シリアル・ビットストリームの位相同期化を行う必要性が回避される。本明細書で記載されたシステム及び技術の各種実施形態は、実施形態毎に大幅に変更してもよい。

各種実施形態は以下のことを含む。
各種実施形態では、複数のシリアルデータ・チャネルで受信されたデータをフレーミング・チャネルで受信されたフレーミング信号にワード同期化するための方法が提供される。最初に複数のオフセット値が決定され、各オフセット値はフレーミング・チャネルと複数のシリアルデータ・チャネルの一つとの間で観測されたスキュー量を示し、複数のシリアルデータ・チャネルの各々で受信されたデータは少なくとも一つのバッファに格納される。フレーミング信号は監視されてフレーム境界が特定され、フレーム境界に応答して少なくとも一つのバッファからパラレルデータが抽出される。少なくとも一つのバッファ内のパラレルデータの位置は複数のオフセット値によって適切に特定される。各種の更なる実施形態では、最初に複数のオフセット値を決定する工程は、複数のシリアルデータ・チャネルの各々についての相関データを受信する工程と、複数のシリアルデータ・チャネルの各々に対するデータ・オフセットを決定する工程と、複数のシリアルデータ・チャネルの各々に対するデータ・オフセットをフレーミング・チャネルからのフレーム・オフセットに相関付けて、各シリアルデータ・チャネルに対するオフセット値を決定する工程とを含む。データ・オフセットが、ゼロ等の既知の値である場合、フレーム・オフセットがオフセット値として選択される。相関データ及び／又はフレーミング信号は、所定の値を有する繰り返しのビット列を含む。相関データ及び／又はフレーミング信号は、フレーム境界又はワード境界にてのみ繰り返すように構成されている。

他の実施形態において、多ピンの非同期インターフェースにおける複数のシリアル・ビットストリームをワード同期化するための装置であって、複数のシリアル・ビットストリームはフレーミング・ビットストリーム及び複数のデータ・ビットストリームを含む、装置が提供される。装置は、複数のバッファであって、各バッファは複数のシリアル・ビットストリームの一つに対応している、複数のバッファと、複数のワード検索モジュール及び複数のパラレルワード抽出モジュールとを含む。各ワード検索モジュールは複数のバッファの一つに対応しており、複数のワード検索モジュールの各々は、対応するバッファにおける所定のビットパターンの位置を特定するオフセット信号を生成するように構成されている。複数のパラレルワード抽出モジュールの各々は、バッファの関連する一つに接続されるとともに、各々がデータ・ビットストリームの一つに対応している複数のワード検索モジュールの関連する一つに接続されている。各パラレルワード抽出モジュールは、フレーミング・ビットストリームに対応するワード検索モジュールによって生成されたオフセット信号に応答して関連のワード検索モジュールによって生成されたデータ・オフセット信号を用いて関連のバッファからパラレル・データワードを抽出するように構成されている。更なる各種実施形態において、データ・ビットストリームの各々に対応するワード検索モジュールは、イネーブル信号を受信し、該イネーブル信号に応答して相関モードに入るように構成されている。データ・ビットストリームの各々に対応するワード検索モジュールは、相関ワードを所定のビットパターンとして受信するように構成され、複数のバッファの各々はシフトレジスタとして設けられる。

更なる各種実施形態において、複数のビット同期化モジュールの各々はシリアル・ビットストリームの一つに関連し、かつ位相ストローブ信号をフレーム・バッファに供給するように構成されている。フレーム相関参照シーケンサは、フレーミング・ビットストリームに関連するビット同期化モジュールから位相ストローブ信号を受信し、フレーミング・ビットストリームの状態を連続的に示すように構成されている。複数のデータ相関参照シーケンサであって、各データ相関参照シーケンサは、データ・ビットストリームの一つに関連するとともに、ワード検索モジュールと関連のビットストリームに対応するパラレルワード抽出モジュールとの間に接続されている、複数のデータ相関参照シーケンサが設けられている。

他の実施形態では、共通のビットレートを有し、かつ各々が多ピンの非同期インターフェースにて受信される複数のシリアル・ビットストリームを同期化するためのシステムが提供される。シリアル・ビットストリームはフレーム・ビットストリーム及びデータ・ビットストリームを含む。クロック生成器は、共通ビットレートの整数倍に実質的に等しい周波数を有する共通クロック信号を生成するように構成されている。複数のビット同期化モジュールの各々は、ビット同期化モジュールは複数のシリアル・ビットストリームの一つに関連するとともに、共通クロック信号を受信し、該共通クロック信号を用いて関連のビットストリームを他のシリアル・ビットストリームにビット同期化するように構成されている。ワード同期化モジュールは、複数のビット同期化モジュールからビット同期化されたビットストリームの各々を受信し、そこからパラレル・データワードを抽出するように構成されている。ワード同期化モジュールは、複数のバッファであって、各バッファが同期化されたビットストリームの一つと対応している、複数のバッファと、複数のワード検索モジュールであって、各ワード検索モジュールは複数のバッファの一つに対応し、かつ、対応するバッファにおける所定のビットパターンの位置を特定するオフセット信号を生成するように構成されている、複数のワード検索モジュールと、複数のパラレルワード抽出モジュールであって、該複数のワード検索モジュールの各々はバッファの関連する一つ及び各々がデータ・ビットストリームの一つに対応しているワード検索モジュールの関連する一つに接続され、各パラレルワード抽出モジュールは、フレーミング・ビットストリームに対応するワード検索モジュールによって生成されたオフセット信号に応答して関連のワード検索モジュールによって生成されたデータ・オフセット信号を用いて関連のバッファからパラレル・データワードを抽出するように構成されている、複数のパラレルワード抽出モジュールとを含む。更に、ビット同期化モジュールの各種実施形態、関連のビットストリームの複数の位相の各々の間に発生するビット遷移を検出するように構成されている活性検出モジュールであって、各位相が共通クロック信号の周期と対応している、活性検出モジュールと、活性検出モジュールに接続され、かつ複数の位相の各々内で検出されたビット遷移に基づいて複数の位相の一つを選択するように構成されている、位相選択モジュールと、位相選択モジュールに接続された位相抽出モジュールであって、位相抽出モジュールは関連のビットストリームの選択された位相を抽出して、関連のビットストリームを他のシリアル・ビットストリームに同期化するように構成されている、位相抽出モジュールとを含む。システムは、例えば無線周波数トランシーバとベースバンド・モデムとの間のインターフェース及び／又はデータ、マルチメディア、又は他の通信で使用される他のインターフェースであってもよい。

これらの及び他の例示的な実施形態を上記の詳細な説明で説明してきたが、多くの変形実施形態及び同様の変形例が存在する。例示的な実施形態は例を示すのみであり、本発明の範囲、適用可能性又は構成を制限するものではない。むしろ、上記の詳細な説明は、例示的な実施形態を実行するための便利な指針を当業者に提供するものである。各種の変更は、特許請求の範囲に記載された範囲及びその法的な均等物から逸脱することなく構成要素の機能及び配置において変更可能であるものと理解すべきである。

複数のビットストリームを同期化するための例示的なシステムのブロック図である。 例示的なビット同期化モジュールのブロック論理図である。 シリアル・ビットストリームをビット同期化するための例示的な処理のフローチャートである。 定時的なワード同期化モジュールのブロック図である。 フレーム対データのチャネル・オフセットを決定するための例示的な処理のフローチャートである。 データワードをフレーミング信号に相関付けるための例示的な処理のフローチャートである。 データ同期化システムの別の実施形態のブロック図である。

Claims (5)

1. 複数のシリアルデータ・チャネルで受信されたデータをフレーミング・チャネルで受信されたフレーミング信号にワード同期化するための方法であって、
   最初に複数のオフセット値を決定することであって、各オフセット値はフレーミング・チャネルと前記複数のシリアルデータ・チャネルの一つとの間で観測されたスキュー量を示す、複数のオフセット値を決定する工程と、
   前記複数のシリアルデータ・チャネルの各々で受信されたデータを少なくとも一つのバッファに格納する工程と、
   前記フレーミング信号を監視してフレーム境界を特定する工程と、
   前記フレーム境界に応答して前記少なくとも一つのバッファからパラレルデータを抽出する工程とを備え、前記少なくとも一つのバッファ内のパラレルデータの位置は前記複数のオフセット値によって特定される、方法。
2. 請求項１に記載の方法において、最初に前記複数のオフセット値を決定する前記工程は、
   前記複数のシリアルデータ・チャネルの各々についての相関データを受信する工程と、
   前記複数のシリアルデータ・チャネルの各々に対するデータ・オフセットを決定する工程と、
   前記複数のシリアルデータ・チャネルの各々に対するデータ・オフセットをフレーミング・チャネルからのフレーム・オフセットに相関付けて、各シリアルデータ・チャネルに対するオフセット値を決定する工程とを含む、方法。
3. 請求項２に記載の方法において、最初に前記複数のオフセット値を決定する前記工程は更に、前記データ・オフセットが既知の値である場合、前記フレーム・オフセットを前記オフセット値として選択することを含む、方法。
4. 多ピンの非同期インターフェースにおける複数のシリアル・ビットストリームをワード同期化するための装置であって、前記複数のシリアル・ビットストリームはフレーミング・ビットストリーム及び複数のデータ・ビットストリームを含む、装置において、
   複数のバッファであって、各バッファは前記複数のシリアル・ビットストリームの一つに対応している、複数のバッファと、
   複数のワード検索モジュールであって、各ワード検索モジュールは前記複数のバッファの一つに対応しており、前記複数のワード検索モジュールの各々は、対応するバッファにおける所定のビットパターンの位置を特定するオフセット信号を生成するように構成されている、複数のワード検索モジュールと、
   複数のパラレルワード抽出モジュールであって、該複数のパラレルワード抽出モジュールの各々は前記バッファの関連する一つに接続されるとともに、各々が前記データ・ビットストリームの一つに対応している前記複数のワード検索モジュールの関連する一つに接続され、各パラレルワード抽出モジュールは、前記フレーミング・ビットストリームに対応する前記ワード検索モジュールによって生成された前記オフセット信号に応答して前記関連のワード検索モジュールによって生成されたデータ・オフセット信号を用いて前記関連のバッファからパラレル・データワードを抽出するように構成されている、複数のパラレルワード抽出モジュールとを備える装置。
5. 請求項４に記載の装置において、前記データ・ビットストリームの各々に対応する前記ワード検索モジュールは、相関ワードを所定のビットパターンとして受信するように構成されている、装置。

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