CN116384299A - 一种时钟数据恢复的方法、系统、设备和存储介质 - Google Patents

一种时钟数据恢复的方法、系统、设备和存储介质 Download PDF

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Abstract

本发明提供一种时钟数据恢复的方法、系统、设备和存储介质，方法包括：通过高于预设频率的时钟同步SCL和SDA两个输入信号，并设置计数器的计数周期来进行计数；响应于达到计数器的计数周期，采集SCL和SDA数据，并和上一次采集到的SCL和SDA数据进行比较以确定是否出现了边沿变化；响应于出现了边沿变化，根据设置的延时参数延迟预设时间产生时钟信号；以及根据产生的时钟信号采集数据，并输出所述数据和时钟信号。本发明通过FPGA或IC数字逻辑的方式实现了CDR时钟数据恢复，不需要通过电路设计来进行CDR设计，并且本方案的时钟恢复时间延时可配置，能够更好的适应I3C模块的主从机控制权交换的特点。

Description

一种时钟数据恢复的方法、系统、设备和存储介质
技术领域
本发明涉及数据传输领域，更具体地，特别是指一种时钟数据恢复的方法、系统、设备和存储介质。
背景技术
时钟数据恢复主要完成两个工作，一个是时钟恢复，一个是数据重定时，也就是数据的恢复。时钟恢复主要是从接收到的NRZ(非归零码)中将嵌入在数据中的时钟信息提取出来。通常CDR(Clock and Data Recovery，时钟数据恢复)是一个有振荡器的反馈环路，通过环路调节振荡时钟的相位来跟踪输入数据中的嵌入时钟。通过分析NRZ码的特征可以知道，在随机二进制数据的谱密度中，没有包含数据速率处的谱线，即没有时钟提取所需要的直接信息。为了找到时钟信息，一般采取的办法是边沿检测技术。为了确定最终的采样时钟相位，CDR中还必须有相位误差检测电路。
通常CDR结构中包含一个锁相环(Phase Locked Loop，PLL)模块，用来调节恢复时钟的频率并补偿由于工艺或温度的变化而导致的频率变化。典型结构的PLL的捕获范围是很小的，而且当输入数据是随机码的时候，更难获得捕获。因此大多数CDR电路中采用了称为“频率辅助捕获”的方法。这种方法是通过频率锁定环路，使得压控振荡器(Voltage-ControlledOscillator，VCO)的振荡频率向接收的数据速率方向变化，直到VCO输出振荡频率的误差达到所要求的某个范围内，才使PLL的相位锁定环路工作，完成相位的锁定和数据的重定时。频率辅助捕获可以通过外部参考时钟来实现，也可以不用外部参考时钟。如果有外部参考时钟，频率捕获可以通过一个有鉴频鉴相器(Phase Frequency Detector，PFD)的二阶PLL来实现。
现有技术是通过电路设计的方式来进行时钟和数据恢复，对于I3C(ImprovedInter Integrated Circuit，两线双向串行总线)接口的HDR-TS模式，还需要在外部电路上做CDR电路才能进行时钟和数据恢复才能采集到正确的传输数据，增加了电路的开发和相应器件的费用，并可能存在恢复延时较大而不满足后续I3C设备数据接收时序的要求。
发明内容
有鉴于此，本发明实施例的目的在于提出一种时钟数据恢复的方法、系统、计算机设备及计算机可读存储介质，本发明采用FPGA(FieldProgrammable Gate Array，现场可编程门阵列)或者IC(Intergrated Circuit，集成电路)的数字逻辑设计的方式来对I3C模块HDR-TS模式的CDR进行设计，减少了在I3C接口应用中的CDR设计，并且减少了CDR电路设计中器件的成本，各种计数参数可配置设置，能够更好的适应I3C模块的主从机控制权交换的特点。
基于上述目的，本发明实施例的一方面提供了一种时钟数据恢复的方法，包括如下步骤：通过高于预设频率的时钟同步SCL和SDA两个输入信号，并设置计数器的计数周期来进行计数；响应于达到计数器的计数周期，采集SCL和SDA数据，并和上一次采集到的SCL和SDA数据进行比较以确定是否出现了边沿变化；响应于出现了边沿变化，根据设置的延时参数延迟预设时间产生时钟信号；以及根据产生的时钟信号采集数据，并输出所述数据和时钟信号。
在一些实施方式中，所述通过高于预设频率的时钟同步SCL和SDA两个输入信号包括：将所述SCL和SDA两个输入信号进行两次缓存以去除亚稳态。
在一些实施方式中，所述设置计数器的计数周期来进行计数包括：对四个计数器分别按照SCL的上升沿时间、SCL的下降沿时间、SDA的上升沿时间和SDA的下降沿时间来设置计数周期。
在一些实施方式中，所述设置计数器的计数周期来进行计数包括：设置所述SCL的上升沿时间、SCL的下降沿时间、SDA的上升沿时间和SDA的下降沿时间小于高低电平保持时间。
在一些实施方式中，所述根据设置的延时参数延迟预设时间产生时钟信号包括：设置所述延时参数小于数据传输速率时钟的高低电平持续时间并大于SCL和SDA上升下降沿时间。
在一些实施方式中，所述根据设置的延时参数延迟预设时间产生时钟信号包括：在计数的最后一个时钟周期拉高输出一个恢复时钟高电平。
在一些实施方式中，所述和上一次采集到的SCL和SDA数据进行比较以确定是否出现了边沿变化包括：响应于当前采集到的SCL和SDA数据与上一次采集到的SCL和SDA数据相同，则未出现边沿变化；响应于当前采集到的SCL和SDA数据与上一次采集到的SCL和SDA数据不同，则出现边沿变化。
本发明实施例的另一方面，提供了一种时钟数据恢复的系统，包括：同步模块，配置用于通过高于预设频率的时钟同步SCL和SDA两个输入信号，并设置计数器的计数周期来进行计数；采集模块，配置用于响应于达到计数器的计数周期，采集SCL和SDA数据，并和上一次采集到的SCL和SDA数据进行比较以确定是否出现了边沿变化；延时模块，配置用于响应于出现了边沿变化，根据设置的延时参数延迟预设时间产生时钟信号；以及输出模块，配置用于根据产生的时钟信号采集数据，并输出所述数据和时钟信号。
本发明实施例的又一方面，还提供了一种计算机设备，包括：至少一个处理器；以及存储器，所述存储器存储有可在所述处理器上运行的计算机指令，所述指令由所述处理器执行时实现如上方法的步骤。
本发明实施例的再一方面，还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时实现如上方法步骤的计算机程序。
本发明具有以下有益技术效果：采用FPGA或者IC的数字逻辑设计的方式来对I3C模块HDR-TS模式的CDR进行设计，减少了在I3C接口应用中的CDR设计，并且减少了CDR电路设计中器件的成本，各种计数参数可配置设置，能够更好的适应I3C模块的主从机控制权交换的特点。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为本发明提供的时钟数据恢复的方法的实施例的示意图；
图2为本发明提供的时钟数据恢复的整体架构图；
图3为本发明提供的时钟数据恢复的系统的实施例的示意图；
图4为本发明提供的时钟数据恢复的计算机设备的实施例的硬件结构示意图；
图5为本发明提供的时钟数据恢复的计算机存储介质的实施例的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
本发明实施例的第一个方面，提出了一种时钟数据恢复的方法的实施例。图1示出的是本发明提供的时钟数据恢复的方法的实施例的示意图。
如图1所示，本发明实施例包括如下步骤：
S1、通过高于预设频率的时钟同步SCL和SDA两个输入信号，并设置计数器的计数周期来进行计数；
S2、响应于达到计数器的计数周期，采集SCL和SDA数据，并和上一次采集到的SCL和SDA数据进行比较以确定是否出现了边沿变化；
S3、响应于出现了边沿变化，根据设置的延时参数延迟预设时间产生时钟信号；以及
S4、根据产生的时钟信号采集数据，并输出所述数据和时钟信号。
I3C(Improved Inter Integrated Circuit)是两线双向串行总线，针对多个传感器从设备进行了优化，并且一次只能由一个I3C主设备控制。I3C向后兼容许多旧版I2C设备，但I3C设备还支持更高的速度，新的通信模式和新的设备角色，包括随时间更改设备角色的能力(即，如果第二个I3C设备支持该功能，则初始主设备可以将主设备角色协作地传递给总线上的另一个I3C设备)。
CDR的英文全称是Clock and Data Recovery，即时钟数据恢复。顾名思义，CDR的主要功能是：1)为接收器端各电路提供时钟信号，2)对接收到的信号进行判决，便于数据信号的恢复与后续处理。
I3C接口的HDR-TS模式是通过把需要发送的数据进行三元编码，然后再通过SCL和SDA把编码后的数据发送出去。在SCL和SDA数据线的每一次边沿跳变都代表一次数据变化，SCL和SDA可能在同一时间同时进行跳变，也可能在同一时间只有一个进行跳变。时钟信息就嵌入到了SCL和SDA信号的数据当中。SCL是I3C或者I2C接口的一根信号线，在HDT-TS模式时是数据信号线，在其他模式时是时钟信号线；SDA是I3C或者I2C接口的一根信号线，是数据信号线。
本发明采用FPGA或者数字IC设计的方式实现I3C HDR-TS模式需要的CDR(时钟数据恢复)。首先进行数据同步，通过更高频率的时钟(比如125Mhz)同步SCL和SDA两个输入信号，信号进行两次缓存来去除亚稳态。接着通过设置计数器的计数周期来进行计数，这里有4个计数器分别按照SCL的上升沿时间，SCL的下降沿时间，SDA的上升沿时间，SDA的下降沿时间来进行设置。再接着，在计数器的计数周期到达的时候进行SCL和SDA数据的采集，并和上一次采集到的数据进行比较来确定是否出现了边沿变化，确认出现边沿变化后进行时钟恢复，根据设置的参数，延迟一定时间产生时钟信号，在这个时间里再产生数据边沿变化也不再产生新的时钟，这里是针对SCL和SDA两个数据线都产生边沿变化的情况，这个延时参数的设置要小于数据传输速率时钟的高低电平持续时间并大于SCL和SDA上升下降沿时间。最后根据产生的时钟采集数据并输出时钟和数据信号。
通过高于预设频率的时钟同步SCL和SDA两个输入信号，并设置计数器的计数周期来进行计数。
在一些实施方式中，所述通过高于预设频率的时钟同步SCL和SDA两个输入信号包括：将所述SCL和SDA两个输入信号进行两次缓存以去除亚稳态。进行SCL和SDA输入数据的同步，因为是跨时钟域处理并且是高时钟域采集低时钟域数据，所以进行两级数据缓存就可以去除亚稳态，然后输出SCL0和SDA0。
在一些实施方式中，所述设置计数器的计数周期来进行计数包括：对四个计数器分别按照SCL的上升沿时间、SCL的下降沿时间、SDA的上升沿时间和SDA的下降沿时间来设置计数周期。
在一些实施方式中，所述设置计数器的计数周期来进行计数包括：设置所述SCL的上升沿时间、SCL的下降沿时间、SDA的上升沿时间和SDA的下降沿时间小于高低电平保持时间。
对4个计数器分别按照SCL和SDA的上升沿和下降沿时间配置计数周期，这里的上升沿和下降沿时间会远小于高低电平保持时间。
响应于达到计数器的计数周期，采集SCL和SDA数据，并和上一次采集到的SCL和SDA数据进行比较以确定是否出现了边沿变化。在每个计数器到达计数周期时采集输出的数据SCL0或SDA0，比如SCL上升沿计数器到达计数时钟周期采集SCL0，并和之前的采集数据进行比较，如果数据结果不一样，也就是一个为0一个为1，则判断数据边沿产生。
在一些实施方式中，所述和上一次采集到的SCL和SDA数据进行比较以确定是否出现了边沿变化包括：响应于当前采集到的SCL和SDA数据与上一次采集到的SCL和SDA数据相同，则未出现边沿变化；响应于当前采集到的SCL和SDA数据与上一次采集到的SCL和SDA数据不同，则出现边沿变化。
响应于出现了边沿变化，根据设置的延时参数延迟预设时间产生时钟信号。数据边沿产生后进行另一个计数器的计数，计数大小设置要大于所有SCL和SDA上升下降沿时间，小于SCL和SDA传输速率保持时间。在这个时间再产生边沿，边沿被忽略掉。
在一些实施方式中，所述根据设置的延时参数延迟预设时间产生时钟信号包括：设置所述延时参数小于数据传输速率时钟的高低电平持续时间并大于SCL和SDA上升下降沿时间。
在一些实施方式中，所述根据设置的延时参数延迟预设时间产生时钟信号包括：在计数的最后一个时钟周期拉高输出一个恢复时钟高电平。
根据产生的时钟信号采集数据，并输出所述数据和时钟信号。把SCL0和SDA0缓存一个时钟周期后输出作为数据信号。
图2为本发明提供的时钟数据恢复的整体架构图，如图2所示，整体架构包括数据同步模块、计数器0-4、数据采集和比较模块和时钟生成和数据输出模块。
数据同步模块是对外部输入SCL和SDA信号进行同步处理，本发明实施例的处理方式是在clk时钟周期下对SCL和SDA缓存两次，并把最后一次的缓存结果作为输出SCL0和SDA0。
计数器0-3是对SCL0和SDA0的采样和比较时间点进行计数。计数器0是计数到scl_rise_max时生成一个clk时钟周期的采集和比较信号cap_en0，并清零计数器重新计数；计数器1是计数到scl_fall_max时生成一个clk时钟周期的采集和比较信号cap_en1，并清零计数器重新计数；计数器2是计数到sda_rise_max时生成一个clk时钟周期的采集和比较信号cap_en2，并清零计数器重新计数；计数器3是计数到sda_fall_max时生成一个clk时钟周期的采集和比较信号cap_en3，并清零计数器重新计数。
数据采集和比较模块是对SCL0和SDA0信号进行采集并根据和上一次采集到的数据进行比较确认是否存在边沿变化(边沿变化是信号从0变成1或者从1变成0)。数据采集比较模块0是在cap_en0高电平时采集SCL0的信号，并和上一次采集到的数据进行比较，如果这是第一次采集，不做比较，如果上一次采集到的数据是0，这一次采集到的数据是1，则scl_rise拉高一个clk时钟周期，新采集到的数据存储到寄存器中；数据采集比较模块1是在cap_en1高电平时采集SCL0的信号，并和上一次采集到的数据进行比较，如果这是第一次采集，不做比较，如果上一次采集到的数据是1，这一次采集到的数据是0，则scl_fall拉高一个clk时钟周期，新采集到的数据存储到寄存器中；数据采集比较模块2是在cap_en2高电平时采集SDA0的信号，并和上一次采集到的数据进行比较，如果这是第一次采集，不做比较，如果上一次采集到的数据是0，这一次采集到的数据是1，则sda_rise拉高一个clk时钟周期，新采集到的数据存储到寄存器中；数据采集比较模块3是在cap_en3高电平时采集SDA0的信号，并和上一次采集到的数据进行比较，如果这是第一次采集，不做比较，如果上一次采集到的数据是1，这一次采集到的数据是0则sda_rall拉高一个clk时钟周期，新采集到的数据存储到寄存器中。
计数器4是在计数值等于0时如果有scl_rise、scl_fall、sda_rise、sda_fall任何一个信号高电平，则开始计数，在计数的过程中这四个信号再有任何高电平都忽略，计数到delay_max时拉高一个时钟周期的clk_en，并清零计数器，等待4个信号有新的高电平再开始进行计数。
时钟生成和数据输出模块是把计数器4输出的clk_en信号和数据同步模块输出的SCL0和SDA0输出给I3C处理。
整个CDR模块的数据处理时钟是clk；scl_rise_max是SCL信号上升沿最大clk时钟周期数，根据不同的数据传输速率和电气特性可能需要配置不同的参数；scl_fall_max是SCL信号下降沿最大clk时钟周期数，根据不同的数据传输速率和电气特性可能需要配置不同的参数；sda_rise_max是SDA信号上升沿最大clk时钟周期数，根据不同的数据传输速率和电气特性可能需要配置不同的参数；sda_fall_max是SDA信号下降沿最大clk时钟周期数，根据不同的数据传输速率和电气特性可能需要配置不同的参数；delay_max是时钟生成需要在检测到SCL0和SDA0跳变沿后延迟多少个clk时钟周期产生时钟信号并能屏蔽相同时间段内另一根信号线跳变沿，这个大小应该大于所有的scl和sda边沿时间并小于数据传输速率对应的时钟大小的高电平或者低电平保持时间。
需要特别指出的是，上述时钟数据恢复的方法的各个实施例中的各个步骤均可以相互交叉、替换、增加、删减，因此，这些合理的排列组合变换之于时钟数据恢复的方法也应当属于本发明的保护范围，并且不应将本发明的保护范围局限在实施例之上。
基于上述目的，本发明实施例的第二个方面，提出了一种时钟数据恢复的系统。如图3所示，系统200包括如下模块：同步模块，配置用于通过高于预设频率的时钟同步SCL和SDA两个输入信号，并设置计数器的计数周期来进行计数；采集模块，配置用于响应于达到计数器的计数周期，采集SCL和SDA数据，并和上一次采集到的SCL和SDA数据进行比较以确定是否出现了边沿变化；延时模块，配置用于响应于出现了边沿变化，根据设置的延时参数延迟预设时间产生时钟信号；以及输出模块，配置用于根据产生的时钟信号采集数据，并输出所述数据和时钟信号。
在一些实施方式中，所述同步模块配置用于：将所述SCL和SDA两个输入信号进行两次缓存以去除亚稳态。
在一些实施方式中，所述同步模块配置用于：对四个计数器分别按照SCL的上升沿时间、SCL的下降沿时间、SDA的上升沿时间和SDA的下降沿时间来设置计数周期。
在一些实施方式中，所述同步模块配置用于：设置所述SCL的上升沿时间、SCL的下降沿时间、SDA的上升沿时间和SDA的下降沿时间小于高低电平保持时间。
在一些实施方式中，所述延时模块配置用于：设置所述延时参数小于数据传输速率时钟的高低电平持续时间并大于SCL和SDA上升下降沿时间。
在一些实施方式中，所述延时模块配置用于：在计数的最后一个时钟周期拉高输出一个恢复时钟高电平。
在一些实施方式中，所述采集模块配置用于：响应于当前采集到的SCL和SDA数据与上一次采集到的SCL和SDA数据相同，则未出现边沿变化；响应于当前采集到的SCL和SDA数据与上一次采集到的SCL和SDA数据不同，则出现边沿变化。
基于上述目的，本发明实施例的第三个方面，提出了一种计算机设备，包括：至少一个处理器；以及存储器，存储器存储有可在处理器上运行的计算机指令，指令由处理器执行以实现如下步骤：S1、通过高于预设频率的时钟同步SCL和SDA两个输入信号，并设置计数器的计数周期来进行计数；S2、响应于达到计数器的计数周期，采集SCL和SDA数据，并和上一次采集到的SCL和SDA数据进行比较以确定是否出现了边沿变化；S3、响应于出现了边沿变化，根据设置的延时参数延迟预设时间产生时钟信号；以及S4、根据产生的时钟信号采集数据，并输出所述数据和时钟信号。
在一些实施方式中，所述通过高于预设频率的时钟同步SCL和SDA两个输入信号包括：将所述SCL和SDA两个输入信号进行两次缓存以去除亚稳态。
在一些实施方式中，所述设置计数器的计数周期来进行计数包括：对四个计数器分别按照SCL的上升沿时间、SCL的下降沿时间、SDA的上升沿时间和SDA的下降沿时间来设置计数周期。
在一些实施方式中，所述设置计数器的计数周期来进行计数包括：设置所述SCL的上升沿时间、SCL的下降沿时间、SDA的上升沿时间和SDA的下降沿时间小于高低电平保持时间。
在一些实施方式中，所述根据设置的延时参数延迟预设时间产生时钟信号包括：设置所述延时参数小于数据传输速率时钟的高低电平持续时间并大于SCL和SDA上升下降沿时间。
在一些实施方式中，所述根据设置的延时参数延迟预设时间产生时钟信号包括：在计数的最后一个时钟周期拉高输出一个恢复时钟高电平。
在一些实施方式中，所述和上一次采集到的SCL和SDA数据进行比较以确定是否出现了边沿变化包括：响应于当前采集到的SCL和SDA数据与上一次采集到的SCL和SDA数据相同，则未出现边沿变化；响应于当前采集到的SCL和SDA数据与上一次采集到的SCL和SDA数据不同，则出现边沿变化。
如图4所示，为本发明提供的上述时钟数据恢复的计算机设备的一个实施例的硬件结构示意图。
以如图4所示的装置为例，在该装置中包括一个处理器301以及一个存储器302。
处理器301和存储器302可以通过总线或者其他方式连接，图4中以通过总线连接为例。
存储器302作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本申请实施例中的时钟数据恢复的方法对应的程序指令/模块。处理器301通过运行存储在存储器302中的非易失性软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现时钟数据恢复的方法。
存储器302可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据时钟数据恢复的方法的使用所创建的数据等。此外，存储器302可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器302可选包括相对于处理器301远程设置的存储器，这些远程存储器可以通过网络连接至本地模块。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
一个或者多个时钟数据恢复的方法对应的计算机指令303存储在存储器302中，当被处理器301执行时，执行上述任意方法实施例中的时钟数据恢复的方法。
执行上述时钟数据恢复的方法的计算机设备的任何一个实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
本发明还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时执行时钟数据恢复的方法的计算机程序。
如图5所示，为本发明提供的上述时钟数据恢复的计算机存储介质的一个实施例的示意图。以如图5所示的计算机存储介质为例，计算机可读存储介质401存储有被处理器执行时执行如上方法的计算机程序402。
最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，时钟数据恢复的方法的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，程序的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (10)

1.一种时钟数据恢复的方法，其特征在于，包括如下步骤：
通过高于预设频率的时钟同步SCL和SDA两个输入信号，并设置计数器的计数周期来进行计数；
响应于达到计数器的计数周期，采集SCL和SDA数据，并和上一次采集到的SCL和SDA数据进行比较以确定是否出现了边沿变化；
响应于出现了边沿变化，根据设置的延时参数延迟预设时间产生时钟信号；以及
根据产生的时钟信号采集数据，并输出所述数据和时钟信号。
2.根据权利要求1所述的方法，其特征在于，所述通过高于预设频率的时钟同步SCL和SDA两个输入信号包括：
将所述SCL和SDA两个输入信号进行两次缓存以去除亚稳态。
3.根据权利要求1所述的方法，其特征在于，所述设置计数器的计数周期来进行计数包括：
对四个计数器分别按照SCL的上升沿时间、SCL的下降沿时间、SDA的上升沿时间和SDA的下降沿时间来设置计数周期。
4.根据权利要求3所述的方法，其特征在于，所述设置计数器的计数周期来进行计数包括：
设置所述SCL的上升沿时间、SCL的下降沿时间、SDA的上升沿时间和SDA的下降沿时间小于高低电平保持时间。
5.根据权利要求1所述的方法，其特征在于，所述根据设置的延时参数延迟预设时间产生时钟信号包括：
设置所述延时参数小于数据传输速率时钟的高低电平持续时间并大于SCL和SDA上升下降沿时间。
6.根据权利要求1所述的方法，其特征在于，所述根据设置的延时参数延迟预设时间产生时钟信号包括：
在计数的最后一个时钟周期拉高输出一个恢复时钟高电平。
7.根据权利要求1所述的方法，其特征在于，所述和上一次采集到的SCL和SDA数据进行比较以确定是否出现了边沿变化包括：
响应于当前采集到的SCL和SDA数据与上一次采集到的SCL和SDA数据相同，则未出现边沿变化；
响应于当前采集到的SCL和SDA数据与上一次采集到的SCL和SDA数据不同，则出现边沿变化。
8.一种时钟数据恢复的系统，其特征在于，包括：
同步模块，配置用于通过高于预设频率的时钟同步SCL和SDA两个输入信号，并设置计数器的计数周期来进行计数；
采集模块，配置用于响应于达到计数器的计数周期，采集SCL和SDA数据，并和上一次采集到的SCL和SDA数据进行比较以确定是否出现了边沿变化；
延时模块，配置用于响应于出现了边沿变化，根据设置的延时参数延迟预设时间产生时钟信号；以及
输出模块，配置用于根据产生的时钟信号采集数据，并输出所述数据和时钟信号。
9.一种计算机设备，其特征在于，包括：
至少一个处理器；以及
存储器，所述存储器存储有可在所述处理器上运行的计算机指令，所述指令由所述处理器执行时实现权利要求1-7任意一项所述方法的步骤。
10.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1-7任意一项所述方法的步骤。
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