CN113078899A - 时钟和数据恢复电路 - Google Patents

Abstract

本公开涉及时钟和数据恢复电路。第一采样电路响应于采样时钟的第一边沿而获取所接收的串行数据流的第一相移样本，并且第一比较器电路确定多个第一相移样本是否具有相同的逻辑状态。第二采样电路响应于采样时钟的与第一边沿相反的第二边沿，获取所接收的串行数据流的第二相移样本，并且第二比较器电路确定第二相移样本是否具有相同的逻辑状态。然后，响应于由第一和第二比较器电路做出的确定，选择第一样本之一或第二样本之一。串行至并行转换器电路生成包括第一样本和第二样本中的所选择的一个样本的输出字。

Description

时钟和数据恢复电路

相关申请的交叉引用

本申请要求于2020年1月6日提交的美国临时专利申请号62/957,376的优先权，其公开内容通过引用并入。

技术领域

本发明总体上涉及时钟和数据恢复电路。

背景技术

时钟串行链路接收器必须操作以恢复串行发送的数据和时钟两者，而无需由串行链路发送器提供的附加时钟输入的帮助。通常使用时钟和数据恢复(CDR)电路。有很多已知的CDR电路。这些电路至少受到以下问题的困扰：需要利用专用锁相环(PLL)电路，实施过采样的复杂度高，存在引入带宽限制的反馈环，电路占用的面积大和/或消耗大量功率，以及用以实现针对已恢复时钟的锁定的时间很长。

本领域中需要开发解决前述问题的CDR电路。

发明内容

在一个实施例中，一种电路包括：第一采样电路，被配置为响应于采样时钟的第一边沿而获取接收的串行数据流的多个相移第一样本；第二采样电路，被配置为响应于采样时钟的第二边沿而获取接收的串行数据流的多个相移第二样本，其中第二边沿与第一边沿相反；第一比较器电路，被配置为确定多个相移第一样本是否具有相同的逻辑状态；第二比较器电路，被配置为确定多个相移第二样本是否具有相同的逻辑状态；第一选择电路，被配置为响应于由第一比较器电路和第二比较器电路做出的确定，选择第一样本中的一个第一样本或第二样本中的一个第二样本；以及串行至并行转换器电路，被配置为生成输出字，输出字包括第一样本和第二样本中的所选择的一个样本。

在一个实施例中，一种方法包括：响应于采样时钟的第一边沿，对接收的串行数据流进行采样，以获得多个相移第一样本；响应于采样时钟的第二边沿，对接收的串行数据流进行采样，以获得多个相移第二样本，其中第二边沿与第一边沿相反；确定多个相移第一样本是否具有相同的逻辑状态；确定多个相移第二样本是否具有相同的逻辑状态；响应于确定步骤的结果，首先选择第一样本中的一个第一样本或第二样本中的一个第二样本；以及包括第一样本和第二样本中的所选择的一个样本，以用于串行至并行转换以生成输出字。

附图说明

为了更好地理解实施例，现在将仅通过示例方式参考附图，在附图中：

图1A至图1C呈现了时钟和数据恢复(CDR)电路的框图；

图2是示出采样操作的时序图；

图3A至图3C是针对CDR电路输出的时序关系图；以及

图4A至图4D图示了针对CDR电路的操作场景。

具体实施方式

现在参考图1A至图1C，图1A至图1C示出了接收器电路12内的时钟和数据恢复(CDR)电路10的框图。输入14接收由发送电路(未示出)生成的串行比特流(SSDATA)。表示由发送电路发送的数据的串行比特流中高逻辑状态与低逻辑状态之间的转变被定时成与发送时钟信号同相，该发送时钟信号由发送电路生成。然而，该发送时钟信号本身并未被发送给接收器电路12。这使得接收器电路12难以从串行比特流中准确地提取数据。CDR电路10操作以基于所接收的串行比特流SSDATA的逻辑状态的转变，从串行比特流中提取数据16(DATA)，并且生成与发送电路时钟信号相对应的时钟信号(RX-CLK)18。CDR电路10处理包括比特b0-bx(x指示流中的比特的索引)的所接收的串行比特流SSDATA，以恢复发送时钟信号18，并且提取比特以作为DATA 16输出，以供接收器电路12使用。

接收器电路12的时钟生成器20生成采样时钟CLK，并且反相器电路21生成采样时钟的逻辑反相(称为反相采样时钟CLKB)。采样时钟的频率是串行比特流SSDATA的数据速率的至少两倍。

第一采样电路22响应于采样时钟CLK而操作，以在第一采样窗口(图2中的附图标记23)期间，获取所接收的串行比特流SSDATA的第一多个相移样本24(1)-24(4)。响应于采样时钟CLK的上升边沿(图2中的附图标记25)，第一采样电路22被致动以在采样窗口23内获取样本24。这些上升边沿样本24由对应的多个触发器26锁存，多个触发器26的数据输入全部接收串行比特流SSDATA，并且多个触发器26的时钟输入接收相移采样时钟CLK信号，该相移采样时钟CLK信号限定第一采样窗口23的长度。相移采样时钟CLK信号由串联连接的延迟电路D'响应于采样时钟CLK而生成。

第二采样电路32响应于反相采样时钟CLKB而操作，以在第二采样窗口(图2中的附图标记33)期间，获取所接收的串行比特流SSDATA的第二多个相移样本34(1)-34(4)。响应于反相采样时钟CLKB的上升边沿(即，响应于采样时钟CLK的下降边沿(图2中的附图标记35))，第二采样电路32被致动以在采样窗口33内获取样本34。这些下降边沿样本34由对应的多个触发器36锁存，多个触发器36的数据输入全部接收串行比特流SSDATA，并且多个触发器36的时钟输入接收相移反相采样时钟CLKB信号，该相移反相采样时钟CLKB信号限定第二采样窗口33的长度。相移反相采样时钟CLKB信号由串联连接的延迟电路D'响应于反相采样时钟CLKB而生成。

第一比较器电路40接收由第一采样电路22生成的、来自第一采样窗口23的多个上升边沿样本24(1)-24(4)，并且执行样本24的逻辑状态的比较。如果第一采样窗口23内的所有样本24具有相同的逻辑状态，则第一比较器电路40将第一比较输出信号42断言为逻辑“0”状态。相反，如果在采样窗口23内检测到上升边沿样本24的逻辑状态的改变，则第一比较输出信号42被设置为逻辑“1”。

第二比较器电路44接收由第二采样电路32生成的、来自第二采样窗口33的多个下降边沿样本34(1)-34(4)，并且执行样本34的逻辑状态的比较。如果第二采样窗口33内的所有样本34具有相同的逻辑状态，则第二比较器电路44将第二比较输出信号46断言为逻辑“0”。相反，如果在采样窗口33内存在样本34的逻辑状态的改变，则第二比较输出信号46被设置为逻辑“1”。

锁存电路50(由D型触发器形成)包括被配置为接收逻辑“1”信号的数据输入、被配置为接收第一比较输出信号42的时钟输入、以及被配置为接收第二比较输出信号46的复位输入。锁存电路50通过锁存逻辑“1”信号对第一比较输出信号42的上升边沿(由第一采样窗口23内的样本24的比较发现样本24并不全部具有相同的逻辑状态而引起)做出响应，并且具有逻辑“1”状态的数据选择信号52被输出。锁存电路50通过复位锁存器对第二比较输出信号46的上升边沿(由第二采样窗口33内的样本34的比较发现样本34并不全部具有相同的逻辑状态而引起)做出响应，从而输出具有逻辑“0”状态的数据选择信号52。

数据选择信号52的逻辑状态标识第一采样电路22或第二采样电路32中的哪个已经捕获所接收的串行比特流SSDATA的正确值。在这点上，如果数据选择信号52为逻辑“1”，则这表明第一比较输出信号42为逻辑“1”并且在第一采样窗口23期间发生了数据转变。对于这种情况，第二采样电路32可能已经在具有下降边沿样本34的第二采样窗口33期间捕获所接收的串行比特流SSDATA的正确值。相反，如果数据选择信号52为逻辑“0”，则这表明第二比较输出信号46为逻辑“1”并且在第二采样窗口33期间发生了数据转变。对于这种情况，第一采样电路22可能已经在具有上升边沿样本24的第一采样窗口23期间捕获所接收的串行比特流SSDATA的正确值。

锁存电路58(由触发器形成)包括被配置为接收多个上升边沿样本24(1)-24(4)之一的数据输入、和被配置为接收反相采样时钟CLKB的时钟输入。在图示的实施方式中，第一样本24(1)被接收，但是将理解，可以使用样本24中的任何样本。因为触发器58响应于反相采样时钟CLKB的上升边沿而锁存，所以在由采样电路22获取样本之后的、时钟CLK的半相中(即，当采样电路32正在操作以采样时)，触发器是活动的。来自锁存电路58的输出是如下信号，该信号是来自当前第一采样窗口23的、串行比特流SSDATA的所捕获的电流上升边沿样本。如果数据选择信号52为逻辑“0”(由于比较器44检测到在第二采样窗口33中的逻辑转变)，则该捕获的电流样本被认为可能具有所接收的串行比特流SSDATA的正确值。

附加锁存电路60(由触发器形成)与锁存电路58串联耦合，并且由反相采样时钟CLKB提供时钟。锁存器58的输出耦合到锁存电路60的数据输入。锁存电路58、60形成串行移位寄存器，该串行移位寄存器由反相采样时钟CLKB提供时钟，并且被配置为存储两个连续的上升边沿第一样本24(1)(即，在当前第一采样窗口和先前第一采样窗口期间获取的样本)。需要具有锁存电路58、60的这种实施方式，以使时延与所采样的所接收的串行比特流SSDATA的并行处理相匹配。

锁存电路62(由触发器形成)包括被配置为接收多个下降边沿样本34(1)-34(4)之一的数据输入、和被配置为接收反相采样时钟CLKB的时钟输入。在图示的实施方式中，第一样本34(1)被接收，但是将理解，可以使用样本34中的任何样本。触发器62响应于反相采样时钟CLKB的上升边沿(即，当采样电路32正在操作以采样时)而锁存。来自锁存电路62的输出是如下信号，该信号是来自当前第二采样窗口33的、串行比特流SSDATA的所捕获的电流样本。如果数据选择信号52为逻辑“1”(由于比较器40检测到在第一采样窗口23中的逻辑转变)，则该捕获的电流样本被认为可能具有所接收的串行比特流SSDATA的正确值。

两个附加锁存电路64和66(各自由触发器形成)与锁存电路62串联耦合。锁存器62的输出耦合到锁存电路64的数据输入，并且锁存电路64的输出耦合到锁存电路66的输入。锁存电路62、64和66形成串行移位寄存器，该串行移位寄存器由反相采样时钟CLKB提供时钟，并且被配置为存储三个连续的下降边沿第一样本34(1)(即，在当前第二采样窗口和先前两个第二采样窗口期间获取的样本)。需要具有锁存电路62、64、66的这种实施方式，以使时延与所采样的所接收的串行比特流SSDATA的并行处理相匹配。

将注意，用于存储第一样本24(1)的移位寄存器仅存储两个数据样本，而用于存储第一样本34(1)的移位寄存器存储三个数据样本。移位寄存器的大小的这种差异是必要的，因为电路10中的数据处理响应于采样时钟CLK的下降边沿而发生。上升边沿驱动的触发器58和60存储串行比特流SSDATA的两个上升边沿样本，并且下降边沿驱动的触发器62、64和66存储串行比特流SSDATA的三个下降边沿样本，其中这两个上升边沿样本交错在这三个下降边沿样本之间。

针对第一采样窗口23的、从锁存电路60输出的、串行比特流SSDATA的在前上升边沿捕获样本61被施加到第一多路复用器电路68的第一输入。第一多路复用器电路68的第二输入接收针对第二采样窗口33的、从锁存电路62输出的、串行比特流SSDATA的当前下降边沿捕获样本63。第一多路复用器电路68的选择(控制)输入被耦合以接收从锁存电路50输出的数据选择信号52，并且多路复用器电路68运转以选择性地分别传递从窗口23或33获取的样本61或63，样本61或63不包含检测到的逻辑转变。

当数据选择信号52为逻辑“1”时(这响应于第一比较输出信号42指示比较器40检测到在第一采样窗口23内的多个上升边沿样本24(1)-24(4)的逻辑状态的转变而发生)，第一多路复用器电路68被控制以选择针对第二采样窗口33的、作为来自锁存电路62的输出63的、串行比特流SSDATA的当前捕获的下降边沿样本34(1)，作为可能正确的数据样本。相反，当数据选择信号52为逻辑“0”时(这响应于第二比较输出信号46指示比较器44检测到在第二采样窗口33内的多个下降边沿样本34(1)-34(4)的逻辑状态的转变而发生)，第一多路复用器电路68被控制以选择作为来自锁存电路60的输出61的、来自第一采样窗口23的串行比特流SSDATA的先前捕获的上升边沿样本24(1)，作为可能正确的数据样本。

组合逻辑电路70接收：第一比较输出信号42、第二比较输出信号46、从锁存电路60输出的串行比特流SSDATA的在前上升边沿样本61、和从锁存电路62输出的串行比特流SSDATA的当前下降边沿样本63。组合逻辑电路70包括逻辑“与”门71，逻辑“与”门71具有接收第一比较输出信号42的第一输入和接收第二比较输出信号46的第二输入。仅当第一比较输出信号42和第二比较输出信号46两者都为逻辑“1”时，从逻辑“与”门71输出的第一信号76为逻辑“1”。这仅在第一比较器电路40确定第一采样窗口内的样本24具有不同的逻辑状态、并且第二比较器电路44确定第二采样窗口内的样本34也具有不同的逻辑状态时发生。“与”门71的逻辑“1”输出相应地指示检测到下面引用的操作场景3)：其中串行数据SSDATA在第一采样窗口23和第二采样窗口33两者期间都改变状态。

逻辑“或非”门72具有接收第一比较输出信号42的第一输入和接收第二比较输出信号46的第二输入。仅当第一比较输出信号42和第二比较输出信号46两者都为逻辑“0”时，逻辑“或非”门72的输出为逻辑“1”。这仅在第一比较器电路40确定第一采样窗口内的所有上升边沿样本24具有相同的逻辑状态、并且第二比较器电路44确定第二采样窗口内的所有下降边沿样本34具有相同的逻辑状态时发生。“或非”门72的逻辑“1”输出相应地指示检测到如下操作状况：其中在第一采样窗口23和第二采样窗口33两者期间都没有串行数据SSDATA状态的改变。

组合逻辑电路70还包括逻辑“异或”门73，逻辑“异或”门73具有第一输入和第二输入，该第一输入接收针对第一采样窗口23从锁存电路60输出的、串行比特流SSDATA的在前捕获的上升边沿样本61，该第二输入接收针对第二采样窗口33从锁存电路62输出的、串行比特流SSDATA的当前捕获的下降边沿样本63。当来自第一采样窗口的先前捕获的样本和在第二采样窗口期间的当前捕获的样本具有不同的逻辑状态时，逻辑“异或”门73的输出为逻辑“1”。否则，逻辑“异或”门73的输出为逻辑“0”。“异或”门73的逻辑“1”输出相应地指示检测到如下操作状况：其中样本24(1)和34(1)具有不同的逻辑状态。

组合逻辑电路70内的逻辑“与”门74接收逻辑“或非”门72和逻辑“异或”门73的输出，以生成第二信号77。仅当逻辑“或非”门72的输出为逻辑“1”、并且逻辑“异或”门73的输出为逻辑“1”时，第二信号77为逻辑“1”。否则，逻辑“与”门74的输出为逻辑“0”。“与”门74的逻辑“1”输出相应地指示检测到下面引用的操作场景2)：其中串行数据SSDATA在第一采样窗口23或第二采样窗口33中都不改变状态(由“或非”门72检测)，并且样本的逻辑状态在每个窗口中是不同的(由“异或”门73检测)。

组合逻辑电路70还包括逻辑“或”门75，逻辑“或”门75具有接收第一信号76的第一输入和接收第二信号77的第二输入。逻辑“或”门75的输出是标志信号78。仅当第一信号76或第二信号77之一为逻辑“1”时，由逻辑“或”门75输出的标志信号78为逻辑“1”。否则，逻辑“或”门75的输出为逻辑“0”。因此，每当检测到操作场景2)或操作场景3)时，标志信号78为逻辑“1”。

标志信号78由锁存电路80(由触发器形成)锁存，该锁存电路80包括被配置为接收标志信号78的数据输入、和被配置为接收反相时钟信号CLKB的时钟输入。锁存电路80输出锁存标志信号82。锁存标志信号82具有跟随标志信号78的逻辑状态。为清楚起见，锁存标志信号82在两种状况下为逻辑“1”。第一状况是当第一比较输出信号42和第二比较输出信号46两者都为逻辑“0”、并且从锁存电路60输出的串行比特流SSDATA的在前的上升边沿样本61和从锁存电路62输出的串行比特流SSDATA的当前的下降边沿样本63具有相反的逻辑状态时。相应地，在这种情况下，锁存标志信号82的逻辑“1”值指示检测到下面引用的操作场景2)：其中串行数据SSDATA在第一采样窗口23或第二采样窗口33中都不改变状态，但样本的逻辑状态在每个窗口中是不同的。在当第一比较输出信号42和第二比较输出信号46两者都为逻辑“1”时的第二状况下，锁存标志信号82也为逻辑“1”。相应地，在这种情况下，锁存标志信号82的逻辑“1”值指示检测到下面引用的操作场景3)：其中串行数据SSDATA在第一采样窗口23和第二采样窗口33两者期间都改变状态。

从多路复用器68输出的串行比特流SSDATA的所选择的捕获样本在第二多路复用器电路90的第一输入处被接收。第二多路复用器电路90的第二输入接收反馈信号92，反馈信号92由锁存反相器电路94生成。电路94包括锁存电路96(由触发器形成)，该锁存电路96包括被配置为接收第二多路复用器电路90的输出的数据输入。锁存电路96由反相采样时钟CLKB提供时钟。锁存电路96的输出被传递通过逻辑反相器98，以生成反馈信号92。相应地，将理解，反馈信号92是由锁存电路96存储的、第二多路复用器电路90的紧接在前的输出的逻辑反相。

锁存标志信号82的逻辑状态控制第二多路复用器电路90是操作以传递从多路复用器68输出的串行比特流SSDATA的所选择的样本，还是代替地传递反馈信号92(反馈信号92是由锁存电路96存储的、第二多路复用器电路90的紧接在前的输出的逻辑反相)。然后，由第二多路复用器电路90响应于锁存标志信号82而传递的信号由锁存电路96在反相采样时钟CLKB的上升边沿处锁存，并且被输出作为在时钟CLK的一个周期期间的串行流SSDATA的正确检测的比特。锁存标志信号82的逻辑“1”值指示如下情形：其中当前数据样本可能不正确，但是其中正确逻辑状态必须是与先前数据样本相反的逻辑状态。响应于锁存标志信号82的断言逻辑高，相反的逻辑状态值由锁存反相器电路94提供并且被传递通过多路复用器电路90。否则，锁存标志信号82的逻辑“0”值指示其中来自多路复用器68的当前数据样本正确的情形。

串行输入并行输出(SIPO)电路100接收从串行移位寄存器的锁存电路64、66输出的在先前的两个第二采样窗口期间获取的第一样本34(1)的先前的两个捕获的下降边沿样本、以及由第二多路复用器电路90响应于锁存标志信号82而传递的信号所提供的检测比特。根据这些信号，SIPO电路100响应于反相采样时钟CLKB而执行串行至并行转换，以在多比特数据总线之上，输出从串行比特流SSDATA恢复的N比特数据字作为DATA 16，以用于由接收器电路10进一步处理。SIPO电路100由反相采样时钟CLKB提供时钟。输出DATA 16的N比特数据字由SIPO电路100根据从锁存器96、64和66输出的最后N个接收比特值来生成(其中来自锁存器64和66的数据根据需要被选择性地用于构造N比特数据字，以解决关于累积抖动的问题)。

CDR电路10操作以标识以下场景：

1)串行数据SSDATA在采样窗口23期间改变逻辑状态，并且在采样窗口33期间稳定(图4A，示出了窗口23，而未示出窗口33)，反之亦然；

2)串行数据SSDATA在第一采样窗口23或第二采样窗口33中都不改变状态，但是样本的逻辑状态在每个窗口中是不同的(图4B)；

3)串行数据SSDATA在第一采样窗口23和第二采样窗口33两者期间都改变状态(图4C)；以及

4)串行数据SSDATA在第一采样窗口23或第二采样窗口33期间都不改变状态，并且样本的逻辑状态在两个窗口中相同(图4D)。

关于场景1)，这使用第一采样电路22和第二采样电路32以及第一比较器电路40和第二比较器电路44来检测。如果样本24、34并不全部具有相同的逻辑值，则在采样窗口期间存在逻辑状态改变。在这种场景下，信号42或62中的一个将为逻辑“1”，并且信号42或62中的另一个将为逻辑“0”。响应于这种状况，控制信号52使得多路复用器68选择从其中未检测到逻辑状态改变的采样窗口获取的锁存样本24或34，并且逻辑电路70将会将锁存标志信号82解除断言为逻辑“0”。作为响应，多路复用器90将传递所选择的正确样本，以由电路96锁存并且作为检测比特而供应给SIPO电路100，以用于生成输出DATA 16的N比特数据字的一个比特。

在图4A中利用采样窗口23和多个样本24(1)-24(4)图示了场景1)的情况，其中采样窗口33没有明确示出，但是将理解，窗口33中的样本34全部具有相同的逻辑状态。信号42将为逻辑“1”(由于在窗口23中检测到SSDATA的逻辑状态改变)，并且信号46将为逻辑“0”(由于在窗口33中检测到SSDATA的逻辑状态未改变)。样本24(1)将为逻辑“1”，并且样本34(1)将为逻辑“0”。响应于信号42到逻辑“1”的转变，锁存器50被置位并且数据选择信号52将为逻辑“1”。结果，第一多路复用器68将选择将在逻辑“0”处的样本34(1)作为正确值，传递给第二多路复用器90。逻辑电路70将输出信号78的逻辑“0”，该信号78由锁存器80锁存。然后，第二多路复用器90被控制以将在逻辑“0”处的正确样本34(1)传递给SIPO电路100，以用作输出DATA 16的N比特字的一个比特。

关于场景2)，这使用第一采样电路22和第二采样电路32以及第一比较器电路40和第二比较器电路44来检测。如果所有样本24具有相同的第一值，所有样本34具有相同的第二值，并且第一值和第二值不同，则采样窗口之间存在逻辑状态改变。在这种场景下，信号42和46两者都将为逻辑低，并且样本61和63将具有相反的逻辑状态。在这种场景下，控制信号52的逻辑状态无关紧要，因为多路复用器68的选择将被多路复用器90响应于锁存标志信号82而进行的选择所击败。因为来自“与”门74的信号77为逻辑“1”，逻辑电路70将会将锁存标志信号82断言在逻辑“1”处。作为响应，多路复用器90将操作以传递由锁存电路96存储的第二多路复用器电路90的紧接在前输出的逻辑反相，其中反相数据由电路96锁存并且作为检测比特供应给SIPO电路100，以用于生成输出DATA 16的一个比特。

在图4B中利用采样窗口23和多个样本24(1)-24(4)以及采样窗口33和多个样本34(1)-34(4)，图示了场景2)的情况。信号42将为逻辑“0”(由于在窗口23中检测到SSDATA的逻辑状态没有改变)，并且信号46将为逻辑“0”(由于在窗口33中检测到SSDATA的逻辑状态没有改变)。样本24(1)将为逻辑“1”，并且样本34(1)将为逻辑“0”。因为没有信号42或信号46到逻辑“1”的转变，所以锁存器50保持在其先前所在的置位或复位状态中。无论如何，这是关于信号52和多路复用器68的操作而言“不关心”的场景。在这种情况下已知的是，无论第一多路复用器68可能选择哪个样本，该样本的逻辑状态都可能是不正确的，但是样本的正确值将是由锁存器96存储的样本先前值的逻辑反相。逻辑电路70将输出由锁存器80锁存的信号78的逻辑“1”。然后，第二多路复用器90被控制以将先前存储值的逻辑反相传递给锁存器96，以输出到SIPO 100以用作输出DATA 16的N比特字的一个比特。

关于场景3)，这使用第一采样电路22和第二采样电路32以及第一比较器电路40和第二比较器电路44来检测。如果样本24不具有相同的第一值，并且样本34不具有相同的第二值，则每个采样窗口中都存在逻辑状态改变并且信号42和46两者都将为逻辑“1”。在这种场景下，控制信号52的逻辑状态无关紧要，因为多路复用器68的选择将被多路复用器90响应于锁存标志信号82而进行的选择所击败。因为来自“与”门71的信号76为逻辑“1”，逻辑电路70将锁存标志信号82断言在逻辑“1”处。作为响应，多路复用器90将操作以传递由锁存电路96存储的第二多路复用器电路90的紧接在前输出的逻辑反相，其中反相数据由电路96锁存并且作为检测比特供应给SIPO电路100，以用于生成输出DATA 16的一个比特。

在图4C中利用采样窗口23和多个样本24(1)-24(4)以及采样窗口33和多个样本34(1)-34(4)，图示了场景3)的情况。信号42将为逻辑“1”(由于在窗口23中检测到SSDATA的逻辑状态改变)，并且信号46将为逻辑“1”(由于在窗口33中检测到SSDATA的逻辑状态改变)。样本24(1)将为逻辑“1”，并且样本34(1)将为逻辑“0”。这是关于信号52和多路复用器68的操作而言“不关心”的场景。在这种情况下已知的是，无论第一多路复用器68可能选择哪个样本，该样本的逻辑状态都可能是不正确的，但是样本的正确值将是由锁存器96存储的样本先前值的逻辑反相。逻辑电路70将输出由锁存器80锁存的信号78的逻辑“1”。然后，第二多路复用器90被控制以将先前存储值的逻辑反相传递给锁存器96，以输出到SIPO 100以用作输出DATA 16的N比特字的一个比特。

关于场景4)，这使用第一采样电路22和第二采样电路32以及第一比较器电路40和第二比较器电路44来检测。如果样本24具有相同的第一值，并且样本34具有相同的第一值，则在连续的采样窗口期间没有逻辑状态改变。在这种场景下，信号42或62两者都将为逻辑“0”。响应于这种状况，控制信号52的逻辑状态没有改变并且多路复用器68将继续选择用于输出的正确值，并且逻辑电路70将会将锁存标志信号82解除断言在逻辑“0”处。作为响应，多路复用器90将传递所选择的正确样本，以由电路96锁存并且作为检测比特供应给SIPO电路100，以用于生成输出DATA 16的N比特数据字的一个比特。

在图4D中利用采样窗口23和多个样本24(1)-24(4)以及采样窗口33和多个样本34(1)-34(4)，图示了场景4)的情况。信号42将为逻辑“0”(由于在窗口23中检测到SSDATA的逻辑状态没有改变)，并且信号46将为逻辑“0”(由于在窗口33中检测到SSDATA的逻辑状态没有改变)。样本24(1)将为逻辑“1”，并且样本34(1)将为逻辑“1”。因为没有信号42或信号46到逻辑“1”的转变，所以锁存器50保持在其先前所在的置位或复位状态中，其中数据选择信号52的逻辑状态不变。结果，第一多路复用器68将选择将逻辑“1”处的样本24(1)或逻辑“1”处的样本34(1)中的一个作为正确值传递给第二多路复用器90。逻辑电路70将输出由锁存器80锁存的信号78的逻辑“0”。然后，第二多路复用器90被控制以将逻辑“1”处的正确样本34(1)传递给SIPO电路100，以用作输出DATA 16的N比特字的一个比特。

控制电路110接收锁存标志82、控制信号124、第一比较输出信号42、第二比较输出信号46和数据选择信号52。在操作中，控制电路历史上跟踪标志82、数据选择信号52以及信号42和46的逻辑状态。通过经由所存储的历史数据监测这些信号的当前和先前的逻辑状态，控制电路110可以从串行数据SSDATA中检测到的逻辑转变的跟踪位置中，检测发送时钟的累积抖动状况。

例如，针对标志82、数据选择信号52以及信号42和46的逻辑状态的历史数据可以示出：在第一采样窗口23内的串行数据SSDATA的转变，随后是在采样窗口23与33之间的串行数据SSDATA的转变，随后是在第二采样窗口33内的数据SSDATA的转变，随后是在采样窗口33与23之间的串行数据SSDATA的转变，随后是在第一采样窗口23内的串行数据SSDATA的转变。在这种场景下，控制电路110将检测到由于以下事实而导致的发送时钟的抖动的存在：在由时钟CLKB限定的接收窗口内接收到串行数据SSDATA的更大数目的比特。在检测到抖动状况的这种情况下，控制电路110必须控制SIPO电路100的操作，以在时钟CLKB的较少数目的周期之上输出用于输出DATA 16的N比特字，并且相应地调整已恢复时钟RX-CLK。控制电路110断言控制信号102，以使得正在对时钟CLKB的周期进行计数的计数器电路120将其计数值增长1。结果，SIPO电路100将通过使用从锁存器96输出的N-1个比特和从锁存器64或锁存器66输出的第N比特，在时钟CLKB的N-1个周期之上输出用于输出DATA 16的N比特字。响应于检测到以下操作状况，控制信号102被断言为逻辑高：在上一次发生信号46转变为逻辑“1”时，信号52从逻辑“0”转变为逻辑“1”并且标志82为逻辑“0”。

相反，针对标志82、数据选择信号52以及信号42和46的逻辑状态的历史数据可以示出：在第一采样窗口23内的串行数据SSDATA的转变，随后是在采样窗口33与23之间的串行数据SSDATA的转变，随后是在第二采样窗口33内的数据SSDATA的转变，随后是在采样窗口23与33之间的串行数据SSDATA的转变，随后是在第一采样窗口23内的串行数据SSDATA的转变。在这种场景下，控制电路110将检测到发送时钟的抖动的存在，并且较小数目的比特在由时钟CLKB限定的接收窗口内被接收。在检测到抖动状况的这种情况下，控制电路110必须控制SIPO电路100的操作，以在时钟CLK的较大数目的周期之上输出用于输出DATA 16的N比特字，并且相应地调整已恢复时钟RX-CLK。控制电路110断言控制信号106，以使得正在对时钟CLKB的周期进行计数的计数器电路120保持其计数值达一个时钟周期。结果，SIPO电路100将通过使用从锁存器96输出的N个比特，在时钟CLKB的N+1个周期之上输出用于输出DATA 16的N比特字。响应于检测到以下操作状况，控制信号106被断言为逻辑高：在上一次发生信号42转变为逻辑“1”时，信号52从逻辑“1”转变为逻辑“0”并且标志82为逻辑“0”。

比特计数器120响应于当前计数值而生成控制信号104。如果计数值小于N，则信号104具有第一逻辑状态，并且SIPO电路100通过响应于时钟CLKB而继续移位从锁存器96输出的数据比特以形成用于DATA输出16的N比特数据字，来对信号104的第一逻辑状态做出响应。如果计数值等于N，则信号104具有第二逻辑状态，并且SIPO电路100通过输出用于DATA输出16的N比特数据字，来对信号104的第二逻辑状态做出响应。

控制信号102也由SIPO电路100接收。如上所述，控制信号102的断言响应于检测到抖动状况而进行。在这种情况下，比特计数器120将会将其计数增长1，并且因此将仅存在时钟CLKB的N-1个周期以用于生成DATA输出16的N个比特。信号102的断言向SIPO电路100通知这种情况，并且SIPO通过确保已经移入N个比特来做出响应，以响应于信号104的第二逻辑状态而产生DATA输出16。在这种情况下，SIPO电路100使用从锁存器96输出的最近N-2个比特加上来自锁存器64或锁存器66的两个附加比特(即，第N比特和第N-1比特)，产生用于DATA输出的所需要的N比特。在极端情况操作状况下，其中在第N比特的计数期间信号102被断言，在数据字中没有剩余空间用于添加比特。因此，来自锁存器66的比特被用作下一数据字中的第一个比特，并且来自锁存器96的比特被用作该数据字的第二比特。

控制信号106也由SIPO电路100接收。如上所述，控制信号106的断言响应于检测到抖动状况而进行。在这种情况下，比特计数器120将会将其计数保持1，并且因此将存在时钟CLKB的N+1个周期以用于DATA输出16的N比特。信号106的断言向SIPO电路100通知这种情况，并且SIPO通过确保已经从锁存器96移入N个比特来做出响应，以响应于信号104的第二逻辑状态而产生DATA输出16。

图3A示出了在其中检测到的累积抖动在特定界限内的场景下，在采样时钟CLK、已恢复DATA和已恢复时钟RX-CLK的SIPO输出之间的关系。在这种场景下，控制电路110已经从针对标志82、数据选择信号52以及信号42和46的逻辑状态的历史数据中，确定抖动在可接受的容限内。控制信号102和106未被断言，并且比特计数器120对时钟CLKB的N个周期进行计数，以通过信号104控制SIPO电路100，以在时钟CLKB的N个周期之上从由锁存器96输出的数据样本中收集N个连续的检测数据比特，以生成用于DATA输出16的N比特数据字，并且控制电路110生成已恢复时钟RX-CLK 18的一个时钟周期。

图3B示出了在其中检测到的累积抖动超过特定界限(由于采样时钟具有的频率低于(即，周期高于)发送时钟)的场景下，在采样时钟CLK、已恢复DATA和已恢复时钟RX-CLK的SIPO输出之间的关系。在这种场景下，控制电路110已经从针对标志82、数据选择信号52以及信号42和46的逻辑状态的历史数据中，确定抖动不在可接受的容限内(因为时钟周期小于理想周期)。控制信号102被断言(并且控制信号106未被断言)，并且比特计数器120的值增长1。结果，比特计数器120将对时钟CLKB的N-1个周期进行计数，以通过信号104控制SIPO电路100，以在时钟CLKB的N-1个周期之上从由锁存器96输出的数据样本和从锁存器64或锁存器66输出的第N比特中收集N-1个数据比特，以生成用于DATA输出16的N比特数据字、和已恢复时钟RX-CLK 18的一个时钟周期。重要的是，在这里重要的是要注意，需要由存储在锁存器64、66中的样本所表示的数据比特，以执行提供数据字的第N比特的比特填充，第一至第N-1比特是从锁存器96获得的。

关于在图3B抖动场景的上下文中的先前提到的极端情况：控制电路110从比特计数器120接收信号124，信号124指示当前比特计数。如果在SIPO电路100操作以生成数据字的第N比特期间(即，在第N计数值处)控制信号102被断言，则由于SIPO已经从锁存器96移入了所需要的N个比特，所以没有在当前帧中执行比特填充的选项。在这种情况下，必须将额外的数据比特填充到DATA输出的后续数据字(即，下一帧)中。然后，由SIPO电路100用存储在锁存器66中的数据值填充下一帧的第一比特，并且第二比特来自锁存器96。

图3C示出了在其中累积抖动超过界限(由于采样时钟具有的频率高于(周期小于)发送时钟)的场景下，在采样时钟CLK、已恢复DATA和已恢复时钟RX-CLK的SIPO输出之间的关系。在这种场景下，控制电路110已经从针对标志82、数据选择信号52以及信号42和46的逻辑状态的历史数据中，确定抖动不在可接受的容限内(时钟周期大于理想周期)。控制信号106被断言(控制信号102未被断言)，并且比特计数器120的值被保持一个时钟周期。结果，比特计数器120将对时钟CLKB的N+1个周期进行计数，以通过信号104控制SIPO电路100，以在时钟CLKB的N+1个周期之上从由锁存器96输出的数据样本中收集N个数据比特，以生成用于DATA输出16的N比特数据字、和已恢复时钟RX-CLK 18的一个时钟周期。

控制电路110还生成已恢复时钟信号RX-CLK 18，以由接收器电路10进一步处理。已恢复时钟信号RX-CLK 18是根据时钟CLKB和用于触发SIPO电路100生成用于DATA输出16的N比特数据字的操作而生成的。如图3A至图3C所示，将针对每个数据字输出而生成已恢复时钟信号RX-CLK 18的一个周期。已恢复时钟信号RX-CLK 18的周期响应于信号102的断言而被缩小至时钟CLKB的N-1个周期，并且响应于信号106的断言而被延长至时钟CLKB的N+1个周期。

尽管已经在附图和前面的描述中详细地图示和描述了本发明，但是这样的图示和描述被认为是说明性或示例性的而不是限制性的；本发明不限于所公开的实施例。通过研究附图、公开内容和所附权利要求，本领域技术人员在实践所要求保护的发明时，可以理解和实现所公开的实施例的其他变型。

Claims (25)

1.一种电路，包括：

第一采样电路，被配置为响应于采样时钟的第一边沿而获取接收的串行数据流的多个相移第一样本；

第二采样电路，被配置为响应于所述采样时钟的第二边沿而获取所述接收的串行数据流的多个相移第二样本，其中所述第二边沿与所述第一边沿相反；

第一比较器电路，被配置为确定所述多个相移第一样本是否具有相同的逻辑状态；

第二比较器电路，被配置为确定所述多个相移第二样本是否具有相同的逻辑状态；

第一选择电路，被配置为响应于由所述第一比较器电路和所述第二比较器电路做出的确定，选择所述第一样本中的一个第一样本或所述第二样本中的一个第二样本；以及

串行至并行转换器电路，被配置为生成输出字，所述输出字包括所述第一样本和所述第二样本中的所选择的一个样本。

2.根据权利要求1所述的电路，其中所述第一选择电路包括：

第一多路复用器，具有第一输入和第二输入，所述第一输入被配置为接收所述第一样本中的所述一个第一样本，所述第二输入被配置为接收所述第二样本中的所述一个第二样本；以及

第一控制电路，被配置为响应于由所述第一比较器电路和所述第二比较器电路做出的所述确定，生成用于控制所述第一多路复用器的第一选择信号。

3.根据权利要求2所述的电路，其中所述第一控制电路包括置位复位锁存电路，所述置位复位锁存电路响应于由所述第一比较器电路做出的确定，被置位以生成在第一逻辑状态的所述第一选择信号，并且响应于由所述第二比较器电路做出的确定，被复位以生成在第二逻辑状态的所述第一选择信号。

4.根据权利要求3所述的电路，其中在所述第一逻辑状态的所述第一选择信号使得所述第一多路复用器选择所述第二样本中的所述一个第二样本，以供所述串行至并行转换器电路使用，并且其中在所述第二逻辑状态的所述第一选择信号使得所述第一多路复用器选择所述第一样本中的所述一个第一样本，以供所述串行至并行转换器电路使用。

5.根据权利要求1所述的电路，还包括第二选择电路，所述第二选择电路被配置为：响应于由所述第一比较器电路和所述第二比较器电路做出的所述确定，选择所述第一样本中的所述第一选择电路选择的一个第一样本、或者所述第二样本中的所述第一选择电路选择的一个第二样本、或者所述第一样本或所述第二样本中的先前选择的一个样本的逻辑反相。

6.根据权利要求5所述的电路，其中所述第二选择电路包括：

第二多路复用器，具有第一输入和第二输入，所述第一输入被配置为接收所述第一样本中的所述第一选择电路选择的一个第一样本或所述第二样本中的所述第一选择电路选择的一个第二样本，所述第二输入被配置为接收所述第一样本或所述第二样本中的所述先前选择的一个样本的所述逻辑反相；以及

第二控制电路，被配置为响应于由所述第一比较器电路和所述第二比较器电路做出的所述确定，生成用于控制所述第二多路复用器的第二选择信号。

7.根据权利要求6所述的电路，其中所述第二控制电路：

响应于所述第一比较器电路确定所述多个相移第一样本不具有相同的逻辑状态、并且所述第二比较器电路确定所述多个相移第二样本不具有相同的逻辑状态，生成在第一逻辑状态的所述第二控制信号，以使得所述第二多路复用器选择所述第一样本或所述第二样本中的所述先前选择的一个样本的所述逻辑反相，以供所述串行至并行转换器电路使用；以及

否则生成在第二逻辑状态的所述第二控制信号，以使得所述第二多路复用器选择所述第一样本中的所述第一选择电路选择的一个第一样本或所述第二样本中的所述第一选择电路选择的一个第二样本，以供所述串行至并行转换器电路使用。

8.根据权利要求6所述的电路，其中所述第二控制电路：

响应于所述第一比较器电路确定所述多个相移第一样本具有相同的逻辑状态、并且所述第二比较器电路确定所述多个相移第二样本具有相同的逻辑状态、并且其中所述多个相移第一样本的逻辑状态和所述多个相移第二样本的逻辑状态不同，生成在第一逻辑状态的所述第二控制信号，以使得所述第二多路复用器选择所述第一样本或所述第二样本中的所述先前选择的一个样本的所述逻辑反相，以供所述串行至并行转换器电路使用；以及

否则生成在第二逻辑状态的所述第二控制信号，以使得所述第二多路复用器选择所述第一样本中的所述第一选择电路选择的一个第一样本或所述第二样本中的所述第一选择电路选择的一个第二样本，以供所述串行至并行转换器电路使用。

9.根据权利要求1所述的电路，还包括抖动检测电路，所述抖动检测电路被配置为：检测相对于所述采样时钟的抖动状况，并且针对由所述串行至并行转换器电路生成的每个输出字，选择所述采样时钟的时钟周期的数目。

10.根据权利要求9所述的电路，其中所述抖动检测电路监测由所述第一比较器电路和所述第二比较器电路做出的所述确定，以检测所述接收的串行数据流随时间的检测到的逻辑转变的实例，以便检测抖动状况，并且响应于此，控制所述串行至并行转换器电路在具有所述采样时钟的N+1个周期的时间段之上，从所述第一样本和所述第二样本中的N个选择的样本生成N比特输出字。

11.根据权利要求9所述的电路，其中所述抖动检测电路监测由所述第一比较器电路和所述第二比较器电路做出的所述确定，以检测所述接收的串行数据流随时间的检测到的逻辑转变的实例，以便检测抖动状况，并且响应于此，控制所述串行至并行转换器电路在具有所述采样时钟的N-1个周期的时间段之上，至少从所述第一样本和所述第二样本中的所选择的样本生成N比特输出字。

12.根据权利要求11所述的电路，还包括移位寄存器，所述移位寄存器存储所述接收的串行数据流的多个第二样本，并且其中由所述串行至并行转换器电路生成的所述N比特输出字包括：所述第一样本和所述第二样本中的少于N个选择的样本、以及来自所述移位寄存器的所述第二样本中的一个或多个第二样本。

13.根据权利要求9所述的电路，其中所述抖动检测电路监测由所述第一比较器电路和所述第二比较器电路做出的所述确定，以检测所述接收的串行数据流随时间的检测到的逻辑转变的实例，以便检测无抖动状况，并且响应于此，控制所述串行至并行转换器电路在具有所述采样时钟的N个周期的时间段之上，从所述第一样本和所述第二样本中的N个选择的样本生成N比特输出字。

14.根据权利要求1所述的电路，其中所述输出字是由所述串行至并行转换器电路在所述采样时钟的多个周期之上生成的，并且所述电路还包括控制电路，所述控制电路被配置为输出已恢复时钟信号，所述已恢复时钟信号具有与所述采样时钟的所述多个周期相等的周期。

15.一种方法，包括：

响应于采样时钟的第一边沿，对接收的串行数据流进行采样，以获得多个相移第一样本；

响应于所述采样时钟的第二边沿，对所述接收的串行数据流进行采样，以获得多个相移第二样本，其中所述第二边沿与所述第一边沿相反；

确定所述多个相移第一样本是否具有相同的逻辑状态；

确定所述多个相移第二样本是否具有相同的逻辑状态；

响应于确定步骤的结果，首先选择所述第一样本中的一个第一样本或所述第二样本中的一个第二样本；以及

包括所述第一样本和所述第二样本中的所选择的一个样本，以用于串行至并行转换以生成输出字。

16.根据权利要求15所述的方法，其中首先选择包括：

响应于确定所述多个相移第一样本不具有相同的逻辑状态，选择所述第二样本中的所述一个第二样本以用于串行至并行转换；以及

响应于确定所述多个相移第二样本不具有相同的逻辑状态，选择所述第一样本中的所述一个第一样本以用于串行至并行转换。

17.根据权利要求15所述的方法，还包括：

响应于确定步骤的结果，其次选择所述第一样本中的首先选择的所述一个第一样本、或者所述第二样本中的首先选择的所述一个第二样本、或者所述第一样本或所述第二样本中的先前选择的一个样本的逻辑反相。

18.根据权利要求17所述的方法，其中其次选择包括：

响应于确定所述多个相移第一样本不具有相同的逻辑状态、并且所述多个相移第二样本不具有相同的逻辑状态，选择所述第一样本或所述第二样本中的所述先前选择的一个样本的所述逻辑反相，以用于串行至并行转换；以及

否则选择所述第一样本中的首先选择的所述一个第一样本、或所述第二样本中的首先选择的所述一个第二样本，以用于串行至并行转换。

19.根据权利要求17所述的方法，其中其次选择包括：

响应于确定所述多个相移第一样本具有相同的逻辑状态、并且所述多个相移第二样本具有相同的逻辑状态、并且其中所述多个相移第一样本的逻辑状态和所述多个相移第二样本的逻辑状态不同，选择所述第一样本或所述第二样本中的所述先前选择的一个样本的所述逻辑反相，以用于串行至并行转换；以及

否则选择所述第一样本中的首先选择的所述一个第一样本、或所述第二样本中的首先选择的所述一个第二样本，以用于串行至并行转换。

20.根据权利要求15所述的方法，还包括：

检测相对于所述采样时钟的抖动状况；以及

响应于检测到的所述抖动状况，针对由所述串行至并行转换生成的每个输出字，选择所述采样时钟的时钟周期的数目。

21.根据权利要求20所述的方法，其中检测所述抖动状况包括：

监测所述多个相移第一样本和所述多个相移第二样本，以检测所述接收的串行数据流随时间的检测到的逻辑转变的实例，所述实例指示存在不可接受的抖动水平；以及

响应于此，控制所述串行至并行转换，以在具有所述采样时钟的N+1个周期的时间段之上，从所述第一样本和所述第二样本中的N个选择的样本生成N比特输出字。

22.根据权利要求20所述的方法，其中检测所述抖动状况包括：

监测所述多个相移第一样本和所述多个相移第二样本，以检测所述接收的串行数据流随时间的检测到的逻辑转变的实例，所述实例指示存在不可接受的抖动水平；以及

响应于此，控制所述串行至并行转换，以在具有所述采样时钟的N-1个周期的时间段之上，从所述第一样本和所述第二样本中的所选择的样本生成N比特输出字。

23.根据权利要求22所述的方法，其中由所述串行至并行转换生成的所述N比特输出字包括：所述第一样本和所述第二样本中的少于N个选择的样本、以及所述第二样本中的一个或多个第二样本。

24.根据权利要求20所述的方法，其中检测所述抖动状况包括：

监测所述多个相移第一样本和所述多个相移第二样本，以检测所述接收的串行数据流随时间的检测到的逻辑转变的实例，所述实例指示存在可接受的抖动水平；以及

控制所述串行至并行转换，以在具有所述采样时钟的N个周期的时间段之上，从所述第一样本和所述第二样本中的N个选择的样本生成N比特输出字。

25.根据权利要求15所述的方法，其中串行至并行转换在所述采样时钟的多个周期之上生成所述输出字，并且所述方法还包括生成已恢复时钟信号，所述已恢复时钟信号具有与所述采样时钟的所述多个周期相等的周期。

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