KR100594268B1 - 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로및 그 방법 - Google Patents

싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로및 그 방법 Download PDF

Info

Publication number
KR100594268B1
KR100594268B1 KR1020040022887A KR20040022887A KR100594268B1 KR 100594268 B1 KR100594268 B1 KR 100594268B1 KR 1020040022887 A KR1020040022887 A KR 1020040022887A KR 20040022887 A KR20040022887 A KR 20040022887A KR 100594268 B1 KR100594268 B1 KR 100594268B1
Authority
KR
South Korea
Prior art keywords
data
signal
level
serially
input
Prior art date
Application number
KR1020040022887A
Other languages
English (en)
Other versions
KR20050097677A (ko
Inventor
최시영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040022887A priority Critical patent/KR100594268B1/ko
Priority to US11/075,790 priority patent/US7185252B2/en
Priority to JP2005103708A priority patent/JP4819386B2/ja
Publication of KR20050097677A publication Critical patent/KR20050097677A/ko
Application granted granted Critical
Publication of KR100594268B1 publication Critical patent/KR100594268B1/ko

Links

Images

Classifications

    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G9/00—Bed-covers; Counterpanes; Travelling rugs; Sleeping rugs; Sleeping bags; Pillows
    • A47G9/10—Pillows
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G9/00—Bed-covers; Counterpanes; Travelling rugs; Sleeping rugs; Sleeping bags; Pillows
    • A47G9/10—Pillows
    • A47G9/1072—Pillows for lying in reclined position, e.g. for reading
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G9/00—Bed-covers; Counterpanes; Travelling rugs; Sleeping rugs; Sleeping bags; Pillows
    • A47G9/10—Pillows
    • A47G2009/1018—Foam pillows

Landscapes

  • Engineering & Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Otolaryngology (AREA)
  • Pulmonology (AREA)
  • Quality & Reliability (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Measurement Of Current Or Voltage (AREA)

Abstract

싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로 및 그 방법이 개시된다. 상기 측정 회로는 DUT에서 프로빙된 2개의 차동 신호 즉, DP 신호와 DM 신호를 테스트 분석함에 있어서, DC 부분이 제거된 DP 데이터와 DC 부분이 제거된 DM 데이터를 검출하여 메모리에 저장한 후, 상기 메모리에 저장된 두 신호 데이터를 왜곡 없이 시리얼로 병합한다. 상기 측정 회로는 상기 싱글 엔드 신호들이 시리얼 병합된 신호를 일정 주기로 분리하여 겹침으로써 "Eye diagram"을 볼 수 있는 데이터, 교차 전압, 라이징 및 폴링 타임 등 분석 데이터를 생성한다.

Description

싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로 및 그 방법{Measurement circuit and method merging serially and analysing the single-ended signals}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 계측기에서의 신호 파형을 나타내는 도면이다.
도 2는 도 1의 두 신호들이 일반적인 계측기에서 병렬 합성될 때의 "Eye diagram"을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 측정 회로를 나타내는 블록도이다.
도 4a는 프로빙된 DP 신호의 파형을 나타내는 일 예이다.
도 4b는 도 4a에서 추출된 디지털 펄스 부분의 파형이다.
도 5a는 프로빙된 DM 신호의 파형을 나타내는 일 예이다.
도 5b는 도 5a에서 추출된 디지털 펄스 부분의 파형이다.
도 6은 도 4b 및 도 5b의 신호들이 직렬 병합된 신호의 파형을 나타내는 도면이다.
도 7은 도 6의 신호가 병렬 합성될 때의 "Eye diagram"을 나타내는 도면이다.
본 발명은 신호 측정기에 관한 것으로서, 특히 반도체 디바이스(device) 또는 시스템에서 생성되는 차동 신호를 분석하기 위한 측정 회로 및 그 방법에 관한 것이다.
최근들어 데이터 인터페이스 방식으로서 고속 시리얼(serial) 데이터 인터페이스가 모바일(Mobile) 응용제품을 중심으로 표준화되어 가고있다. PC(personal computer)와 LCD(liquid crystal display) 모니터, 또는 PC와 USB(universal serial bus) 2.0 간에 차동 신호(differential signal)로 이루어진 시리얼 데이터에 의하여 고속 데이터 전송이 수행되는 것이 그 예이다. 고속 시리얼 데이터 인터페이스에서 사용되는 차동 신호는 차동 플러스(differential plus, 이하 DP라 약칭함) 신호와 차동 마이너스(differential minus, 이하 DM이라 약칭함) 신호로 이루어져 있고, 송신측에서 전송 데이터를 이와 같은 차동 신호로 전송하면, 수신측에서는 DP 신호로부터 DM 신호를 뺀 신호에서 전송 데이터를 추출한다. 이와 같은 방법은 전송 데이터가 노이즈의 영향을 받는 것을 방지하기 위한 것으로서, DP 신호가 노이즈 영향을 받은 경우에 DM 신호도 동시에 노이즈 영향을 받는 것이 일반적이므로, DP 신호로부터 DM 신호를 뺀 신호는 노이즈가 없는 깨끗한 신호로 나타난다는 것을 이용한다.
고속 시리얼 데이터 인터페이스 응용제품 중에서, 특히 USB2.0은 최근 모바 일용으로 많이 사용되며, 이를 이용한 신규 응용제품도 많이 개발되고 있다. USB2.0과 같은 반도체 디바이스의 생산에서는, 여러 가지 테스트 상의 어려움으로 인하여, 수신 기능, 및 송신 시의 지터(jitter), 교차 전압(cross over voltage), 라이징 타임(rising)과 폴링 타임(falling time) 등 일부 표준화된 항목에 대한 "Compliance Test" 분석만이 수행된다. 이때, 480Mhz 데이터 전송을 위한 HS(high speed) 모드에서는 차동 신호가 프로빙(probing)되어 측정된다. 그런데, USB2.0과 같은 반도체 디바이스에서 12Mhz 데이터 전송을 위한 FS(full speed) 모드에서는 DP 신호와 DM 신호 각각에 대한 싱글 엔드 신호(single-ended signal)가 프로빙되어 테스트 분석될 경우가 있다.
도 1은 일반적인 계측기에서의 신호 파형을 나타내는 도면이다. 도 2는 도 1의 두 신호들이 일반적인 계측기에서 병렬 합성될 때의 "Eye diagram"을 나타내는 도면이다. 도 1에 도시된 바와 같이, 오실로스코프(oscilloscope)와 같은 일반적인 계측기는 USB2.0과 같은 DUT(device under test)에서 프로빙된 2개의 신호, 즉, DP 신호와 DM 신호를 동시에 보여줄 수 있다. 또한, 도 2에 도시된 바와 같이, 일반적인 계측기에서는 두 신호를 병렬 합성시켜 소위 "Eye diagram"으로 보여 줄 수 있다. 도 2의 "Eye diagram"은 도 1의 신호들을 일정 주기로 분리한 다음, 분리된 신호들을 모두 겹쳐 보이게 한 신호 파형이다. 도 2와 같은 "Eye diagram"을 통하여 오실로스코프 상에 나타난 신호의 상태가 분석된다. "Eye diagram"에서 겹쳐 나타난 신호 모양으로부터, 프로빙된 신호가 노이즈 영향 없이 시간적으로 어느 정도 깨끗한 신호인지, 즉, 지터(jitter)의 정도가 분석된다. 도 2의 "Eye diagram"에서 (A) 및 (B) 부분으로부터, 라이징 부분과 폴링 부분이 만나는 교차 전압(cross over voltage)이 분석된다. "Eye diagram"에서의 라이징 부분과 폴링 부분으로부터는 실제 신호의 라이징 타임(rising)과 폴링 타임(falling time)을 알 수 있다.
USB2.0과 같은 반도체 디바이스에서, FS 모드의 싱글 엔드 신호에 대한 테스트 분석은, 위와 같이, 오실로스코프와 같은 일반적인 계측기에서는 용이하게 이루어질 수 있으나, ATE(automated test equipment)에 의하여 테스트가 이루어지는 환경에서는 적용되어 있지 않다. ATE를 사용하는 경우에는, HS 모드의 테스트 분석을 위하여 DP 신호와 DM 신호의 차이 신호에 대한 데이터를 소정 메모리에 저장하고, 저장된 데이터로부터 "Eye diagram"에 의한 분석이 가능하다. 그러나, ATE를 사용하는 경우에, FS 모드의 테스트를 위한 싱글 엔드 신호들 2개를 동시에 화면에 나타내주지 못하고, 이에 따라 이들 싱글 엔드 신호들 전체에 대한 "Eye diagram" 등을 이용한 신호 테스트 분석이 용이하지 않다는 문제점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 싱글-엔드 신호들을 시리얼 병합하는 방법을 통하여, ATE를 사용하는 경우에도 DUT로부터 출력되는 싱글 엔드 신호들에 대한 "Eye diagram"을 생성하여 테스트 분석하는 측정 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, DUT로부터 출력되는 싱글 엔드 신호들을 시리얼 병합하여 "Eye diagram"을 생성하는 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 측정 방법은, 입력되는 DP(differential plus) 신호에서 DC(direct current) 부분과 디지털 펄스 부분으로 구분하고, 상기 디지털 펄스 부분 중 패킷 사이즈 만큼에 해당하는 DP 데이터를 검출하여 출력하는 단계; 상기 DP 데이터에서 최종 시간의 전압 레벨을 검출하여 DP 최종 레벨로서 출력하는 단계; 입력되는 DM(differential minus) 신호에서 DC 부분과 디지털 펄스 부분으로 구분하고, 상기 DM 신호의 디지털 펄스 부분 중 상기 DP 최종 레벨에서 시작하여 패킷 사이즈 만큼에 해당하는 DM 데이터를 검출하여 출력하는 단계; 및 상기 DP 데이터 뒤로 상기 DM 데이터를 직렬로 병합하고, 상기 직렬 병합된 데이터를 분석한 데이터를 생성하는 단계를 구비하는 것을 특징으로 한다.
상기 측정 방법은 상기 입력 DP 신호의 디지털 데이터를 소정 메모리에 일시 저장하는 단계를 더 포함하는 것을 특징으로 한다. 상기 DP 데이터 검출 단계는 상기 입력 DP 신호에서 제1 레벨 이상이고 제2 레벨 이하인 신호는 DC 부분으로 판단하는 것을 특징으로 한다. 상기 DP 데이터 검출 단계는 상기 디지털 펄스 부분 중 상기 제1 레벨보다 작거나 상기 제2 레벨보다 큰 레벨에서 시작하여 상기 패킷 사이즈 만큼에 해당하는 DP 데이터를 검출하는 것을 특징으로 한다.
상기 측정 방법은 상기 입력 DM 신호의 디지털 데이터를 소정 메모리에 일시 저장하는 단계를 포함하는 것을 특징으로 한다. 상기 DM 데이터 검출 단계는 상기 DM 신호에서 제3 레벨 이하인 신호는 DC 부분으로 판단하는 것을 특징으로 한다.
상기 측정 방법은 상기 직렬 병합된 데이터를 소정 메모리에 일시 저장하는 단계를 포함하는 것을 특징으로 한다. 상기 분석 데이터는 상기 직렬 병합된 데이 터에 대한 "Eye diagram" 데이터를 포함하는 것을 특징으로 한다. 상기 분석 데이터는 상기 직렬 병합된 데이터에 대하여 라이징 펄스와 폴링 펄스의 교차 전압의 통계를 포함하는 것을 특징으로 한다. 상기 분석 데이터는 상기 직렬 병합된 데이터에 대하여 라이징 펄스 및 폴링 펄스 각각의 라이징 타임 및 폴링 타임의 통계를 포함하는 것을 특징으로 한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 측정 회로는, DP 신호 검출부, 최종 레벨 출력부, DM 신호 검출부, 메모리, 및 신호 분석부를 구비하는 것을 특징으로 한다. 상기 DP 신호 검출부는 입력되는 DP 신호에서 DC 부분과 디지털 펄스 부분으로 구분하고, 상기 디지털 펄스 부분 중 패킷 사이즈 만큼에 해당하는 DP 데이터를 검출하여 출력한다. 상기 최종 레벨 출력부는 상기 DP 데이터에서 최종 시간의 전압 레벨을 검출하여 DP 최종 레벨로서 출력한다. 상기 DM 신호 검출부는 입력되는 DM 신호에서 DC 부분과 디지털 펄스 부분으로 구분하고, 상기 DM 신호의 디지털 펄스 부분 중 상기 DP 최종 레벨에서 시작하여 패킷 사이즈 만큼에 해당하는 DM 데이터를 검출하여 출력한다. 상기 메모리는 상기 DP 데이터 및 상기 DM 데이터를 저장한다. 상기 신호 분석부는 상기 메모리로부터 상기 DP 데이터 및 상기 DM 데이터를 읽어와 상기 DP 데이터 뒤로 상기 DM 데이터를 직렬로 병합하고, 상기 직렬 병합된 데이터를 분석한 데이터를 생성한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 측정 회로(300)를 나타내는 블록도이다. 도 3을 참조하면, 상기 측정 회로(300)는 DP 신호 검출부(differential plus signal detection unit)(310), 최종 레벨 출력부(final level output unit)(320), DM 신호 검출부(differential minus signal detection unit)(330), 메모리(memory)(340), 및 신호 분석부(signal analysing unit)(350)를 구비한다.
위에서 기술한 바와 같이, 고속 시리얼 데이터 인터페이스에서 사용되는 차동 신호(differential signal)는 DP 신호와 DM 신호로 이루어져 있다. 송신 시스템에서 전송 데이터를 이와 같은 차동 신호로 전송하면, 수신 시스템에서는 DP 신호로부터 DM 신호를 뺀 신호에서 전송 데이터를 추출한다. 본 발명에 따른 상기 측정 회로(300)는 USB2.0과 같은 반도체 디바이스의 12Mhz 데이터 전송을 위한 FS(full speed) 모드에서, DP 신호와 DM 신호 각각에 대한 싱글 엔드 신호를 프로빙하여 그 신호들을 테스트 분석하는 경우를 위하여 제안되었다. 즉, ATE를 사용하는 경우에, FS 모드의 테스트를 위한 싱글 엔드 신호들 2개를 동시에 디스플레이 하거나 이들 싱글 엔드 신호들을 "Eye diagram"으로 디스플레이 하는 것도 어려우므로, 이들 싱글 엔드 신호들 각각을 따로따로 프로빙(probing)한 다음 병합하여 분석함으로써, 그 신호들을 충분히 테스트 분석할 수 있도록 한다.
도 3에서, 상기 DP 신호 및 상기 DM 신호는 소정 시스템 내에서 차동 신호를 출력하는 USB2.0과 같은 소정 DUT(device under test)로부터 따로따로 프로빙되어 상기 측정 회로(300)로 입력된다.
상기 DP 신호 검출부(310)는 입력되는 DP 신호에서 DC(direct current) 부분과 디지털 펄스 부분으로 구분하고, 상기 디지털 펄스 부분 중 패킷 사이즈 만큼에 해당하는 디지털의 DP 데이터(DPD)를 검출하여 출력한다. 상기 패킷 사이즈는 상기 디지털 펄스의 펄스 개수 또는 상기 디지털 펄스 부분 중 특정 시간에 해당하는 펄스들에 해당하고, 이는 유저가 테스트 분석할 신호기간을 적절히 선택함으로써 설정된다.
도 4a는 프로빙된 DP 신호의 파형을 나타내는 일 예이다. 도 4a를 참조하면, 상기 DP 신호 검출부(310)에 입력되는 DP 신호는 DC 부분과 디지털 펄스 부분을 가질 수 있다. 상기 DP 신호 검출부(310)는 상기 DC 부분과 디지털 펄스 부분으로 구성된 상기 입력 DP 신호로부터 소정 샘플링 방법으로 샘플링한 디지털 데이터를 저장하기 위한 메모리(미도시)를 구비할 수 있다. 상기 DP 신호 검출부(310)는 상기 입력 DP 신호에서 샘플링된 디지털 데이터에서 제1 레벨 이상이고 제2 레벨 이하인 부분을 DC 부분으로 판단한다. 도 4a에 도시된 바와 같이, 상기 입력 DP 신호가 높은 전압 쪽으로 DC 부분이 형성되는 점을 이용한 것이다. 예를 들어, 도 4a와 같이, 피크 간 전압 크기(peak to peak voltage)가 0.7Volt인 경우에, 상기 제1 레벨은 0.5Volt이고, 상기 제2 레벨은 0.65Volt로 할 수 있으며, 이들 DC 부분으로 판단하기 위한 전압 레벨은 유저에 의하여 적절히 설정될 수 있다.
도 4b는 도 4a에서 추출된 디지털 펄스 부분의 파형이다. 도 4b의 파형은 상 기 DP 신호 검출부(310)가 패킷 사이즈 만큼에 해당하는 디지털의 DP 데이터(DPD)를 검출한 부분에 해당한다. 상기 DP 신호 검출부(310)는 상기 디지털 펄스 부분 중 상기 제1 레벨보다 작거나 상기 제2 레벨보다 큰 레벨에서 시작하여 상기 패킷 사이즈 만큼에 해당하는 DP 데이터(DPD)를 검출한다.
상기 최종 레벨 출력부(320)는 상기 DP 신호 검출부(310)가 검출한 상기 DP 데이터(DPD)에서 최종 시간의 전압 레벨을 검출하여 DP 최종 레벨(DPFIN)로서 출력한다. 예를 들어, 도 4b에서, 상기 DP 최종 레벨(DPFIN)은 200mVolt이다. 상기 최종 레벨 출력부(320)가 상기 패킷 사이즈에서 최종 시간에 해당하는 DP 최종 레벨(DPFIN)을 검출하면, 상기 DM 신호 검출부(330)는 상기 DP 최종 레벨(DPFIN)을 이용하여 상기 DP 데이터(DPD)에 병합할 DM 데이터(DMD)를 검출한다.
즉, 상기 DM 신호 검출부(330)는 입력되는 DM 신호에서 DC 부분과 디지털 펄스 부분으로 구분하고, 상기 입력 DM 신호의 디지털 펄스 부분 중 상기 DP 최종 레벨(DPFIN)에서 시작하여 패킷 사이즈 만큼에 해당하는 디지털의 DM 데이터(DMD)를 검출하여 출력한다. 여기서, 상기 패킷 사이즈는, 상기 DP 신호 검출부(310)에서와 마찬가지로, 상기 디지털 펄스의 펄스 개수 또는 상기 디지털 펄스 부분 중 특정 시간에 해당하는 펄스들에 해당하고, 이는 유저가 테스트 분석할 신호기간을 적절히 선택함으로써 설정된다. 상기 DM 신호 검출부(330)에서 상기 DM 데이터(DMD) 검출을 위한 패킷 사이즈는 상기 DP 신호 검출부(310)에서 상기 DP 데이터(DPD) 검출을 위한 패킷 사이즈와 같지만, 반드시 이에 한정되는 것은 아니고, 이들 패킷 사이즈는 서로 다르게 설정될 수도 있다.
도 5a는 프로빙된 DM 신호의 파형을 나타내는 일 예이다. 도 5a를 참조하면, 상기 DM 신호 검출부(330)에 입력되는 DM 신호도, DP 신호와 마찬가지로, DC 부분과 디지털 펄스 부분을 가질 수 있다. 상기 DM 신호 검출부(330)는 상기 DC 부분과 디지털 펄스 부분으로 구성된 상기 입력 DM 신호로부터 소정 샘플링 방법으로 샘플링한 디지털 데이터를 저장하기 위한 메모리(미도시)를 구비할 수 있다. 상기 DM 신호 검출부(330)는, 상기 DP 신호 검출부(310)와 달리, 상기 입력 DM 신호에서 샘플링된 디지털 데이터에서 제3 레벨(예를 들어, 위의 예에서 0.3Volt) 이하인 신호는 DC 부분으로 판단한다. 도 5a에 도시된 바와 같이, 상기 입력 DM 신호는 낮은 전압 쪽으로 DC 부분이 형성되기 때문이다.
도 5b는 도 5a에서 추출된 디지털 펄스 부분의 파형이다. 도 5b의 파형은 상기 DM 신호 검출부(330)가 상기 DP 최종 레벨(DPFIN)에서 시작하여 패킷 사이즈 만큼에 해당하는 디지털의 DM 데이터(DMD)를 검출한 부분에 해당한다. 상기 DM 신호 검출부(330)는 상기 DP 신호 검출부(310)에서와 달리, 병합 시 왜곡이 없도록 하기 위하여, 상기 DP 최종 레벨(DPFIN)에서 시작하여 상기 패킷 사이즈 만큼에 해당하는 DM 데이터(DMD)를 검출한다.
도 3에서, 상기 메모리(340)는 상기 DP 신호 검출부(310)에서 검출된 상기 DP 데이터(DPD) 및 상기 DM 신호 검출부(330)에서 검출된 상기 DM 데이터(DMD)를 저장한다. 이에 따라, 상기 신호 분석부(350)는 상기 메모리(340)로부터 상기 DP 데이터(DPD) 및 상기 DM 데이터(DMD)를 읽어와 상기 DP 데이터(DPD) 뒤로 상기 DM 데이터(DMD)를 직렬로 병합하고, 상기 직렬 병합된 데이터를 분석한 데이터(ANALD) 를 생성한다. 상기 신호 분석부(350)에서 출력된 상기 분석 데이터(ANALD)는 유저가 볼 수 있게 하기 위하여, LCD(liquid crystal display)와 같은 디스플레이 장치에 표시된다.
도 6은 도 4b 및 도 5b의 신호들이 직렬 병합된 신호의 파형을 나타내는 도면이다. 도 6은 도 4b와 같이 상기 DP 최종 레벨(DPFIN)에서 끝나는 상기 DP 데이터(DPD) 뒤에, 상기 DP 최종 레벨(DPFIN)에서 시작하는 상기 DM 데이터(DMD)를 붙여 놓은 것으로서, 이를 직렬로 병합한다고 한다. 상기 신호 분석부(350)는 도 6과 같은 파형을 가지는 상기 직렬 병합된 데이터를 일시 저장하는 메모리(미도시)를 구비할 수 있다.
도 7은 도 6의 신호가 병렬 합성될 때의 "Eye diagram"을 나타내는 도면이다. 즉, 도 7은 상기 직렬 병합된 데이터를 병렬로 합성한 파형이다. 도 7의 "Eye diagram"은 도 6의 신호들을 일정 주기로 분리한 다음, 분리된 신호들을 모두 겹쳐 보이게 한 신호 파형이다. 도 7과 같은 "Eye diagram"을 통하여 유저는 상기 입력 DP 신호와 상기 입력 DM 신호의 상태를 알 수 있다. "Eye diagram"에서 겹쳐 나타난 신호 모양으로부터, 프로빙된 신호가 노이즈 영향 없이 시간적으로 어느 정도 깨끗한 신호인지, 즉, 지터(jitter)의 정도를 알 수 있다. 도 7의 "Eye diagram"에서 상기 입력 DP 신호와 상기 입력 DM 신호의 라이징 부분과 폴링 부분이 만나는 교차 전압(cross over voltage)을 알 수 있다. "Eye diagram"에서의 라이징 부분과 폴링 부분으로부터는 실제 상기 입력 DP 신호와 상기 입력 DM 신호의 라이징 타임(rising)과 폴링 타임(falling time)을 알 수 있다. 이와 같이, 상기 신호 분석부(350)에서 출력하는 분석 데이터(ANALD)는 상기 직렬 병합된 데이터에 대한 "Eye diagram" 데이터를 포함한다. 이외에도, 상기 신호 분석부(350)에서 출력하는 분석 데이터(ANALD)는 상기 직렬 병합된 데이터에 대하여 라이징 펄스와 폴링 펄스의 교차 전압들의 평균과 같은 통계, 및 상기 직렬 병합된 데이터에 대하여 라이징 펄스 및 폴링 펄스 각각의 라이징 타임 및 폴링 타임의 평균과 같은 통계를 포함할 수 있다.
위에서 기술한 바와 같이, 본 발명의 일실시예에 따른 측정 회로(300)는, DUT에서 프로빙된 2개의 차동 신호 즉, DP 신호와 DM 신호를 테스트 분석함에 있어서, DC 부분이 제거된 DP 데이터(DPD)와 DC 부분이 제거된 DM 데이터(DMD)를 검출하여 메모리(340)에 저장한 후, 상기 메모리(340)에 저장된 두 신호 데이터를 왜곡 없이 시리얼로 병합한다. 상기 측정 회로(300)는 상기 싱글 엔드 신호들이 시리얼 병합된 신호를 일정 주기로 분리하여 겹침으로써 "Eye diagram"을 볼 수 있는 데이터, 교차 전압, 라이징 및 폴링 타임 등 분석 데이터(ANALD)를 생성한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 측정 회로는, ATE에 적용되는 경우에 한정되지 않고, 싱글 엔드 신호들 2개를 병렬 합성하여 "Eye diagram"을 생성하지 못하는 계측기나 ATE 등에 적용되어, DUT로부터 출력되는 싱글 엔드 신호들 전체에 대한 "Eye diagram", 교차 전압, 라이징 및 폴링 타임 등을 측정할 수 있는 솔루션(solution)으로 사용될 수 있는 효과가 있다.

Claims (20)

  1. 입력되는 DP(differential plus) 신호에서 DC(direct current) 부분과 디지털 펄스 부분으로 구분하고, 상기 디지털 펄스 부분 중 패킷 사이즈 만큼에 해당하는 DP 데이터를 검출하여 출력하는 단계;
    상기 DP 데이터에서 최종 시간의 전압 레벨을 검출하여 DP 최종 레벨로서 출력하는 단계;
    입력되는 DM(differential minus) 신호에서 DC 부분과 디지털 펄스 부분으로 구분하고, 상기 DM 신호의 디지털 펄스 부분 중 상기 DP 최종 레벨에서 시작하여 패킷 사이즈 만큼에 해당하는 DM 데이터를 검출하여 출력하는 단계; 및
    상기 DP 데이터 뒤로 상기 DM 데이터를 직렬로 병합하고, 상기 직렬 병합된 데이터를 분석한 데이터를 생성하는 단계를 구비하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 방법.
  2. 제 1항에 있어서, 상기 측정 방법은,
    상기 입력 DP 신호의 디지털 데이터를 소정 메모리에 일시 저장하는 단계를 더 포함하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 방법.
  3. 제 1항에 있어서, 상기 DP 데이터를 검출하여 출력하는 단계는,
    상기 입력 DP 신호에서 제1 레벨 이상이고 제2 레벨 이하인 신호는 DC 부분으로 판단하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 방법.
  4. 제 3항에 있어서, 상기 DP 데이터를 검출하여 출력하는 단계는,
    상기 디지털 펄스 부분 중 상기 제1 레벨보다 작거나 상기 제2 레벨보다 큰 레벨에서 시작하여 상기 패킷 사이즈 만큼에 해당하는 DP 데이터를 검출하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 방법.
  5. 제 1항에 있어서, 상기 측정 방법은,
    상기 입력 DM 신호의 디지털 데이터를 소정 메모리에 일시 저장하는 단계를 포함하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 방법.
  6. 제 1항에 있어서, 상기 DM 데이터를 검출하여 출력하는 단계는,
    상기 입력 DM 신호에서 제3 레벨 이하인 신호는 DC 부분으로 판단하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 방법.
  7. 제 1항에 있어서, 상기 측정 방법은,
    상기 직렬 병합된 데이터를 소정 메모리에 일시 저장하는 단계를 포함하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 방법.
  8. 제 1항에 있어서, 상기 직렬 병합된 데이터를 분석한 데이터를 생성하는 단계에서 생성되는 분석 데이터는,
    상기 직렬 병합된 데이터에 대한 "Eye diagram" 데이터를 포함하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 방법.
  9. 제 1항에 있어서, 상기 직렬 병합된 데이터를 분석한 데이터를 생성하는 단계에서 생성되는 분석 데이터는,
    상기 직렬 병합된 데이터에 대하여 라이징 펄스와 폴링 펄스의 교차 전압의 통계를 포함하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 방법.
  10. 제 1항에 있어서, 상기 직렬 병합된 데이터를 분석한 데이터를 생성하는 단계에서 생성되는 분석 데이터는,
    상기 직렬 병합된 데이터에 대하여 라이징 펄스 및 폴링 펄스 각각의 라이징 타임 및 폴링 타임의 통계를 포함하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 방법.
  11. 입력되는 DP 신호에서 DC 부분과 디지털 펄스 부분으로 구분하고, 상기 디지털 펄스 부분 중 패킷 사이즈 만큼에 해당하는 DP 데이터를 검출하여 출력하는 DP 신호 검출부;
    상기 DP 데이터에서 최종 시간의 전압 레벨을 검출하여 DP 최종 레벨로서 출력하는 최종 레벨 출력부;
    입력되는 DM 신호에서 DC 부분과 디지털 펄스 부분으로 구분하고, 상기 DM 신호의 디지털 펄스 부분 중 상기 DP 최종 레벨에서 시작하여 패킷 사이즈 만큼에 해당하는 DM 데이터를 검출하여 출력하는 DM 신호 검출부;
    상기 DP 데이터 및 상기 DM 데이터를 저장하는 메모리; 및
    상기 메모리로부터 상기 DP 데이터 및 상기 DM 데이터를 읽어와 상기 DP 데이터 뒤로 상기 DM 데이터를 직렬로 병합하고, 상기 직렬 병합된 데이터를 분석한 데이터를 생성하는 신호 분석부를 구비하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로.
  12. 제 11항에 있어서, 상기 DP 신호 검출부는,
    상기 입력 DP 신호의 디지털 데이터를 일시 저장하는 메모리를 포함하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로.
  13. 제 11항에 있어서, 상기 DP 신호 검출부는,
    상기 입력 DP 신호에서 제1 레벨 이상이고 제2 레벨 이하인 신호는 DC 부분으로 판단하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로.
  14. 제 13항에 있어서, 상기 DP 신호 검출부는,
    상기 디지털 펄스 부분 중 상기 제1 레벨보다 작거나 상기 제2 레벨보다 큰 레벨에서 시작하여 상기 패킷 사이즈 만큼에 해당하는 DP 데이터를 검출하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로.
  15. 제 11항에 있어서, 상기 DM 신호 검출부는,
    상기 입력 DM 신호의 디지털 데이터를 일시 저장하는 메모리를 포함하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로.
  16. 제 11항에 있어서, 상기 DM 신호 검출부는,
    상기 입력 DM 신호에서 제3 레벨 이하인 신호는 DC 부분으로 판단하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로.
  17. 제 11항에 있어서, 상기 신호 분석부는,
    상기 직렬 병합된 데이터를 일시 저장하는 메모리를 포함하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로.
  18. 제 11항에 있어서, 상기 신호 분석부가,
    분석한 데이터는 상기 직렬 병합된 데이터에 대한 "Eye diagram" 데이터를 포함하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로.
  19. 제 11항에 있어서, 상기 신호 분석부가,
    분석한 데이터는 상기 직렬 병합된 데이터에 대하여 라이징 펄스와 폴링 펄스의 교차 전압의 통계를 포함하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로.
  20. 제 11항에 있어서, 상기 신호 분석부가,
    분석한 데이터는 상기 직렬 병합된 데이터에 대하여 라이징 펄스 및 폴링 펄스 각각의 라이징 타임 및 폴링 타임의 통계를 포함하는 것을 특징으로 하는 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로.
KR1020040022887A 2004-04-02 2004-04-02 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로및 그 방법 KR100594268B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040022887A KR100594268B1 (ko) 2004-04-02 2004-04-02 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로및 그 방법
US11/075,790 US7185252B2 (en) 2004-04-02 2005-03-08 Measurement circuit and method for serially merging single-ended signals to analyze them
JP2005103708A JP4819386B2 (ja) 2004-04-02 2005-03-31 シングルエンド信号をシリアル併合して分析する測定回路及びその方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040022887A KR100594268B1 (ko) 2004-04-02 2004-04-02 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로및 그 방법

Publications (2)

Publication Number Publication Date
KR20050097677A KR20050097677A (ko) 2005-10-10
KR100594268B1 true KR100594268B1 (ko) 2006-06-30

Family

ID=35097702

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040022887A KR100594268B1 (ko) 2004-04-02 2004-04-02 싱글-엔드 신호들을 시리얼 병합하여 분석하는 측정 회로및 그 방법

Country Status (3)

Country Link
US (1) US7185252B2 (ko)
JP (1) JP4819386B2 (ko)
KR (1) KR100594268B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8024142B1 (en) 2007-12-20 2011-09-20 Pmc-Sierra Us, Inc. Method and system for analyzing signal waveforms
US8191033B1 (en) * 2008-11-20 2012-05-29 Marvell International Ltd. In situ clock jitter measurement
US8467436B1 (en) 2009-04-29 2013-06-18 Pmc-Sierra Us, Inc. DSP-based diagnostics for monitoring a SerDes link
CN102521097B (zh) * 2011-12-31 2014-03-19 曙光信息产业股份有限公司 一种usb信号测试方法
US8995514B1 (en) * 2012-09-28 2015-03-31 Xilinx, Inc. Methods of and circuits for analyzing a phase of a clock signal for receiving data
CN105676012A (zh) * 2014-11-17 2016-06-15 上海华虹集成电路有限责任公司 Usb设备眼图的测试方法
KR102017191B1 (ko) * 2014-12-30 2019-10-21 에스케이하이닉스 주식회사 아이 다이어그램 예측 장치와 방법 및 이를 이용하는 테스트 장치
CN107390113A (zh) * 2017-08-16 2017-11-24 上海华岭集成电路技术股份有限公司 一种ate测试差分信号电平的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157693A (en) * 1998-09-30 2000-12-05 Conexant Systems, Inc. Low voltage dual-modulus prescaler circuit using merged pseudo-differential logic
US6694462B1 (en) * 2000-08-09 2004-02-17 Teradyne, Inc. Capturing and evaluating high speed data streams
US6675117B2 (en) * 2000-12-12 2004-01-06 Teradyne, Inc. Calibrating single ended channels for differential performance
JP2002311109A (ja) * 2001-04-10 2002-10-23 Toshiba Microelectronics Corp 交差電圧判定回路
JP2003223373A (ja) * 2002-01-31 2003-08-08 Oki Electric Ind Co Ltd データ送受信バッファ
US6941649B2 (en) * 2002-02-05 2005-09-13 Force10 Networks, Inc. Method of fabricating a high-layer-count backplane
US6710594B2 (en) * 2002-03-20 2004-03-23 Samsung Electronics Co., Ltd. Method and apparatus supporting magnetic performance measurement of merged read-write heads using the write current and read current
JP2004045085A (ja) * 2002-07-09 2004-02-12 Matsushita Electric Ind Co Ltd クロスオーバ電圧評価方法および検査装置
KR100471006B1 (ko) * 2002-07-24 2005-03-10 삼성전자주식회사 고속 데이터 출력 소자의 지터 측정 장치 및 토탈 지터측정방법
JP2004271463A (ja) * 2003-03-12 2004-09-30 Matsushita Electric Ind Co Ltd 半導体検査方法および半導体装置
US6909980B2 (en) * 2003-03-13 2005-06-21 Agilent Technologies, Inc. Auto skew alignment of high-speed differential eye diagrams

Also Published As

Publication number Publication date
JP2005292143A (ja) 2005-10-20
US7185252B2 (en) 2007-02-27
KR20050097677A (ko) 2005-10-10
US20050235189A1 (en) 2005-10-20
JP4819386B2 (ja) 2011-11-24

Similar Documents

Publication Publication Date Title
JP4819386B2 (ja) シングルエンド信号をシリアル併合して分析する測定回路及びその方法
US6609077B1 (en) ATE timing measurement unit and method
US6714021B2 (en) Integrated time domain reflectometry (TDR) tester
US7389450B2 (en) Bit error rate measurement
JP5319665B2 (ja) ジッタ較正
TWI509260B (zh) 低電壓差分信號測試的系統和方法
US20080005622A1 (en) Digital Signal Measuring Apparatus and Traffic Observing Method
JPH03103770A (ja) 信号解析方法
JP2008526112A (ja) 変換器試験のためのパラメトリック測定ユニットの使用
CN112684234B (zh) 示波器的探头识别方法和示波器
CN104008032A (zh) Vga端口测试系统及方法
US6990416B2 (en) Qualification signal measurement, trigger, and/or display system
CN111487447B (zh) 一种用于实现快速测量的数字示波器
CN111751676A (zh) 能区分变压器和套管局部放电信号的检测系统及方法
US20070088529A1 (en) Analog display of signal swing and logic analyzer thresholds
US20060047449A1 (en) Graphical test development tool for use with automated test equipment
JP6168763B2 (ja) 試験測定装置及び試験測定装置における方法
EP3796010A1 (en) System and methods for on-chip time-domain reflectometry
CN109583029B (zh) 一种消除受Ledge影响信号边沿斜率值的方法及装置
CN115629298A (zh) 一种ate设备中异常同步触发信号的捕捉方法及其装置
Henry et al. Charged device model metrology: limitations and problems
KR20050048750A (ko) Usb 아날라이저의 usb 트래픽 신호 획득 방법
JP2008170246A (ja) 波形測定装置
JP2002156389A (ja) サンプリングデジタイザ及びこのサンプリングデジタイザを備えた半導体集積回路試験装置
Talbot et al. A logic analyzer tool that cuts e-beam prober acquisition times

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee