CN115629298A - 一种ate设备中异常同步触发信号的捕捉方法及其装置 - Google Patents

Abstract

本发明提出了一种ATE设备中异常同步触发信号的捕捉方法及其装置，方法包括：通过预设触发器和FPGA中的ISERDES模块以相同的采样时钟、各自不同的采样频率分别对延时后的同步触发信号进行同步采样；通过计算第一采样数据中相邻两个时钟周期连续多个比特的数据，分析得到关于同步触发信号在每个采样周期的信号数据，通过信号数据能否充分反映基准采样数据判断是否异常，结合外部示波器捕捉同步触发信号的真实物理信号。本发明的方案利用FPGA芯片内自带的ISERDES资源，有效的捕捉到概率极小的异常同步触发信号和采样丢失时刻，不仅捕捉定位准确，效率高，定位成本低，而且可以准确得到信号异常的原因和类型。

Description

一种ATE设备中异常同步触发信号的捕捉方法及其装置

技术领域

本发明涉及半导体芯片测试领域，特别涉及一种ATE设备中异常同步触发信号的捕捉方法及其装置。

背景技术

ATE（Automatic Test Equipment）是集成电路自动化测试设备，于半导体产业意指集成电路(IC)自动测试机，用于检测集成电路功能和性能的完整性，为集成电路生产制造最后流程，以确保集成电路生产制造品质。ATE是用于检测芯片功能和性能的专用设备，芯片良品率监测、工艺改善和可靠性的验证都需要通过该类设备来完成。ATE设备通常由主控计算机或主控板、背板、功能业务板等模块组成。DIO数字通道是集成电路测试设备的核心功能模块，负责芯片测试中产生数字波形并输出给芯片和接收芯片输出的数字信号并进行比较判断的工作。

随着电路集成技术的发展以及SIP（系统级封装）的大量推广,单颗芯片集成度越来越高、功能越来越复杂，集成数字信号和模拟信号的芯片越来越多，芯片测试复杂性也在不断增加。测试芯片的管脚IO频率、信号周期分辨率以及边沿时刻分辨率要求也随之提高。复杂测试芯片的测试通道数量多，少则近百个通道，多则数千通道；测试芯片的功能复杂，既需要数字项测试也需要模拟项测试。

与此同时，由于复杂芯片的测试项多、且测试时间长，用户对测试性能提出了新的要求。其中，芯片测试对多业务板的协同工作的同步性要求尤其严格，特别是数字通道，同步性要求甚至达到皮秒级。

通常ATE测试系统中为了满足各测试资源的同步性要求多业务板之间同步协同工作，多业务板之间的同步协同工作不仅要求不同业务板卡之间时钟同源同频同相位，也对不同业务板工作的同步触发信号同步性提出很高的要求。随着测试需求的不断提高，ATE测试系统硬件规模也在不断扩大，业务板数量从十几块发展到几十块，这给同步触发信号的同步布线和传输带来的很大的挑战，尤其是在研发阶段硬件测试过程中，经常遇到同步触发信号受复杂电磁环境干扰，业务板接收端采样不稳定问题。

在ATE测试系统研发阶段，有关同步触发信号的诸多问题中，有一类问题很难定位，即极小概率性出现同步触发信号异常而导致采样丢失的问题。通常几千次甚至上百万次的同步触发信号中才会出现一次的信号异常导致同步触发信号采样丢失，这给ATE测试系统的稳定性带来了很大的挑战。然而此类问题因其随机性和小概率性，虽然可以通过计数器统计出同步触发信号有丢失，但很难定位具体哪一次同步触发信号异常，也很难用仪器仪表去捕捉异常的同步触发信号，很难定位信号异常的具体原因。

现有技术中只能通过外部的示波器进行重复测量，等待同步触发信号异常再次发生时，分析示波器捕捉的波形，然后进行分析改善。然而，由于同步触发信号异常是小概率事件，不确定哪一次异常，所以需要人工反复尝试，时间和人力投入成本较高，且无法实现自动化捕捉。

发明内容

有鉴于此，本发明提出了一种ATE设备中异常同步触发信号的捕捉方法及其装置，具体方案如下：

一种ATE设备中异常同步触发信号的捕捉方法，包括：

发送同步触发信号至业务板，并通过业务板FPGA中的延时单元对所述同步触发信号进行延时；

在业务板FPGA中，通过预设触发器和FPGA中的ISERDES模块以相同的采样时钟、各自不同的采样频率分别对延时后的同步触发信号进行同步采样，分别得到基准采样数据和第一采样数据；其中，ISERDES模块的采样频率是触发器采样频率的n倍，且n≥2；

通过计算所述第一采样数据中相邻两个时钟周期连续多个比特的数据，分析得到关于同步触发信号在每个采样周期的信号数据，所述信号数据包括同步触发信号的边沿数量、相位关系和脉冲宽度；

当所述信号数据所反映的波形特征未完全在所述基准采样数据中得到体现时，则判定同步触发信号存在异常，立即输出一个脉冲信号使外部示波器停止采样，通过分析停止采样前预设时长内的采样波形确定异常部分所处的范围。

在一个具体实施例中，预先设定同步触发信号的相位标准、脉宽标准和信号完整度标准，其中，通过同步触发信号的边沿数量来表征信号完整度；

当所述信号数据无法同时满足相位标准、脉宽标准和信号完整度标准时，则直接判定同步触发信号存在异常。

在一个具体实施例中，分析所述第一采样数据，在相邻两个时钟周期内的连续2个n比特数据中，将相邻的2个2比特数据异或得到2n-1个数据，统计该2n-1个数据1的个数，得到同步触发信号的边沿数量。

在一个具体实施例中，分析所述第一采样数据，通过计算相邻两个时钟周期内的连续2个n比特的数据，统计连续1的个数，得到同步触发信号的脉冲宽度。

在一个具体实施例中，分析所述第一采样数据，通过计算相邻两个时钟周期内的连续2个n比特的数据，并统计连续1的位置，以此来计算同步触发信号与ISERDES模块的采样时钟之间的相位关系。

在一个具体实施例中，获取基准采样数据后，结合基准采样频率分析同步触发信号的包括边沿数量、相位关系和脉冲宽度在内的基准信号数据，所述基准信号数据是触发器对同步触发信号的采样结果；

通过对比信号数据和所述基准信号数据在同一时钟周期的一致性，判断同步触发信号在该时钟周期内是否存在异常。

在一个具体实施例中，当同步触发信号存在异常时，输出一个中断信号给主控HOST单元；

主控HOST单元收到该中断信号后确定该业务板的同步触发信号异常，从进行后续应急措施，以降低因同步触发信号丢失而引起的风险；

存储信息数据至预设寄存器，以供HOST单元读取、查阅并分析同步触发信号异常采样丢失的具体原因。

在一个具体实施例中，n为2的m次幂，其中，m大于等于2。

一种异常同步触发信号的捕捉装置，位于业务板FPGA中，用于实现上述一项所述的一种ATE设备中异常同步触发信号的捕捉方法；

业务板FPGA中还包括延时单元和触发器；延时单元用于对同步触发信号进行延时，触发器用于以预设基准采样频率采集延时单元输出的同步触发信号；

所述捕捉装置包括：

ISERDES模块，用于以预设第一采样频率对延时单元输出的同步触发信号进行采样，得到第一采样数据；

信号数据单元，用于对第一采样数据进行处理，分析得到关于同步触发信号在每个采样周期的信号数据，所述信号数据包括同步触发信号的边沿数量、相位关系和脉冲宽度；

异常检测单元，用于对第一采样数据进行信号处理得到基准信号数据，通过比对基准信号数据和信号数据进而当所述信号数据所反映的波形特征未完全在所述基准采样数据中得到体现时，以判定同步触发信号中是否存在异常，并在异常时输出一个异常捕捉脉冲；

脉冲输出单元，用于输出异常捕捉脉冲以控制外部示波器停止采样，通过分析外部示波器停止采样之前预设时长内的采样波形，进而确定异常部分所处的范围。

在一个具体实施例中，所述信号数据单元具体包括：

相位检测单元，用于分析所述第一采样数据，通过计算相邻两个时钟周期内的连续2个n比特的数据，并统计连续1的位置，以此来计算同步触发信号与ISERDES模块的采样时钟之间的相位关系；

边沿检测单元，用于分析所述第一采样数据，在相邻两个时钟周期内的连续2个n比特数据中，将相邻的2个2比特数据异或得到2n-1个数据，统计该2n-1个数据1的个数，得到同步触发信号的边沿数量；

脉宽检测单元，用于分析第一采样数据，通过计算相邻两个时钟周期内的连续2个n比特的数据，统计连续1的个数，得到同步触发信号的脉冲宽度。

有益效果：本发明提出了一种ATE设备中异常同步触发信号的捕捉方法及其装置，利用FPGA芯片内自带的资源，综合高频采样数据和触发器采样数据进行分析，判断同步触发信号是否存在异常以及触发器是否存在漏采现象，能够有效的捕捉到概率极小的异常同步触发信号和采样丢失时刻，不仅捕捉定位准确，效率高，定位成本低，而且可以准确得到信号异常的原因和类型。

附图说明

图1为本发明同步触发信号的传输流程示意图；

图2为本发明实施例的捕捉方法流程示意图；

图3为本发明实施例的捕捉装置结构示例图；

图4为本发明实施例的ISERDES采样与异常检测捕捉示意图；

图5为本发明实施例的边沿数量检测的电路示意图；

图6为本发明实施例的外部示波器与ATE设备的连接关系示意图。

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

附图标记：1-延时单元；2-触发器；3-业务功能单元；4-ISERDES模块；51-相位检测单元；52-边沿检测单元；53-脉宽检测单元；5-异常检测单元；6-脉冲输出单元；7-中断生成单元。

具体实施方式

在下文中，将更全面地描述本发明公开的各种实施例。本发明公开可具有各种实施例，并且可在其中做出调整和改变。然而，应理解：不存在将本发明公开的各种实施例限于在此公开的特定实施例的意图，而是应将本发明公开理解为涵盖落入本发明公开的各种实施例的精神和范围内的所有调整、等同物和/或可选方案。

说明书附图1给出了ATE测试系统中背板发送同步触发信号至各业务板的流程示意图。本发明中的同步触发信号，是背板输出至各个业务板的，各个业务板根据同步触发信号可实现同步触发。在图1中，背板输出的同步触发信号进入业务板后，经由输入缓冲器进入延时单元。延时单元的延时功能能够确保每个业务板能够同步触发。而图1中的DFF触发器则是业务板中对同步触发信号的接收形式，通过触发器采样同步触发信号，获取同步触发信号中的信息，再传递至业务功能单元实现相关功能。本申请的方案需要将延时单元输出的信号扇出至专门的捕捉装置进行采样。本质上，ISERDES模块和触发器是采集同一同步触发信号得到两组不同的采样数据，通过分析两组采样数据判断是否存在漏采的数据，即同步触发信号是否异常。

ISERDES模块和触发器都位于业务板中，都采用同一时钟信号，只是采集频率不同。

在本发明公开的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本发明公开的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明公开的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明公开的各种实施例中被清楚地限定。

实施例1

本发明实施例1公开了一种ATE设备中异常同步触发信号的捕捉方法，利用FPGA芯片内自带的资源，有效的捕捉出概率极小的同步触发信号异常和采样丢失时刻点，不仅捕捉定位准确，效率高，而且可以较准确的定位信号异常的类型。捕捉方法的流程示意图说明书附图2所示，具体方案如下：

一种ATE设备中异常同步触发信号的捕捉方法，包括如下步骤：

101、发送同步触发信号至业务板，并通过业务板FPGA中的延时单元对同步触发信号进行延时；

102、在业务板FPGA中，通过预设触发器和FPGA中的ISERDES模块以相同的采样时钟、各自不同的采样频率分别对延时后的同步触发信号进行同步采样，分别得到基准采样数据和第一采样数据;其中，ISERDES模块的采样频率是触发器采样频率的n倍，且n≥2；

103、通过计算第一采样数据中相邻两个时钟周期连续多个比特的数据，分析得到关于同步触发信号在每个采样周期的信号数据，信号数据包括同步触发信号的边沿数量、相位关系和脉冲宽度；

104、当信号数据所反映的波形特征未在基准采样数据中得到体现：若否，则判定同步触发信号存在异常，立即输出一个脉冲信号使外部示波器停止采样，通过分析停止采样前的采样波形确定异常部分所处的范围。存在异常则证明该同步触发信号为异常同步触发信号，需要重新捕捉，分析异常的原因以及解决方案。

本实施例的捕捉方法需要借助专门的捕捉装置实现。说明书附图3给出了一种捕捉装置的结构示例图。需要说明的是，捕捉装置是通过业务板FPGA内部的资源构建而成的，除了需要示波器确定具体位置外，无需额外的定位成本。

其中，当同步触发信号未被触发器采样到时，该同步触发信号一定是异常的；而当同步触发信号被触发器采样到，信号同步触发也有可能是异常的。因此，判断同步触发信号是否异常还可以直接看第一采样数据中反映出的波形特征是否符合一个相位标准、脉宽正常、信号质量完整的同步触发信号。

具体地，预先设定同步触发信号的相位标准、脉宽标准和信号完整度标准。其中，通过同步触发信号的边沿数量来表征信号完整度，当存在边沿数量不对时，则一定会导致信号不完整。因此，当、信号数据无法同时满足相位标准、脉宽标准和信号完整度标准时，则直接判定同步触发信号存在异常。

示例性的，如附图3所示，捕捉装置包括ISERDES模块、信号数据单元、脉冲输出单元和异常检测单元。ISERDES模块，用于以预设第一采样频率对延时单元输出的同步触发信号进行采样，得到第一采样数据；信号数据单元，用于对第一采样数据进行处理，分析得到关于同步触发信号在每个采样周期的信号数据，信号数据包括同步触发信号的边沿数量、相位关系和脉冲宽度；异常检测单元，用于对第一采样数据进行信号处理得到基准信号数据，通过比对基准信号数据和信号数据进而当信号数据所反映的波形特征未在基准采样数据中得到体现，以判定同步触发信号中是否存在异常，并在同步触发信号中存在异常的情况下输出一个异常捕捉脉冲；脉冲输出单元，用于输出异常捕捉脉冲以控制外部示波器停止采样，通过分析外部示波器停止采样之前预设时长内的采样波形，进而确定异常部分所处的范围。在图3中，信号数据单元由相位检测单元、边沿检测单元和脉宽检测单元组成。

在业务板FPGA内部将接收到的同步触发信号在延时单元之后、触发器之前，扇出一份连接到FPGA内的ISERDES模块中进行高频采样，确保ISERDES模块和触发器以不同的采样频率对同一同步触发信号进行采样，参考时钟和同步触发信号正常采样时钟保持一致，同时确保ISERDES模块的采样频率为触发器采样频率的n倍。

在本实施例中，信号数据中至少包括脉冲宽度、相位关系和边沿数量。信号数据涵盖了同步触发信号主要的信息要素，能够反映同步触发信号采样接收的是否准确。同时，信号数据也能准确定位信号异常的类型，为后续的调整方案提供依据。说明书附图4给出了ISERDES采样与异常检测捕捉示意图，涉及四种主要的异常情况。当电平值高于预设值（可参考符合引脚电平标准规定的高电平电压来设定预设值）时，ISERDES才会采得为1。信号异常包括相位偏差（对应图4中的异常触发信号ISERDES采样波形1）、脉宽过窄（对应图4中的异常触发信号ISERDES采样波形2或3）、信号幅值过低、信号变形（对应图4中的异常触发信号ISERDES采样波形4）等。虽然异常同步触发信号出现概率较小，但一旦出现就可能导致业务板执行错误的指令或任务执行丢失，影响后续的测试。

ISERDES模块是FPGA内部资源，其作用在于实现高速源同步输入数据的串并转换。利用FPGA内部资源进行采样，无需额外的定位成本。ISERDES模块的采样频率是触发器的数倍，采样的数据更为精细，检测出触发器无法采集到的数据的可能性更大。在本实施例中，ISERDES模块的采样频率是触发器采样频率的n倍。优选地，n为2的m次幂，其中，m大于等于2。n可以为4、8、16、32、64等数值，ISERDES模块的采样频率理论上越高越好，采样频率越高则意味着异常检测的精度越高，检测出异常部分的可能性越大。

关于边沿数量，能够反映在特定时段内是否存在附图4中异常情况4（对应图4中的异常触发信号ISERDES采样波形4）。异常情况4中，对只有一个脉冲的同步触发信号却采集得到多个脉冲，边沿数量明显增加。在相邻两个时钟周期内的连续2个n比特数据中，将相邻的2个2比特数据异或得到2n-1个数据，统计该2n-1个数据1的个数，得到同步触发信号的边沿数量。以ISERDES的采样频率为触发器采样频率的8倍为例，通过将相邻两个时钟周期内ISERDES送出的连续2个8bit数据中，相邻2bit数据异或后得到15bit数据，统计此15bit数据中1的个数，即为同步触发信号边沿数量。边沿数量检测涉及数据之间的异或，电路结构如说明书附图5所示。

关于脉冲宽度，能够反映采集的数据是否完整，具体如附图4中的异常情况2（对应图4中的异常触发信号ISERDES采样波形2）和3（对应图4中的异常触发信号ISERDES采样波形3）所示。通过计算相邻两个时钟周期内的连续2个n比特的数据，统计连续1的个数，得到同步触发信号的脉冲宽度。以ISERDES的采样频率为触发器采样频率的8倍为例，通过计算相邻两个时钟周期内ISERDES送出的连续2个8bit数据中，连续1的个数即为脉冲宽度。连续6-8个1为正常脉宽，低于6个1则为脉宽异常。此外如果连续1的中心位置不在采样时钟的边沿时刻，则为相位异常，很容易造成采样丢失。

关于相位关系，能够反映采集的起始时刻和终止时刻是否准确，进而判断业务板间的同步性，反映的是附图4中的异常情况1（对应图4中的异常触发信号ISERDES采样波形1）。通过计算相邻两个时钟周期内的连续2个n比特的数据，并统计连续1的位置，以此来计算同步触发信号与ISERDES模块的采样时钟之间的相位关系，由于ISERDES模块的采样时钟是基于预设的时钟信号建立的，ISERDES模块和触发器都是一个时钟信号，因此可以推导出同步触发信号与时钟信号之间的相位关系。以ISERDES的采样频率为触发器采样频率的8倍为例，通过计算相邻两个时钟周期内ISERDES送出的连续2个8bit数据中，连续1的位置来计算正常同步触发信号和采样时钟的相位关系。例如，0000111111110000为理想相位关系，如果出现0000000011111111，则说明信号变化边沿和时钟采样边沿时刻很接近，采样相位关系异常，因无法满足建立保持时间，采样丢失风险很大。

具体地，获取基准采样数据后，结合基准采样频率分析同步触发信号的包括边沿数量、相位关系和脉冲宽度在内的基准信号数据，基准信号数据是触发器对同步触发信号的采样结果；通过对比信号数据和基准信号数据在同一时钟周期的一致性，判断同步触发信号在该时钟周期内是否存在异常。信号数据是ISERDES模块所采得数据的分析结果，基准信号数据则是触发器所采得数据的分析结果，需要比对两种结果判断是否存在漏采的部分。

在附图3中，相位检测单元、边沿检测单元、脉宽检测单元和触发器的输出信号都输出至异常检测单元中进行处理，当异常检测单元检测出信号异常之后，首先需要找到异常的信号进行改善，其次需要进行应急处理从而避免后续的测试引发其他风险。因此，在本实施例中，异常检测单元检测出信号异常之后会输出至脉冲输出单元和中断生成单元。

当同步触发信号存在异常时，异常检测单元发送信号至脉冲输出单元。示波器是一直在采样的，并且示波器内部会存储一定量的采样点循环覆盖，输出的异常捕捉脉冲被作为示波器的TRIG信号，示波器收到后会停止采样，并显示TRIG前后一段时间内的采样波形。业务板与外部示波器之间的连接关系如附图6所示。本实施例的捕捉方案无需像传统方案一样，利用示波器逐一查找，而是确定信号异常范围之后再通过示波器进行查找，定位成本低，定位准确度高。

当同步触发信号存在异常时，异常检测单元发送信号至中断生成单元，中断生成单元输出一个中断信号给测试机主控HOST单元；主控HOST单元收到该中断信号后确定该业务板的同步触发信号异常，从进行后续应急措施，以降低因同步触发信号丢失而引起的风险；异常检测单元将相位检测单元、边沿检测单元、脉宽检测单元的数据存储在寄存器中，以供主控HOST单元读取、查阅并分析同步触发信号异常采样丢失的具体原因。应急措施包括停止后续测试、中断测试查找原因等。

本实施例提供了一种ATE设备中异常同步触发信号的捕捉方法，利用FPGA芯片内自带的资源，综合高频采样数据和触发器采样数据进行分析，判断同步触发信号是否存在异常以及触发器是否存在漏采现象，能够有效的捕捉到概率极小的异常同步触发信号和采样丢失时刻，不仅捕捉定位准确，效率高，定位成本低，而且可以准确得到信号异常的原因和类型。

实施例2

本发明实施例2公开了一种ATE设备中异常同步触发信号的捕捉装置，用于实现实施例1的一种ATE设备中异常同步触发信号的捕捉方法。捕捉装置如说明书附图3所示，具体方案如下：

一种ATE设备中异常同步触发信号的捕捉装置，位于业务板FPGA中，业务板FPGA中还包括延时单元1和触发器2；延时单元1用于对同步触发信号进行延时，触发器2用于以预设基准采样频率采集延时单元1输出的同步触发信号，并将采集到的数据传输至业务功能单元3，完成业务板对触发信号的采集工作，业务功能单元3会根据采集的数据执行相关业务。

捕捉装置具体包括：

ISERDES模块4，用于以预设第一采样频率对延时单元1输出的同步触发信号进行采样，得到第一采样数据；在实际应用中，词义采样单元4可采用业务板FPGA中的ISERDES。

信号数据单元，用于对第一采样数据进行处理，分析得到关于同步触发信号在每个采样周期的信号数据，信号数据包括同步触发信号的边沿数量、相位关系和脉冲宽度；

异常检测单元5，用于对第一采样数据进行信号处理得到基准信号数据，通过比对基准信号数据和信号数据进而当信号数据所反映的波形特征未在基准采样数据中得到体现，以判定同步触发信号中是否存在异常，并在异常时输出一个异常捕捉脉冲；

脉冲输出单元6，用于输出异常捕捉脉冲以控制外部示波器停止采样，通过分析外部示波器停止采样之前预设时长内的采样波形，进而确定异常部分所处的范围。

中断生成单元7，用于生成一个中断信号至主控HOST单元。所述异常检测单元还包括在同步触发信号存在异常时，输出一个中断指令给所述中断生成单元7；中断生成单元7根据所述中断指令生成一个中断信号并输出给主控HOST单元；主控HOST单元收到该中断信号后确定该业务板的同步触发信号异常，从进行后续应急措施，以降低因同步触发信号丢失而引起的风险

信号数据单元包括：

相位检测单元51，用于对第一采样数据进行相位检测，得到同步触发信号和ISERDES模块的采样时钟之间的相位关系；通过计算相邻两个时钟周期内的连续2个n比特的数据，并统计连续1的位置，以此来计算同步触发信号与ISERDES模块的采样时钟之间的相位关系。

边沿检测单元52，用于对第一采样数据进行边沿检测，得到同步触发信号的边沿数量；在相邻两个时钟周期内的连续2个n比特数据中，将相邻的2个2比特数据异或得到2n-1个数据，统计该2n-1个数据1的个数，得到同步触发信号的边沿数量。

脉宽检测单元53，用于对第一采样数据进行脉宽检测，得到同步触发信号的脉冲宽度。通过计算相邻两个时钟周期内的连续2个n比特的数据，统计连续1的个数，得到同步触发信号的脉冲宽度。

本发明提供了一种ATE设备中异常同步触发信号的捕捉方法及其装置，利用FPGA芯片内自带的资源，综合高频采样数据和触发器采样数据进行分析，判断同步触发信号是否存在异常以及触发器是否存在漏采现象，能够有效的捕捉到概率极小的异常同步触发信号和采样丢失时刻，不仅捕捉定位准确，效率高，定位成本低，而且可以准确得到信号异常的原因和类型。

本领域技术人员可以理解附图只是一个优选实施场景的示意图，附图中的模块或流程并不一定是实施本发明所必须的。本领域技术人员可以理解实施场景中的装置中的模块可以按照实施场景描述进行分布于实施场景的装置中，也可以进行相应变化位于不同于本实施场景的一或多个装置中。上述实施场景的模块可以合并为一个模块，也可以进一步拆分成多个子模块。上述本发明序号仅仅为了描述，不代表实施场景的优劣。以上公开的仅为本发明的几个具体实施场景，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (10)

1.一种ATE设备中异常同步触发信号的捕捉方法，其特征在于，包括：

发送同步触发信号至业务板，并通过业务板FPGA中的延时单元对所述同步触发信号进行延时；

在业务板FPGA中，通过预设触发器和FPGA中的ISERDES模块以相同的采样时钟、各自不同的采样频率分别对延时后的同步触发信号进行同步采样，分别得到基准采样数据和第一采样数据；其中，ISERDES模块的采样频率是触发器采样频率的n倍，且n≥2；

通过计算所述第一采样数据中相邻两个时钟周期连续多个比特的数据，分析得到关于同步触发信号在每个采样周期的信号数据，所述信号数据包括同步触发信号的边沿数量、相位关系和脉冲宽度；

当所述信号数据所反映的波形特征未完全在所述基准采样数据中得到体现时，则判定同步触发信号存在异常，立即输出一个脉冲信号使外部示波器停止采样，通过分析停止采样前预设时长内的采样波形确定异常部分所处的范围。

2.根据权利要求1所述的捕捉方法，其特征在于，预先设定同步触发信号的相位标准、脉宽标准和信号完整度标准，其中，通过同步触发信号的边沿数量来表征信号完整度；

当所述信号数据无法同时满足相位标准、脉宽标准和信号完整度标准时，则直接判定同步触发信号存在异常。

3.根据权利要求1所述的捕捉方法，其特征在于，分析所述第一采样数据，在相邻两个时钟周期内的连续2个n比特数据中，将相邻的2个2比特数据异或得到2n-1个数据，统计该2n-1个数据1的个数，得到同步触发信号的边沿数量。

4.根据权利要求1所述的捕捉方法，其特征在于，分析所述第一采样数据，通过计算相邻两个时钟周期内的连续2个n比特的数据，统计连续1的个数，得到同步触发信号的脉冲宽度。

5.根据权利要求1所述的捕捉方法，其特征在于，分析所述第一采样数据，通过计算相邻两个时钟周期内的连续2个n比特的数据，并统计连续1的位置，以此来计算同步触发信号与ISERDES模块的采样时钟之间的相位关系。

6.根据权利要求1所述的捕捉方法，其特征在于，获取基准采样数据后，结合基准采样频率分析同步触发信号的包括边沿数量、相位关系和脉冲宽度在内的基准信号数据，所述基准信号数据是触发器对同步触发信号的采样结果；

通过对比信号数据和所述基准信号数据在同一时钟周期的一致性，判断同步触发信号在该时钟周期内是否存在异常。

7.根据权利要求1所述的捕捉方法，其特征在于，当同步触发信号存在异常时，输出一个中断信号给主控HOST单元；

主控HOST单元收到该中断信号后确定该业务板的同步触发信号异常，从进行后续应急措施，以降低因同步触发信号丢失而引起的风险；

存储信息数据至预设寄存器，以供HOST单元读取、查阅并分析同步触发信号异常采样丢失的具体原因。

8.根据权利要求1所述的捕捉方法，其特征在于，n为2的m次幂，其中，m大于等于2。

9.一种异常同步触发信号的捕捉装置，其特征在于，位于业务板FPGA中，用于实现权利要求1-8任一项所述的一种ATE设备中异常同步触发信号的捕捉方法；

业务板FPGA中还包括延时单元和触发器；延时单元用于对同步触发信号进行延时，触发器用于以预设基准采样频率采集延时单元输出的同步触发信号；

所述捕捉装置包括：

ISERDES模块，用于以预设第一采样频率对延时单元输出的同步触发信号进行采样，得到第一采样数据；

信号数据单元，用于对第一采样数据进行处理，分析得到关于同步触发信号在每个采样周期的信号数据，所述信号数据包括同步触发信号的边沿数量、相位关系和脉冲宽度；

异常检测单元，用于对第一采样数据进行信号处理得到基准信号数据，通过比对基准信号数据和信号数据进而当所述信号数据所反映的波形特征未完全在所述基准采样数据中得到体现时，以判定同步触发信号中是否存在异常，并在异常时输出一个异常捕捉脉冲；

脉冲输出单元，用于输出异常捕捉脉冲以控制外部示波器停止采样，通过分析外部示波器停止采样之前预设时长内的采样波形，进而确定异常部分所处的范围。

10.根据权利要求9所述的捕捉装置，其特征在于，所述信号数据单元具体包括：

相位检测单元，用于分析所述第一采样数据，通过计算相邻两个时钟周期内的连续2个n比特的数据，并统计连续1的位置，以此来计算同步触发信号与ISERDES模块的采样时钟之间的相位关系；

边沿检测单元，用于分析所述第一采样数据，在相邻两个时钟周期内的连续2个n比特数据中，将相邻的2个2比特数据异或得到2n-1个数据，统计该2n-1个数据1的个数，得到同步触发信号的边沿数量；

脉宽检测单元，用于分析第一采样数据，通过计算相邻两个时钟周期内的连续2个n比特的数据，统计连续1的个数，得到同步触发信号的脉冲宽度。

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